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TWI861650B - 記憶體裝置 - Google Patents

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TWI861650B
TWI861650B TW111150703A TW111150703A TWI861650B TW I861650 B TWI861650 B TW I861650B TW 111150703 A TW111150703 A TW 111150703A TW 111150703 A TW111150703 A TW 111150703A TW I861650 B TWI861650 B TW I861650B
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TW
Taiwan
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component
memory device
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memory
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TW111150703A
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TW202407980A (zh
Inventor
長谷川航
今野拓也
伊藤祥代
古林賢
Original Assignee
日商鎧俠股份有限公司
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Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
Publication of TW202407980A publication Critical patent/TW202407980A/zh
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Abstract

實施方式提供一種良率得到提高之記憶體裝置。 實施方式之記憶體裝置具備：第1積層體，其包含沿第1方向排列且相互分開地設置之複數個第1絕緣體層；第2積層體及第3積層體，其等分別包含複數個導電體層，且相互分開地設置，上述複數個導電體層與複數個第1絕緣體層分別在同一層且相互分開地設置；記憶體柱，其於第3積層體內沿第1方向延伸，與複數個導電體層之各者交叉之部分作為記憶胞發揮功能；第1構件，其於第1與第2積層體之間和第1及第2積層體相接，且沿與第1方向交叉之第2方向延伸；及第2構件，其於第2與第3積層體之間和第2及第3積層體相接，沿第2方向延伸，且與第1構件排列於和第1方向及第2方向交叉之第3方向上。

Description

記憶體裝置
實施方式係關於一種記憶體裝置。
作為能夠將資料非揮發地記憶之記憶體裝置，已知有NAND(Not AND，反及)快閃記憶體。於該NAND快閃記憶體之類的記憶體裝置中，會採用三維記憶體構造來實現高積體化、大容量化。
本發明所欲解決之問題在於提供一種良率得到提高之記憶體裝置。
實施方式之記憶體裝置具備第1積層體、第2積層體、第3積層體、記憶體柱、第1構件及第2構件。上述第1積層體包含沿第1方向排列且相互分開地設置之複數個第1絕緣體層。上述第2積層體及上述第3積層體分別包含複數個導電體層，且相互分開地設置，上述複數個導電體層與上述複數個第1絕緣體層分別在同一層且相互分開地設置。上述記憶體柱於上述第3積層體內沿上述第1方向延伸，與上述複數個導電體層之各者交叉之部分作為記憶胞發揮功能。上述第1構件於上述第1積層體與上述第2積層體之間和上述第1積層體及上述第2積層體相接，且沿與上述第1方向交叉之第2方向延伸。上述第2構件於上述第2積層體與上述第3積層體之間和上述第2積層體及上述第3積層體相接，沿上述第2方向延伸，且與上述第1構件排列於和上述第1方向及上述第2方向交叉之第3方向上。
以下，參照圖式對實施方式進行說明。圖式之尺寸及比率未必與實物相同。
再者，於以下之說明中，對具有大致相同之功能及構成之構成要素標註相同符號。於將具有相同構成之要素彼此特別區分之情形時，有時於相同符號之末尾附加互不相同之字元或數字。
1. 第1實施方式
1.1 構成
1.1.1 記憶體系統
圖1係用於說明第1實施方式之記憶體系統之構成之方塊圖。記憶體系統係構成為與外部之主機機器(未圖示)連接之記憶裝置。記憶體系統例如係SD(Secure Digital，安全數位) TM卡之類的記憶卡、UFS(universal flash storage，通用快閃記憶體儲存)、SSD(solid state drive，固態驅動器)。記憶體系統1包含記憶體控制器2及記憶體裝置3。
記憶體控制器2例如包括SoC(system-on-a-chip，系統單晶片)之類的積體電路。記憶體控制器2根據來自主機機器之要求，控制記憶體裝置3。具體而言，例如，記憶體控制器2將被主機機器要求寫入之資料寫入至記憶體裝置3。又，記憶體控制器2將被主機機器要求讀出之資料自記憶體裝置3讀出並發送至主機機器。
記憶體裝置3係非揮發地記憶資料之記憶體。記憶體裝置3例如係NAND型快閃記憶體。
記憶體控制器2與記憶體裝置3之通信例如依據SDR(single data rate，單倍資料速率)介面、觸發DDR(double data rate，雙倍資料速率)介面、或ONFI(Open NAND flash interface，開放式NAND快閃記憶體介面)。
1.1.2 記憶體裝置
接下來，參照圖1所示之方塊圖，對第1實施方式之記憶體裝置之內部構成進行說明。記憶體裝置3例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15、以及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK係能夠將資料非揮發地記憶之複數個記憶胞之集合，例如用作資料之抹除單位。又，於記憶胞陣列10中設置複數個位元線及複數個字元線。各記憶胞例如與1條位元線與1條字元線建立關聯。關於記憶胞陣列10之詳細構成，將於下文進行敍述。
指令暫存器11保存記憶體裝置3自記憶體控制器2接收到之指令CMD。指令CMD例如包含使定序器13執行讀出動作、寫入動作、抹除動作等之命令。
位址暫存器12保存記憶體裝置3自記憶體控制器2接收到之位址資訊ADD。位址資訊ADD例如包含區塊位址BAd、頁位址PAd及行位址CAd。例如，區塊位址BAd、頁位址PAd及行位址CAd分別用於選擇區塊BLK、字元線及位元線。
定序器13控制整個記憶體裝置3之動作。例如，定序器13基於指令暫存器11中保存之指令CMD而控制驅動器模組14、列解碼器模組15及感測放大器模組16等，執行讀出動作、寫入動作、抹除動作等。
驅動器模組14產生讀出動作、寫入動作、抹除動作等中所使用之電壓。並且，驅動器模組14例如基於位址暫存器12中所保存之頁位址PAd，對與選擇字元線對應之信號線施加所產生之電壓。
列解碼器模組15基於位址暫存器12中所保存之區塊位址BAd，選擇對應之記憶胞陣列10內之1個區塊BLK。並且，列解碼器模組15例如將施加至與選擇字元線對應之信號線之電壓傳輸至所選擇之區塊BLK內之選擇字元線。
感測放大器模組16於寫入動作中，根據自記憶體控制器2接收到之寫入資料DAT，對各位元線施加所需電壓。又，感測放大器模組16於讀出動作中，基於位元線之電壓判定記憶胞中所記憶之資料，並將判定結果作為讀出資料DAT傳輸至記憶體控制器2。
1.1.3 記憶胞陣列之電路構成
圖2係表示第1實施方式之記憶體裝置具備之記憶胞陣列之電路構成之一例的電路圖。圖2中，示出記憶胞陣列10所包含之複數個區塊BLK中之1個區塊BLK。如圖2所示，區塊BLK例如包含5個串單元SU0～SU4。
各串單元SU包含與位元線BL0～BLm(m為1以上之整數)分別建立關聯之複數個NAND串NS。各NAND串NS例如包含記憶胞電晶體MT0～MT7、以及選擇電晶體ST1及ST2。各記憶胞電晶體MT包含控制閘極及電荷儲存膜，將資料非揮發地保存。選擇電晶體ST1及ST2分別用於各種動作時之串單元SU之選擇。
於各NAND串NS中，記憶胞電晶體MT0～MT7串聯連接。選擇電晶體ST1之汲極連接於建立關聯之位元線BL，選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0～MT7之一端。選擇電晶體ST2之汲極連接於串聯連接之記憶胞電晶體MT0～MT7之另一端。選擇電晶體ST2之源極連接於源極線SL。
於同一個區塊BLK中，記憶胞電晶體MT0～MT7之控制閘極分別連接於字元線WL0～WL7。串單元SU0～SU4內之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD4。複數個選擇電晶體ST2之閘極連接於選擇閘極線SGS。
對位元線BL0～BLm分別分配不同之行位址。各位元線BL於複數個區塊BLK間被分配相同之行位址之NAND串NS所共有。各字元線WL0～WL7針對每一個區塊BLK而設置。源極線SL例如於複數個區塊BLK間被共有。
於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合例如被稱為胞單元CU。例如，包含分別記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量被定義為「1頁資料」。胞單元CU可根據記憶胞電晶體MT記憶之資料之位元數而具有2頁資料以上之記憶容量。
再者，第1實施方式之記憶體裝置3具備之記憶胞陣列10之電路構成並不限定於以上說明之構成。例如，各區塊BLK包含之串單元SU之個數能夠設計成任意個數。各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST1及ST2之個數分別能夠設計成任意個數。
1.1.4 包含記憶胞陣列之區域之構造
以下，對第1實施方式之記憶體裝置具備之包含記憶胞陣列之區域之構造之一例進行說明。再者，於以下參照之圖式中，X方向對應於字元線WL之延伸方向。Y方向對應於位元線BL之延伸方向。XY平面對應於用於形成記憶體裝置3之半導體基板20之表面。Z方向對應於對於XY平面之鉛直方向。於俯視圖中，為了使圖易懂而適當附加影線。俯視圖中所附加之影線未必與附加有影線之構成要素之素材或特性有關。於剖視圖中，為了使圖易懂而適當省略構成之圖示。
1.1.4.1 平面佈局之概要
圖3係表示第1實施方式之記憶體裝置具備之包含記憶胞陣列之區域之平面佈局之一例的俯視圖。圖3中，示出與記憶胞陣列10對應之矩形之核心區域CA、及包圍核心區域CA之周邊區域PA。
核心區域CA例如於X方向上被分割成記憶體區域MA、及隔著記憶體區域MA之引出區域HA1及HA2。記憶體區域MA係包含複數個NAND串NS之區域。引出區域HA1及HA2分別係用於積層配線(例如，字元線WL0～WL7以及選擇閘極線SGD及SGS)與列解碼器模組15之間之連接之區域。
於核心區域CA及周邊區域PA之一部分區域中設置積層配線構造LSb。於周邊區域PA中設置以包圍積層配線構造LSb之方式於XY平面上擴展之積層構造LSa。又，於核心區域CA中設置複數個構件SLTa、2個構件SLTb及複數個構件SHE。於周邊區域PA中設置2個構件SLTc及2個構件SLTd。
積層構造LSa具有由分別與字元線WL、以及選擇閘極線SGD及SGS中之任一者對應之複數個犧牲層(未圖示)介隔絕緣體層於Z方向上積層所得之構造。
積層配線構造LSb具有將積層構造LSa中之複數個犧牲層替換成複數個配線層(未圖示)所得之構造。複數個配線層分別與字元線WL、以及選擇閘極線SGD及SGS中之任一者對應。
複數個構件SLTa例如係於XZ面上擴展之板狀絕緣體。複數個構件SLTa以距離L1沿Y方向排列。複數個構件SLTa分別於相鄰之區塊BLK之間之邊界區域中以橫穿記憶體區域MA以及引出區域HA1及HA2之方式沿X方向延伸。複數個構件SLTa分別與積層配線構造LSb相接且於Z方向上貫通。
2個構件SLTb例如係於YZ面上擴展之板狀絕緣體。2個構件SLTb沿X方向排列。2個構件SLTb分別以橫穿區塊BLK0～BLKn之方式沿Y方向延伸。2個構件SLTb分別與積層配線構造LSb相接且於Z方向上貫通。
2個構件SLTb中之一者與複數個構件SLTa各自之第1端相接。2個構件SLTb中之另一者與複數個構件SLTa各自之第2端相接。2個構件SLTb與複數個構件SLTa亦能夠視為連續之1個絕緣體。2個構件SLTb與複數個構件SLTa將積層配線構造LSb分離成與n個區塊BLK0～BLKn對應之n個部分、及包圍該n個部分之1個部分。
位於複數個構件SLTa之兩端之2個構件SLTa及2個構件SLTb位於核心區域CA與周邊區域PA之邊界區域。即，位於複數個構件SLTa之兩端之2個構件SLTa及2個構件SLTb包圍核心區域CA之周圍，將核心區域CA與周邊區域PA分離。
複數個構件SHE例如係於XZ面上擴展之板狀絕緣體。複數個構件SHE沿Y方向排列。於圖3之例中，4個構件SHE配置於相鄰之構件SLTa之間之各處。複數個構件SHE分別以橫穿記憶體區域MA之方式沿X方向延伸。複數個構件SHE各自之兩端分別位於引出區域HA1及HA2。並且，複數個構件SHE分別將積層配線構造LSb中與選擇閘極線SGD對應之配線層分離成沿Y方向排列之2個部分。
2個構件SLTc例如係於周邊區域PA中於XZ面上擴展之板狀絕緣體。2個構件SLTc以中間隔著複數個構件SLTa之方式沿Y方向排列。2個構件SLTc於中間隔著積層配線構造LSb之複數個配線層，配置於Y方向上之複數個配線層之兩側。2個構件SLTc之X方向之長度較複數個構件SLTa之X方向之長度長。又，相鄰之構件SLTc與構件SLTa之間之距離L2較相鄰之構件SLTa間之距離L1短。
2個構件SLTd例如係於周邊區域PA中於YZ面上擴展之板狀絕緣體。2個構件SLTd以中間隔著2個構件SLTb之方式沿X方向排列。2個構件SLTd之Y方向之長度較2個構件SLTb之Y方向之長度長。又，相鄰之構件SLTd與構件SLTb之間之距離L3較相鄰之構件SLTa間之距離L1短。2個構件SLTd中之一者與2個構件SLTc各自之第1端相接。2個構件SLTd中之另一者與2個構件SLTc各自之第2端相接。2個構件SLTd及2個構件SLTc亦能夠視為包圍複數個構件SLTa及2個構件SLTb之連續之1個絕緣體。
2個構件SLTc分別以於積層配線構造LSb與積層構造LSa之間和積層配線構造LSb及積層構造LSa相接之方式設置。2個構件SLTd分別以於積層配線構造LSb與積層構造LSa之間和積層配線構造LSb及積層構造LSa相接之方式設置。即，2個構件SLTc及2個構件SLTd包圍積層配線構造LSb之周圍，將積層構造LSa與積層配線構造LSb分離。
於以上說明之包含記憶胞陣列10之區域之平面佈局中，被複數個構件SLTa及2個構件SLTb包圍之各區域對應於1個區塊BLK。又，由構件SLTa及SHE區隔出之各區域對應於1個串單元SU。
再者，實施方式之記憶體裝置3具備之記憶胞陣列10之平面佈局並不限定於以上說明之佈局。例如，配置於相鄰之構件SLTa之間之構件SHE之數量能夠設計成任意數量。形成於相鄰之構件SLT之間之串單元SU之個數可根據配置於相鄰之構件SLTa之間之構件SHE之數量而變更。
1.1.4.2 記憶體區域
(平面佈局)
圖4係表示第1實施方式之記憶體裝置之記憶體區域MA中之詳細之平面佈局之一例的俯視圖。圖4中，示出包含1個區塊BLK(即，串單元SU0～SU4)之區域、及隔著該區塊之2個構件SLTa。如圖4所示，於記憶體區域MA中，記憶胞陣列10包含複數個記憶體柱MP、複數個接點CV、及複數個位元線BL。又，各構件SLTa包含接點LI及間隔件SP。
各記憶體柱MP例如作為1個NAND串NS發揮功能。複數個記憶體柱MP於相鄰之2個構件SLTa之間之區域中配置成例如24行之錯位狀。並且，例如，1個構件SHE與從紙面之上側數起為第5行之記憶體柱MP、第10行之記憶體柱MP、第15行之記憶體柱MP、及第20行之記憶體柱MP之各者重疊。
複數個位元線BL分別沿Y方向延伸，且沿X方向排列。各位元線BL配置成於每一個串單元SU與至少1個記憶體柱MP重疊。於圖4之例中，示出2個位元線BL配置成與1個記憶體柱MP重疊之情形。與記憶體柱MP重疊之複數個位元線BL中之1個位元線BL與對應之1個記憶體柱MP之間經由接點CV電性連接。
例如，省略了與構件SHE接觸之記憶體柱MP和位元線BL之間之接點CV。換言之，省略了與不同之2個選擇閘極線SGD相接之記憶體柱MP與位元線BL之間之接點CV。相鄰之構件SLTa間之記憶體柱MP或構件SHE等之個數及配置並不限定於利用圖4所說明之構成，能夠適當變更。與各記憶體柱MP重疊之位元線BL之數量能夠設計成任意數量。
接點LI係於XZ平面內擴展之導電體。間隔件SP係設置於接點LI之側面之絕緣體。換言之，接點LI於俯視下被間隔件SP包圍。
(剖面構造)
圖5係表示第1實施方式之記憶體裝置之記憶體區域MA中之剖面構造之一例的沿著圖4之V-V線之剖視圖。如圖5所示，記憶胞陣列10進而包含半導體基板20、導電體層21～26、及絕緣體層31～36。又，圖6係表示第1實施方式之記憶體裝置中之記憶體柱之剖面構造之一例的圖5之區域VI之放大圖。
半導體基板20例如為P型半導體。於半導體基板20之上表面上設置絕緣體層31。半導體基板20及絕緣體層31包含未圖示之電路。半導體基板20及絕緣體層31所包含之電路與列解碼器模組15或感測放大器模組16等對應。於絕緣體層31之上表面上設置導電體層21。
導電體層21例如係沿著XY平面擴展之板狀導電體。導電體層21用作源極線SL。導電體層21例如包含摻雜有磷之矽。
於導電體層21之上表面上依序積層絕緣體層32及導電體層22。導電體層22例如形成為沿著XY平面擴展之板狀。導電體層22用作選擇閘極線SGS。導電體層22例如包含鎢。絕緣體層32例如包含氧化矽。
於導電體層22之上表面上依序交替地積層絕緣體層33及導電體層23。導電體層23例如形成為沿著XY平面擴展之板狀。所積層之複數個導電體層23從半導體基板20側依次分別用作字元線WL0～WL3。導電體層23例如包含鎢。絕緣體層33例如包含氧化矽。
於最上層之導電體層23之上表面上依序交替地積層絕緣體層34與導電體層24。導電體層24例如形成為沿著XY平面擴展之板狀。所積層之複數個導電體層24從半導體基板20側依次分別用作字元線WL4～WL7。導電體層24例如包含鎢。絕緣體層34例如包含氧化矽。
於最上層之導電體層24之上表面上介隔絕緣體層35設置導電體層25。導電體層25例如形成為沿著XY平面擴展之板狀。導電體層25用作選擇閘極線SGD。導電體層25例如包含鎢。絕緣體層35例如包含氧化矽。
於導電體層25之上表面上介隔絕緣體層36設置導電體層26。導電體層26例如形成為沿Y方向延伸之線狀，用作位元線BL。即，於未圖示之區域中，複數個導電體層26沿X方向排列。導電體層26例如包含銅。絕緣體層36覆蓋導電體層26之上方。絕緣體層36例如包含氧化矽。
各記憶體柱MP沿Z方向延伸，包含上部柱UMP及下部柱LMP。下部柱LMP貫通導電體層22及23。上部柱UMP貫通導電體層24及25。下部柱LMP之下端與導電體層21相接。下部柱LMP之上端與上部柱UMP之下端於最上層之導電體層23與最下層之導電體層24之間相接。下部柱LMP及上部柱UMP各自之沿著XY平面之截面面積(XY截面面積)自下方朝向上方變大。下部柱LMP之上端之XY截面面積較上部柱UMP之下端之XY截面面積大。下部柱LMP之側面LMP_s與上部柱UMP之側面UMP_s之延長(圖6中以單點鏈線圖示)相互偏移，並不一致。此種下部柱LMP之側面LMP_s與上部柱UMP之側面UMP_s之延長之間之偏移不限於在圖6所示之YZ剖面內，於包含Z方向之任意剖面中產生。
記憶體柱MP與導電體層22交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與1個導電體層23或1個導電體層24交叉之部分作為1個記憶胞電晶體MT發揮功能。記憶體柱MP與導電體層25交叉之部分作為選擇電晶體ST1發揮功能。
又，各記憶體柱MP例如包含核心膜40、半導體膜41、及積層膜42。核心膜40沿Z方向延伸。例如，核心膜40之上端包含於較導電體層25更上層，核心膜40之下端包含於導電體層21與導電體層22之間之層內。半導體膜41覆蓋核心膜40之周圍。於記憶體柱MP之下部，半導體膜41之一部分與導電體層21相接。積層膜42除了半導體膜41與導電體層21接觸之部分以外，覆蓋半導體膜41之側面及底面。核心膜40例如包含氧化矽等絕緣體。半導體膜41例如包含矽。
於記憶體柱MP內之半導體膜41之上表面設置有柱狀之接點CV。於圖示之區域中，於由構件SLTa及SHE區隔出之剖面區域各者中示出與2個記憶體柱MP中之1個記憶體柱MP分別對應之1個接點CV。於記憶體區域MA中，對於不與構件SHE重疊且未連接接點CV之記憶體柱MP，於未圖示之區域中連接有對應之接點CV。
1個導電體層26、即1條位元線BL與接點CV之上表面相接。1個導電體層26於由構件SLTa及SHE區隔出之空間各者內與1個接點CV相接。即，設置於相鄰之構件SLTa與SHE之間之記憶體柱MP、及設置於相鄰之2個構件SHE之間之記憶體柱MP電性連接於導電體層26各者。
構件SLTa貫通導電體層22～25。構件SLTa內之接點LI沿著間隔件SP設置。接點LI之上端位於導電體層25與導電體層26之間之層。接點LI之下端與導電體層21相接。間隔件SP設置於接點LI與導電體層22～25之間。接點LI與導電體層22～25之間被間隔件SP隔開及絕緣。
構件SHE將導電體層25分離。構件SHE之上端位於導電體層25與導電體層26之間之層。構件SHE之下端位於最上層之導電體層24與導電體層25之間之層。構件SHE例如包含氧化矽等絕緣體。構件SHE之上端與構件SLT之上端可對齊，亦可不對齊。又，構件SHE之上端與記憶體柱MP之上端可對齊，亦可不對齊。各導電體層22～25能夠採用任意數量。例如，於設置複數個導電體層25之情形時，構件SHE之下端位於最上層之導電體層24與最下層之導電體層25之間。即，構件SHE之下端根據導電體層25之數量而變深。
圖7係表示第1實施方式之記憶體裝置中之記憶體柱之剖面構造之一例的沿著圖5之VII-VII線之剖視圖。更具體而言，圖7表示與XY平面平行且包含導電體層23之層中之記憶體柱MP之剖面構造。如圖7所示，積層膜42例如包含隧道絕緣膜43、電荷儲存膜44、及阻擋絕緣膜45。
於包含導電體層23之剖面中，核心膜40例如設置於記憶體柱MP之中央部。半導體膜41包圍核心膜40之側面。隧道絕緣膜43包圍半導體膜41之側面。電荷儲存膜44包圍隧道絕緣膜43之側面。阻擋絕緣膜45包圍電荷儲存膜44之側面。導電體層23包圍阻擋絕緣膜45之側面。
半導體膜41用作記憶胞電晶體MT0～MT7以及選擇電晶體ST1及ST2之通道(電流路徑)。隧道絕緣膜43及阻擋絕緣膜45分別包含例如氧化矽。電荷儲存膜44具有儲存電荷之功能，例如包含氮化矽。藉此，各記憶體柱MP能夠作為1個NAND串NS發揮功能。
1.1.4.3 引出區域及周邊區域
(平面佈局)
於第1實施方式之記憶體裝置3中，引出區域HA1中之偶數號之區塊BLK之構造與引出區域HA2中之奇數號之區塊BLK之構造類似。又，引出區域HA2中之偶數號之區塊BLK之構造與引出區域HA1中之奇數號之區塊BLK之構造類似。
具體而言，例如，引出區域HA2中之區塊BLK0之平面佈局與使引出區域HA1中之區塊BLK1之構造於X方向及Y方向之各方向上翻轉所得之佈局相同。引出區域HA2中之區塊BLK1之平面佈局與使引出區域HA1中之區塊BLK0之構造於X方向及Y方向之各方向上翻轉所得之佈局相同。
圖8係表示第1實施方式之記憶體裝置之引出區域及周邊區域中之詳細之平面佈局之一例的俯視圖。圖8中，除了示出引出區域HA1中與區塊BLK0對應之區域以外，亦示出附近之周邊區域PA及記憶體區域MA之一部分。如圖8所示，於引出區域HA1設置複數個接點CCsgs、CC0～CC7、及CCsgd。於引出區域HA1及周邊區域PA設置複數個支持柱HR。
於引出區域HA1中，積層配線構造LSb具有沿Z方向觀察時，選擇閘極線SGS及字元線WL0～WL7不與選擇閘極線SGD重疊之部分。選擇閘極線SGS及字元線WL0～WL7即便在不與選擇閘極線SGD重疊之部分，沿Z方向觀察時亦相互重疊。即，於字元線WL7與選擇閘極線SGD之間設置階差。於選擇閘極線SGS與字元線WL0之間、字元線WL0與字元線WL1之間、…、及字元線WL6與字元線WL7之間未設置階差。
於引出區域HA1與區塊BLK0重疊之區域中，複數個接點CCsgd分別設置於選擇閘極線SGD0～SGD4之上。又，於引出區域HA1與區塊BLK0重疊之區域中，複數個接點CCsgs及CC0～CC7設置於積層配線構造LSb中不與選擇閘極線SGD0～SGD4重疊之區域之上。於複數個接點CCsgs、CC0～CC7、及CCsgd與積層配線構造LSb之間設置間隔件SPC。
選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD0～SGD4分別經由對應之接點CCsgs、CC0～CC7、及CCsgd電性連接於列解碼器模組15。即，對於選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD0～SGD4之各者，例如自配置於引出區域HA1或HA2之接點CC施加電壓。再者，於各配線層中，亦可於引出區域HA1與引出區域HA2之各者連接接點CC。於該情形時，例如字元線WL自引出區域HA1內之接點CC與引出區域HA2內之接點CC之兩側被施加電壓。
構件SLTb具有與構件SLTa同等之構造。另一方面，構件SLTc及SLTd具有與構件SLTa及SLTb不同之構造。即，構件SLTb包含接點LI及間隔件SP。構件SLTc及SLTd具有不包含接點LI而被絕緣體膜嵌入之構造。
又，構件SLTa及SLTb之寬度大致均一，與此相對，構件SLTc及SLTd之寬度具有偏差。更具體而言，例如，沿Z方向觀察時，構件SLTc及SLTd分別具有如沿X方向及Y方向排列之複數個圓形部相互重疊般之形狀。
複數個支持柱HR遍及引出區域HA1及周邊區域PA適當配置於除形成構件SLTa、SLTb、SLTc、及SLTd、以及接點CCsgs、CC0～CC7、及CCsgd之部分以外之區域。
支持柱HR中與導電體層22～24同層之部分之直徑D1和構成各構件SLTc及SLTd之複數個圓形部之各者中與導電體層22～24同層之部分之直徑D1例如大致相等。相鄰之支持柱HR間之距離d1較直徑D1長。另一方面，構成各構件SLTc及SLTd之複數個圓形部中相鄰之2個之間之距離d2較直徑D1短。
(剖面構造)
圖9係表示第1實施方式之記憶體裝置具備之記憶胞陣列之引出區域及記憶體區域中之剖面構造之一例的沿著圖8之IX-IX線之剖視圖。
如圖9所示，於引出區域HA1設置複數個導電體層27。並且，與選擇閘極線SGD對應之導電體層25相對於與選擇閘極線SGS對應之導電體層22以及與字元線WL對應之複數個導電體層23及24設置成階梯狀。在與導電體層25同層中未設置導電體層25之區域設置絕緣體層37。絕緣體層37例如包含氧化矽。
接點CCsgs、CC0～CC7、及CCsgd分別以與選擇閘極線SGS、字元線WL0～WL7、及選擇閘極線SGD之上表面上相接之方式設置。於接點CCsgs、CC0～CC7、及CCsgd之各者與交叉之配線層之間設置間隔件SPC。間隔件SPC將接點CCsgs、CC0～CC7、及CCsgd之各者與交叉之配線層隔開及絕緣。
於接點CCsgs、CC0～CC7、及CCsgd各自之上表面上設置1個導電體層27。各導電體層27與列解碼器模組15電性連接，例如設置於與導電體層26相同之層。藉此，各導電體層22～25與列解碼器模組15之間經由接點CC及導電體層27電性連接。各導電體層22～25與列解碼器模組15亦可進而經由較導電體層27更上層之配線層(未圖示)而電性連接。
圖10係表示第1實施方式之記憶體裝置具備之記憶胞陣列之引出區域及周邊區域中之剖面構造之一例的沿著圖8之X-X線之剖視圖。
如圖10所示，於周邊區域PA中2個構件SLTc及2個構件SLTd內側之區域中，與引出區域HA1同樣地，設置積層配線構造LSb。即，於周邊區域PA中2個構件SLTc及2個構件SLTd內側之區域中，與引出區域HA1同樣地，導電體層22～24介隔絕緣體層33及34積層。與此相對，於周邊區域PA中2個構件SLTc及2個構件SLTd外側之區域中，設置積層構造LSa。即，於周邊區域PA中2個構件SLTc及2個構件SLTd外側之區域中，犧牲層51～53介隔絕緣體層33及34積層。犧牲層51～53例如包含氮化矽。
如上所述，遍及引出區域HA1及周邊區域PA設置沿Z方向延伸之複數個支持柱HR。支持柱HR具有嵌入有絕緣體之構造。支持柱HR貫通積層配線構造LSb或積層構造LSa。
支持柱HR包含上部柱UHR及下部柱LHR。下部柱LHR之下端與導電體層21相接。貫通積層配線構造LSb之下部柱LHR之上端與上部柱UHR之下端於最上層之導電體層23與最下層之導電體層24之間相接。支持柱HR之上端例如與記憶體柱MP之上端對齊。貫通積層構造LSa之下部柱LHR之上端與上部柱UHR之下端於最上層之犧牲層52與最下層之犧牲層53之間相接。下部柱LHR及上部柱UHR各自之XY截面面積自下方朝向上方變大。又，下部柱LHR之上端之XY截面面積較上部柱UHR之下端之XY截面面積大。下部柱LHR之側面與上部柱UHR之側面之延長在包含Z方向之剖面內相互偏移，並不一致。
構件SLTc及SLTd具有嵌入有絕緣體之構造。構件SLTc及SLTd設置於積層配線構造LSb與積層構造LSa之間。
構件SLTc包含上部構件USTc及下部構件LSTc。構件SLTd包含上部構件USTd及下部構件LSTd。下部構件LSTc及LSTd各自之下端與導電體層21相接。下部構件LSTc之上端及上部構件USTc之下端、以及下部構件LSTd之上端及上部構件USTd之下端分別於最上層之導電體層23(或犧牲層52)與最下層之導電體層24(或犧牲層53)之間相接。上部構件USTc及USTd各自之上端與支持柱HR之上端對齊。
構件SLTc之YZ剖面形狀、及構件SLTd之XZ剖面形狀與支持柱HR之包含Z方向之剖面之剖面形狀大致相同。下部構件LSTc之側面與上部構件USTc之側面之延長在YZ剖面內相互偏移，並不一致。下部構件LSTd之側面與上部構件USTd之側面之延長在XZ剖面內相互偏移，並不一致。
1.2 記憶體裝置之製造方法
圖11～圖24分別表示第1實施方式之記憶體裝置之製造中途之平面佈局或剖面構造之一例。圖示之平面佈局表示與圖8對應之區域。圖示之剖面構造表示與圖10對應之區域。圖示之剖面構造中，圖13係沿著圖12之XIII-XIII線之剖視圖。圖15係沿著圖14之XIX-XIX線之剖視圖。圖17係沿著圖16之XVII-XVII線之剖視圖。圖19係沿著圖18之XIX-XIX線之剖視圖。圖22係沿著圖21之XXII-XXII線之剖視圖。以下，對記憶體裝置3中之積層構造LSa及積層配線構造LSb之製造步驟之一例進行說明。
首先，如圖11所示，於半導體基板20之上表面上形成絕緣體層31。於絕緣體層31之上表面上形成導電體層21。於導電體層21之上表面上依次形成絕緣體層32及犧牲層51。於犧牲層51之上表面上交替地積層絕緣體層33及犧牲層52。於最上層之犧牲層52之上表面上形成絕緣體層34。
繼而，如圖12及圖13所示，藉由光微影法等，形成在與下部柱LMP及LHR、以及下部構件LSTc及LSTd對應之區域開口之遮罩。然後，藉由使用該遮罩之各向異性蝕刻，形成例如貫通絕緣體層32、33及34、以及犧牲層51及52之各者之複數個孔LH0及LH1、以及2個狹縫LSHc及2個狹縫LSHd。於複數個孔LH0及LH1、以及2個狹縫LSHc及2個狹縫LSHd各自之底部，導電體層21之一部分露出。複數個孔LH0及LH1、以及2個狹縫LSHc及2個狹縫LSHd分別與複數個下部柱LMP及LHR、以及2個下部構件LSTc及2個下部構件LSTd對應。再者，2個狹縫LSHc及2個狹縫LSHd形成為連續之1個狹縫。
又，沿Z方向觀察時，狹縫LSHc及LSHd分別具有如沿X方向及Y方向排列之複數個圓形部相互重疊般之形狀。孔LH1中與犧牲層51及52同層之部分之直徑D0、以及構成各狹縫LSHc及LSHd之複數個圓形部中與犧牲層51及52同層之部分之直徑D0大致相等，且較同層中之支持柱HR之直徑D1短。相鄰之孔LH1間之距離與相鄰之支持柱HR間之距離d1大致相等。構成各狹縫LSHc及LSHd之複數個圓形部中相鄰之2個之間之距離與構成各構件SLTc及SLTd之複數個圓形部中相鄰之2個之間之距離d2大致相等，且較直徑D0短。
繼而，如圖14及圖15所示，複數個孔LH0及LH1、以及2個狹縫LSHc及2個狹縫LSHd被犧牲構件SM1嵌入。其後，於積層構造之上表面上交替地積層絕緣體層34及犧牲層53。於犧牲層53之上表面上依次形成絕緣體層35及犧牲層54。除了記憶體區域MA與引出區域HA1及HA2中預定形成接點CCsgd之區域以外，將犧牲層54去除。於去除犧牲層54後之區域中露出之絕緣體層35之上表面上形成絕緣體層37。然後，於犧牲層54及絕緣體層37之上表面上形成絕緣體層36。
繼而，如圖16及圖17所示，藉由光微影法等，形成在與複數個上部柱UMP及UHR、以及2個上部構件USTc及2個上部構件USTd對應之區域開口之遮罩。然後，藉由使用該遮罩之積層構造之各向異性蝕刻，使嵌入於複數個孔LH0及LH1、以及2個狹縫LSHc及2個狹縫LSHd之各者中之犧牲構件SM1露出。犧牲構件SM1例如藉由濕式蝕刻等被去除。藉此，形成與複數個記憶體柱MP、複數個支持柱HR、以及2個構件SLTc及2個構件SLTd分別對應之複數個孔H0及H1、以及2個狹縫SHc及2個狹縫SHd。再者，2個狹縫SHc及2個狹縫SHd形成為連續之1個狹縫。
去除犧牲構件SM1時，孔H1中與各犧牲層51、52及53同層之部分之直徑自直徑D0擴大至直徑D1。同樣地，構成各狹縫SHc及SHd之複數個圓形部中與各犧牲層51、52及53同層之部分之直徑自直徑D0擴大至直徑D1。自直徑D0至直徑D1之增量相對於距離d1而言微小，因此，相鄰之孔H1彼此於沿Z方向觀察時不重疊。
繼而，如圖18及圖19所示，形成複數個記憶體柱MP、複數個支持柱HR、以及2個構件SLTc及2個構件SLTd。具體而言，首先，以覆蓋複數個孔H1、以及2個狹縫SHc及2個狹縫SHd之方式形成抗蝕劑。然後，於各孔H0之側面及底面依次形成阻擋絕緣膜45、電荷儲存膜44及隧道絕緣膜43。然後，將設置於該孔H0之底部之阻擋絕緣膜45、電荷儲存膜44及隧道絕緣膜43之一部分去除，於各孔H0內形成半導體膜41及核心膜40。然後，將設置於各孔H0之上部之核心膜40之一部分去除，於該部分形成半導體膜41。藉此，於各孔H0內形成與記憶體柱MP對應之構造。其後，將覆蓋複數個孔H1、以及2個狹縫SHc及2個狹縫SHd之抗蝕劑去除。然後，複數個孔H1、以及2個狹縫SHc及2個狹縫SHd同時被絕緣體嵌入。藉此，形成複數個支持柱HR、以及2個構件SLTc及2個構件SLTd。
繼而，如圖20所示，形成與複數個接點CCsgs、CC0～CC7、及CCsgd對應之構造。具體而言，藉由光微影法等，形成在與接點CCsgs、CC0～CC7、及CCsgd對應之區域開口之遮罩。然後，藉由使用該遮罩之積層構造之各向異性蝕刻，形成貫通對應之犧牲層上方之犧牲層之孔(未圖示)。於孔之底部，對應之犧牲層之上表面上之絕緣體層露出。然後，將間隔件SPC及犧牲構件SM2依次嵌入至各孔內。
繼而，如圖21及圖22所示，形成複數個狹縫SHa及2個狹縫SHb。具體而言，首先，藉由光微影法等，形成在與複數個構件SLTa及2個構件SLTb對應之區域開口之遮罩。然後，藉由使用該遮罩之各向異性蝕刻，形成例如貫通絕緣體層32、33、34、35及36、犧牲層51、52及53、以及絕緣體層37或犧牲層54之各者之複數個狹縫SHa及2個狹縫SHb。再者，複數個狹縫SHa及2個狹縫SHb形成為連續之1個狹縫。
繼而，如圖23所示，執行被2個構件SLTc及2個構件SLTd包圍之區域內部之犧牲層51、52、53及54之替換處理，形成積層配線構造LSb。具體而言，首先，藉由利用熱磷酸等之濕式蝕刻，經由複數個狹縫SHa及2個狹縫SHb將被2個構件SLTc及2個構件SLTd包圍之區域內部之犧牲層51、52、53及54選擇性地去除。然後，將導電體經由複數個狹縫SHa及2個狹縫SHb嵌入至去除犧牲層51、52、53及54後之空間。本步驟中之導電體之形成例如使用CVD(Chemical Vapor Deposition，化學氣相沈積)。
然後，藉由回蝕處理將形成於複數個狹縫SHa及2個狹縫SHb之內部之導電體去除，將形成於相鄰之配線層之導電體分離。藉此，分別形成作為選擇閘極線SGS發揮功能之導電體層22、分別作為字元線WL0～WL3發揮功能之複數個導電體層23、分別作為字元線WL4～WL7發揮功能之複數個導電體層24、及作為選擇閘極線SGD發揮功能之複數個導電體層25。再者，本步驟中形成之導電體層22～25亦可包含障壁金屬。於該情形時，去除犧牲層51、52、53及54後之導電體形成例如於成膜氮化鈦作為障壁金屬之後，形成鎢。
另一方面，被2個構件SLTc及2個構件SLTd包圍之區域外部之犧牲層51、52及53不藉由上述替換處理替換成導電體。藉此，被2個構件SLTc及2個構件SLTd包圍之區域外部之積層構造成為與積層配線構造LSb不同之積層構造LSa。
再者，亦可於去除犧牲層51、52、53及54後，成膜鎢或氮化鈦等導電體之前，形成包含氧化鋁等金屬氧化物之層。於該情形時，於積層配線構造LSb中之導電體層22～25之外周面形成包含金屬氧化物之層。此種包含金屬氧化物之層亦形成於與2個構件SLTc及2個構件SLTd相鄰之導電體層22～25之側面。即，於具有積層構造LSa中之犧牲層51～54被替換成複數個配線層之構造之積層配線構造LSb中，亦可以包含金屬氧化物之層與2個構件SLTc及2個構件SLTd相接之方式形成複數個配線層。
繼而，如圖24所示，於複數個狹縫SHa及2個狹縫SHb內分別形成複數個構件SLTa及2個構件SLTb。具體而言，首先，以覆蓋複數個狹縫SHa及2個狹縫SHb之側面及底面之方式形成絕緣部(間隔件SP)。然後，將設置於複數個狹縫SHa及2個狹縫SHb之底部之間隔件SP之一部分去除，於複數個狹縫SHa及2個狹縫SHb各自之底部，導電體層21之一部分露出。然後，於複數個狹縫SHa及2個狹縫SHb內形成導電體(接點LI)。又，形成將導電體層25進一步分割成複數個部分之構件SHE。
最後，形成複數個接點CCsgs、CC0～CC7、及CCsgd。具體而言，首先，藉由光微影法等，形成在與接點CCsgs、CC0～CC7、及CCsgd對應之區域開口之遮罩。然後，去除犧牲構件SM2。其後，藉由使用該遮罩之各向異性蝕刻，於去除犧牲構件SM2後之各孔之底部露出對應之配線層。其後，孔被導電體嵌入。
藉由以上說明之製造步驟，形成積層構造LSa及積層配線構造LSb。再者，以上說明之製造步驟僅為一例，並不限定於此。例如，亦可於各製造步驟之間插入其他處理，亦可省略或合併一部分步驟。又，各製造步驟亦可於可能之範圍內調換。例如，形成複數個記憶體柱MP之步驟與形成複數個支持柱HR以及2個構件SLTc及2個構件SLTd之步驟亦可調換。
1.3 本實施方式之效果
根據第1實施方式，沿Z方向觀察時，包圍積層配線構造LSb之2個構件SLTc及2個構件SLTd於藉由替換處理形成積層配線構造LSb之前形成。因此，於替換處理時，能夠將去除犧牲層51～53之範圍限制於2個構件SLTc及2個構件SLTd之內側，並且抑制2個構件SLTc及2個構件SLTd外側之犧牲層51～53被去除。
再者，於犧牲層51～54被去除而形成之空間與複數個狹縫SHa及2個狹縫SHb之開口部之距離較長之情形時，於該空間內被導電體嵌入之前該開口部堵塞，該空間內很有可能形成空隙。空隙中包含之氟氣有可能於後續步驟中被加熱而膨脹，從而破壞周邊之積層構造。若如此形成空隙，則積層構造之破壞有可能會導致記憶體裝置之良率降低，從而欠佳。
根據第1實施方式，自構件SLTc至狹縫SHa之距離L2未達相鄰之狹縫SHa間之距離L1。又，自構件SLTd至狹縫SHb之距離L3未達相鄰之狹縫SHa間之距離L1。藉此，能夠將犧牲層51～54被去除而形成之空間與複數個狹縫SHa及2個狹縫SHb之距離限制為未達距離L1。此處，距離L1設計成能夠確實地去除犧牲層51～54，並且能夠利用導電體嵌入而不會在所形成之空間內形成空隙。因此，能夠將犧牲層51～54被去除而形成之空間與複數個狹縫SHa及2個狹縫SHb之距離限制為不形成空隙之程度。因此，能夠提高記憶體裝置3之良率。
又，2個構件SLTc及2個構件SLTd與支持柱HR同時形成。藉此，能夠不追加步驟而形成2個構件SLTc及2個構件SLTd。因此，能夠抑制記憶體裝置3之製造負荷之增加。
2. 第2實施方式
接下來，對第2實施方式之記憶體裝置進行說明。於第2實施方式之記憶體裝置中，形成構件SLTc及SLTd時使用之遮罩之形狀與第1實施方式不同。於以下之說明中，對與第1實施方式同等之構成及製造方法省略說明，主要對與第1實施方式不同之構成及製造方法進行說明。
2.1 引出區域及周邊區域之構造
圖25係表示第2實施方式之記憶體裝置之引出區域及周邊區域中之詳細之平面佈局之一例之俯視圖。圖25對應於第1實施方式中之圖8。
如圖25所示，於第2實施方式中，代替第1實施方式中之2個構件SLTc及2個構件SLTd而設置2個構件SLTc'及2個構件SLTd'。
構件SLTc'及SLTd'之寬度具有偏差。更具體而言，例如，沿Z方向觀察時，構件SLTc'及SLTd'分別具有如沿X方向及Y方向排列之複數個圓形部相互重疊般之形狀。
支持柱HR中與導電體層22～24同層之部分之直徑D1和構成各構件SLTc'及SLTd'之複數個圓形部中與導電體層22～24同層之部分之直徑D1例如大致相等。構成各構件SLTc'及SLTd'之複數個圓形部中相鄰之2個之間之距離d3較直徑D1短，且較對應於支持柱HR而形成之孔LH1中之直徑D0長。
2.2 記憶體裝置之製造方法
圖26～圖30分別表示第2實施方式之記憶體裝置之製造中途之平面佈局或剖面構造之一例。圖示之平面佈局表示與圖25對應之區域。圖26、圖27及圖29分別對應於第1實施方式中之圖12、圖16及圖18。圖28係沿著圖27之XXVIII-XXVIII線之剖視圖。圖30係沿著圖29之XXX-XXX線之剖視圖。於圖28及圖30中，製造方法之第1例及第2例分別如左圖(A)及右圖(B)所示。
如圖26所示，藉由光微影法等，形成在與下部柱LMP及LHR、以及下部構件LSTc及LSTd對應之區域開口之遮罩。然後，藉由使用該遮罩之各向異性蝕刻，形成例如貫通絕緣體層32、33及34、以及犧牲層51及52之各者之複數個孔LH0、LH1、LHc'、及LHd'。於複數個孔LH0、LH1、LHc'及LHd'各自之底部，導電體層21之一部分露出。複數個孔LH0、LH1、LHc'及LHd'分別對應於複數個下部柱LMP及LHR、以及2個下部構件LSTc及2個下部構件LSTd。
複數個孔LHc'分別具有於X方向上相互分開而排列之複數個圓形部。複數個孔LHd'分別具有於Y方向上相互分開而排列之複數個圓形部。孔LH1中與犧牲層51及52同層之部分之直徑D0和各孔LHc'及LHd'中與犧牲層51及52同層之部分之直徑D0大致相等。相鄰之孔LH1間之距離與相鄰之支持柱HR間之距離d1大致相等。相鄰之孔LHc'間之距離及相鄰之孔LHd'間之距離與構成各構件SLTc'及SLTd'之複數個圓形部中相鄰之2個之間之距離d3大致相等。距離d3較直徑D0長，因此，複數個孔LHc'及LHd'於沿Z方向觀察時不相互重疊。
其後，複數個孔LH0、LH1、LHc'、及LHd'被犧牲構件SM1嵌入。然後，於積層構造之上表面上交替地積層絕緣體層34及犧牲層53。於犧牲層53之上表面上依次形成絕緣體層35及犧牲層54。除了記憶體區域MA、與引出區域HA1及HA2中預定形成接點CCsgd之區域以外，將犧牲層54去除。於去除犧牲層54後之區域中露出之絕緣體層35之上表面上形成絕緣體層37。然後，於犧牲層54及絕緣體層37之上表面上形成絕緣體層36。
繼而，如圖27及圖28所示，藉由光微影法等，形成在與複數個上部柱UMP及UHR、以及2個上部構件USTc及2個上部構件USTd對應之區域開口之遮罩。然後，藉由使用該遮罩之積層構造之各向異性蝕刻，使嵌入於複數個孔LH0、LH1、LHc'、及LHd'之各者中之犧牲構件SM1露出。犧牲構件SM1例如藉由濕式蝕刻等被去除。
再者，去除犧牲構件SM1時，與孔LH1對應之孔H1中和犧牲層51、52及53同層之部分之直徑自直徑D0擴大至直徑D1。同樣地，構成與各孔LHc'及LHd'對應之孔之複數個圓形部中和犧牲層51、52及53同層之部分之直徑自直徑D0擴大至直徑D1。如上所述，直徑D1較距離d3長，因此，藉由自直徑D0擴大至直徑D1，與相鄰之孔LHc'對應之孔彼此、及與相鄰之孔LHd'對應之孔彼此沿Z方向觀察時重疊。藉此，形成與複數個記憶體柱MP、複數個支持柱HR、以及2個構件SLTc'及2個構件SLTd'分別對應之複數個孔H0及H1、以及2個狹縫SHc'及2個狹縫SHd'。2個狹縫SHc'及2個狹縫SHd'形成為連續之1個狹縫。
於圖28中，示出因去除犧牲構件SM1之步驟中之犧牲層51、52及53之側蝕速率與絕緣體層32、33、34、35、36及37之側蝕速率不同而產生之狹縫SHd'之形狀差異之例。具體而言，於圖28(A)之例中，示出犧牲層51、52及53之側蝕速率與絕緣體層32、33、34、35、36及37之側蝕速率大致相等之情形。於圖28(B)之例中，示出犧牲層51、52及53之側蝕速率明顯高於絕緣體層32、33、34、35、36及37之側蝕速率之情形。
如圖28(A)所示，犧牲層51、52及53之側蝕速率與絕緣體層32、33、34、35、36及37之側蝕速率大致相等時，絕緣體層32、33、34、35、36及37不會殘留於狹縫SHd'內。與此相對，如圖28(B)所示，犧牲層51、52及53之側蝕速率明顯高於絕緣體層32、33、34、35、36及37之側蝕速率時，絕緣體層32、33、34、35、36及37會殘留於狹縫SHd'內。
繼而，如圖29及圖30所示，形成複數個記憶體柱MP、複數個支持柱HR、以及2個構件SLTc'及2個構件SLTd'。形成複數個記憶體柱MP、複數個支持柱HR、以及2個構件SLTc'及2個構件SLTd'之步驟與第1實施方式中之形成複數個記憶體柱MP、複數個支持柱HR、以及2個構件SLTc及2個構件SLTd之步驟相同，因此省略說明。
圖30(A)及圖30(B)分別對應於圖28(A)及圖28(B)。如圖30(A)所示，犧牲層51、52及53之側蝕速率與絕緣體層32、33、34、35、36及37之側蝕速率大致相等時，絕緣體層32、33、34、35、36及37不會殘留於構件SLTd'內。與此相對，如圖30(B)所示，犧牲層51、52及53之側蝕速率明顯高於絕緣體層32、33、34、35、36及37之側蝕速率時，絕緣體層32、33、34、35、36及37會殘留於構件SLTd'內。
再者，於圖28及圖30中，分別示出了狹縫SHd'及構件SLTd'，但狹縫SHc'及構件SLTc'亦同樣。
2.3 第2實施方式之效果
根據第2實施方式，2個構件SLTc'及2個構件SLTd'與支持柱HR同時形成。藉此，與第1實施方式同樣地，能夠不追加步驟而形成2個構件SLTc'及2個構件SLTd'。因此，能夠抑制記憶體裝置3之製造負荷之增加。
又，複數個孔LHc'及LHd'分別以於X方向及Y方向上相互分開而排列之方式形成。將嵌入於複數個孔LHc'及LHd'中之犧牲構件SM1去除時，複數個孔LHc'及LHd'藉由去除側面而連接成1個。藉此，能夠形成可視為連續之1個狹縫之2個狹縫SHc'及2個狹縫SHd'。又，由於能夠不重疊地形成複數個孔LHc'及LHd'，故而能夠進一步抑制記憶體裝置3之製造負荷之增加。
再者，藉由使去除犧牲構件SM1時之犧牲層51～54之側蝕速率高於絕緣體層32～37之側蝕速率，能夠使孔LHc'間之距離及孔LHd'間之距離更遠。於該情形時，能夠成為絕緣體層32～37殘留於構件SLTc'及SLTd'內之構成。
3. 第3實施方式
接下來，對第3實施方式之記憶體裝置進行說明。第3實施方式之記憶體裝置與第1實施方式及第2實施方式之不同之處在於，構件SLTc及SLTd不與支持柱HR同時形成。於以下之說明中，對與第1實施方式及第2實施方式同等之構成及製造方法省略說明，主要對與第1實施方式及第2實施方式不同之構成及製造方法進行說明。
3.1 引出區域及周邊區域之構造
圖31係表示第3實施方式之記憶體裝置之引出區域及周邊區域中之詳細之平面佈局之一例的俯視圖。圖31對應於第1實施方式中之圖8。如圖31所示，於第2實施方式中，代替第1實施方式中之2個構件SLTc及2個構件SLTd而設置2個構件SLTc"及2個構件SLTd"。
構件SLTc"及SLTd"之寬度與構件SLTa及SLTb同樣地，大致均一。換言之，構件SLTc"及SLTd"之寬度與第1實施方式中之構件SLTc及SLTd不同，不具有明顯之偏差。
圖32係表示第3實施方式之記憶體裝置之引出區域及周邊區域中之剖面構造之一例的沿著圖31之XXXII-XXXII線之剖視圖。
如圖32所示，構件SLTc"及SLTd"具有嵌入有絕緣體之構造。構件SLTc"及SLTd"設置於積層配線構造LSb與積層構造LSa之間。
構件SLTc"及構件SLTd"各自之下端與導電體層21相接。構件SLTc"及構件SLTd"各自之上端與構件SLTa及SLTb各自之上端對齊。構件SLTc"之YZ剖面形狀、及構件SLTd"之XZ剖面形狀分別與構件SLTa之YZ剖面形狀、及構件SLTb之XZ剖面形狀大致相同。
3.2 記憶體裝置之製造方法
圖33～圖42分別表示第3實施方式之記憶體裝置之製造中途之平面佈局或剖面構造之一例。圖示之平面佈局表示與圖31對應之區域。圖示之平面佈局中，圖33、圖35、圖37及圖39分別對應於第1實施方式中之圖12、圖14、圖16及圖21。圖示之剖面構造表示與圖32對應之區域。圖示之剖面構造中，圖34係沿著圖33之XXXIV-XXXIV線之剖視圖。圖36係沿著圖35之XXXVI-XXXVI線之剖視圖。圖38係沿著圖37之XXXVIII-XXXVIII線之剖視圖。圖40係沿著圖39之XL-XL線之剖視圖。圖42係沿著圖41之XLII-XLII線之剖視圖。
如圖33及圖34所示，藉由光微影法等，形成在與下部柱LMP及LHR對應之區域開口之遮罩。然後，藉由使用該遮罩之各向異性蝕刻，形成例如貫通絕緣體層32、33及34、以及犧牲層51及52之各者之複數個孔LH0及LH1。於複數個孔LH0及LH1各自之底部，導電體層21之一部分露出。複數個孔LH0及LH1分別對應於複數個下部柱LMP及LHR。如此，與構件SLTc"及SLTd"對應之開口部不與孔LH0及LH1同時形成。
繼而，如圖35及圖36所示，複數個孔LH0及LH1被犧牲構件SM1嵌入。其後，於積層構造之上表面上交替地積層絕緣體層34及犧牲層53。於犧牲層53之上表面上依次形成絕緣體層35及犧牲層54。除了記憶體區域MA與引出區域HA1及HA2中預定形成接點CCsgd之區域以外，將犧牲層54去除。於去除犧牲層54後之區域中露出之絕緣體層35之上表面上形成絕緣體層37。然後，於犧牲層54及絕緣體層37之上表面上形成絕緣體層36。
繼而，如圖37及圖38所示，藉由光微影法等，形成在與複數個上部柱UMP及UHR對應之區域開口之遮罩。然後，藉由使用該遮罩之積層構造之各向異性蝕刻，使嵌入於複數個孔LH0及LH1之各者中之犧牲構件SM1露出。犧牲構件SM1例如藉由濕式蝕刻等被去除。藉此，形成與複數個記憶體柱MP及複數個支持柱HR分別對應之複數個孔H0及H1。
其後，形成複數個記憶體柱MP及複數個支持柱HR。繼而，形成與複數個接點CCsgs、CC0～CC7、及CCsgd對應之構造。該步驟與第1實施方式中之步驟相同，因此省略說明。
繼而，如圖39及圖40所示，形成複數個狹縫SHa、2個狹縫SHb、2個狹縫SHc"、及2個狹縫SHd"。具體而言，首先，藉由光微影法等，形成在與複數個構件SLTa、2個構件SLTb、2個構件SLTc"、及2個構件SLTd"對應之區域開口之遮罩。然後，藉由使用該遮罩之各向異性蝕刻，形成例如貫通絕緣體層32、33、34、35及36、犧牲層51、52及53、以及絕緣體層37或犧牲層54之各者之複數個狹縫SHa、2個狹縫SHb、2個狹縫SHc"、及2個狹縫SHd"。再者，複數個狹縫SHa及2個狹縫SHb形成為連續之1個狹縫。2個狹縫SHc"及2個狹縫SHd"形成為連續之1個狹縫。
繼而，如圖41及圖42所示，形成2個構件SLTc"及2個構件SLTd"。具體而言，以覆蓋複數個狹縫SHa及2個狹縫SHb之方式形成抗蝕劑。然後，將絕緣體嵌入至2個狹縫SHc"及2個狹縫SHd"內。
將覆蓋複數個狹縫SHa及2個狹縫SHb之抗蝕劑去除。其後，經由複數個狹縫SHa及2個狹縫SHb將犧牲層51～54替換成導電體層22～25。然後，形成複數個構件SLTa及2個構件SLTb。
3.3 第3實施方式之效果
根據第3實施方式，2個狹縫SHc"及2個狹縫SHd"與複數個狹縫SHa及2個狹縫SHb同時形成。藉此，能夠與複數個狹縫SHa及2個狹縫SHb同樣地，以直線形狀形成2個狹縫SHc"及2個狹縫SHd"。因此，能夠抑制2個狹縫SHc"及2個狹縫SHd"之加工難易度之上升。
又，2個構件SLTc"及2個構件SLTd"於替換處理之前形成。藉此，於替換處理時，能夠將去除犧牲層51～53之範圍限制於2個構件SLTc"及2個構件SLTd"之內側，並且抑制2個構件SLTc"及2個構件SLTd"外側之犧牲層51～53被去除。
4. 第4實施方式
接下來，對第4實施方式之記憶體裝置進行說明。第4實施方式之記憶體裝置與第1實施方式、第2實施方式、及第3實施方式之不同之處在於未形成構件SLTb。於以下之說明中，對與第1實施方式、第2實施方式、及第3實施方式同等之構成及製造方法省略說明，主要對與第1實施方式、第2實施方式、及第3實施方式不同之構成及製造方法進行說明。
4.1 包含記憶胞陣列之區域之構造
圖43係表示第4實施方式之記憶體裝置具備之包含記憶胞陣列之區域之平面佈局之一例的俯視圖。圖43對應於第1實施方式中之圖3。如圖43所示，於核心區域CA設置複數個構件SLTa及複數個構件SHE，但未設置構件SLTb。於周邊區域PA設置2個構件SLTc *，於核心區域CA與周邊區域PA之邊界區域，代替2個構件SLTb而設置2個構件SLTd *。
2個構件SLTc *例如係於周邊區域PA中於XZ面上擴展之板狀絕緣體。2個構件SLTc *以中間隔著複數個構件SLTa之方式沿Y方向排列。2個構件SLTc *之X方向之長度與複數個構件SLTa之X方向之長度大致相等。又，相鄰之構件SLTc *與構件SLTa之間之距離L2較相鄰之構件SLTa間之距離L1短。
2個構件SLTd *例如係於核心區域CA與周邊區域PA之邊界區域中於YZ面上擴展之板狀絕緣體。2個構件SLTd *沿X方向排列。2個構件SLTd *中之一者與複數個構件SLTa及2個構件SLTc *各自之第1端相接。2個構件SLTd *中之另一者與複數個構件SLTa及2個構件SLTc *各自之第2端相接。2個構件SLTd *及2個構件SLTc *亦可視為包圍複數個構件SLTa之連續之1個絕緣體。
2個構件SLTc *分別設置於積層配線構造LSb與積層構造LSa之間。2個構件SLTd *分別設置於積層配線構造LSb與積層構造LSa之間。即，2個構件SLTc *及2個構件SLTd *包圍積層配線構造LSb之周圍，將積層構造LSa與積層配線構造LSb分離。
2個構件SLTd *、2個構件SLTc *及複數個構件SLTa將積層配線構造LSb分離成與n個區塊BLK0～BLKn對應之n個部分、及於Y方向上隔著該n個部分之2個部分。
位於複數個構件SLTa之兩端之2個構件SLTa、及2個構件SLTd *位於核心區域CA與周邊區域PA之邊界區域。即，位於複數個構件SLTa之兩端之2個構件SLTa、及2個構件SLTd *包圍核心區域CA之周圍，將核心區域CA與周邊區域PA分離。
4.2 引出區域及周邊區域之構造
圖44係表示第4實施方式之記憶體裝置之引出區域及周邊區域中之詳細之平面佈局之一例的俯視圖。圖45係表示第4實施方式之記憶體裝置之引出區域及周邊區域中之剖面構造之一例的沿著圖44之XLV-XLV線之剖視圖。圖44及圖45分別對應於第1實施方式中之圖8及圖10。
構件SLTc *及SLTd *之寬度與構件SLTa同樣地，大致均一。換言之，構件SLTc *及SLTd *之寬度與第1實施方式中之構件SLTc及SLTd不同，不具有明顯之偏差。
構件SLTa被間隔件SP及接點LI嵌入，與此相對，構件SLTc *及SLTd *具有嵌入有絕緣體之構造。因此，積層配線構造LSb被構成構件SLTc *及SLTd *之絕緣體包圍。
構件SLTc *及構件SLTd *各自之下端與導電體層21相接。構件SLTc *及構件SLTd *各自之上端與構件SLTa各自之上端對齊。構件SLTc *之YZ剖面形狀、及構件SLTd *之XZ剖面形狀分別與構件SLTa之YZ剖面形狀大致相同。
4.3 記憶體裝置之製造方法
圖46～圖49分別表示第4實施方式之記憶體裝置之製造中途之平面佈局或剖面構造之一例。圖示之平面佈局表示與圖44對應之區域。圖示之平面佈局中，圖46及圖48分別對應於第3實施方式中之圖39及圖41。圖示之剖面構造表示與圖45對應之區域。圖示之剖面構造中，圖47係沿著圖46之XLVII-XLVII線之剖視圖。圖49係沿著圖48之XLIX-XLIX線之剖視圖。
如圖46及圖47所示，形成複數個狹縫SHa、2個狹縫SHc *、及2個狹縫SHd *。具體而言，首先，藉由光微影法等，形成在與複數個構件SLTa、2個構件SLTc *、及2個構件SLTd *對應之區域開口之遮罩。然後，藉由使用該遮罩之各向異性蝕刻，形成例如貫通絕緣體層32、33、34、35及36、犧牲層51、52及53、以及絕緣體層37或犧牲層54之各者之複數個狹縫SHa、2個狹縫SHc *、及2個狹縫SHd *。再者，複數個狹縫SHa、2個狹縫SHc *、及2個狹縫SHd *形成為連續之1個狹縫。
繼而，如圖48及圖49所示，形成2個構件SLTc *及2個構件SLTd *。具體而言，以覆蓋複數個狹縫SHa之方式形成抗蝕劑。然後，將絕緣體嵌入至2個狹縫SHc *及2個狹縫SHd *內。
將覆蓋複數個狹縫SHa之抗蝕劑去除。其後，經由複數個狹縫SHa將犧牲層51～54替換成導電體層22～25。然後，形成複數個構件SLTa。
4.4 第4實施方式之效果
根據第4實施方式，複數個構件SLTa之兩端分別與2個構件SLTd *相接。藉此，雖然省略了2個構件SLTb，但於替換處理時，亦能夠將去除犧牲層51～53之範圍限制於2個構件SLTc *及2個構件SLTd *之內側，並且抑制2個構件SLTc *及2個構件SLTd *外側之犧牲層51～53被去除。
具體而言，2個狹縫SHc *及2個狹縫SHd *與複數個狹縫SHa同時形成。藉此，能夠與複數個狹縫SHa同樣地，以直線形狀形成2個狹縫SHc *及2個狹縫SHd *。因此，與第3實施方式同樣地，能夠抑制2個狹縫SHc *及2個狹縫SHd *之加工難易度之上升。
5. 變化例等
上述第1實施方式、第2實施方式、第3實施方式、及第4實施方式能夠應用各種變化。
5.1 第1變化例
上述第1實施方式、第2實施方式、第3實施方式、及第4實施方式對引出區域HA1及HA2配置成隔著記憶體區域MA之情形進行了說明，但並不限於此。例如，引出區域亦可配置成隔在記憶體區域之間。
圖50係表示第1變化例之記憶體裝置具備之包含記憶胞陣列之區域之平面佈局之一例的俯視圖。圖50對應於第1實施方式中之圖3。
核心區域CA於X方向上被分割成引出區域HA、及隔著引出區域HA之記憶體區域MA1及MA2。記憶體區域MA1及MA2分別係包含複數個NAND串NS之區域。引出區域HA係用於積層配線與列解碼器模組15之間之連接之區域。配置於引出區域HA之接點CC例如與第1實施方式中之圖9同樣地，具有設置於積層配線構造LSb之孔內介隔間隔件SPC被導電體嵌入之構造。又，引出區域HA內之積層配線構造LSb亦可具有於選擇閘極線SGS與字元線WL0之間、字元線WL0與字元線WL1之間、…、字元線WL6與字元線WL7之間、及字元線WL7與選擇閘極線SGD之間分別設置有階差之階梯構造。於該情形時，能夠於具有階梯構造之複數個配線層之各階面上，對各配線層將其與上層側之配線層隔開及絕緣並且配置接點CC。
2個構件SLTb中之一者與複數個構件SLTa、及複數個構件SHE各自之第1端相接。2個構件SLTb中之另一者與複數個構件SLTa、及複數個構件SHE各自之第2端相接。
於如上所述之構成中，2個構件SLTc及2個構件SLTd亦與第1實施方式同樣地，於藉由替換處理形成積層配線構造LSb之前形成。因此，於替換處理時，能夠將去除犧牲層51～53之範圍限制於2個構件SLTc及2個構件SLTd之內側，並且抑制2個構件SLTc及2個構件SLTd外側之犧牲層51～53被去除。因此，能夠發揮與第1實施方式同等之效果。
5.2 第2變化例
又，上述第1實施方式、第2實施方式、第3實施方式、及第4實施方式對積層構造LSa具有於X方向上隔著核心區域CA之部分之情形進行了說明，但並不限於此。例如，積層構造LSa亦可不具有於X方向上隔著核心區域CA之部分。
圖51係表示第2變化例之記憶體裝置具備之包含記憶胞陣列之區域之平面佈局之一例的俯視圖。圖51對應於第1實施方式中之圖3。
於核心區域CA及周邊區域PA之一部分區域設置積層配線構造LSb。於周邊區域PA，以於Y方向上隔著積層配線構造LSb之方式設置積層構造LSa。積層構造LSa沿X方向延伸。即，積層構造LSa及積層配線構造LS之X方向之長度大致相等。積層構造LSa及積層配線構造LS之沿X方向排列之兩邊對齊。
另一方面，在相對於核心區域CA位於X方向之兩側之周邊區域PA，未設置積層構造LSa及積層配線構造LS，而具有遍及其大致整個區域形成有例如包含氧化矽之絕緣體之構造。既可於核心區域CA中隔著記憶體區域MA配置之引出區域HA1及HA2設置接點CC，接點CC具有設置於積層配線構造LSb之孔內介隔間隔件SPC被導電體嵌入之構造，亦可為積層配線構造LSb中之複數個配線層之端部形成為階梯狀並於各配線層之階面上設置接點CC。又，於引出區域HA1及HA2內之積層配線構造LSb具有階梯構造之情形時，能夠以覆蓋積層配線構造LSb之階梯構造上之方式遍及引出區域HA1及HA2以及周邊區域PA形成配置於與引出區域HA1及HA2相鄰之周邊區域PA之上述絕緣體。
於核心區域CA設置複數個構件SLTa及複數個構件SHE。於設置有積層構造LSa及積層配線構造LS之周邊區域PA，以中間隔著複數個構件SLTa及複數個構件SHE之方式設置2個構件SLTc。複數個構件SLTa及2個構件SLTc分別以橫穿核心區域CA之方式沿X方向延伸。複數個構件SLTa分別藉由沿Z方向貫通積層配線構造LSb而將積層配線構造LSb分離。2個構件SLTc分別設置於積層配線構造LSb與積層構造LSa之間。即，2個構件SLTc於Y方向上隔著積層配線構造LSb，將積層構造LSa與積層配線構造LSb分離。
於如上所述之構成中，2個構件SLTc亦於藉由替換處理形成積層配線構造LSb之前形成。因此，於替換處理時，能夠將去除犧牲層51～53之範圍限制於2個構件SLTc之內側，並且抑制2個構件SLTc外側之犧牲層51～53被去除。因此，能夠發揮與第1實施方式同等之效果。
5.3 其他
又，於上述第1實施方式、第2實施方式、第3實施方式、及第4實施方式中，以構件SLTa及SLTb具有包含接點LI之構造之情形為例進行了說明，但並不限於此。例如，構件SLTa及SLTb亦可具有不包含接點LI而被絕緣體嵌入之構造。
又，於上述第1實施方式、第3實施方式、及第4實施方式中，對分複數次形成積層構造LSa之情形進行了說明，但並不限於此。例如，亦可一次形成積層構造LSa。於對第1實施方式應用上述製造步驟之情形時，記憶體柱MP、支持柱HR、以及構件SLTc及SLTd之剖面形狀成為與構件SLTa及SLTb同等之剖面形狀。於對第3實施方式應用上述製造步驟之情形時，記憶體柱MP及支持柱HR之剖面形狀成為與構件SLTa及SLTb同等之剖面形狀。於對第4實施方式應用上述製造步驟之情形時，記憶體柱MP及支持柱HR之剖面形狀成為與構件SLTa同等之剖面形狀。
又，於上述各實施方式中，以記憶體裝置3具有構成於1個晶片上之構造之情形為例進行了說明，但並不限於此。例如，記憶體裝置3亦可為將設置有感測放大器模組16等之晶片、及設置有記憶胞陣列10之晶片貼合所得之構造。
已對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出，並不意圖限定發明之範圍。該等新穎之實施方式能夠以其他多種形態實施，可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施方式或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案之參照]
本申請案享有以日本專利申請案2022-128932號(申請日：2022年8月12日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:記憶體系統 2:記憶體控制器 3:記憶體裝置 10:記憶胞陣列 11:指令暫存器 12:位址暫存器 13:定序器 14:驅動器模組 15:列解碼器模組 16:感測放大器模組 20:半導體基板 21~27:導電體層 31~37:絕緣體層 40:核心膜 41:半導體膜 42:積層膜 43:隧道絕緣膜 44:電荷儲存膜 45:阻擋絕緣膜 51~54:犧牲層 ADD:位址資訊 BAd:區塊位址 BL:位元線 BL0~BLm:位元線 BLK:區塊 BLK0~BLKn:區塊 CA:核心區域 CAd:行位址 CC0~CC7:接點 CCsgd:接點 CCsgs:接點 CMD:指令 CU:胞單元 CV:接點 DAT:寫入資料 D0:直徑 D1:直徑 d1:距離 d2:距離 d3:距離 H0:孔 H1:孔 HA:引出區域 HA1:引出區域 HA2:引出區域 HR:支持柱 L1:距離 L2:距離 L3:距離 LH0:孔 LH1:孔 LHc':孔 LHd':孔 LHR:下部柱 LI:接點 LMP:下部柱 LMP_s:側面 LSa:積層構造 LSb:積層配線構造 LSHc:狹縫 LSHd:狹縫 LSTc:下部構件 LSTd:下部構件 MA:記憶體區域 MA1:記憶體區域 MA2:記憶體區域 MP:記憶體柱 MT0~MT7:記憶胞電晶體 NS:NAND串 PA:周邊區域 PAd:頁位址 SGD:選擇閘極線 SGD0~SGD4:選擇閘極線 SGS:選擇閘極線 SHa:狹縫 SHb:狹縫 SHc:狹縫 SHc':狹縫 SHc":狹縫 SHc *:狹縫 SHd:狹縫 SHd':狹縫 SHd":狹縫 SHd *:狹縫 SHE:構件 SL:源極線 SLTa:構件 SLTb:構件 SLTc:構件 SLTc':構件 SLTc":構件 SLTc *:構件 SLTd:構件 SLTd':構件 SLTd":構件 SLTd *:構件 SM1:犧牲構件 SM2:犧牲構件 SP:間隔件 SPC:間隔件 ST1:選擇電晶體 ST2:選擇電晶體 SU0~SU4:串單元 UHR:上部柱 UMP:上部柱 UMP_s:側面 USTc:上部構件 USTd:上部構件 WL0~WL7:字元線 X:方向 Y:方向 Z:方向
圖1係表示包含第1實施方式之記憶體裝置之記憶體系統之構成的方塊圖。 圖2係表示第1實施方式之記憶體裝置具備之記憶胞陣列之電路構成之一例的電路圖。 圖3係表示第1實施方式之記憶體裝置具備之包含記憶胞陣列之區域之平面佈局之一例的俯視圖。 圖4係表示第1實施方式之記憶體裝置之記憶體區域中之詳細之平面佈局之一例的俯視圖。 圖5係表示第1實施方式之記憶體裝置之記憶體區域中之剖面構造之一例的沿著圖4之V-V線之剖視圖。 圖6係表示第1實施方式之記憶體裝置之記憶體區域中之剖面構造之一例的圖5之區域VI之放大圖。 圖7係表示第1實施方式之記憶體裝置中之記憶體柱之剖面構造之一例的沿著圖5之VII-VII線之剖視圖。 圖8係表示第1實施方式之記憶體裝置之引出區域及周邊區域中之詳細之平面佈局之一例的俯視圖。 圖9係表示第1實施方式之記憶體裝置之引出區域及記憶體區域中之剖面構造之一例的沿著圖8之IX-IX線之剖視圖。 圖10係表示第1實施方式之記憶體裝置之引出區域及周邊區域中之剖面構造之一例的沿著圖8之X-X線之剖視圖。 圖11係表示第1實施方式之記憶體裝置之製造中途之剖面構造之一例的剖視圖。 圖12係表示第1實施方式之記憶體裝置之製造中途之平面佈局之一例的俯視圖。 圖13係表示第1實施方式之記憶體裝置之製造中途之剖面構造之一例的沿著圖12之XIII-XIII線之剖視圖。 圖14係表示第1實施方式之記憶體裝置之製造中途之平面佈局之一例的俯視圖。 圖15係表示第1實施方式之記憶體裝置之製造中途之剖面構造之一例的沿著圖14之XV-XV線之剖視圖。 圖16係表示第1實施方式之記憶體裝置之製造中途之平面佈局之一例的俯視圖。 圖17係表示第1實施方式之記憶體裝置之製造中途之剖面構造之一例的沿著圖16之XVII-XVII線之剖視圖。 圖18係表示第1實施方式之記憶體裝置之製造中途之平面佈局之一例的俯視圖。 圖19係表示第1實施方式之記憶體裝置之製造中途之剖面構造之一例的沿著圖18之XIX-XIX線之剖視圖。 圖20係表示第1實施方式之記憶體裝置之製造中途之平面佈局之一例的俯視圖。 圖21係表示第1實施方式之記憶體裝置之製造中途之平面佈局之一例的俯視圖。 圖22係表示第1實施方式之記憶體裝置之製造中途之剖面構造之一例的沿著圖21之XXII-XXII線之剖視圖。 圖23係表示第1實施方式之記憶體裝置之製造中途之剖面構造之一例的剖視圖。 圖24係表示第1實施方式之記憶體裝置之製造中途之平面佈局之一例的俯視圖。 圖25係表示第2實施方式之記憶體裝置之引出區域及周邊區域中之詳細之平面佈局之一例的俯視圖。 圖26係表示第2實施方式之記憶體裝置之製造中途之平面佈局之一例的俯視圖。 圖27係表示第2實施方式之記憶體裝置之製造中途之平面佈局之一例的俯視圖。 圖28(A)、(B)係表示第2實施方式之記憶體裝置之製造中途之剖面構造之一例的沿著圖27之XXVIII-XXVIII線之剖視圖。 圖29係表示第2實施方式之記憶體裝置之製造中途之平面佈局之一例的俯視圖。 圖30(A)、(B)係表示第2實施方式之記憶體裝置之製造中途之剖面構造之一例的沿著圖29之XXX-XXX線之剖視圖。 圖31係表示第3實施方式之記憶體裝置之引出區域及周邊區域中之詳細之平面佈局之一例的俯視圖。 圖32係表示第3實施方式之記憶體裝置之引出區域及周邊區域中之剖面構造之一例的沿著圖31之XXXII-XXXII線之剖視圖。 圖33係表示第3實施方式之記憶體裝置之製造中途之平面佈局之一例的俯視圖。 圖34係表示第3實施方式之記憶體裝置之製造中途之剖面構造之一例的沿著圖33之XXXIV-XXXIV線之剖視圖。 圖35係表示第3實施方式之記憶體裝置之製造中途之平面佈局之一例的俯視圖。 圖36係表示第3實施方式之記憶體裝置之製造中途之剖面構造之一例的沿著圖35之XXXVI-XXXVI線之剖視圖。 圖37係表示第3實施方式之記憶體裝置之製造中途之平面佈局之一例的俯視圖。 圖38係表示第3實施方式之記憶體裝置之製造中途之剖面構造之一例的沿著圖37之XXXVIII-XXXVIII線之剖視圖。 圖39係表示第3實施方式之記憶體裝置之製造中途之平面佈局之一例的俯視圖。 圖40係表示第3實施方式之記憶體裝置之製造中途之剖面構造之一例的沿著圖39之XL-XL線之剖視圖。 圖41係表示第3實施方式之記憶體裝置之製造中途之平面佈局之一例的俯視圖。 圖42係表示第3實施方式之記憶體裝置之製造中途之剖面構造之一例的沿著圖41之XLII-XLII線之剖視圖。 圖43係表示第4實施方式之記憶體裝置具備之包含記憶胞陣列之區域之平面佈局之一例的俯視圖。 圖44係表示第4實施方式之記憶體裝置之引出區域及周邊區域中之詳細之平面佈局之一例的俯視圖。 圖45係表示第4實施方式之記憶體裝置之引出區域及周邊區域中之剖面構造之一例的沿著圖44之XLV-XLV線之剖視圖。 圖46係表示第4實施方式之記憶體裝置之製造中途之平面佈局之一例的俯視圖。 圖47係表示第4實施方式之記憶體裝置之製造中途之剖面構造之一例的沿著圖46之XLVII-XLVII線之剖視圖。 圖48係表示第4實施方式之記憶體裝置之製造中途之平面佈局之一例的俯視圖。 圖49係表示第4實施方式之記憶體裝置之製造中途之剖面構造之一例的沿著圖48之XLIX-XLIX線之剖視圖。 圖50係表示第1變化例之記憶體裝置具備之包含記憶胞陣列之區域之平面佈局之一例的俯視圖。 圖51係表示第2變化例之記憶體裝置具備之包含記憶胞陣列之區域之平面佈局之一例的俯視圖。
10:記憶胞陣列
BLK0~BLKn:區塊
CA:核心區域
HA1:引出區域
HA2:引出區域
L1:距離
L2:距離
L3:距離
LSa:積層構造
LSb:積層配線構造
MA:記憶體區域
PA:周邊區域
SHE:構件
SLTa:構件
SLTb:構件
SLTc:構件
SLTd:構件
X:方向
Y:方向
Z:方向

Claims (20)

  1. 一種記憶體裝置，其具備： 第1積層體，其包含沿第1方向排列且相互分開地設置之複數個第1絕緣體層； 第2積層體及第3積層體，其等分別包含複數個導電體層，且相互分開地設置，上述複數個導電體層與上述複數個第1絕緣體層分別在同一層且相互分開地設置； 記憶體柱，其於上述第3積層體內沿上述第1方向延伸，與上述複數個導電體層之各者交叉之部分作為記憶胞發揮功能； 第1構件，其於上述第1積層體與上述第2積層體之間和上述第1積層體及上述第2積層體相接，且沿與上述第1方向交叉之第2方向延伸；及 第2構件，其於上述第2積層體與上述第3積層體之間和上述第2積層體及上述第3積層體相接，沿上述第2方向延伸，且與上述第1構件排列於和上述第1方向及上述第2方向交叉之第3方向上。
  2. 如請求項1之記憶體裝置，其中 上述第2積層體之上述第1構件與上述第2構件之間之部分之長度未達上述第3積層體之上述第3方向之長度。
  3. 如請求項2之記憶體裝置，其進而具備第3構件， 上述第3構件於上述第1積層體與上述第2積層體之間和上述第1積層體、上述第2積層體及上述第1構件相接，且沿上述第3方向延伸。
  4. 如請求項3之記憶體裝置，其中 上述第1積層體於沿上述第1方向觀察時，包圍上述第2積層體及上述第3積層體。
  5. 如請求項4之記憶體裝置，其進而具備第4構件， 上述第4構件於上述第2積層體與上述第3積層體之間和上述第2積層體、上述第3積層體及上述第2構件相接，沿上述第3方向延伸，且與上述第3構件排列於上述第2方向上。
  6. 如請求項5之記憶體裝置，其中 上述第2積層體於沿上述第1方向觀察時，包圍上述第3積層體。
  7. 如請求項6之記憶體裝置，其中 上述第2積層體之上述第3構件與上述第4構件之間之部分之長度未達上述第3積層體之上述第3方向之長度。
  8. 如請求項4之記憶體裝置，其中 上述第3構件於上述第1積層體與上述第2積層體之間進而和上述第2構件相接。
  9. 如請求項8之記憶體裝置，其中 上述第2積層體及上述第3積層體沿上述第3方向排列。
  10. 如請求項1之記憶體裝置，其中 上述第1積層體、上述第2積層體、及上述第3積層體依序排列於上述第3方向上。
  11. 如請求項1之記憶體裝置，其中 沿上述第1方向觀察時之上述第1構件之寬度大致均一。
  12. 如請求項1之記憶體裝置，其中 上述第1構件於沿上述第1方向觀察時，具有圓形重疊所得之形狀。
  13. 如請求項12之記憶體裝置，其中 上述第1積層體進而包含複數個第2絕緣體層，上述複數個第2絕緣體層分別設置於上述複數個第1絕緣體層之間，且包含與上述複數個第1絕緣體層不同之材料， 上述第2積層體進而包含分別設置於上述複數個導電體層之間之複數個第3絕緣體層，且 上述複數個第2絕緣體層藉由上述第1構件而與上述複數個第3絕緣體層分離。
  14. 如請求項12之記憶體裝置，其中 上述第1積層體進而包含複數個第2絕緣體層，上述複數個第2絕緣體層分別設置於上述複數個第1絕緣體層之間，且包含與上述複數個第1絕緣體層不同之材料， 上述第2積層體進而包含分別設置於上述複數個導電體層之間之複數個第3絕緣體層，且 上述複數個第2絕緣體層經由上述第1構件與上述複數個第3絕緣體層連接。
  15. 如請求項1之記憶體裝置，其中 上述複數個第1絕緣體層分別包含氮化矽。
  16. 一種記憶體裝置，其具備： 第1積層體，其包含沿第1方向排列且相互分開地設置之複數個第1絕緣體層； 第2積層體及第3積層體，其等分別包含複數個導電體層，且相互分開地設置，上述複數個導電體層與上述複數個第1絕緣體層分別在同一層且相互分開地設置； 記憶體柱，其於上述第3積層體內沿上述第1方向延伸，與上述複數個導電體層之各者交叉之部分作為記憶胞發揮功能； 第1構件，其於上述第1積層體與上述第2積層體之間和上述第1積層體及上述第2積層體相接，且沿上述第1方向觀察時包圍上述第2積層體及上述第3積層體；及 第2構件，其於上述第2積層體與上述第3積層體之間和上述第2積層體及上述第3積層體相接，且沿與上述第1方向交叉之方向延伸。
  17. 如請求項16之記憶體裝置，其中 上述第2構件沿與上述第1方向交叉之第2方向、以及與上述第1方向及上述第2方向交叉之第3方向延伸，沿上述第1方向觀察時，被上述第2積層體包圍，且包圍上述第3積層體。
  18. 如請求項17之記憶體裝置，其中 上述第2積層體之上述第1構件與上述第2構件之間之部分之長度未達上述第3積層體之上述第3方向之長度。
  19. 一種記憶體裝置，其具備： 積層體，其包含沿第1方向排列且相互分開地設置之複數個導電體層； 記憶體柱，其於上述積層體內沿上述第1方向延伸，與上述複數個導電體層之各者交叉之部分作為記憶胞發揮功能；及 構件，其於上述積層體內沿上述第1方向及與上述第1方向交叉之第2方向延伸，將上述積層體於與上述第1方向及上述第2方向交叉之第3方向上分離成複數個部分； 上述構件包含：一對第1構件，其等在中間隔著上述複數個導電體層，且配置於上述第3方向上之上述複數個導電體層之兩側；及複數個第2構件，其等隔在上述一對第1構件之間，且沿上述第1方向觀察時沿上述第3方排列而配置於上述複數個導電體層內； 上述一對第1構件中之一個第1構件與上述複數個第2構件中和上述一個第1構件相鄰之第2構件之距離、及上述一對第1構件中之另一個第1構件與上述複數個第2構件中和上述另一個第1構件相鄰之第2構件之距離未達上述複數個第2構件中相鄰之第2構件間之距離。
  20. 如請求項19之記憶體裝置，其中 上述記憶體柱設置於上述積層體內上述複數個第2構件中相鄰之第2構件間。
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