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TWI758149B - 鰭式場效電晶體裝置及其形成方法 - Google Patents

鰭式場效電晶體裝置及其形成方法 Download PDF

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TWI758149B
TWI758149B TW110111948A TW110111948A TWI758149B TW I758149 B TWI758149 B TW I758149B TW 110111948 A TW110111948 A TW 110111948A TW 110111948 A TW110111948 A TW 110111948A TW I758149 B TWI758149 B TW I758149B
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TW
Taiwan
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dielectric material
isolation structure
top surface
substrate
gate
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Application number
TW110111948A
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TW202207362A (zh
Inventor
盧柏全
黃泰鈞
彭治棠
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
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Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
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Abstract

提供一種半導體裝置及其形成方法。半導體裝置包括基板、第一隔離結構、第二隔離結構、半導體鰭片及第三隔離結構。第一隔離結構、第二隔離結構與半導體鰭片位於基板上。半導體鰭片介於第一隔離結構與第二隔離結構之間。第三隔離結構延伸穿過半導體鰭片且介於第一隔離結構與該第二隔離結構之間。半導體鰭片的頂面係高於第一隔離結構的頂面與第二隔離結構的頂面。第三隔離結構包括第一介電材料及位於第一介電材料上的第二介電材料。介於第一介電材料與第二介電材料之間的介面係低於第一隔離結構的頂面與第二隔離結構的頂面。

Description

鰭式場效電晶體裝置及其形成方法
本揭示案是有關於一種鰭式場效電晶體裝置，且特別是有關於一種鰭式場效電晶體裝置及其形成方法。
半導體元件廣泛使用於各種電子應用中，例如個人電腦、手機以及其他電子設備。半導體元件的製造通常是藉由在半導體基板上依序沉積絕緣層或介電層、導電層以及半導體材料層，並且利用微影技術(lithography)圖案化所形成的各種材料層，以形成電路零件及組件於半導體基板上。
在半導體業界，不斷降低最小特徵尺寸，如此一來可允許更多的元件整合於一個特定的區域中，藉此持續改善各種電子元件(例如電晶體、二極體、電阻、電容等等)的積體密度。然而，隨著最小特徵尺寸縮減，將會額外衍生應被解決的問題。
本揭露提供一種裝置包括基板、第一隔離結構、第 二隔離結構、半導體鰭片及第三隔離結構。第一隔離結構、第二隔離結構與半導體鰭片位於基板上。半導體鰭片介於第一隔離結構與第二隔離結構之間。第三隔離結構延伸穿過半導體鰭片且介於第一隔離結構與該第二隔離結構之間。半導體鰭片的頂面係高於第一隔離結構的頂面與第二隔離結構的頂面。第三隔離結構包括第一介電材料及位於第一介電材料上的第二介電材料。介於第一介電材料與第二介電材料之間的介面係低於第一隔離結構的頂面與第二隔離結構的頂面。
本揭露另提供一種裝置包括基板、半導體鰭片、閘極堆疊、源極/汲極區域及隔離結構。半導體鰭片從基板的頂面延伸。閘極堆疊沿著半導體鰭片的頂面與半導體鰭片的多個側壁延伸。源極/汲極區域延伸至與閘極堆疊相鄰的半導體鰭片中。隔離結構延伸至與源極/汲極區域相鄰的半導體鰭片中。源極/汲極區域介於隔離結構與閘極堆疊之間。隔離結構包括第一介電材料及位於第一介電材料上的第二介電材料，介於第一介電材料與第二介電材料之間的介面係低於半導體鰭片的頂面。
本揭露另提供一種方法包括：在基板上形成半導體鰭片；在半導體鰭片上形成虛設閘極結構；在虛設閘極結構的相對側壁上形成多個間隔物；移除虛設閘極結構以在所述多個間隔物之間形成溝槽，溝槽使得半導體鰭片露出；對半導體鰭片執行蝕刻製程以使溝槽延伸至半導體鰭片中；以第一介電材料填充溝槽；回蝕第一介電材料；及於溝槽 中且於第一介電材料上沉積第二介電材料。
50:基板
50t:上表面
52:鰭部
54:絕緣材料
56:STI區域
58:通道區域
60:虛設介電層
62:虛設閘極層
64,64A:虛設閘極
66:閘極密封間隔物
68:閘極間隔物
70:源極/汲極區域
72:蝕刻停止層
74,116:層間介電層
76:硬遮罩層
78:溝槽
80,84:介電材料
82,86,104:接縫
88,106:開口
90:界面層
92:閘極介電層
94:閘極電極
94A:襯層
94B:功函數調諧層
94C:導電填充層
96:閘極堆疊
98:區域
100:凹陷
102:閘極遮罩
108:矽化物層
110:襯部
112:導電材料
114:源極/汲極接觸
118:閘極接觸
A-A,B-B,C-C:剖面
D1,D2,D3,D4,D5,D6,D7,D8,D9:深度
H1,H2,H3,H4,H5,H6,H7,H8,H9,H10,H11:高度
W1,W2,W3:寬度
當結合隨附圖式閱讀時，將自下文的詳細描述最佳地理解本揭示案的態樣。應注意，根據工業中的標準實務，並未按比例繪製各特徵。事實上，為了論述清楚，可任意增加或減小各特徵的尺寸。
第1圖為根據一些實施例之例示的鰭式場效電晶體的三維視圖。
第2-7、8A、8B、9A、9B、10A-10D、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A、17B、18A、18B、19A、19B、20A、20B、21A、21B、22A、22B、23A-23C、24A、24B、25A、25B、26A、26B、27A、27B、28A、28B、29A、29B圖為根據一些實施例之鰭式場效電晶體裝置之製造過程中的中間階段的剖視圖。
以下揭示內容提供許多不同實施例或實例，以便實施所提供的標的之不同特徵。下文描述部件及佈置的特定實例以簡化本揭示案。當然，此等僅為實例且不欲為限制性。例如，在說明中，第一特徵形成在第二特徵之上方或之上，這可能包含第一特徵與第二特徵以直接接觸的方式形成的實施例，這也可以包含額外特徵可能形成在第一特 徵與第二特徵之間的實施例，這使得第一特徵與第二特徵可能沒有直接接觸。此外，本揭露可能會在各種例子中重複參考數字及/或文字。此重複是為了簡明與清晰的目的，但本身並非用以指定所討論的各種實施例及/或架構之間的關係。
再者，在此可能會使用空間相對用語，例如「底下(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「較高(upper)」等等，以方便說明如圖式所繪示之一元件或一特徵與另一(另一些)元件或特徵之關係。這些空間上相對的用語除了涵蓋在圖式中所繪示的方向，也欲涵蓋裝置在使用或操作中不同的方向。設備可能以不同方式定位(例如旋轉90度或在其他方位上)，而在此所使用的空間上相對的描述同樣也可以有相對應的解釋。
以下描述的實施例係關於鰭式場效電晶體(FinFET)裝置及其形成方法。本文提出的各種實施例係使用後閘極(gate-last)製程而形成的FinFET裝置。在其他實施例中，也可使用先閘極(gate-first)製程來形成FinFET裝置。本文討論的各種實施例允許改善在鰭片切割(fin cut)製程期間形成的溝槽(trench)的介電材料間隙填充(gap-fill)性能、減少或避免由於溝槽內的介電材料中的接縫(seam)和/或孔洞(void)的形成所引起的問題、減少或避免接觸插塞(contact plugs)之間的短路、以及改善裝置與良率性能。在一些實施例中，在鰭片切割 製程期間形成的溝槽係以多種介電材料來填充。在一些實施例中，溝槽填充製程可包括：以第一介電材料來填充溝槽，從溝槽部分地移除第一介電材料使得溝槽的上部不被介電材料所填充，以及以第二介電材料來填充溝槽的上部。第二介電材料可相同於或不同於第一介電材料。
第1圖為根據一些實施例之例示的鰭式場效電晶體(FinFET)的三維視圖。FinFET包含位於基板50(半導體基板)上的鰭部52。隔離區域56設置於基板50中，且鰭部52從相鄰的淺溝槽隔離(Shallow Trench Isolation，STI)區域56上方及相鄰的STI區域56之間突出。雖然STI區域56被描述/繪示為與基板50分離，但本文中所使用的術語「基板(substrate)」可用於僅指半導體基板或包括隔離區域的半導體基板。另外，雖然鰭部52被繪示為與基板50相同的單一連續材料，但鰭部52和/或基板50可包括單一材料或多種材料。在本文中，鰭部52是指在相鄰的STI區域56之間延伸的部分。
閘極介電層92係沿著鰭部52的側壁且位於鰭部52的頂面上，且閘極電極94係位於閘極介電層92上。源極/汲極區域70係相對於閘極介電層92與閘極電極94而設置於之鰭部52的相對側。第1圖還說明在後續圖式中所使用的參考剖面。剖面A-A沿著閘極電極94的縱軸並且位於例如垂直於流過FinFET的磊晶(epitaxial)源極/汲極區域70間之電流的方向。剖面B-B係垂直於截面A-A，且沿著鰭部52的縱軸並且位於例如流過FinFET 的磊晶源極/汲極區域70間之電流的方向上。剖面C-C平行於剖面A-A且延伸穿過FinFET的源極/汲極區域70。為了清楚起見，後續的圖式參照這些參考剖面。
第2-7、8A、8B、9A、9B、10A-10D、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A、17B、18A、18B、19A、19B、20A、20B、21A、21B、22A、22B、23A-23C、24A、24B、25A、25B、26A、26B、27A、27B、28A、28B、29A、29B圖為根據一些實施例之FinFET裝置之製造過程中的中間階段的剖視圖。第2-7圖示出了沿著第1圖所示的參考剖面A-A的剖視圖，並且說明多個鰭部。第8B-29B圖與第23C圖示出了沿著第1圖所示的參考剖面B-B的剖視圖，並且說明多個閘極結構。第10C與10D圖示出了沿著第1圖所示的參考剖面C-C的剖視圖，並且說明多個鰭部與多個源極/汲極區域。第8A-29A圖分別示出了沿著第8B-29B圖所示的參考剖面A-A的剖視圖。
於第2圖中提供基板50。基板50可為半導體基板，例如整體(bulk)半導體、絕緣體上的半導體(semiconductor-on-insulator，SOI)基板、或其他類似的半導體基板，其可以是摻雜的(例如用p型或n型摻雜物摻雜的)或未摻雜。基板50可以是晶圓，例如矽晶圓。一般而言，SOI基板為形成於絕緣層上的一層半導體材料。絕緣層可為例如埋置氧化(buried oxide，BOX)層、氧化矽層、或類似的絕緣層。提供絕緣層於基板上，基板通 常為矽基板或玻璃基板。也可使用其他基板，例如多層基板或梯度(gradient)基板。在一些實施例中，基板50的半導體材料可包含矽；鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦之化合物半導體；包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP之合金半導體；或前述之組合。
在一些實施例中，基底50可具有n型區域與p型區域(未單獨示出)。n型區域可用於形成n型裝置，例如NMOS(N型金屬氧化物半導體，n-type Metal-Oxide-Semiconductor)電晶體，其可以是n型FinFETs；p型區域可用於形成p型裝置，例如PMOS(P型金屬氧化物半導體，p-type Metal-Oxide-Semiconductor)電晶體，其可以是p型鰭式場效電晶體(FinFETs)。n型區域可與p型區域物理性地分開，並且可在n型區域與p型區域之間設置任何數量的裝置部件(例如其他主動裝置、摻雜區域、隔離結構等)。
於第3圖中，鰭部52形成於基板50中。鰭部52為半導體條狀物。在一些實施例中，可藉由在基板50中蝕刻出溝槽以使鰭部52形成於基板50中。蝕刻可以是任何可接受的蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、中子束蝕刻(neutral beam etch，NBE)、類似的蝕刻、或前述之組合，此蝕刻可以是異向性的。鰭部52從基板50的未圖案化部分的上表面50t延伸。基板50的未圖案化部分可被稱為基板。
鰭部52可藉由任何合適的方法形成。例如，可使用一或多個光學微影(photolithography)製程，包括雙重圖案化(double-patterning)製程或多重圖案化(multi-patterning)製程，來形成鰭部52。一般而言，雙重圖案化製程或多重圖案化製程將光學微影製程與自對準製程結合，從而允許創建具有例如間距小於使用單個直接光學微影製程可獲得的間距的圖案。例如，在一實施例中，在基板的上方形成犧牲層並使用光學微影製程將其圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後，移除犧牲層，且接著將剩餘的間隔物用作遮罩以形成鰭部52。
於第4圖中，於基板50上且在相鄰的鰭部52之間形成絕緣材料54。絕緣材料54可以是氧化物，例如氧化矽；氮化物；相似的絕緣材料；或前述之組合，且可由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition，HDP-CVD)、可流動化學氣相沉積(flowable CVD，FCVD)(例如在遠程電漿系統中，沉積以化學氣相沉積(chemical vapor deposition，CVD)為主的材料，以及進行後固化使其轉變成另一材料，例如氧化物)、相似的沉積製程、或前述之組合形成。也可使用藉由任何合適的製程所形成的其他絕緣材料。在說明的實施例中，絕緣材料54為藉由可流動化學氣相沉積(FCVD)製程形成的氧化矽。一旦絕緣材料形成之後，可進行退火製程。在一實施例中，形成絕緣材料 54使得多餘的絕緣材料54覆蓋鰭部52。雖然絕緣材料54被繪示為單層，但一些實施例可利用多層。例如，在一些實施例中，可先沿著基板50與鰭部52的表面形成襯層(圖未示)。此後，可在襯層上形成諸如上述的填充材料。
於第5圖中，施加移除製程於絕緣材料54以移除位於鰭部52上的絕緣材料54的多餘部分。在一些實施例中，可使用平坦化製程來實現移除製程，平坦化製程包括化學機械研磨(chemical mechanical polish，CMP)製程、回蝕製程、前述之組合、或相似的製程。平坦化製程露出鰭部52，使得在平坦化製程完成之後，鰭部52的頂面和絕緣材料54的頂面基本齊平或共平面(在製程變化內)。
於第6圖中，將絕緣材料54(見第5圖)凹陷以形成淺溝槽隔離(Shallow Trench Isolation，STI)區域56。絕緣材料54的凹陷使得鰭部52的上部從相鄰的STI區域56之間突出。此外，STI區域56的頂面可具有如圖所示的平坦表面、外凸的表面、內凹的表面(例如碟狀)、或前述之組合。STI區域56的頂面可藉由合適的蝕刻而形成為平坦、外凸、及/或內凹。可使用合適的蝕刻製程讓STI區56凹陷，例如對於絕緣材料54的材料具有選擇性的蝕刻製程(例如，以比鰭部52的材料更快的速率蝕刻絕緣材料54的材料)。例如，可使用例如使用稀釋氫氟酸(dilute hydrofluoric acid，dHF)的適當的蝕刻製程來移除化學氧化物。
關於第2圖至第6圖所描述的製程僅為如何形成鰭部52的一個範例。在一些實施例中，可藉由磊晶成長製程來形成鰭部。例如，可形成介電層於基板50的頂面之上，可穿過介電層蝕刻溝槽以露出底層(underlying)基板50。可在溝槽內磊晶成長同質磊晶(homoepitaxial)結構，且可將介電層凹陷，使得同質磊晶結構從介電層突出以形成鰭部。另外，在一些實施例中，異質磊晶(heteroepitaxial)結構可用於鰭部。例如，可將第5圖中的鰭部52凹陷，且可在凹陷的鰭部52上磊晶成長不同於鰭部52的材料。在這樣的實施例中，鰭部包含凹陷的材料以及設置在凹陷的材料上方的磊晶成長材料。在又另一實施例中，可形成介電層於基板50的頂面之上，且可穿過介電層蝕刻溝槽。接著，可使用與基板50不同的材料在溝槽內磊晶成長異質磊晶結構，且可將介電層凹陷，使得異質磊晶結構從介電層突出以形成鰭部。在一些實施例中，磊晶成長同質磊晶結構或異質磊晶結構，在成長期間可對磊晶成長材料進行原位摻雜(in situ doped)，其可以免除先前和後續的佈植，雖然原位摻雜和佈植摻雜可以一起使用。
更進一步地，在基板的n型區域中磊晶成長與基板50的p型區域不同的材料可具有好處。在各種實施例中，鰭部52的上部可由矽鍺(SixGe1-x，其中x可在0至1的範圍內)、碳化矽、純或大致純的鍺、III-V族化合物半導體、II-VI族化合物半導體、或相似的材料形成。舉例而言，用於形成III-V族化合物半導體的可用材料包含， 但不限於InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP和類似材料。
此外，於第6圖中，可在鰭部52和/或基板50中形成合適的井區(wells)(圖未示)。在一些實施例中，可在基板50的n型區域中形成P型井區，且可在基板50的p型區域中形成N型井區。在一些實施例中，在基板50的n型區域和p型區域中都形成P型井區或N型井區。在具有不同井區類型的實施例中，用於基板50的n型區域和p型區域的不同佈植步驟可使用光阻或其他遮罩(圖未示)來達成。例如，可在基板50的n型區域和p型區域中的鰭部52和STI區域56上形成第一光阻。將第一光阻圖案化以露出基板50的p型區域。可使用旋轉塗佈(spin-on)技術形成第一光阻，並可使用可接受的光學微影技術將其圖案化。一旦第一光阻圖案化之後，在基板50的p型區域中進行n型雜質植入，且第一光阻的剩餘部分作為遮罩，以大致上防止n型雜質被植入到基板50的n型區域中。n型雜質可以是磷、砷、銻、或相似的雜質，其植入此區域中的濃度等於或小於1015cm-2，例如介於大約1012cm-2與大約1015cm-2之間。在一些實施例中，可用大約1keV(千電子伏特)至大約10keV的植入能量來植入n型雜質。在植入之後，可使用例如可接收的灰化(ashing)製程與後續的濕式清潔(wet clean)製程來移除第一光阻。
在基板50的p型區域的植入之後，於基板50的n型區域和p型區域中的鰭部52和STI區域56上形成第 二光阻。將第二光阻圖案化以露出基板50的n型區域。可使用旋轉塗佈技術形成第二光阻，並可使用可接受的光學微影技術將其圖案化。一旦第二光阻圖案化之後，在基板50的n型區域中進行p型雜質植入，且第二光阻的剩餘部分作為遮罩，以大致上防止p型雜質被植入到基板50的p型區域中。p型雜質可以是硼、氟化硼(BF2)、銦、或相似的雜質，其植入此區域中的濃度等於或小於1015cm-2，例如介於大約1012cm-2與大約1015cm-2之間。在一些實施例中，可用大約1keV至大約10keV的植入能量來植入p型雜質。在植入之後，可使用例如可接收的灰化製程與後續的濕式清潔製程來移除第二光阻。
在基板50的n型區域和p型區域的植入之後，可進行退火製程，以活化植入的p型雜質和/或n型雜質。在一些實施例中，磊晶的鰭部的成長材料可在成長期間進行原位摻雜，其可以免除佈植，雖然原位摻雜和佈植摻雜可一起使用。
於第7圖中，在鰭部52上形成虛設介電層60。虛設介電層60可為，例如氧化矽、氮化矽、前述之組合、或相似的材料，且可根據可接受的技術進行沉積或熱成長。之後，在虛設介電層60之上形成虛設閘極層62。虛設閘極層62可沉積於虛設介電層60之上，然後使用例如化學機械研磨(CMP)製程來進行平坦化。虛設閘極層62可以是導電材料，且可選自下列群組，包含非晶矽(amorphous silicon)、多晶矽(polysilicon)、多晶矽鍺 (poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、金屬、或前述之組合。虛設閘極層62可藉由物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積(CVD)、濺鍍沉積、或其他用於沉積導電材料的已知技術進行沉積。虛設閘極層62可由具有比STI區域56的材料更高的蝕刻選擇性的其他材料來製成。應注意的是，如圖所示之虛設介電層60僅覆蓋鰭部52係僅出於說明的目的。在一些實施例中，可沉積虛設介電層60使得虛設介電層60覆蓋STI區域56，虛設介電層60在虛設閘極層62與STI區域56之間延伸。
第8A、8B、9A、9B、10A-10D、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A、17B、18A、18B、19A、19B、20A、20B、21A、21B、22A、22B、23A-23C、24A、24B、25A、25B、26A、26B、27A、27B、28A、28B、29A、29B圖說明根據一些實施例之FinFET裝置之製造中的各種其他步驟。第8A、8B、9A、9B、10A-10D、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、17A、17B、18A、18B、19A、19B、20A、20B、21A、21B、22A、22B、23A-23C、24A、24B、25A、25B、26A、26B、27A、27B、28A、28B、29A、29B圖說明在基板50的n型區域和p型區域中的部件。例如，在第8A、8B、9A、9B、10A-10D、11A、11B、12A、12B、13A、13B、14A、14B、15A、15B、16A、16B、 17A、17B、18A、18B、19A、19B、20A、20B、21A、21B、22A、22B、23A-23C、24A、24B、25A、25B、26A、26B、27A、27B、28A、28B、29A、29B圖中說明的結構可以應用至基板50的n型區域和p型區域。在基板50的n型區域和p型區域的結構中的差異(如果有)在下文中將配合所附的每個圖式描述。
於第8A圖與第8B圖中，圖案化虛設閘極層62(見第7圖)以形成虛設閘極64。可使用可接受的光學微影技術和蝕刻技術來圖案化虛設閘極層62。在一些實施例中，蝕刻技術可包含一或多個非等向性(anisotropic)蝕刻製程，例如反應性離子蝕刻(RIE)、中子束蝕刻(NBE)、前述之組合、或相似的製程。虛設閘極64覆蓋鰭部52的通道區域58。圖案化遮罩的圖案可用於將每個虛設閘極64與其相鄰的虛設閘極64物理性地分開。虛設閘極64也可具有縱長方向，其大致上垂直於各自的鰭部52的縱長方向。如下文所更詳細描述的，虛設閘極64為犧牲閘極，且隨後被替換閘極所替換。因此，虛設閘極64也可被稱為犧牲閘極。在其他實施例中，一些虛設閘極64沒有被替換並且保留在最終的FinFET裝置的最終結構中。虛設閘極64具有頂面，虛設閘極64的頂面設置在鰭部52上方，虛設閘極64具有高度H1，且高度H1是從鰭部52的頂面開始測量的。在一些實施例中，高度H1為大約90nm(奈米)至大約120nm之間。
此外，於第8A圖與第8B圖中，可在虛設閘極 64及/或鰭部52之露出的表面上形成閘極密封間隔物66。在熱氧化或沉積之後，藉由非等向性蝕刻可形成閘極密封間隔物66。閘極密封間隔物66可包括氧化矽、氮化矽、SiCN、SiOC、SiOCN、前述之組合、或相似的材料。在閘極密封間隔物66形成之後，可進行輕摻雜源極/汲極(lightly doped source/drain，LDD)區域(圖未明確示出)的佈植。在具有不同裝置類型的實施例中，類似於前述第6圖中所討論的佈植，可於n型區域上形成遮罩，例如光阻，並露出p型區域，且可植入適當類型(例如p型)的雜質至p型區域中露出的鰭部52內。接著，可移除遮罩。之後，可於p型區域上形成遮罩，例如光阻，並露出n型區域，且可植入適當類型(例如n型)的雜質至n型區域中露出的鰭部52內。接著，可移除遮罩。n型雜質可以是先前所討論的任何n型雜質，且p型雜質可以是先前所討論的任何p型雜質。輕摻雜源極/汲極區可具有的雜質濃度範圍從大約1012cm-2到大約1016cm-2。在一些實施例中，可用大約1keV至大約10keV的植入能量來植入合適的雜質。可使用退火將植入的雜質活化。
於第9A圖和第9B圖中，沿著虛設閘極64的側壁於閘極密封間隔物66上形成閘極間隔物68。可藉由共形地(conformally)沉積絕緣材料且隨後非等向性地蝕刻絕緣材料來形成閘極間隔物68。閘極間隔物68的絕緣材料可包含氧化矽、氮化矽、SiCN、SiOC、SiOCN、前述之組合、或相似的材料。在一些實施例中，閘極間隔 物68可包括多個層(圖未示)，使得所述多個層包含不同材料。在一些實施例中，閘極間隔物68與閘極密封間隔物66可包含相同材料。在其他實施例中，閘極間隔物68與閘極密封間隔物66可包含不同材料。
應注意的是，上述揭露總體上描述了形成間隔物與LDD區域的製程。可使用其他製程和順序。例如，可使用更少或額外的間隔物，可使用不同順序的步驟(例如，可在形成閘極間隔物68之前不蝕刻閘極密封間隔物66，從而產生「L形」閘極密封間隔物，可形成和移除間隔物，等等)。此外，可使用不同的結構和步驟來形成n型裝置和p型裝置。例如，用於n型裝置的LDD區域可在形成閘極密封間隔物66之前形成，而用於p型裝置的LDD區域可在形成閘極密封間隔物66之後形成。
於第10A圖和第10B圖中，於鰭部52中形成磊晶源極/汲極區域70，以在各個通道區域58中施加應力，從而改善裝置性能。磊晶源極/汲極區域70形成在鰭部52中，使得每個虛設閘極64設置在各自的相鄰一對磊晶源極/汲極區域70之間。在一些實施例中，磊晶源極/汲極區域70可延伸至鰭部52中。在一些實施例中，閘極間隔物68用於將磊晶源極/汲極區域70與虛設閘極64以適當的橫向距離分開，使得磊晶源極/汲極區域70不會讓所產生的FinFET裝置之後續形成的閘極短路。
在基板50的n型區域中的磊晶源極/汲極區域70之形成可藉由遮住基板50的p型區域以及藉由蝕刻基板 50的n型區域中的鰭部52之源極/汲極區域以在鰭部52中產生凹陷。然後，在凹陷內磊晶成長基板50的n型區域的磊晶源極/汲極區域70。磊晶源極/汲極區域70可包含任何可接受的材料，例如適合n型FinFET的材料。例如，如果鰭部52是矽，基板50的n型區域中的磊晶源極/汲極區域70可包括在通道區域58中施加拉伸應變(tensile strain)的材料，例如矽、SiC、SiCP、SiP、或前述之組合、或相似的材料。基板50的n型區域中的磊晶源極/汲極區域70可具有從鰭部52的各個表面升起的表面，且可具有刻面(facets)。
在基板50的p型區域中的磊晶源極/汲極區域70之形成可藉由遮住基板50的n型區域以及藉由蝕刻基板50的p型區域中的鰭部52之源極/汲極區域以在鰭部52中產生凹陷。然後，在凹陷內磊晶成長基板50的p型區域的磊晶源極/汲極區域70。磊晶源極/汲極區域70可包含任何可接受的材料，例如適合p型FinFET的材料。例如，如果鰭部52是矽，基板50的p型區域中的磊晶源極/汲極區域70可包括在通道區域58中施加壓縮應變(compressive strain)的材料，例如SiGe、SiGeB、Ge、GeSn、或前述之組合、或相似的材料。基板50的p型區域中的磊晶源極/汲極區域70可具有從鰭部52的各個表面升起的表面，且可具有刻面。
磊晶源極/汲極區域70和/或鰭部52可植入摻質，其製程類似於前述討論用於形成輕摻雜源極/汲極區的製 程，接著進行退火。磊晶源極/汲極區域70可具有的雜質濃度範圍介於大約1019cm-3與大約1021cm-3之間。用於磊晶源極/汲極區域70的n型雜質和/或p型雜質可為先前討論的任何雜質。在一些實施例中，磊晶源極/汲極區域70可在成長期間進行原位摻雜。
作為在基板50的n型區域和p型區域中形成磊晶源極/汲極區域70的磊晶製程的結果，磊晶源極/汲極區域的上表面具有刻面，其超出鰭部52的側壁向外橫向地擴張。在一些實施例中，這些刻面使得同一個FinFET的相鄰磊晶源極/汲極區域70合併成如第10C圖所示著。在其他實施例中，相鄰的磊晶源極/汲極區域70在磊晶製程完成之後保持分開，如第10D圖所示者。在第10C圖與第10D圖所示的實施例中，閘極間隔物68形成為覆蓋鰭部52的側壁的一部分，其在STI區域56的上方延伸，從而阻擋磊晶成長。在其他實施例中，可調整用於形成閘極間隔物68的間隔物蝕刻，以從鰭部52的側壁移除間隔物材料，以允許磊晶成長的區域延伸到STI區域56的表面。
於第11A圖和第11B圖中，層間介電(interlayer dielectric，ILD)層74沉積於第10A和10B圖中所示的結構之上。層間介電層74可由介電材料形成，且可由任何合適的方法沉積，例如化學氣相沉積(CVD)、電漿增強CVD(plasma-enhanced CVD，PECVD)、可流動化學氣相沉積(FCVD)、或上述之組合、或相似的方法。介電材料可包含磷矽酸鹽玻璃 (Phospho-Silicate Glass，PSG)、硼矽酸鹽玻璃(Boro-Silicate Glass，BSG)、摻雜硼的磷矽酸鹽玻璃(Boron-Doped Phospho-Silicate Glass，BPSG)、未摻雜的矽酸鹽玻璃(undoped Silicate Glass，USG)、或上述之組合、或相似的材料。可使用藉由任何可接受的製程形成的其他絕緣材料。在一些實施例中，蝕刻停止層(etch stop layer，ESL)72設置在層間介電層74、磊晶源極/汲極區域70和閘極間隔物68之間。蝕刻停止層72可包含介電材料，例如氮化矽、氧化矽、氮氧化矽、或上述之組合、或相似的材料，此介電材料的蝕刻率與其上層之層間介電層74的蝕刻率不同。
於第12A圖和第12B圖中，可進行平坦化製程，例如化學機械研磨(CMP)製程，以使得層間介電層74的頂面與蝕刻停止層72的最頂面齊平。在進行平坦化製程之後，於虛設閘極64、層間介電層74與蝕刻停止層72上形成硬遮罩層76。在一些實施例中，硬遮罩層76可包含一或多個層之氧化矽、SiN、SiON、或上述之組合、或相似的材料，且硬遮罩層76可使用原子層沈積(Atomic Layer Deposition，ALD)、化學氣相沉積(CVD)、電漿增強CVD(PECVD)、或上述之組合、或相似的方法來形成。
第13A、13B、14A、14B、15A、15B、16A、16B、17A、17B圖說明根據一些實施例之於第12A圖與第12B圖的結構上進行的鰭片切割(fin cut)製程。於第 13A圖和第13B圖中，對於硬遮罩層76進行圖案化製程，以於虛設閘極64A上方的硬遮罩層76中形成溝槽78。溝槽78露出虛設閘極64A。在一些實施例中，使用合適的光學微影製程與蝕刻製程來圖案化硬遮罩層76。蝕刻製程可包含一或多個濕蝕刻製程、一或多個乾蝕刻製程、或上述之組合、或相似的製程。蝕刻製程可為非等向性蝕刻製程。在一些實施例中，用於蝕刻硬遮罩層76的蝕刻劑(etchants)可包含CHxFy(x係介於1與3之間，y係介於1與3之間，且x+y相等於4)、O2、Ar、He、或上述之組合、或相似的材料。在一些實施例中，圖案化製程更移除一部分的虛設閘極64A與部分的閘極密封間隔物66。在這樣的實施例中，溝槽78於硬遮罩層76的底面下方延伸。在一些實施例中，硬遮罩層76具有傾斜的側壁，使得溝槽78的寬度隨著溝槽78朝向虛設閘極64A延伸而減小。在一些實施例中，溝槽78於硬遮罩層76的頂面具有寬度W1且溝槽78從硬遮罩層76的頂面開始測量而具有深度D1。在一些實施例中，寬度W1係介於大約26nm至大約30nm之間。在一些實施例中，深度D1係介於大約35nm至大約50nm之間。在一些實施例中，深度D1與寬度W1的比值(即D1/W1)係介於大約1.17至大約1.92之間。
於第14A圖和第14B圖中，移除被溝槽78露出的虛設閘極64A(見第13B圖)，使得溝槽78朝向基板50延伸且露出虛設介電層60。在一些實施例中，藉由合 適的蝕刻製程來移除虛設閘極64A。例如，蝕刻製程可包含使用反應氣體(etchant gas(es))的乾蝕刻製程，其選擇性地蝕刻虛設閘極64A，而不會蝕刻閘極密封間隔物66及虛設介電層60。在一些實施例中，反應氣體可包含CF4、Ar、HBr、O2、He、NF3、H2、或上述之組合、或相似的氣體。當蝕刻虛設閘極64A時，虛設介電層60可用作蝕刻停止層。在一些實施例中，用於移除虛設閘極64A的蝕刻製程也可蝕刻硬遮罩層76，使得硬遮罩層76的厚度減少。
於第15A圖和第15B圖中，在移除虛設閘極64A(見第13A圖與第13B圖)之後，移除虛設介電層60。在一些實施例中，可使用一或多個合適的蝕刻製程來移除虛設介電層60，上述之合適的蝕刻製程選擇性地蝕刻虛設介電層60，而不會蝕刻閘極密封間隔物66及鰭部52。上述之合適的蝕刻製程可包含一或多個乾蝕刻製程、一或多個濕蝕刻製程、或上述之組合、或相似的製程。在一些實施例中，用於蝕刻虛設介電層60的蝕刻劑可包含CF4、Ar、He、或上述之組合、或相似的材料。在一些實施例中，用於移除虛設介電層60的蝕刻製程也可蝕刻硬遮罩層76，使得硬遮罩層76的厚度進一步減少。
於第16A圖和第16B圖中，在移除虛設介電層60之後，移除鰭部52的通道區域58的露出部分，使得溝槽78朝向基板50延伸。在一些實施例中，可使用一或多個合適的蝕刻製程來移除鰭部52的通道區域58的露出 部分，上述之合適的蝕刻製程選擇性地蝕刻鰭部52的材料，而不會蝕刻閘極密封間隔物66及STI區域56。在一些實施例中，藉由非等向性乾蝕刻製程來移除鰭部52的通道區域58的露出部分。在一些實施例中，使用反應氣體來進行非等向性乾蝕刻製程，上述之反應氣體例如SixCly、O2、HBr、Ar、He、或上述之組合、或相似的氣體。在一些實施例中，在移除鰭部52的通道區域58的露出部分之後，溝槽78從鰭部52的頂面開始測量而具有深度D2且從STI區域56的頂面開始測量而具有深度D3。在一些實施例中，深度D2係介於大約20nm至大約30nm之間。在一些實施例中，深度D3係介於大約15nm至大約25nm之間。在一些實施例中，用於移除鰭部52的通道區域58的露出部分的蝕刻製程也可蝕刻硬遮罩層76，使得硬遮罩層76的厚度進一步減少。
於第17A圖和第17B圖中，在移除鰭部52的通道區域58的露出部分之後，移除鰭部52的露出部分與鰭部52的露出部分下方的基板50的部分，使得溝槽78延伸至基板50中。在一些實施例中，移除製程可包含一或多個合適的蝕刻製程，其選擇性地蝕刻鰭部52的材料，而不會蝕刻閘極密封間隔物66及STI區域56。在一些實施例中，上述之合適的蝕刻製程可包含非等向性乾蝕刻製程。在一些實施例中，使用反應氣體來進行非等向性乾蝕刻製程，上述之反應氣體例如為O2、HBr、Ar、He、或上述之組合、或相似的氣體。在一些實施例中，在移除鰭部52 的露出部分與鰭部52的露出部分下方的基板50的部分之後，溝槽78從基板50的上表面50t開始測量而具有深度D4、且從硬遮罩層76的頂面開始測量而具有深度D5、且從硬遮罩層76的頂面開始測量而具有寬度W2。在一些實施例中，深度D4係介於大約30nm至大約50nm之間。在一些實施例中，深度D5係介於大約250nm至大約300nm之間。在一些實施例中，寬度W2係介於大約22nm至大約26nm之間。在一些實施例中，溝槽78的長寬比，其定義為深度D5與寬度W2的比值(即D5/W2)，係介於大約9.62至大約13.6之間。在一些實施例中，用於移除鰭部52的露出部分與鰭部52的露出部分下方的基板50的部分的蝕刻製程也可蝕刻硬遮罩層76，使得硬遮罩層76的厚度進一步減少。
再者，於第17A圖和第17B圖中，溝槽78將每個鰭部52切割成兩個不相連接的部分。如同以下之更詳細描述者，以一或多個介電材料來填充溝槽78，以電性隔離鰭部52的兩個不相連接的部分。因此，從鰭部52的兩個不相連接的部分形成的裝置也電性隔離。
第18A、18B、19A、19B、20A、20B、21A、21B圖說明根據一些實施例之對於溝槽78(見第17A圖與第17B圖)進行的介電間隙填充(dielectric gap filling)製程。於第18A圖和第18B圖中，於溝槽78(見第17B圖)中且於硬遮罩層76上沉積介電材料80。在一些實施例中，介電材料80包含氧化物材料(例如氧化矽或 相似的材料)、氮化物材料(例如氮化矽或相似的材料)、氮氧化物材料(例如氮氧化矽或相似的材料)、或上述之組合、或相似的材料，且可使用原子層沈積(ALD)、化學氣相沉積(CVD)、電漿增強CVD(PECVD)、或上述之組合、或相似的方法來形成介電材料80。在一些實施例中，因為溝槽78的高長寬比，可於溝槽78內的介電材料80中形成接縫(seam)82或孔洞(void)(圖未示)。在一些實施例中，接縫82於鰭部52的頂面下方延伸。
於第19A圖和第19B圖中，在一些實施例中，對於介電材料80進行平坦化製程。平坦化製程可包括化學機械研磨(CMP)製程、回蝕製程、或前述之組合、或相似的製程。在一些實施例中，平坦化製程露出虛設閘極64，使得在平坦化製程完成之後，介電材料80的頂面、虛設閘極64的頂面與層間介電層74的頂面基本齊平(在製程變化內)。在這樣的實施例中，平坦化製程移除硬遮罩層76與虛設閘極64上方的蝕刻停止層72的部分。在一些實施例中，平坦化製程更移除部分的虛設閘極64、部分的閘極密封間隔物66、部分的閘極間隔物68及部分的層間介電層74。在這樣的實施例中，在進行平坦化製程之後，虛設閘極64具有頂面，所述頂面設置於鰭部52上且從鰭部52的頂面開始測量而具有高度H2。在一些實施例中，高度H2小於高度H1(見第8B圖)。在一些實施例中，高度H2係介於大約80nm至大約90nm之間。
於第20A圖和第20B圖中，在一些實施例中，介 電材料80凹陷於鰭部52的頂面下方。在所示的實施例中，在凹陷介電材料80之後，介電材料80的頂面係低於相鄰磊晶源極/汲極區域70的底面。在其他實施例中，介電材料80的頂面可高於相鄰磊晶源極/汲極區域70的底面。在一些實施例中，介電材料80凹陷於鰭部52的頂面下方的深度為深度D6。在一些實施例中，深度D6係介於大約150nm至大約170nm之間。在一些實施例中，介電材料80凹陷於STI區域56的頂面下方的深度為深度D7。在一些實施例中，深度D7係介於大約120nm至大約150nm之間。在一些實施例中，凹陷製程包含合適的蝕刻製程，其選擇性地蝕刻介電材料80，而不會顯著地蝕刻閘極密封間隔物66、虛設閘極64、蝕刻停止層72及層間介電層74。上述之合適的蝕刻製程可包含乾蝕刻製程、濕蝕刻製程、或上述之組合、或相似的製程。在一些實施例中，使用蝕刻劑，例如NF3、HF、NH3、或上述之組合、或相似的材料，來進行使介電材料80凹陷的蝕刻製程。
在一些實施例中，藉由將介電材料80的一部份留在溝槽78中，減少了溝槽78的未填充部分的長寬比。溝槽78的未填充部分於溝槽78的頂部具有寬度W3，且溝槽78的未填充部分從虛設閘極64的頂面開始量測的深度為深度D8。在一些實施例中，深度D8係介於大約200nm至大約250nm之間。在一些實施例中，溝槽78的未填充部分的長寬比，其定義為深度D8與寬度W3的比值(即D8/W3)，係介於大約9至大約12之間。在一些實施例中， 介電材料80的凹陷製程也可凹陷層間介電層74，使得層間介電層74的頂面低於虛設閘極64的頂面。在一些實施例中，層間介電層74凹陷於虛設閘極64的頂面下方的深度為深度D9。在一些實施例中，深度D9係介於大約15nm至大約30nm之間。
在一些實施例中，凹陷製程也移除部分的虛設閘極64、部分的閘極密封間隔物66、部分的閘極間隔物68及部分的蝕刻停止層72。在這樣的實施例中，在進行凹陷製程之後，虛設閘極64具有頂面，虛設閘極64的所述頂面設置於鰭部52上方且從鰭部52的頂面開始測量而具有高度H3。在一些實施例中，高度H3小於高度H2(見第19B圖)。在一些實施例中，高度H3係介於大約70nm至大約75nm之間。
於第21A圖和第21B圖中，於溝槽78(見第20B圖)中且於層間介電層74與虛設閘極64上沉積介電材料84。在一些實施例中，介電材料84包含氧化物材料(例如氧化矽或相似的材料)、氮化物材料(例如氮化矽或相似的材料)、氮氧化物材料(例如氮氧化矽或相似的材料)、或上述之組合、或相似的材料，且可使用原子層沈積(ALD)、化學氣相沉積(CVD)、或上述之組合、或相似的方法來形成介電材料84。在一些實施例中，介電材料80與介電材料84包含不同的材料。在其他實施例中，介電材料80與介電材料84包含相同的材料。在一些實施例中，藉由如上述之參考第20A圖與第20B圖所述之減少溝槽78的未填 充部分的長寬比，可減少溝槽78內的接縫或孔洞。在一些實施例中，藉由將溝槽78的未填充部分的長寬比(即D8/W3)減少至大約9與大約12之間，可在溝槽78內的介電材料84(見第20B圖)中形成接縫86，使得接縫86不延伸至鰭部52的頂面下方。在一些實施例中，接縫86的最低部分設置於鰭部52上方且從鰭部52的頂面開始測量而具有高度H4。在一些實施例中，高度H4係介於大約20nm至大約35nm之間。
在一些實施例中，對於介電材料84進行平坦化製程。平坦化製程可包括化學機械研磨(CMP)製程、回蝕製程、或前述之組合、或相似的製程。在一些實施例中，平坦化製程露出虛設閘極64，使得在平坦化製程完成之後，虛設閘極64的頂面與介電材料84的頂面基本齊平(在製程變化內)。設置於溝槽78(見第20B圖)內的部分的介電材料80與部分的介電材料84也可被稱為隔離結構。在一些實施例中，平坦化製程也移除部分的虛設閘極64、部分的閘極密封間隔物66、部分的閘極間隔物68及部分的蝕刻停止層72。在這樣的實施例中，在進行平坦化製程之後，虛設閘極64具有頂面，所述頂面設置於鰭部52上且從鰭部52的頂面開始測量而具有高度H5。在一些實施例中，高度H5小於高度H3(見第20B圖)。在一些實施例中，高度H5係介於大約50nm至大約65nm之間。
於第22A圖和第22B圖中，在一或多個蝕刻步驟中移除虛設閘極64及相應的虛設介電層60(見第21A圖 和第21B圖)，從而形成開口88。在一些實施例中，藉由合適的蝕刻製程來移除虛設閘極64。例如，蝕刻製程可包含使用反應氣體(reaction gas(es))的乾蝕刻製程，其選擇性地蝕刻虛設閘極64，而不會蝕刻層間介電層74及閘極間隔物68。蝕刻製程可為非等向性的。每個開口88露出各個鰭部52的通道區域58。每個通道區域58設置於相鄰一對磊晶源極/汲極區域70之間。在移除的過程期間，當蝕刻虛設閘極64時，虛設介電層60可用作蝕刻停止層。之後，藉由合適的蝕刻製程來移除虛設介電層60。
在一些實施例中，移除虛設閘極64與虛設介電層60的製程也可移除部分的介電材料84、部分的閘極密封間隔物66、部分的閘極間隔物68及部分的蝕刻停止層72。在這樣的實施例中，減少了層間介電層74上方的介電材料84的厚度，使得介電材料84的頂面設於鰭部52上方，且從鰭部52的頂面開始測量而具有高度H6。在一些實施例中，高度H6小於高度H5(見第21B圖)。在一些實施例中，高度H6係介於大約50nm至大約60nm之間。
於第23A圖和第23B圖中，於開口88(見第22A圖和第22B圖)中形成界面層(interfacial layers)90、閘極介電層92及閘極電極94，以形成替代閘極堆疊(replacement gate stacks)96。第23C圖示出第23B圖的區域98的詳細視圖。在一些實施例中，於開口88(見第22A圖和第22B圖)中形成界面層90。界面層90可包含氧化矽，且可使用化學沉積製程，例如原子層沈積(ALD)、 化學氣相沉積(CVD)、電漿增強CVD(PECVD)、或相似的方法，或使用氧化製程，來形成界面層90。在使用沉積製程來形成界面層90的一些實施例中，界面層90沿著鰭部52的露出表面、STI區域56的露出表面及閘極密封間隔物66的露出表面延伸。在使用氧化製程來形成界面層90的一些實施例中，界面層90沿著鰭部52的露出表面延伸，且界面層90不沿著STI區域56的露出表面及閘極密封間隔物66的露出表面延伸。
在一些實施例中，閘極介電層92沉積於在開口88(見第22A圖和第22B圖)中的界面層90上。在一些實施例中，閘極介電層92可包含氧化矽、氮化矽、或上述之多層、或相似的材料。在一些實施例中，閘極介電層92可包含高介電常數(high-k)介電材料，且在這些實施例中，閘極介電層92可具有大於約7.0的k值，且閘極介電層92可包含鉿(Hf)、鋁(Al)、鋯(Zr)、鑭(La)、錳(Mg)、鋇(Ba)、鈦(Ti)、鉛(Pb)的金屬氧化物或矽酸鹽、或前述之組合、或相似的材料。可使用原子層沉積(ALD)、化學氣相沉積(CVD)、或相似的方法來形成閘極介電層92。
再者，於第23A圖和第23B圖中，閘極電極94沉積於閘極介電層92上且填充開口88(見第22A圖和第22B圖)的其餘部份。雖然在第23B圖示出了單層閘極電極94，但每個閘極電極94可包括任意數量的襯層(liner layers)94A、任意數量的功函數調諧層(work function tuning layers)94B、及導電填充層(conductive fill layer)94C，如同第23C圖所示。襯層94A可包含TiN、TiO、TaN、TaC、或上述之組合、或上述之多層、或相似的材料，且可使用物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沈積(ALD)、或上述之組合、或相似的方法來形成襯層94A。於基板50的n型區域中，功函數調諧層94B可包含Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaC、TaCN、TaSiN、TaAlC、Mn、Zr、或上述之組合、或上述之多層、或相似的材料，且可使用物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沈積(ALD)、或上述之組合、或相似的方法來形成功函數調諧層94B。於基板50的p型區域中，功函數調諧層94B可包含TiN、WN、TaN、Ru、Co、或上述之組合、或上述之多層、或相似的材料，且可使用物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沈積(ALD)、或上述之組合、或相似的方法來形成功函數調諧層94B。在一些實施例中，導電填充層94C可包含Co、Ru、Al、Ag、Au、W、Ni、Ti、Cu、Mn、Pd、Re、Ir、Pt、Zr、或上述之合金、或上述之組合、或上述之多層、或相似的材料，且可使用物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沈積(ALD)、或上述之組合、或相似的方法來形成導電填充層94C。
在填充開口88(見第22A圖和第22B圖)之後，可進行平坦化製程，例如化學機械研磨(CMP)製程，以移除閘極介電層92的多餘部分、閘極電極94的多餘部分、 和/或界面層90的多餘部分，上述之多餘部分位於介電材料84的頂面上方。閘極電極94的其餘部分、閘極介電層92的其餘部分和界面層90的其餘部分因此形成最終的FinFET的替換閘極堆疊96。閘極堆疊96可沿著鰭部52的通道區域58的側壁延伸。在一些實施例中，平坦化製程也可移除部分的介電材料84、部分的閘極密封間隔物66、部分的閘極間隔物68及部分的蝕刻停止層72。在這樣的實施例中，在進行平坦化製程之後，閘極堆疊96具有頂面，所述頂面設置於鰭部52上且從鰭部52的頂面開始測量而具有高度H7。在一些實施例中，高度H7小於高度H6(見第22B圖)。在一些實施例中，高度H7係介於大約40nm至大約50nm之間。
基板50的n型區域與p型區域中的閘極介電層92的形成可同時發生，使得每個區域中的閘極介電層92由相同的材料形成。在其他實施例中，每個區域中的閘極介電層92可藉由不同的製程形成，使得不同區域中的閘極介電層92由不同的材料形成。基板50的n型區域與p型區域中的導電填充層94C的形成可同時發生，使得每個區域中的導電填充層94C由相同的材料形成。在其他實施例中，每個區域中的導電填充層94C可藉由不同的製程形成，使得不同區域中的導電填充層94C由不同的材料形成。當使用不同製程時，可使用各種遮罩步驟來遮罩及露出適當的區域。
於第24A圖和第24B圖中，凹陷閘極堆疊96， 使得凹陷100直接形成在閘極堆疊96上方且在閘極密封間隔物66的相對部分之間。在一些實施例中，凹陷製程包含合適的蝕刻製程，其選擇性地蝕刻閘極堆疊96的材料，而不會顯著地蝕刻閘極密封間隔物66。上述之合適的蝕刻製程可包括乾蝕刻製程、濕蝕刻製程、或上述之組合、或相似的製程。在一些實施例中，使用蝕刻劑，例如CF4、CHF3、HBr、N2、H2、O2、或上述之組合、或相似的氣體，來進行用於凹陷閘極堆疊96的蝕刻製程。在其他實施例中，使用蝕刻劑，例如具有臭氧(dissolved ozone，DIO3)的去離子(deionized，DI)水、具有H2SO4的去離子水、具有NH4OH的去離子水、具有上述之組合的去離子水、或與其相似者，來進行用於凹陷閘極堆疊96的蝕刻製程。
在一些實施例中，在進行凹陷製程之後，閘極堆疊96具有頂面，閘極堆疊96的所述頂面設置於鰭部52上方且從鰭部52的頂面開始測量而具有高度H8。在一些實施例中，高度H8小於高度H4(見第21B圖)。在一些實施例中，高度H8係介於大約10nm至大約20nm之間。
在一些實施例中，凹陷製程也移除部分的介電材料84、部分的閘極密封間隔物66、部分的閘極間隔物68及部分的蝕刻停止層72。在這樣的實施例中，進一步地減少了層間介電層74上方的介電材料84的厚度，使得介電材料84的頂面設於鰭部52上方，且從鰭部52的頂面開始測量而具有高度H9。在一些實施例中，高度H9小於高度 H7(見第23B圖)。在一些實施例中，高度H9係介於大約30nm至大約40nm之間。
於第25A圖和第25B圖中，閘極遮罩102包含填充於凹陷100(見第24A圖和第24B圖)中的一層或多層介電材料，例如氮化矽、氮氧化矽、或上述之組合、或相似的材料，然後進行平坦化製程以移除在層間介電層74上延伸的介電材料的多餘部分。平坦化製程可包含化學機械研磨(CMP)製程、蝕刻製程、或上述之組合、或相似的製程。在一些實施例中，接縫104可形成在凹陷100(見第24A圖和第24B圖)內的閘極遮罩102中。在一些實施例中，平坦化製程也移除部分的層間介電層74、部分的閘極密封間隔物66、部分的閘極間隔物68及部分的蝕刻停止層72。在這樣的實施例中，在進行平坦化製程之後，閘極遮罩102具有頂面，閘極遮罩102的所述頂面設置於鰭部52上方且從鰭部52的頂面開始測量而具有高度H10。在一些實施例中，高度H10小於高度H9(見第24B圖)。在一些實施例中，高度H10係介於大約25nm至大約35nm之間。
於第26A圖和第26B圖中，圖案化層間介電層74及蝕刻停止層72(見第25A圖和第25B圖)以形成露出磊晶源極/汲極區域70的開口106。圖案化製程露出磊晶源極/汲極區域70與閘極間隔物68。在一些實施例中，圖案化製程包含一或多個合適的蝕刻製程，其選擇性地蝕刻層間介電層74的材料及蝕刻停止層72的材料。上述之 合適的蝕刻製程可包含乾蝕刻製程、濕蝕刻製程、或上述之組合、或相似的製程。在一些實施例中，圖案化製程包含用於圖案化層間介電層74的第一蝕刻製程，且包含第一蝕刻製程之後之用於圖案化蝕刻停止層72的第二蝕刻製程。在一些實施例中，使用蝕刻劑，例如C4F6、C4F8、O2、CO、或上述之組合、或相似的材料，來進行第一蝕刻製程。在一些實施例中，使用蝕刻劑，例如HF、NH3、NF3、或上述之組合、或相似的材料，來進行第二蝕刻製程。
於第27A圖和第27B圖中，通過開口106在磊晶源極/汲極區域70的上方形成矽化物層108，在一些實施例中，金屬材料沉積在磊晶源極/汲極區域70上方。金屬材料可包含Ti、Co、Ni、NiCo、Pt、NiPt、Ir、PtIr、Er、Yb、Pd、Rh、Nb、或上述之組合、或相似的材料，且可使用物理氣相沉積(PVD)、原子層沈積(ALD)、化學氣相沉積(CVD)、或上述之組合、或相似的方法來形成金屬材料。之後，進行退火製程以形成矽化物層108。在磊晶源極/汲極區域70包含矽的一些實施例中，退火製程使得金屬材料與矽反應，從而在金屬材料與磊晶源極/汲極區域70之間的界面處形成金屬材料的矽化物。在形成矽化物層108之後，使用合適的移除製程，例如合適的蝕刻製程，來移除金屬材料的未反應部分。
於第28A圖和第28B圖中，於開口106(見第27A圖和第27B圖)中形成源極/汲極接觸114。在一些 實施例中，藉由於開口106中形成襯部(liner)110與導電材料112來形成源極/汲極接觸114。襯部110可為擴散阻擋(diffusion barrier)層、黏附(adhesion)層、或相似的層。襯部110可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、或上述之組合、或相似的材料，且可使用物理氣相沉積(PVD)、濺鍍(sputtering)、電鍍(plating)、或上述之組合、或相似的方法來形成襯部110。導電材料112可包含銅、銅合金、銀、金、鎢、鈷、鋁、鎳、或上述之組合、或相似的金屬材料，且可使用物理氣相沉積(PVD)、化學氣相沉積(CVD)、濺鍍、電鍍、或上述之組合、或相似的方法來形成導電材料112。在一些實施例中，部分的襯部110與部分的導電材料112可穿透到接縫86(見第27B圖)中。然而，由於接縫86沒有在鰭部52的頂面下方延伸，所以減少了穿透的材料的量。
在一些實施例中，可進行平坦化製程，例如機械研磨(CMP)製程，以移除襯部110的多餘部分與導電材料112的多餘部分並露出閘極遮罩的頂面。襯部110的其餘部分與導電材料112的其餘部分形成源極/汲極接觸114。源極/汲極接觸114通過矽化物層108電耦接到相應的磊晶源極/汲極區域70。在一些實施例中，在平坦化製程完成之後，閘極遮罩102的頂面與源極/汲極接觸114的底面基本齊平或共平面(在製程變化內)。
在一些實施例中，平坦化製程更移除部分的閘極遮罩102、部分的閘極密封間隔物66、部分的閘極間隔物 68及部分的介電材料84，使得介電材料84中的接縫86(見第27B圖)被完全移除。在一些實施例中，藉由移除接縫86(見第27B圖)，在形成源極/汲極接觸114的過程中可能已經穿透到接縫86中的部分的導電材料也被移除。因此，避免了設置在介電材料84的相對側上的源極/汲極接觸114的短路。在一些實施例中，在進行平坦化製程之後，閘極遮罩102具有頂面，所述頂面設置於鰭部52上且從鰭部52的頂面開始測量而具有高度H11。在一些實施例中，高度H11小於高度H10(見第25B圖)。在一些實施例中，高度H11小於或等於高度H4(見第21B圖)。在一些實施例中，高度H11係介於大約20nm至大約30nm之間。
於第29A圖和第29B圖中，在進行平坦化製程之後，層間介電層116沉積在閘極堆疊96和源極/汲極接觸114上方。在一些實施例中，層間介電層116可使用與上述之參照第11A圖與第11B圖所描述的層間介電層74類似的材料和方法而形成，且於此不再贅述。在一些實施例中，層間介電層74與層間介電層116包含相同的材料。在其他實施例中，層間介電層74與層間介電層116包含不同的材料。
在形成層間介電層116之後，透過層間介電層116與閘極遮罩102形成用於閘極接觸118的開口。可使用可接受的光學微影技術和蝕刻技術來形成上述之開口。之後，在開口中形成閘極接觸118。在一些實施例中，使 用與上述之參照第28A圖與第28B圖所描述的源極/汲極接觸114類似的材料和方法形成閘極接觸118，且於此不再贅述。
實施例可實現諸多優點。本文所討論的各種實施例允許改善在鰭片切割製程期間形成的溝槽的介電材料間隙填充性能、減少或避免由於溝槽內的介電材料中的接縫或孔洞的形成所引起的問題、減少或避免接觸插塞之間的短路、以及改善裝置與良率性能。在一些實施例中，在鰭片切割製程期間形成的溝槽係以多種介電材料來填充。在一些實施例中，溝槽填充製程可包括：以第一介電材料來填充溝槽；從溝槽部分地移除第一介電材料使得溝槽的上部不被介電材料所填充；以及以第二介電材料來填充溝槽的上部。第二介電材料可相同於或不同於第一介電材料。
根據本揭示案的一些態樣，揭示一種鰭式場效電晶體裝置包括基板、第一隔離結構、第二隔離結構、半導體鰭片及第三隔離結構。第一隔離結構、第二隔離結構與半導體鰭片位於基板上。半導體鰭片介於第一隔離結構與第二隔離結構之間。第三隔離結構延伸穿過半導體鰭片且介於第一隔離結構與該第二隔離結構之間。半導體鰭片的頂面係高於第一隔離結構的頂面與第二隔離結構的頂面。第三隔離結構包括第一介電材料及位於第一介電材料上的第二介電材料。介於第一介電材料與第二介電材料之間的介面係低於第一隔離結構的頂面與第二隔離結構的頂面。在一些實施例中，第一介電材料在第一隔離結構的底面與第 二隔離結構的底面下方延伸。在一些實施例中，第二介電材料沿著第一隔離結構的頂面與第一隔離結構的多個側壁延伸，且第二介電材料物理接觸第一隔離結構的頂面與第一隔離結構的多個側壁。在一些實施例中，第三隔離結構的頂面係高於第一隔離結構的頂面與第二隔離結構的頂面。在一些實施例中，第三隔離結構的頂面係高於半導體鰭片的頂面。在一些實施例中，所述鰭式場效電晶體裝置更包括閘極堆疊，位於半導體鰭片上且相鄰於第三隔離結構，其中閘極堆疊的頂面係低於第三隔離結構的頂面。在一些實施例中，第一介電材料不同於第二介電材料。
根據本揭示案的一些其他態樣，揭示一種鰭式場效電晶體裝置包括基板、半導體鰭片、閘極堆疊、源極/汲極區域及隔離結構。半導體鰭片從基板的頂面延伸。閘極堆疊沿著半導體鰭片的頂面與半導體鰭片的多個側壁延伸。源極/汲極區域延伸至與閘極堆疊相鄰的半導體鰭片中。隔離結構延伸至與源極/汲極區域相鄰的半導體鰭片中。源極/汲極區域介於隔離結構與閘極堆疊之間。隔離結構包括第一介電材料及位於第一介電材料上的第二介電材料，介於第一介電材料與第二介電材料之間的介面係低於半導體鰭片的頂面。在一些實施例中，第一介電材料不同於第二介電材料。在一些實施例中，第一介電材料延伸至基板中。在一些實施例中，介於第一介電材料與第二介電材料之間的介面係高於基板的頂面。在一些實施例中，第二介電材料的頂面係高於閘極堆疊的頂面。在一些實施例中，介於 第一介電材料與第二介電材料之間的介面係低於源極/汲極區域的底面。在一些實施例中，所述鰭式場效電晶體裝置更包括間隔結構，沿著隔離結構的側壁延伸，其中間隔結構物理接觸第二介電材料。
根據本揭示案的又其他態樣，揭示一種鰭式場效電晶體裝置的形成方法包括：在基板上形成半導體鰭片；在半導體鰭片上形成虛設閘極結構；在虛設閘極結構的相對側壁上形成多個間隔物；移除虛設閘極結構以在所述多個間隔物之間形成溝槽，溝槽使得半導體鰭片露出；對半導體鰭片執行蝕刻製程以使溝槽延伸至半導體鰭片中；以第一介電材料填充溝槽；回蝕第一介電材料；及於溝槽中且於第一介電材料上沉積第二介電材料。在一些實施例中，蝕刻製程進一步將溝槽延伸至基板中。在一些實施例中，在回蝕第一介電材料之後，第一介電材料的頂面係低於半導體鰭片的頂面。在一些實施例中，第一介電材料不同於第二介電材料。在一些實施例中，第二介電材料在溝槽內具有接縫。在一些實施例中，所述之鰭式場效電晶體裝置的形成方法更包括：移除接縫。
前文概述了數個實施例的特徵，使得熟習此項技術者可更好地理解本揭示案的態樣。熟習此項技術者應瞭解，其可易於使用本揭示案作為設計或修改其他製程及結構的基礎，以便實施與本文所介紹的實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示案的精神及範疇，並且可在不脫離本揭示 案的精神及範疇的情況下在本文中實施各種變化、取代及修改。
50                      : 基板 52                      : 鰭部 58                      : 通道區域 66                      : 閘極密封間隔物 68                      : 閘極間隔物 70                      : 源極/汲極區域 72                      : 蝕刻停止層 80,84                  : 介電材料 82,86,104             : 接縫 96                      : 閘極堆疊 102                     : 閘極遮罩 A-A                    : 剖面 H10                    : 高度

Claims (10)

  1. 一種鰭式場效電晶體裝置，包括：一基板；一第一隔離結構與一第二隔離結構，位於該基板上；一半導體鰭片，位於該基板上且介於該第一隔離結構與該第二隔離結構之間，其中該半導體鰭片的一頂面係高於該第一隔離結構的一頂面與該第二隔離結構的一頂面；及一第三隔離結構，延伸穿過該半導體鰭片且介於該第一隔離結構與該第二隔離結構之間，其中該第三隔離結構包括：一第一介電材料；及一第二介電材料，位於該第一介電材料上，其中介於該第一介電材料與該第二介電材料之間的一介面係低於該第一隔離結構的該頂面與該第二隔離結構的該頂面。
  2. 如請求項1所述之鰭式場效電晶體裝置，其中該第一介電材料在該第一隔離結構的一底面與該第二隔離結構的一底面下方延伸。
  3. 如請求項1所述之鰭式場效電晶體裝置，其中該第二介電材料沿著該第一隔離結構的該頂面與該第一隔離結構的多個側壁延伸，且該第二介電材料物理接觸該第一隔離結構的該頂面與該第一隔離結構的該多個側壁。
  4. 如請求項1所述之鰭式場效電晶體裝置，其中該第三隔離結構的一頂面係高於該第一隔離結構的該頂面與該第二隔離結構的該頂面。
  5. 一種鰭式場效電晶體裝置，包括：一基板；一半導體鰭片，從該基板的一頂面延伸；一閘極堆疊，沿著該半導體鰭片的一頂面與該半導體鰭片的多個側壁延伸；一源極/汲極區域，延伸至與該閘極堆疊相鄰的該半導體鰭片中；及一隔離結構，延伸至與該源極/汲極區域相鄰的該半導體鰭片中，其中該源極/汲極區域介於該隔離結構與該閘極堆疊之間，其中該隔離結構包括：一第一介電材料；及一第二介電材料，位於該第一介電材料上，其中介於該第一介電材料與該第二介電材料之間的一介面係低於該半導體鰭片的該頂面。
  6. 如請求項5所述之鰭式場效電晶體裝置，其中該第一介電材料不同於該第二介電材料。
  7. 如請求項5所述之鰭式場效電晶體裝置， 其中該第一介電材料延伸至該基板中。
  8. 如請求項5所述之鰭式場效電晶體裝置，其中介於該第一介電材料與該第二介電材料之間的該介面係高於該基板的該頂面。
  9. 一種鰭式場效電晶體裝置的形成方法，包括：在一基板上形成一半導體鰭片；在該半導體鰭片上形成一虛設閘極結構；在該虛設閘極結構的相對側壁上形成多個間隔物；移除該虛設閘極結構以在該些間隔物之間形成一溝槽，其中該溝槽使得該半導體鰭片露出；對該半導體鰭片執行一蝕刻製程以使該溝槽延伸至該半導體鰭片中；以一第一介電材料填充該溝槽；回蝕該第一介電材料；及於該溝槽中且於該第一介電材料上沉積一第二介電材料。
  10. 如請求項9所述之方法，其中該蝕刻製程進一步將該溝槽延伸至該基板中。
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