TWI851591B

TWI851591B - 分層結構的介電鈍化

Info

Publication number: TWI851591B
Application number: TW108127967A
Authority: TW
Inventors: 歐雷格魯布托; 高翔; 休斯馬錢德
Original assignee: 英商Ｉｑｅ有限公司
Priority date: 2019-08-06
Filing date: 2019-08-06
Publication date: 2024-08-11
Also published as: TW202107707A

Abstract

一鈍化半導體裝置結構包括有一三族氮化物結構和一鈍化層。其中該三族氮化物結構包括有高電子遷移率電晶體(HEMT)。該鈍化層包括有設置在該結構上、作為鈍化用的一介電層，並在該結構間形成一界面。該界面在該介電層和該結構之間設置有厚度至少兩個原子層的一過渡層。該界面的界面能態密度，低於至多一個原子層厚度的界面能態參考密度。構成粗糙界面的過渡層，其界面能態密度較低，從而改善裝置結構的高頻特性。

Description

分層結構的介電鈍化

本發明是有關於一種半導體製程。

常用的介電質形成方法包括有熱氧化法、濺鍍法和化學氣相沉積法。使用這些方法所形成的介電質通常是高材料密度、高電阻率，且理所當然會與位在下方的半導體結構和金屬觸點相容。二氧化矽是矽基底電子裝置中最常見的介電質，它與矽非常相容，不過介電常數低且與三族氮化物類的其他半導體相容性差。

隨著裝置高頻特性的發展，顯著縮小了裝置結構的尺寸，使得裝置活化層更靠近介電層。一旦介電層緊鄰活化層，當裝置在高頻運轉時，介電-半導體間的界面缺陷務必呈低密度狀態。這些缺陷可能會形成界面能態，從而產生寄生電荷或捕獲現有電荷載子，使得裝置的運轉變慢。近來提出的介電質-半導體界面改善方法，是先針對半導體表面進行化學清潔和電漿處理，然後再進行介電質沉積；另一種方法則是在同一反應室中進行半導體和介電質沉積(即稱為原位沉積)，也就是先進行半導體沉積，然後立即接著進行介電質沉積，如此一來半導體不會暴露在空氣中，也避免了污染表面和形成有害的原生氧化物。然而，由於兩相鄰材料間的應力過大和化學失配，因此原位形成的介電質-半導體界面處仍可能會有一些缺陷和相關界面能態。

本發明是有關於鈍化的半導體裝置結構。該裝置結構包括有一三族氮化物高電子遷移率電晶體(HEMT)結構，以及設置在該結構上、作為鈍化用的一介電層。該介電層和該結構之間界面包括有厚度至少兩個原子層的一過渡層。該界面的界面能態密度，低於至多一個原子層厚度的界面能態參考密度。在一些實施例中，該界面的厚度至少等於0.5奈米。在另一實例中，該界面能態密度最多為1×10¹¹cm^-2。

在一些實施例中，預備層是設置在三族氮化物結構上，以提供介電層所需的表面粗糙度。在這樣實施例中，該預備層和該介電層形成的界面，其厚度至少有兩個原子層，且其界面能態密度低於至多一個原子層厚度的界面能態密度。

100、200、300、500:分層結構

102、202、302、502:三族氮化物結構

104、204、304、504:鈍化層

110、210、503:粗糙界面

203:預備層

303:平滑界面

350、550:結構圖示

400:側剖視橫向電磁波(TEM)圖

700、800:製程

704、706、804、805、806:步驟

參考以下附圖詳細描述了本發明一個以上的各種實施例。附圖提供目的僅作說明，用以描繪典型或示範實施例，以便於理解本發明的概念，但不應視為限縮這些概念的廣度、範圍或適用性。應注意為了清楚和說明方便，故這些附圖無須按比例繪製。

圖1顯示本發明實施例中之示範分層結構的側橫剖視圖，其中該分層結構的鈍化層是設置在三族氮化物結構之上，兩者間則設置有粗糙界面；圖2顯示本發明實施例中之示範分層結構的側橫剖視圖，其中該分層結構的鈍化層是設置在預備層之上，兩者間則設置有粗糙界面；圖3顯示內含平滑界面之分層結構的側剖視橫向電磁波(TEM)圖，和分層結構相對應的圖示；圖4顯示在不同頻率下測量圖3之分層結構所得到的電容-電壓特性圖400；圖5顯示本發明一些實施例中內含粗糙界面之分層結構的側剖視TEM圖；圖6顯示本發明一些實施例中，在不同頻率下測量圖5之分層結構所得到的電容-電壓特性圖；圖7是本發明一些實施例中用於製造分層結構的示範製程流程圖；和圖8是本發明一些實施例中用於製造內含中間預備層之分層結構的示範製程流程圖。

本發明提出了改良的介電鈍化層。在一些實施例中，本發明提出了改良的鈍化三族氮化物高電子遷移率電晶體(HEMT)結構，以及在鈍化層和三族氮化物HEMT結構最上層間設置粗糙界面、藉以形成鈍化多層的方法。在一示範實例中，鈍化層包括有氮化矽(SiN)。在另一實例中，氮化矽可採用原位沉積，其反應室則與位於下方之三族氮化物HEMT結構沉積時所用相同。其他示範介電質材料有氮化矽鋁、二氧化矽、三氧化二鋁和二氧化鉿等。

圖1顯示本發明實施例中之示範分層結構100的側橫剖視圖，其中該分層結構100的鈍化層104是設置在三族氮化物結構102之上，兩者間則設置有粗糙界面110。內含HEMT結構的三族氮化物結構102可設置在合適基板上，而該基板是例如氮化鎵、碳化矽、藍寶石、矽或任何其他合適的晶圓。該三族氮化物結構最上層是例如氮化鎵、氮化鋁、氮化鋁鎵和氮化銦鋁鎵的材質。內含介電材料的鈍化層104是設置在三族氮化物結構102之上，兩者之間形成界面110。界面110是粗糙的，是三族氮化物結構102與鈍化層104之間的過渡層，而其寬度超過一個原子層。「粗糙」或「粗糙度」是指與三族氮化物結構102和鈍化層104間之界面平面垂直的結構偏差距離，而該距離可能是多個原子層的距離，或是過渡層所佔據的距離。相較之下「平滑」界面則是陡過渡層，也就是與界面平面的結構偏差幾近於零，這樣的平滑界面可能會引發界面應力並增加界面能態密度。

圖2顯示本發明實施例中之示範分層結構200的側橫剖視圖，其中該分層結構200的鈍化層204是設置在預備層203之上，兩者間則設置有粗糙界面210。內含HEMT結構的三族氮化物結構202可設置在合適基板上，而該基板是例如氮化鎵、碳化矽、藍寶石或矽晶圓。預備層203是設置在三族氮化物結構202之上，以便於影響隨後所設置之鈍化層204的粗糙度。而內含介電材料的鈍化層204是設置在預備層203之上，兩者之間形成界面210。界面210是粗糙的，是預備層203與鈍化層204之間的過渡層，而其寬度超過一個原子層。

如圖3至6所示，鈍化層和下方半導體結構間設有相對粗糙界面的鈍化分層結構，會降低界面能態密度。

圖3顯示內含平滑界面303之分層結構300的側剖視橫向電磁波(TEM)圖，和分層結構300相對應的結構圖示350。分層結構300的氮化矽鈍化層304是設置在三族氮化物結構302之上，兩者間則設置有平滑界面303。平滑界面303是半導體結構(例如三族氮化物結構302)與介電質層(例如氮化矽鈍化層304)之間的陡過渡層，該過渡層的寬度約一個原子層內、厚度為0.2至0.3奈米。如圖3所示，平滑界面303沒有任何可辨別的起伏。

在示範實例中，結構圖示350的頂層(例如鈍化層304)是設置在底層(例如三族氮化物結構302)之上，兩者間設置有相對平滑界面(例如平滑界面303)。結構圖示350中圓圈所示的示範構件可代表一個原子層或一個原子群組層(例如不同圓圈代表不同層構件)。如結構圖示350所示，平滑界面303的厚度約一個原子層以下。

圖4顯示在不同頻率下測量圖3之分層結構300所得到的電容-電壓特性圖，包括頻率分散電容-電壓(CV)特性的數據。頻率分散CV測量值能夠來描述半導體結構之界面能態的特色，不同頻率捕獲的CV特性分散跟界面能態有關，而分散程度則跟界面能態密度有關(例如分散越大表示界面能態越大)。如圖4所示，該鈍化結構(例如分層結構300)的CV特性分散較大，就表示界面能態密度較高。分層結構300的界面能態密度估計為1×10¹²cm^-2以上。

圖5顯示本發明一些實施例中內含粗糙界面503之分層結構500的側剖視TEM圖。分層結構500的氮化矽鈍化層504是設置在三族氮化物結構502之上，兩者間則設置有粗糙界面503。粗糙界面503是半導體結構(例如三族氮化物結構502)與介電質層(例如氮化矽鈍化層504)之間的表面逐漸變化過渡層，因鄰近界面平面的原子層起伏(例如設置粗糙界面503處)而形成，起伏狀態均勻分佈在界面平面中而起伏高度則是隨機的。如圖5所示，該示範實例之過渡層的厚度(例如界面粗糙度)約2至3個原子層、約0.5至0.7奈米。本發明其他示範結構和應用的界面粗糙度可能更大。

在示範實例中，結構圖示550的頂層(例如鈍化層504)是設置在底層(例如三族氮化物結構502)之上，兩者間設置有相對粗糙界面(例如粗糙界面503)。結構圖示550中圓圈所示的示範構件可代表一個原子層或一個原子群組層(例如不同圓圈代表不同層構件)。如結構圖示550所示，粗糙界面503的厚度約一個原子層以上。

圖6顯示本發明一些實施例中，在不同頻率下測量圖5之分層結構500所得到的電容-電壓特性圖。如圖6所示，內含粗糙界面503之鈍化結構(例如分層結構500)的CV特性分散較小，就表示界面能態密度較低。分層結構500的界面能態密度估計為1×10¹¹cm^-2以下。

圖7是本發明一些實施例中用於製造分層結構的示範製程700流程圖。製程700包括步驟有設置介電鈍化層、三族氮化物結構且兩者間隔著一粗糙介電質-半導體界面，其中該鈍化層是直接沉積在半導體結構上，而粗糙界面則是在介電質沉積期間形成。

在一些實施例中，將基板載入適用於將三族氮化物結構設置在基板上的反應室中。基板可以包括有具有預定結晶取向的氮化鎵、碳化矽、藍寶石、矽或任何其他合適基板。步驟704時，在反應室中將三族氮化物結構設置在基板上。在一些實施例中，三族氮化物結構(例如HEMT結構)包括有設置在基板上的一或多個外延層。讓三族氮化物結構的沉積條件設定成能夠在結構分層間形成平滑界面，而該平滑界面正是高裝置特性所需的。三族氮化物結構的最上層還可以包括有一平滑表面，然後之上再沉積介電質。

步驟706時，將介電鈍化層設置在三族氮化物結構之上、兩者間隔著一粗糙介電-半導體界面。在一些實施例中，步驟706是屬於非原位沉積，也就是說該介電質鈍化層的沉積是在步驟704不同的反應室中進行。而在一些實施例中，步驟706則是屬於原位沉積，也就是說該介電質鈍化層的沉積是在金屬有機化學氣相沉積(MOCVD)、分子束外延(MBE)或其他合適反應室中進行。步驟706設置有厚度的介電層。在一些實施例中，界面處過渡層的厚度至少等於0.5奈米並低於介電層厚度。

在示範實例中，步驟706時可採用化學前驅物(例如矽烷和氨、二矽烷和氨、任何其它合適前驅物，或其組合)來形成一氮化矽層，其中氨-矽烷、或二矽烷或氮-矽莫爾流量比可介於50至3000範圍內。步驟706時設置之鈍化層的厚度可介於1至1000奈米。若是製程700中的成長條件適當時，例如原位氮化矽沉積時，採用高生長溫度(例如約1000℃以上)和約300以下的低氮源-矽源比(例如低氮源流量)，則步驟706的介電質沉積期間、鈍化層和三族氮化物結構之間即會產生界面粗糙度。在說明案例中，圖1的分層結構100即可採用製程700來形成。

在一些實施例中，在鈍化(例如步驟706的設置介電層)後，會將鈍化半導體結構從反應室中移出，在一些實施例中可能會將鈍化結構移往進行計量或其他製程，以驗證該結構運轉是否合乎要求。

圖8是本發明一些實施例中用於製造內含中間預備層之分層結構的示範製程800流程圖。製程800包括步驟有設置介電鈍化層、三族氮化物結構且兩者間隔著一粗糙介電質-半導體界面，其中該鈍化層是沉積在半導體結構上方的預備層(即中間預備層)上，而粗糙界面則是在預備層形成和隨後介電質沉積期間形成。

在一些實施例中，將基板載入適用於將三族氮化物結構設置在基板上的反應室中。步驟804時，在反應室中將三族氮化物結構設置在基板上。

步驟805時，將預備層設置在三族氮化物結構上，界面粗糙度會因為有預備半導體層而產生或增強。預備層可包括有內含弱化學鍵的三族氮化物。在一些實施例中，預備層形成期間、預備層-三族氮化物結構界面(例如外表面)對面處會產生粗糙表面。在一些實施例中，步驟806的介電質沉積期間、預備層-三族氮化物結構界面對面處即會產生粗糙度。預備層材料諸如氮化銦、氮化鎵、氮化鋁鎵、氮化銦鋁鎵或其他合適材料，而一些實施例的預備層厚度為0.5奈米以上。在一些實施例中，下方三族氮化物結構和預備層之間的界面是平滑的(例如預備層的內表面)。預備層的粗糙外表面用做隨後介電質沉積的模板，因而形成粗糙半導體-介電質界面、兩者間隔著中間預備層。

步驟806時，將介電鈍化層設置在預備層之上、兩者間隔著一粗糙界面。在一些實施例中，步驟806是屬於非原位沉積，也就是說該介電質鈍化層的沉積是在步驟804不同的反應室中進行。而在一些實施例中，步驟806則是屬於原位沉積，也就是說該介電質鈍化層的沉積是在金屬有機化學氣相沉積(MOCVD)、分子束外延(MBE)或其他合適反應室中進行。步驟806設置有厚度的介電層。在一些實施例中，界面處過渡層的厚度至少等於0.5奈米並低於介電層厚度。

在說明製程700和800的說明案例中，鈍化層可直接沉積在三族氮化物結構上、或三族氮化物結構上生長的預備層。介電質-半導體界面粗糙度(厚度的尺度)尺寸為0.5奈米以上，且均勻分佈在界面平面中。在一些實施例中，介電質-三族氮化物界面的粗糙度會降低界面應力、因應力引起的界面能態密度，或兩者皆降低。界面能態密度低時，能夠讓三族氮化物結構和相關裝置在高頻運轉時能夠有高效特性。因此，改善了介電鈍化，即可改善高頻裝置運轉。

本說明書中所提及的成長和/或沉積方法，可採用化學氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)、有機金屬氣相外延(OMVPE)、原子層沉積(ALD)、分子束外延(MBE)、鹵化物氣相外延(HVPE)、脈衝雷射沉積(PLD)和/或物理氣相沉積(PVD)其中一種或多種方法。

本說明書中所提及的層是指覆蓋在表面上、實質均勻厚度的材料。而該層可以是連續的、也可以是不連續的(即材料區域之間有間隙)，也就是說該層可以完全或部分覆蓋住表面、或者分割成集體界定出該層的離散區域(即使用選擇性區域外延法所形成的區域)。

單片集成，是指通常在基板表面上進行層沉積而形成的。

設置，是指「存在於」或「位在」下方材料或層之上。該層可包含有中間層，諸如為確保表面適當所需的過渡層。例如，如果描述材料是「設置」或「位在」基板上，，則可表示(1)該材料與基板緊密接觸；或(2)該材料與基板上的一或多個過渡層接觸。

單晶，是指實質上僅包含有一種單位晶格的晶體結構。然而，單晶層可能會有一些晶體缺陷，例如堆疊層缺陷、差排或其他常見的晶體缺陷。

單晶疇，是指晶體結構實質上僅包含有一種單位晶格結構，且該單位晶格實質上僅包含有一種配向。換句話說，單晶疇不會是雙晶或反相晶疇。

單相，是指晶體結構是單晶且單晶疇。

基板，是指能夠在上面設置沉積層的材料。示範基板包括有但不限於：體氮化鎵晶圓、體碳化矽晶圓、體藍寶石晶圓、體鍺晶圓、體矽晶圓，其中晶圓包括有均勻厚度的單晶材料；例如矽-絕緣晶圓的複合晶圓，其中該複合晶圓由上而下依序設置有矽層、二氧化矽層和體矽處理晶圓；或多孔鍺、覆蓋在氧化物和矽上的鍺、覆蓋在矽上的鍺、圖案化的鍺、覆蓋在鍺上的鍺錫等等；或者當作基底層、上面或中間設置有裝置的任何其他材料。適合當作基板層和體基板的其他示範材料包含有但不限於：氧化鋁、砷化鎵、磷化銦、二氧化矽、硼矽酸鹽玻璃和派熱司玻璃。基板可以是單一體晶圓，也可有多個子層。具體來地，基板(例如矽、鍺等)可包含有不同密度且可呈水平分佈或垂直分層的多個不連續多孔部分。

偏差基板，是指該基板的表面晶體結構配向、與基板的晶體結構配向間存在一個角度的偏差。例如，6°偏差<100>矽晶圓，就是<100>矽晶圓配向與諸如<110>的另一主要晶體配向間有6°偏差。通常偏差會高達約20°，但非必然如此。除非特別指出者，否則「偏差基板」包含有任何主要晶體配向的偏差晶圓。也就是說，<111>晶圓會朝<011>方向偏差，<100>晶圓會朝<110>方向偏差，而<011>晶圓則會朝<001>方向偏差。

半導體，是指其導電率介於絕緣體和多數金屬間的任何固體物質。示範半導體層包含有矽。半導體層可為單一體晶圓，也可有多個子層。具體來地，矽半導體層可包含有不同密度且可呈水平分佈或垂直分層的多個不連續多孔部分。

本說明中描述到第一層是「配置在」、「位在」、「覆蓋形成在」或「覆蓋在」第二層上時，則第一層是緊鄰第二層的，或者第一層和第二層之間還有一或多個中間層。若描述到第一層是「直接位在」或「直接覆蓋在」第二層或基板上時，則第一層是緊鄰第二層、而沒有中間層，除非為了混合第一層與第二層或基板而設置其間的中間合金層除外。另外，若描述到第一層是「位在」、「覆蓋」或「直接位在」或「直接覆蓋在」第二層或基板上時，則第一層可覆蓋整個全部或部分的第二層或基板。

在層成長期間，基板是放置在基板支架上的，因此頂表面或上表面是指離基板支架最遠的基板或層表面，而底表面或下表面則是離基板支架最近的基板或層表面。本說明書提及的任何結構可為較大結構其中一部分、另外還有位在所述基板之上和/或之下的附加層。為了清楚表達，雖然這些附加層可屬於所揭露結構其中一部分，所以本說明書的附圖可省略這些附加層。另外，雖然圖示中未顯示，但所描繪的結構可為複數個。

從上述說明顯見，在不脫離本揭露範圍情況下，可使用各種技術來實現本說明書提及概念。提及的實施例應視為說明而非限制的實施態樣。更應理解本說明書提及的技術和結構並不侷限於本說明書描述的特定實例，可在不脫離本揭露範圍情況下、以其他實例實現。同樣雖然在附圖中描述的操作步驟有特定順序，但是應理解不需要依照所示的特定順序或先後順序來實施操作步驟，或者執行所有說明過的操作步驟，才能實現期望的結果。

800:製程

804、805、806:步驟

Claims

一種鈍化半導體裝置結構，其包含有：一三族氮化物高電子遷移率電晶體(HEMT)結構；以及一介電層，其設置在該HEMT結構上、作為鈍化用，並在與該HEMT結構間形成一粗糙界面，其中：該粗糙界面包含具有厚度至少兩個原子層的一粗糙過渡層且具有跨越至少兩個原子層的表面粗糙度，以及該粗糙界面包含有界面能態，其中該界面能態的一密度低於至多一個原子層厚度之一平滑界面之界面能態的一參考密度。
如請求項1的鈍化半導體裝置結構，其中該介電層包含的一材料組成元素有氮化矽、氮化矽鋁、二氧化矽、三氧化二鋁和二氧化鉿。
如請求項1的鈍化半導體裝置結構，其中該介電層係使用一原位沉積技術所設置的。
如請求項1的鈍化半導體裝置結構，其中該介電層包含一厚度的範圍介於1至1000奈米。
如請求項1的鈍化半導體裝置結構，其中該介電層包含一厚度，而該粗糙過渡層的該厚度至少等於0.5奈米且小於該介電層厚度。
如請求項1的鈍化半導體裝置結構，其中該粗糙過渡層位在一界面平面中，其中該粗糙過渡層厚度是實質均勻分佈在該界面平面中。
如請求項1的鈍化半導體裝置結構，其中該界面能態密度最多為1×10¹¹cm^-2。
如請求項1的鈍化半導體裝置結構，其中該介電層係直接沉積在該HEMT結構上所形成的。
如請求項1的鈍化半導體裝置結構，其中該HEMT結構包含位在該界面處的一最上層，其中該最上層包含的一材料組成元素有氮化鎵、氮化鋁、氮化鋁鎵和氮化銦鋁鎵。
如請求項1的鈍化半導體裝置結構，其中：該HEMT結構更包含設置覆蓋住三族氮化物HEMT結構的一預備層，該介電層係利用沉積覆蓋住該預備層所形成的，以及該預備層和該介電層會形成該粗糙界面。
如請求項10的鈍化半導體裝置結構，其中該預備層包含的一材料組成元素有一三族氮化物半導體、氮化銦、氮化銦鎵、氮化銦鋁、氮化銦鋁鎵和氮化鎵。
如請求項10的鈍化半導體裝置結構，其中該預備層提供該粗糙界面處提供粗糙過渡。
如請求項10的鈍化半導體裝置結構，其中該預備層的一厚度至少等於0.5奈米。
一種鈍化半導體裝置結構，其包含有：一三族氮化物高電子遷移率電晶體(HEMT)結構；一預備層，其設置覆蓋住該三族氮化物HEMT結構上，配置為提供表面粗糙度；以及一介電層，其設置覆蓋住該預備層、作為鈍化用，並在該HEMT結構間形成一界面，其中：該預備層和該介電層會形成一粗糙界面，該粗糙界面包含有厚度至少兩個原子層的一粗糙過渡層且具有跨越至少兩個原子層的表面粗糙度，以及該粗糙界面包含有界面能態，其中該界面能態的一密度低於至多一個原子層厚度之一平滑界面之界面能態的一參考密度。
如請求項14的鈍化半導體裝置結構，其中該介電層包含一厚度，而該粗糙過渡層的該厚度至少等於0.5奈米且小於該介電層厚度。
如請求項14的鈍化半導體裝置結構，其中該界面能態密度最多為1×10¹¹cm^-2。
一種鈍化半導體裝置結構的製造方法，其包含步驟有：設置包含有一三族氮化物高電子遷移率電晶體(HEMT)結構的一結構；以及將一介電層設置覆蓋住該結構、用作鈍化用，並在與該三族氮化物HEMT結構間形成一粗糙界面，其中：該粗糙界面包含有厚度至少兩個原子層的一粗糙過渡層且具有跨越至少兩個原子層的表面粗糙度，該粗糙界面包含有界面能態，其中該界面能態的一密度低於至多一個原子層厚度之一平滑界面之界面能態的一參考密度，以及該介電層係使用直接沉積法所設置的。
如請求項17的鈍化半導體裝置結構的製造方法，更包含步驟有：將一預備層設置覆蓋住該三族氮化物HEMT結構上；以及利用沉積覆蓋住該預備層來設置該介電層，其中該預備層和該介電層之間形成該粗糙界面。
如請求項17的鈍化半導體裝置結構的製造方法，其中形成該介電層步驟包含使用一原位沉積技術。
如請求項19的鈍化半導體裝置結構的製造方法，其中該原位沉積技術包含金屬有機化學氣相沉積(MOCVD)和分子束外延(MBE)其中一者。