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TW201342592A - 具有鈍化加閘極介電多層結構的ＧａＮ高電壓異質接面場效電晶體 - Google Patents

具有鈍化加閘極介電多層結構的ＧａＮ高電壓異質接面場效電晶體 Download PDF

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TW201342592A
TW201342592A TW101144897A TW101144897A TW201342592A TW 201342592 A TW201342592 A TW 201342592A TW 101144897 A TW101144897 A TW 101144897A TW 101144897 A TW101144897 A TW 101144897A TW 201342592 A TW201342592 A TW 201342592A
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傑姆 羅丹尼
劉玲玲
喬保羅 愛德伍茲
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電源整合公司
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Abstract

本發明揭露一種製造功率電晶體裝置之多層結構的方法，包括：在一反應室內進行氮電漿撞擊，以造成直接在氮化物基活性半導體層上氮化物層的形成。氮化物層的頂表面隨後可被暴露到第二來源。隨後氮-氧電漿撞擊會造成氧氮化物層直接形成在氮化物層上。氮化物層包括鈍化層且氧氮化物層包括功率電晶體裝置的閘極介電質。

Description

具有鈍化加閘極介電多層結構的GaN高電壓異質接面場效電晶體
本發明一般係關於氮化物Ⅲ基化合物半導體裝置與其製造方法；更具體地，係關於包括氮化鎵高電子遷移率電晶體(HEMT)與氮化鎵異質接面場效電晶體(HFET)的氮化鎵(GaN)切換裝置以及此功率電晶體裝置的製造方法。
氮化鎵(GaN)以及其他寬頻帶-間隙的氮化物Ⅲ基直接過渡半導體材料，其係由於它們對矽基裝置的優良物理特性，而有利地被應用在特定電子裝置中。例如，氮化鎵與氮化鎵鋁/氮化鎵電晶體，其係由於氮化鎵基材料與裝置結構所提供的高電子遷移率、高擊穿電壓與高飽和電子速率特徵而可被一般地使用於高速切換與高功率應用中。
氮化鎵與氮化鎵鋁/氮化鎵積體電路(IC)裝置，其係基本上藉由在譬如藍寶石、碳化矽、單晶氮化鎵、矽等等之基板材料上之半絕緣(高電阻性)氮化鎵緩衝物層的磊晶生長所準備。就高電壓操作而言，IC裝置必須擁有具有最小擊穿電流穿過氮化鎵緩衝物層的高擊穿電壓VBR。擊穿電流的一種來源係 為藉由在氮化鎵緩衝物層中譬如氧之殘留施體的非故意摻雜(UID)。例如，由於在前端與後端製造處理步驟內的表面污染，氧可被非故意地引入於氮化鎵緩衝物層內。此外，由於一般在鈍化期間內所進行之氮化鎵與許多介電沈積的壓電特性，電荷積累(正或負)可發生於界面上。此電荷積累不利地影響積體電路裝置之電壓-電流特徵與頻率反應。
本發明一般係關於氮化物Ⅲ基化合物半導體裝置與其製造方法；更具體地，係關於包括氮化鎵高電子遷移率電晶體(HEMT)與氮化鎵異質接面場效電晶體(HFET)的氮化鎵(GaN)切換裝置以及此功率電晶體裝置的製造方法。
102‧‧‧磊晶晶圓塊
115‧‧‧基板
120‧‧‧氮化鎵鋁層
125‧‧‧氮化鎵鋁層
130‧‧‧二維電子氣體通道
140‧‧‧多層結構
142‧‧‧氮化鎵鋁層
145‧‧‧氧氮化鋁層
148‧‧‧第二鈍化層
160‧‧‧閘極構件
165‧‧‧閘極場面板
170‧‧‧歐姆金屬接點
180‧‧‧歐姆金屬接點
200‧‧‧氮化鎵HFET裝置
202‧‧‧磊晶晶圓塊
210‧‧‧基板
215‧‧‧核化層
220‧‧‧氮化鎵緩衝物層
225‧‧‧氮化鎵鋁層
230‧‧‧二維電子氣體通道
235‧‧‧多層結構
240‧‧‧多層結構
245‧‧‧薄鈍化層
260‧‧‧閘極構件
265‧‧‧閘極場面板
270‧‧‧汲極歐姆金屬接點
280‧‧‧源極歐姆金屬接點
285‧‧‧源極場面板
290‧‧‧聚亞醯胺封裝層
本發明的非限制性與非詳盡實施例會參考附圖來說明，其中在全部種種圖式中，相同參考數字意指相同部件，除非有另外被指定。
圖1A-1C係為根據本發明實施例所設計之顯示在製造製程中之種種階段上之實例氮化鎵基HFET裝置的截面側視圖。
圖2係為在製造製程完成以後之具有在圖1A-1C所示本發明實施例之另一實例氮化鎵HFET的截面側視圖。
圖3係為用於形成鈍化加閘極介電/絕緣多層結構的實例步驟順序。
在該圖式的許多不同圖，對應的參考符號意指對應的組件。熟諳該技藝者將理解到，在該圖式中的元件係為了簡化與清楚而顯示，而且其係不一定按比率繪製。例如，在該圖式 中之一些元件的尺寸，其係會相對於其他元件而被誇張化，以協助改善對本發明種種實施例的理解。同樣地，在商業可實行實施例中有用或者必要之一般但卻易於瞭解的元件，其係常常不會被描述，以便有助於本發明之這些種種實施例的較少被妨礙圖式。
在以下說明中，數種具體細節可被陳述，以便提供對本發明的完整理解。不過，一般熟諳該技藝者將明瞭，具體細節不需要被應用來實施本發明。在其他實例中，眾所皆知的材料或方法不會被詳細說明，以避免混淆本發明。
在整個本說明書中，對〝一個實施例〞、〝一實施例〞、〝一個實例〞或〝一實例〞的參考，其係意味著結合該實施例或實例來說明的一特定特徵、結構或特色係被包括在本發明的至少一個實施例中。因此，在整個本說明書之種種地方中片語〝在一個實施例〞、〝在一實施例〞、〝一個實例〞或〝一實例〞的出現，其係不一定全部意指相同實施例或實例。更者，在一或更多實施例或實例中，特定特徵、結構或特色可被結合在任何適當的組合與/或次組合中。特定特徵、結構或特色可被包括在積體電路、電子電路、組合性邏輯電路、或提供所說明功能的其他適當組件中。此外，令人理解的是，對一般熟諳該技藝者而言，因此所提供的圖式係為了解釋性目的，且該圖式不一定按比率繪製。
誠如在此所使用地，〝晶圓〞係為在積體電路製造中所使用的半導體材料薄片，譬如矽、藍寶石、碳化矽、氮化鎵等等晶體。
根據本發明實施例，氮化鎵基電晶體裝置與其製造方法會被揭露，其包括原位處理步驟，以形成HFET用的鈍化加閘極介電(例如，氧化物)多層。依據氮化鋁(AlN)與氧氮化鋁(AlON)的新材料組合，其係會被有利地應用於在鈍化期間內緩和電荷積累的製造製程流中。同時，高品質的閘極氧氮化物層會被產生，以使用於高功率氮化鎵基HEMT。在一個實施例中，原子層沈積(ALD)反應室技術會被應用以形成高品質、薄層的氮化物化合物(例如，氮化鋁)於活性電晶體裝置層上，緊接著是包含氧氮化物(例如，氧氮化鋁)材料層的閘極氧化物沈積。
圖1A-1C顯示在一實例製造製程中之種種階段上之半導體裝置結構(例如，氮化鎵HFET裝置)的截面側視圖。例如，圖1A顯示磊晶晶圓塊102，其係包括由許多不同材料(例如，藍寶石、矽、氮化鎵、或碳化矽)任一者所形成的基板115。磊晶氮化鎵緩衝物層120係被顯示以第一活性層而形成在基板115上。為了避免晶格不匹配與/或熱擴散係數差的可能問題，選擇性的薄核化層可被形成在基板115與緩衝物層120之間(例如見在圖2中的層215)。
圖1A進一步顯示形成在氮化鎵緩衝物層120頂部上的氮化鎵鋁(AlGaN)層120。AlGaN層120包含GaN HFET裝置的第二活性層。由於兩材料層之間的能帶-間隙差，二維電子氣體通道(2-DEG)130會形成在氮化鎵鋁層120與氮化鎵緩衝物層120之間的界面上。
如所示，圖1A同樣顯示僅僅在形成歐姆金屬接點180與 170以後之製造製程中之一點上的裝置結構，其係各別包含氮化鎵HFET裝置的源極與汲極電極。圖1A顯示直接形成在氮化鎵鋁層120上的歐姆金屬接點180與170。在其他實施例中，歐姆金屬接點180與170可形成在垂直向下延伸經過氮化鎵鋁層125以接觸氮化鎵緩衝物層120的凹處中。
圖1B顯示在包含鈍化加閘極介電結構之多層結構140形成以後之圖1A的實例氮化鎵HFET裝置結構。在一個實施例中，多層結構140包含直接配置在氮化鎵鋁層142上的氮化鋁層142以及直接配置在氮化鋁層140上的氧氮化鋁層145。在其他實施例中，鈍化層142包含氮化矽或其它類似的氮化物基材料。閘極介質層145同樣包含氧氮化矽(SiON)或者具有類似特性的另一氧氮化物材料。
圖1B同樣顯示直接配置在氧氮化鋁層145上的選擇性薄(例如，2-4nm)第二鈍化層148。在所示的實例中，第二鈍化層148包含氮化矽(SiN)。要理解的是，在特定實施例中，第二鈍化層148不一定需要。如所示，多層結構140的功能如同第一或初始化鈍化層兩者，以避免底層氮化鎵鋁(活性)層125的表面氧化/污染，以及同樣地完整氮化鎵HFET裝置的閘極介電質(絕緣體)。此外，氮化鋁鈍化層140協助有效的電荷調整、減少漏電流、以及增加完整氮化鎵HFET裝置的關閉狀態電壓抵抗。
在一個實施例中，多層結構140係原位地被形成在ALD反應室中，其具有形成具有厚度範圍大約2-10nm的氮化鋁層140以及形成具有厚度範圍大約10-25nm的氧氮化鋁層145。 在特定實施例中，氧氮化鋁層145可被漸進變化，以允許從氮化物平順、漸進地轉變至氧氮化物層(薄膜)。亦即是，在氧氮化鋁層145中的氮成分可從在與氮化鋁層140之界面上的最高原子比率(例如，在100%或附近)變化到在氧氮化鋁層145頂表面或附近的最低比率(例如，些微原子比率)。
圖1C顯示在形成閘極構件160、閘極場面板165與電漿增強化學蒸汽沈積(PECVD)第二鈍化層170以後之圖1B的裝置結構，在所示的實例中，其中後者包含氮化矽。一般熟諳半導體技術者將理解到，圖1C顯示被完整製造的氮化鎵HFET裝置。進一步要理解到的是，其他標準後製造或後端處理步驟可被進行，包括形成金屬(例如，圖案化線或軌跡)於晶圓表面上、晶圓背面研磨(同樣稱為背面拋光或晶圓薄化)、晶粒分割與包裝。
圖2係為另一完整製造的氮化鎵HFET裝置200的截面側視圖，其係包括包含以上所說明之組合第一鈍化與閘極介電質的多層結構240。在所示的實例中，氮化鎵HFET裝置200包括配置在基板210頂部上的核化(過渡)層215。基板210不受限地包含譬如藍寶石、矽、氮化鎵、或碳化矽(SiC)材料。在一個實施例中，核化層215包含富含鋁的氮化鎵鋁層(AlxGa(x-1)N；0>x>1)。基板210、核化層215與氮化鎵緩衝物層200共同地包含磊晶晶圓塊202。
以氮化鎵HFET200之實例裝置結構來持續，氮化鎵緩衝物層220係被配置在核化層215頂部上，且氮化鎵鋁(或更一般地，AlxGa(x-1)N；0>x>1)層225係被配置在氮化鎵緩衝物 層220頂部上。氮化鎵HFET裝置200進一步包括多層(例如，鈍化加閘極介電質)結構235、第二鈍化層240、薄鈍化層245、與聚亞醯胺封裝層290。源極與汲極歐姆金屬接點280與270各自直接地形成在氮化鎵鋁層225上(或者替代地在凹處中)。閘極構件260係被配置在多層結構240的頂部上。氮化鎵HFET裝置200同樣顯示包括閘極場面板265與源極場面板285。
圖3係為用於形成第一鈍化加閘極介電多層結構的實例步驟順序。在形成歐姆金屬接點到HFET之源極與汲極區域以後，多層結構形成製程起始於將晶圓立即裝載入ALD反應室(方塊301)內。延伸暴露到周圍大氣應該被最小化，以避免晶圓頂表面(亦即，活性層)的氧化，其係造成不想要Ga2O3層的形成。在一個實施例中，在將晶圓裝載入室內以後，它仍維持在真空下大約3分鐘，而溫度則會被穩定於大約300℃。
一旦被裝載入ALD反應室內，晶圓的頂表面(例如，在圖1中的氮化鎵鋁層125)會被暴露到氮(N2)電漿撞擊，其係基本上以低功率來進行(方塊302)。此電漿暴露當作清潔步驟，以準備隨後ALD沈積步驟之晶圓材料的表面。
接著，第一(例如，氮化鋁)鈍化層係以一連串步驟的反覆循環來形成(方塊303)。每一循環的基本持續時期可發生於任何地方，從大約20毫秒至大約20秒，其係造成在0.1埃一30埃之間厚度之層(薄膜)的形成。在一個實施例中，該順序起始於將晶圓暴露到鋁源(例如，三甲基鋁(TMA))大約30毫秒。這允許鋁與晶圓的頂表面(例如，氮化鎵鋁)反應。在暴露到鋁源以後，該室與線可藉由氬氣沖洗來清除鋁，達大約2秒。
在該室與線已經被清除鋁以後，氮電漿撞擊會被進行大約15秒。此步驟提供氮源與事先沈積在晶圓表面上的鋁反應。換句話說，表面反應發生會造成氮化鋁鈍化層的形成。如先前所討論地，在替代性實施例中，氮化矽鈍化層亦可使用矽而非鋁當作來源地形成。接在氮電漿撞擊以後，該室與線會被再度沖洗(例如，氬氣大約3秒)，在該循環被重複以得到希望的材料層厚度時間以後。就以上所說明的實例氮化鎵HFET裝置而言，氮化鋁鈍化層的厚度範圍大約2-10nm厚。
第二重複循環順序隨後可被進行以形成閘極介電(例如，氧化物)層於第一氮化鋁鈍化層頂部上(方塊304)。要注意的是，在任一先前步驟以後，該晶圓不會從ALD反應室被移除。亦即是，鈍化加閘極介電多層結構的形成可在原位上完成，亦即，以在ALD反應室中的晶圓，以用於形成多層結構所必要的全部處理步驟。
在一個實施例中，第二順序起始於暴露到具有特定劑量的鋁來源(TMA)，其係會造成在氮化鋁表面上的鋁反應。ALD反應室與線隨後會藉由氬氣沖洗而被清洗大約2秒。接著，氮-氧電漿撞擊會被進行大約15秒，以提供氮與氧的雙重來源，以與先前沈積在晶圓表面上的鋁反應。此步驟會造成氧氮化鋁原子平滑層形成在底層氮化鋁鈍化層頂部上。室與線的第二清洗會再度使用氬氣來進行大約3秒，以沖洗任何剩餘的氮與氧。以上的步驟順序可被必要地重複，以產生希望的層(薄膜)厚度。在一個實施例中，氧氮化鋁閘極介電層會被形成為大約10-25nm厚。
在形成氧氮化鋁層以後，選擇性的氮化矽層(例如，2-4nm厚)可被形成在氧氮化鋁層頂部上，而晶圓則會持續留在ALD反應室中。該晶圓隨後可從ALD反應室移除(方塊305)，並且隨後受到完全製造氮化鎵HFET裝置所必要的剩餘處理步驟。要理解的是，在ALD反應室中的全部處理時間係為形成多層結構之鈍化與閘極介電層之希望全部厚度的函數。
包括在摘要中所說明之本發明所示實例的以上說明，不打算詳盡徹底或限制於所揭露的精確形式。雖然本發明的具體實施例與實例為了顯示性目的而說明於此，但是在不背離本發明更寬廣的精神與範圍之下，種種等同的改良均有可能。當然，令人理解的是，具體實例厚度、材料型態、處理步驟等等係提供用於解釋性目的，且其他數值亦可根據本發明教理而被應用於其他實施例與實例。根據以上詳細說明，可對本發明實例進行這些改良。在以下申請專利範圍中所使用的術語不應該被詮釋為將本發明限制於在該說明書與申請專利範圍中所揭露的具體實施例。相反地，該範圍可全部由以下申請專利範圍所決定，其係根據申請專利範圍詮釋所建立的學說來解釋。本說明書與圖式因此可被視為說明性而不是限制性。
200‧‧‧氮化鎵HFET裝置
202‧‧‧磊晶晶圓塊
210‧‧‧基板
215‧‧‧核化層
220‧‧‧氮化鎵緩衝物層
225‧‧‧氮化鎵鋁層
230‧‧‧二維電子氣體通道
235‧‧‧多層結構
240‧‧‧多層結構
245‧‧‧薄鈍化層
260‧‧‧閘極構件
265‧‧‧閘極場面板
270‧‧‧汲極歐姆金屬接點
280‧‧‧源極歐姆金屬接點
285‧‧‧源極場面板
290‧‧‧聚亞醯胺封裝層

Claims (29)

  1. 一種製造功率電晶體裝置之多層結構的方法，包含：(a)將具有一氮化物基活性半導體層的一晶圓裝載入一反應室內；(b)在該反應室內，將該氮化物基活性半導體層的一頂表面暴露到一第一來源；(c)在該反應室內，進行一氮(N)電漿撞擊，以造成一氮化物層直接形成在該氮化物基活性半導體層上；(d)在該反應室內，將該氮化物層的一頂表面暴露到一第二表面；以及(e)在該反應室內，進行一氮-氧電漿撞擊，以造成一氧氮化物層直接形成在該氮化物層上，其中該氮化物層包含一鈍化層且該氧氮化物層包含該功率電晶體裝置的一閘極介電質。
  2. 如申請專利範圍第1項之方法，其中該第一來源包含鋁(Al)且該氮化物層包含一氮化鋁層。
  3. 如申請專利範圍第1項之方法，其中該第一來源包含矽(Si)且氮該化物層包含一氮化矽層。
  4. 如申請專利範圍第1項之方法，其中該第一來源包含一三甲基鋁(TMA)來源。
  5. 如申請專利範圍第1項之方法，其中該第二來源包含鋁(Al)，且該氧氮化物層包含一氧氮化鋁層。
  6. 如申請專利範圍第1項之方法，其中該第二來源包含一三甲基鋁(TMA)來源。
  7. 如申請專利範圍第1項之方法，進一步包含重複步驟(b)與(c)，直到該氮化物層形成一第一厚度。
  8. 如申請專利範圍第7項之方法，其中該第一厚度的範圍大約2-10nm厚。
  9. 如申請專利範圍第1項之方法，進一步包含重複步驟(d)與(e)，直到該氧氮化物層形成一第二厚度。
  10. 如申請專利範圍第9項之方法，其中該第二厚度的範圍大約10-25nm厚。
  11. 如申請專利範圍第1項之方法，進一步包含從該反應室移除該晶圓。
  12. 如申請專利範圍第1項之方法，進一步包含：在該反應室內，形成一氮化矽層於該氧氮化物層頂部上；以及從該反應室移除該晶圓。
  13. 如申請專利範圍第1項之方法，其中該氧氮化物層形成具有漸次變化的一氮成分，其係從在該氮化物層上或附近的一最高原子比率變化到在該氧氮化物之一頂表面上或附近的一最低原子比率。
  14. 如申請專利範圍第1項之方法，其中該氮化物基半導體層包含氮化鎵鋁。
  15. 一種製造異質接面場效電晶體(HFET)裝置之多層結構的方法，包含：(a)在一反應室內，將一氮化物基半導體層的一頂表面暴露到一第一鋁來源；(b)在該反應室內，將晶圓暴露到一氮(N)電漿，以造成一 氮化鋁(AlN)層形成在該氮化物基半導體層的頂部上；(c)在該反應室內，將該氮化鋁層的一頂表面暴露到一第二鋁來源；以及(d)在該反應室內，將該晶圓暴露到一氮-氧電漿，以造成一氧氮化鋁(AlON)層形成在該氮化鋁層頂部上，其中該氮化物層包含一鈍化層且該氧氮化物層包含該功率電晶體裝置的一閘極介電質。
  16. 如申請專利範圍第15項之方法，其中該第一鋁來源與該第二鋁來源兩者皆包含一三甲基鋁(TMA)來源。
  17. 如申請專利範圍第15項之方法，進一步包含重複步驟(a)與(b)，直到該氮化鋁層形成一第一厚度。
  18. 如申請專利範圍第17項之方法，其中該第一厚度的範圍大約是2-10nm厚。
  19. 如申請專利範圍第15項之方法，進一步包含重複步驟(c)與(d)，直到該氧氮化鋁層形成一第二厚度。
  20. 如申請專利範圍第19項之方法，其中該第二厚度的範圍大約10-25nm厚。
  21. 如申請專利範圍第15項之方法，進一步包含：在該反應室內，形成一氮化矽層於該氧氮化鋁層頂部上。
  22. 如申請專利範圍第15項之方法，其中該氧氮化鋁層形成具有漸次變化的一氮成分，其係從在該氮化物層上或附近的一最高原子比率變化到在該氧氮化物頂表面上或附近的一最低原子比率。
  23. 如申請專利範圍第15項之方法，其中該氮化物基半導體 層包含氮化鎵鋁。
  24. 一種氮化物基異質接面場效電晶體(HFET)裝置，包含：一第一活性半導體層；一第二活性半導體層，配置在該第一活性半導體層頂部上，其間形成一二維電子氣體；一多層結構，其包括直接配置在該第二活性半導體層上之一第一氮化物基鈍化層、以及直接配置在該第一氮化物基鈍化物層上的一氧氮化物層、具有一第一厚度的該第一氮化物基鈍化層以及具有一第二厚度的該氧氮化物層，該氧氮化物層包含該氮化物基HFET裝置的一閘極介電質；以及隔開的源極與汲極歐姆接點，其係直接在或在延伸經過該第二活性半導體層的凹處上或中。
  25. 如申請專利範圍第24項之氮化物基HFET裝置，其中該第一氮化物基鈍化層包含氮化鋁。
  26. 如申請專利範圍第24項之氮化物基HFET裝置，其中該第一氮化物基鈍化層包含氮化矽。
  27. 如申請專利範圍第24項之氮化物基HFET裝置，其中該第一厚度的範圍大約是2-10nm厚。
  28. 如申請專利範圍第24項之氮化物基HFET裝置，其中該氧氮化物層包含氧氮化鋁。
  29. 如申請專利範圍第24項之氮化物基HFET裝置，其中該第二厚度的範圍大約10-25nm厚。
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