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TWI792295B - 半導體基板及其製造方法 - Google Patents

半導體基板及其製造方法 Download PDF

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TWI792295B
TWI792295B TW110115973A TW110115973A TWI792295B TW I792295 B TWI792295 B TW I792295B TW 110115973 A TW110115973 A TW 110115973A TW 110115973 A TW110115973 A TW 110115973A TW I792295 B TWI792295 B TW I792295B
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李文中
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Abstract

一種半導體基板的製造方法，包括提供承載基板。對承載基板的表面施行電漿處理製程。形成多晶半導體層於承載基板的表面上，接著對多晶半導體層施行快速熱處理製程。之後形成埋設介電層於多晶半導體層上，然後形成單晶半導體層於埋設介電層上。

Description

半導體基板及其製造方法
本揭露係關於一種半導體基板，特別是關於一種具有埋設介電層的半導體基板及其製造方法。
在積體電路製程方面，半導體覆絶緣基底(semiconductor-on-insulator,SOI)越來越受到重視，特別是在射頻電路的應用方面，射頻矽覆絶緣基底(RF-SOI)的應用越來越廣泛，已經有逐步取代傳統的磊晶矽之趨勢。
目前，半導體覆絶緣基底搭配射頻技術主要應用於智慧型手機、Wi-Fi等無線通訊領域，3G/4G手機用的射頻器件，目前大部分已經從傳統的化合物半導體升級到射頻矽覆絶緣基底技術。半導體覆絶緣基底是指在基底和半導體層之間設置絕緣材料(即埋設介電層)，以進行阻抗值的調整，達到射頻元件特性的提升。
隨著通訊技術步入5G的世代，射頻元件的運作頻段會從超高頻(super high frequency,SHF)轉為極高頻(extremely high frequency,EHF)。然而，當射頻元件在極高頻運作時，元件中會產生更多的游離電荷，而影響了訊號的傳遞。因此，需要進一步提昇射頻元件的電子表現，以符合射頻元件在極高頻運作下的需求。
有鑑於此，有必要提供一種半導體基板及其製造方法，以解決習知技術中存在的缺失。
根據本揭露一實施例，揭露一種半導體基板的製造方法，包括提供承載基板。對承載基板的表面施行電漿處理製程。形成多晶半導體層於承載基板的表面上。對多晶半導體層施行快速熱處理製程。形成埋設介電層於多晶半導體層上，以及形成單晶半導體層於埋設介電層上。
根據本揭露一實施例，揭露一種半導體基板，包括承載基板；多晶半導體層，設置於承載基板的表面上且直接接觸承載基板的表面，其中多晶半導體層的摻質濃度低於1014cm-3、最高電阻率大於104Ω-cm、且晶面(311)的繞射特徵峰的半峰全寬(FWHM)為0.35至0.45弧度；埋設介電層，設置於多晶半導體層上；以及單晶半導體層，設置於埋設介電層上。
1:半導體基板
10:承載基板
20:多晶半導體層
30:埋設介電層
40:單晶半導體層
50:鍵合基板
100:製作方法
102:步驟
104:步驟
106:步驟
108:步驟
C11:曲線
C12:曲線
C13:曲線
C21:曲線
C22:曲線
C23:曲線
C31:曲線
C32:曲線
C33:曲線
T1:厚度
T2:厚度
T3:厚度
T4:厚度
T5:厚度
為讓本發明的上述與其他目的、特徵、優點與實施例能更明顯易懂，所附圖式之說明如下：第1圖是根據本揭露一實施例所繪示的半導體基板。
第2圖是根據本揭露一實施例所繪示的承載基板上設置有多晶半導體層的示意圖。
第3圖是根據本揭露一實施例所繪示的承載基板上設置有埋設介電層、單晶半導體層及鍵合基板的示意圖。
第4圖是本揭露一實施例的半導體基板的製造方法流程圖。
第5圖為本揭露半導體基板中的多晶矽層的穿透式電子顯微鏡圖。
第6圖及第7圖為本揭露半導體基板中的多晶矽層的X光繞射光譜。
第8圖及第10圖為本揭露半導體基板的展阻測量結果。
為了使本揭示內容的敘述更加詳盡與完備，下文針對了本揭露的實施態樣與具體實施例提出了說明性的描述；但這並非實施或運用本發明具體實施例的唯一形式。實施方式中涵蓋了多個具體實施例的特徵以及用以建構與操作這些具體實施例的方法步驟與其順序。然而，亦可利用其他具體實施例來達成相同或均等的功能與步驟順序。
雖然用以界定本發明較廣範圍的數值範圍與參數皆是約略的數值，此處已盡可能精確地呈現具體實施例中的相關數值。然而，任何數值本質上不可避免地含有因個別測試方法所致的標準偏差。在此處，「約」通常係指實際數值在一特定數值或範圍的正負10%、5%、1%或0.5%之內。或者是，「約」一詞代表實際數值落在平均值的可接受標準誤差之內，視本發明所屬技術領域中具有通常知識者的考量而定。除了實驗例之外，或除非另有明確的說明，當可理解此處所用的所有範圍、數量、數值與百分比(例如用以描述材料用量、時間長短、溫度、操作條件、數量比例及其他相似者)均經過「約」的修飾。因此，除非另有相反的說明，本說明書與附隨申請專利範圍所揭示的數值參數皆為約略的數值，且可視需求而更動。至少應將這些數值參數理解為所指出的有效位數與套用一般進位法所得到的數值。在此處，將數值範圍表示成由一端點至另一段點或介於二端點之間；除非另有說明，此處所述的數值範圍皆包含端點。
第1圖是根據本揭露一實施例所繪示的半導體基板。如第1圖所示，半導體基板1可以是半導體層覆絕緣層(semiconductor-on-insulator,SOI)基板，由下至上包括依序堆疊之承載基板10、多晶半導體層20、埋設介電層30、及單晶半導 體層40。
其中，承載基板10可以是半導體基板或陶瓷基板，例如是高阻值矽基板或是玻璃基板，或是其他合適的承載晶圓(handle wafer)，但不限定於此。承載基板10的厚度T1可以為1x103毫米(μm)至1x105毫米，但不限定於此。
多晶半導體層20係為具有多晶結構之半導體層，例如多晶矽層。多晶半導體層20係直接接觸承載基板10，且多晶半導體層20的最高電阻率可大於承載基板10的電阻率。多晶半導體層20的厚度T2可以為8x103埃至2x104埃，但不限定於此。根據本揭露一實施例，多晶半導體層20的摻質濃度低於1014cm-3且最高電阻率大於104Ω-cm。此外，多晶半導體層20可包括鄰近埋設介電層30的上部區域及遠離埋設介電層30的下部區域，其中上部區域中的電阻率高於其他區域(例如下部區域)的電阻率。因此，對於多晶半導體層20整體而言，多晶半導體層20的上部區域具有最高電阻率。根據本揭露一實施例，對於多晶半導體層20為多晶矽層的情形，在XRD的檢測時，多晶矽層可以產生晶面(111)、(220)、(311)、及(400)的繞射特徵峰，且晶面(311)的半峰全寬(FWHM)為0.35至0.45弧度，例如0.381弧度或0.436弧度。經由晶粒尺寸的換算公式，例如Scherrer公式，可得知多晶矽層的晶粒尺寸(grain size)約為200埃至300埃，例如229.7埃或262.4埃，但不限定於此。
埋設介電層(buried dielectric)30可以直接接觸多晶半導體層，其組成可以是氧化層或氮化層，但不限定於此。埋設介電層30的厚度T3可以為1x104埃至5x104埃，但不限定於此。
單晶半導體層40可以直接接觸埋設介電層30，其組成可以是矽、III-V族半導體、或II-VI族半導體，但不限定於此。單晶半導體層40的厚度T4可以為1x103埃至5x104埃，但不限定於此。對於使用半導體基板1作為高頻元件的基板的情形，單晶半導體層40可作為高頻元件的主動區域的一部分，使得載子(例如 電子或電洞)可以在單晶半導體層40中傳遞。
對於使用半導體基板1作為高頻元件的基板的情形，多晶半導體層20可以作為游離電荷的捕捉層(trap rich layer)。根據本揭露的一實施例，由於多晶半導體層20的上部區域的電阻率可以高於多晶半導體層20的其他區域的電阻率，且多晶半導體層20的晶粒尺寸約為200埃至300埃，因此可以具有較多的晶粒邊界(grain boundary)，因此當射頻元件在極高頻運作時，元件產生的游離電荷可以更容易被多晶半導體層20捕捉，因而改善了高頻訊號的傳遞。
下文進一步揭露本揭露的半導體基板的製作方法。第2圖是根據本揭露一實施例所繪示的承載基板上設置有多晶半導體層的示意圖，第4圖是本揭露一實施例的半導體基板的製作方法流程圖。首先，可以施行製作方法100的步驟102，以提供承載基板。
之後，施行步驟104，對承載基板10的表面施行電漿轟擊製程。舉例而言，可以藉由使用惰性氣體(例如Ne、Ar、Kr)或蝕刻性氣體(例如N2、O2、N2O、C3F8)以對承載基板1施行電漿處理製程，其中，氣體流量為1500至8000cc/min(優選條件為5000cc/min)、轟擊時間為300秒至1800秒(優選條件為1200sec)，以將承載基板10表面產生微缺陷(100nm~1000nm)。根據本揭露一實施例，藉由施行步驟104，可以於承載基板10的表面產生多個微缺陷，並且增加承載基板10的表面粗糙度。微缺陷可作為後續形成多晶半導體層的成核點。
之後，施行步驟106，以在承載基板10上形成多晶半導體層20，並且對多晶半導體層20施行快速熱處理製程，而獲得如第2圖所示之結構。舉例而言，可以透過物理氣相沉積或是化學氣相沉積等製程，以於承載基板10表面沉積多晶半導體層20。其中，多晶半導體層20可以是多晶矽、沉積溫度為600~900℃(優選條件為670℃)、厚度為8x103~2x104埃(Å)(優選條件為1.5x104Å)。快速熱處理製程可以是快速熱退火製程(rapid thermal procedure,RTP)，其處理溫度為750~1250 ℃(優選條件為1230℃)，處理時間為5~60秒(優選條件為20秒)。根據本揭露一實施例，藉由施行步驟106，並且對多晶半導體層20施行快速熱處理製程，可以使多晶半導體層20的電阻率從第一電阻率(例如102Ω-cm)成為第二電阻率(例如105Ω-cm)，且第二電阻率和第一電阻率間的比值至少大於500。此外，透過對多晶半導體層20施行快速熱處理製程，可以使多晶半導體層20的上部區域的電阻變化率從第一電阻變化率成為第二電阻變化率，且第二電阻變化率較第一電阻變化率平緩。又，在對多晶半導體層20施行快速熱處理製程之後，可增加多晶半導體層20的晶粒尺寸。
第3圖是根據本揭露一實施例所繪示的承載基板上設置有埋設介電層、單晶半導體層及鍵合基板的示意圖。在獲得如第2圖所示之結構之後，可以施行步驟108，以在多晶半導體層20上形成埋設介電層30及單晶半導體層40，而獲得如第3圖所示之結構。如第3圖所示，根據本揭露一實施例，可以透過物理氣相沉積或是化學氣相沉積等製程，以於承載基板1表面沉積埋設介電層30。之後，再利用鍵合製程，以將設置於鍵合基板50表面的單晶半導體層40鍵合至埋設介電層30。其中，鍵合基板50可以是半導體基板或陶瓷基板，其厚度T5約為1x103毫米(μm)至1x105毫米，但不限定於此。此外，埋設介電層30不限於直接沉積於多晶半導體層20的表面，舉例而言，埋設介電層30可以先被設置於分離於承載基板10的另一載板的表面，例如鍵合基板50的表面，之後再透過鍵合製程，以將位於鍵合基板50表面的埋設介電層30鍵合至多晶半導體層20的表面。
在完成第3圖所示的結構之後，可以進一步對鍵合基板50施行研磨製程，以去除鍵合基板50，直至暴露出單晶半導體層40，而獲得如第1圖所示之結構。
為了使本技術領域中具有通常知識者得據以實現本揭露的發明，下文將進一步詳細描述本揭露之各具體實施例，以具體說明半導體基板的製作方 法。需注意的是，以下實施例僅為例示性，不應以其限制性地解釋本發明。亦即，在不逾越本發明範疇之情況下，可適當地改變各實施例中所採用之材料、材料之用量及比率以及處理流程等。
<實施例1>
對承載基板的表面施行電漿轟擊製程，以在承載基板的表面形成微缺陷(100nm~1000nm)。其中，氣體為N2/N2O/O2或C3F8、氣體流量為5000cc/min、轟擊時間為1200秒。接著，於承載基板的表面沉積多晶矽層，且多晶矽層的摻質濃度低於1014cm-3。其中，沉積溫度為670℃、多晶矽厚度為1x104Å。繼以對多晶矽層進行快速高溫退火製程。其中，處理溫度為1230℃、處理時間為30秒。之後，在多晶矽層上形成氧化層(即埋設介電層)，之後進行鍵合製程，以將設置於另一載板的單晶矽層(即單晶半導體層)鍵合至氧化層，而得到半導體基板。
<比較例1>
比較例1和實施例1的主要差異在於，在承載基板的表面沉積多晶矽層之後，比較例1未對多晶矽層進行高溫退火製程。
<比較例2>
比較例2和實施例1的主要的差異在於，在承載基板的表面沉積多晶矽層之前，比較例2未對承載基板的表面施行電漿轟擊製程。
可針對上述實施例1和比較例1-2中的半導體基板進行檢測，檢測項目包括：穿透式電子顯微鏡檢測、X光繞射光譜檢測、及電阻率檢測。
<穿透式電子顯微鏡檢測>
可以對實施例1和比較例1-2的半導體基板中多晶矽的進行穿透式電子顯微鏡檢測，其結果顯示於第5圖。其中，第5圖中的(a)、(b)、(c)分別對應至實施例1、比較例1、及比較例2。如第5圖所示，由於實施例1(圖5(a))及比較例2(圖5(c))有經過快速高溫退火製程，所以其多晶矽的晶粒尺寸明顯大於比 較例1(圖5(b))的多晶矽的晶粒尺寸。
<X光繞射光譜檢測>
可以對實施例1和比較例2的半導體基板中的多晶矽進行X光繞射光譜檢測，其結果顯示於第6圖及第7圖。其中，如第6圖及第7圖所示，由左至右的繞射特徵峰分別對應至矽的晶面(111)、(220)、(311)、(400)，此代表實施例1和比較例2的多晶矽層中確實均存在結晶矽。此外，基於晶面(311)的半峰全寬，可以利用Scherrer公式，以計算出結晶矽的晶粒尺寸。由於第6圖的晶面(311)的半峰全寬為0.436，而第7圖的晶面(311)的半峰全寬為0.381，經Scherrer公式計算後，對應的晶粒尺寸分別為229.7埃及262.4埃。由於比較例2和實施例1的主要的差異在於，在承載基板的表面沉積多晶矽層之前，比較例2未對承載基板的表面施行電漿轟擊製程，此證實電漿轟擊製程確實可以降低多晶矽的晶粒尺寸。
<電阻率檢測>
可以對實施例1、比較例1、及比較例2的半導體基板進行展阻測量(spreading resistance profiling,SRP)，以確認電阻率和不同深度間的關係，其結果分別顯示於第8圖至第10圖。其中，深度為0之處係對應至多晶矽層的頂面(即遠離於承載基板的多晶矽層表面)。
如第8圖所示，電阻率的變化係對應至曲線C11、C12、C13，且曲線C11係位於多晶矽層的上部區域、曲線C12係位於多晶矽層的下部區域內、且曲線C13係位於承載基板內。其中，在深度0至0.5μm之區域內，電阻率的變化係對應至曲線C11，且曲線上各點的電阻率約維持在105Ω-cm。在深度0.5至1.0μm之區域內，電阻率的變化係對應至曲線C12，且隨著深度的增加，曲線上各點的電阻率會從約105Ω-cm大幅下降至101Ω-cm。在深度1.0至2.0μm之區域內，電阻率的變化係對應至曲線C13，且曲線上各點的電阻率約為101Ω-cm。
如第9圖所示，電阻率的變化係對應至曲線C21、C22、C23，且曲線 C21係位於多晶矽層的上部區域、曲線C22係位於多晶矽層的下部區域內、且曲線C23係位於承載基板內。其中，在深度0至0.5μm之區域內，電阻率的變化係對應至曲線C21，且隨著深度的增加，曲線上各點的電阻率會從約102Ω-cm下降至101Ω-cm，之後再緩升至2x101Ω-cm。在深度0.5至1.0μm之區域內，電阻率的變化係對應至曲線C22，且隨著深度的增加，曲線上各點的電阻率會約從101Ω-cm緩昇至2x101Ω-cm。在深度1.0至2.0μm之區域內，電阻率的變化係對應至曲線C23，且曲線上各點的電阻率略大於101Ω-cm。
如第10圖所示，電阻率的變化係對應至曲線C31、C32、C33，且曲線C31係位於多晶矽層的上部區域、曲線C32係位於多晶矽層的下部區域內、且曲線C33係位於承載基板內。其中，在深度0至0.4μm之區域內，電阻率的變化係對應至曲線C31，且曲線上各點的電阻率約為105Ω-cm。在深度0.4至1.0μm之區域內，電阻率的變化係對應至曲線C32，且隨著深度的增加，曲線上各點的電阻率會從約105Ω-cm大幅下降至101Ω-cm。在深度1.0至2.0μm之區域內，電阻率的變化係對應至曲線C33，且曲線上各點的電阻率約為101Ω-cm。
根據電阻率檢測的結果，相較於未經由快速高溫退火處理的半導體基板(第9圖)，當對半導體基板進行快速高溫退火處理時，可以提昇多晶矽層的電阻率(第8圖、第10圖)，特別是提昇多晶矽層的上部區域的電阻率。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:製作方法
102:步驟
104:步驟
106:步驟
108:步驟

Claims (8)

  1. 一種半導體基板的製造方法，包括：提供一承載基板，包括一表面；對該承載基板的該表面施行一電漿處理製程，以對該承載基板的該表面進行電漿轟擊；形成一多晶半導體層於該承載基板的該表面上；對該多晶半導體層施行一快速熱處理製程；形成一埋設介電層於該多晶半導體層上；以及形成一單晶半導體層於該埋設介電層上，其中在施行該電漿處理製程時，在該承載基板的該表面形成有複數個微缺陷，以增加該承載基板的該表面的粗糙度，並作為該多晶半導體層的成核點。
  2. 如請求項1所述的半導體基板的製造方法，其中，該電漿處理製程中所使用的氣體包括Ne、Ar、Kr、N2、O2、N2O、C3F8或其組合；該電漿處理製程的施行時間為300秒至1800秒；該快速熱處理製程的施行溫度為750℃至1250℃；以及該快速熱處理製程的施行時間為5秒至60秒。
  3. 如請求項1所述的半導體基板的製造方法，其中所形成之該多晶半導體層包括鄰近該埋設介電層之一上部區域及遠離該埋設介電層之一下部區域，在對所形成之該多晶半導體層施行該快速熱處理製程時，該上部區域的電阻率增加幅度大於該下部區域的電阻率增加幅度。
  4. 如請求項1所述的半導體基板的製造方法，其中，在施行該快速熱處理製程之前，該多晶半導體層具有一第一電阻率及一第一電阻變化率，且在施行該快速熱處理製程之後，該多晶半導體層具有一第二電阻率及一第二電阻變化率，該第二電阻率和該第一電阻率之間的比值大於500，且該第二電阻變化率小於該第一電阻變化率。
  5. 如請求項1所述的半導體基板的製造方法，其中，利用氧化製程、沉積製程或鍵合製程，以形成該埋設介電層於該多晶半導體層上；以及利用鍵合製程，以形成該單晶半導體層於該埋設介電層上。
  6. 一種半導體基板，包括：一承載基板，包括一具有複數個微缺陷之表面；一多晶半導體層，設置於該承載基板的該表面上，其摻質濃度低於1014cm-3、電阻率大於104Ω-cm、且晶面(311)的繞射特徵峰的半峰全寬(FWHM)為0.35至0.45弧度；一埋設介電層，設置於該多晶半導體層上；以及一單晶半導體層，設置於該埋設介電層上，其中，該承載基板的該表面之該些微缺陷係經由對該承載基板的該表面進行電漿轟擊而形成以作為該多晶半導體層的成核點。
  7. 如請求項6所述的半導體基板，其中，該多晶半導體層的厚度為8x103埃至2x104埃，且該多晶半導體層的最高電阻率大於該承載基板的電阻率。
  8. 如請求項7所述的半導體基板，其中該多晶半導體層包括鄰近該埋設介電層之一上部區域及遠離該埋設介電層之一下部區域，其中該上部區域之電阻率高於該下部區域之電阻率。
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