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TWI849127B - 具有帶有自對準閘極端蓋（ｓａｇｅ）閘極結構之垂直電晶體的ｓａｇｅ架構 - Google Patents

具有帶有自對準閘極端蓋（ｓａｇｅ）閘極結構之垂直電晶體的ｓａｇｅ架構 Download PDF

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TWI849127B
TWI849127B TW109117344A TW109117344A TWI849127B TW I849127 B TWI849127 B TW I849127B TW 109117344 A TW109117344 A TW 109117344A TW 109117344 A TW109117344 A TW 109117344A TW I849127 B TWI849127 B TW I849127B
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瓦力德 賀菲斯
賽倫 舒伯拉瑪尼
嘉弘 簡
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美商英特爾股份有限公司
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Abstract

本發明敘述具有帶有自對準閘極端蓋(SAGE)閘極結構之垂直電晶體的SAGE架構、以及製造具有帶有SAGE閘極結構之垂直電晶體之SAGE架構的方法。在實例中，積體電路結構包括具有第一鰭片側壁間隔物的第一半導體鰭片、以及具有第二鰭片側壁間隔物的第二半導體鰭片。閘極端蓋結構係介於該第一和第二半導體鰭片之間並橫向地介於該第一和第二鰭片側壁間隔物之間且與其相鄰者接觸，該閘極端蓋結構包含閘極電極及閘極介電質。第一源極或汲極接觸係電性耦接至該第一半導體鰭片。第二源極或汲極接觸係電性耦接至該第二半導體鰭片。

Description

具有帶有自對準閘極端蓋(ＳＡＧＥ)閘極結構之垂直電晶體的ＳＡＧＥ架構
本發明之實施例係有關於積體電路結構及處理的領域，特別是有關於具有帶有自對準閘極端蓋(SAGE)閘極結構之垂直電晶體的SAGE架構及製造具有帶有SAGE閘極結構之垂直電晶體之SAGE架構的方法。
在過去幾十年中，積體電路中的特徵的縮放一直是不斷增長半導體工業背後的驅動力。縮放到更小和更小的特徵使得能夠在半導體晶片的有限的面積上增加功能單元的密度。例如，縮小電晶體尺寸允許在晶片上結合更多數量的記憶體或邏輯裝置，藉此具有增加容量之產品的製造。然而，驅動越來越大的容量並不是沒有問題。優化每個裝置的性能的必要性變得越來越重要。
在積體電路裝置的製造中，隨著裝置尺寸的不斷縮小，多閘極電晶體(諸如，三閘極電晶體)變得越來越普遍。在習知處理中，三閘極電晶體通常製造在塊狀矽基材或絕緣體上矽基材。在一些實例中，塊狀矽基材係較佳地，這是因為它們的成本較低並且它們使三閘極製造處理較不複雜。
然而，縮放多閘極電晶體並非沒有後果。隨著微電子電路的這些基本構造塊的尺寸減小以及在給定區域中製造的基本構造塊的片體數量增加，用於圖案化這些構造塊的微影處理的限制條件變得不堪重負。具體地說，在半導體堆疊中圖案化之特徵的最小尺寸(臨界尺寸)與這些特徵之間的間距之間可能需要權衡。此外，增加了在主動裝置中包括被動特徵的限制條件。
及
本發明敘述具有帶有自對準閘極端蓋(SAGE)閘極結構之垂直電晶體的SAGE架構、以及製造具有帶有SAGE閘極結構之垂直電晶體之SAGE架構的方法。在下面的敘述中，闡述了許多具體細節，諸如具體集成和材料方案，以便提供對本發明之實施例的透徹理解。對本發明所屬領域之具有通常知識者，本發明的實施例可不用這些特定的細節而可被實踐是顯而易見的。在其它實例中，眾所周知的特徵(諸如，積體電路設計佈局)沒有詳細的敘述，是為了避免模糊本發明之實施例。再者，應理解其圖式中所示之各個實施例為說明性表示並且沒必要按比例繪圖。
出於參考的目的某些用語亦可用於下面敘述，因此不旨在進行限制。例如，諸如「上」、「下」、「上方」、及「下方」的用語是指圖式中所參考的方向。諸如「前方」、「後方」、「後側」、「側方」等用語敘述在一致但任意的參考架構之組件之部分的取向及/或位置，這通過參考敘述所討論的組件的內文和相關附圖而顯而易見。這樣的用語可以包括以上具體提到的詞、其衍生詞以及類似含義的詞。
文中所述之實施例可以針對前段製程(front-end-of-line; FEOL)半導體處理和結構。FEOL係其中單一裝置(例如，電晶體、電容器、電阻器等等)係經圖案化在半導體基材或層中之積體電路(IC)製造的第一部分。FEOL通常覆蓋至多(但不包括)金屬互連層之沉積的所有物。在最後FEOL操作之後，其結果一般而言係具有隔離電晶體(例如，沒有任何導線)的晶圓。
文中所述之實施例可以針對後段製程(back end of line; BEOL)半導體處理和結構。BEOL係其中單一裝置(例如，電晶體、電容器、電阻器等等)係以佈線在晶圓(例如，金屬化層、或多層)上互連之IC製造的第二部分。BEOL包括接觸、絕緣層(介電質)、金屬層級、用於晶片至封裝連接的接合部位。在製造階段接觸(墊)的BEOL部分中，形成互連線、通孔、及介電質結構。對於現代IC處理，可在BEOL中增加10個以上的金屬層。
下文敘述的實施例可施加至FEOL處理和結構、BEOL處理或結構、或FEOL和BEOL處理和結構兩者。具體而言，儘管例示性處理方案可使用FEOL處理情境繪示，此種方案亦可施加至BEOL處理。類似地，儘管例示性處理方案可使用BEOL處理情境繪示，此種方案亦可施加至FEOL處理。
本發明的一或多個實施例係針對具有積體電路結構或裝置之閘極電極之一或多個閘極端蓋結構(例如，閘極隔離區域)的積體電路結構或裝置。閘極端蓋結構可為形成在複數個半導體鰭片之間並且與複數個半導體鰭片平行對準的自對準閘極端蓋(SAGE)壁。在一實施例中，敘述了在用於使用SAGE結構作為閘極電極製造高電壓垂直電晶體之SAGE壁中所選擇一些之位置中閘極電極的製造。
根據本發明的一或多個實施例，敘述了將高電壓、長通道I/O裝置整合在SAGE架構中。藉由將SAGE壁作為閘極電極，裝置可以垂直定向以結合擴散的汲極和長的閘極長度，以支持高電壓操作。為了提供背景，傳統的解決方案依賴於標準的CMOS反向縮方，其需要支持多個通道長度。邏輯CD(即，窄閘極)及高電壓裝置(即，長通道閘極CD)需要同時製造，通常是將高電壓裝置與低摻雜汲極耦接以支持高場。此種在SAGE架構上的裝置的可能缺點是嚴格控制垂直凹槽以整合在SAGE處理中。對於大和窄閘極CD的處理難以同時控制，並且可能需要昂貴的遮罩層添加才能分離成隔離處理片段。
在文中所述之一或多個實施例中，SAGE結構係用作為閘極電極。藉由在SAGE壁位置處以導體填充SAGE核，導體結構可作為閘極端子。高電壓裝置可沿著鰭片垂直地建構，以最大化鰭片與SAGE閘極電極的重疊。因此，文中所述之實施例為整合至SAGE架構的高電壓裝置提供替代的路徑。最終的構造可消除將標準高電壓CMOS整合至SAGE架構中所表現出的垂直控制難度。在一實施例中，對於特定閘極長度，垂直SAGE裝置可在比習知架構更小的尺寸下支持更高電壓。
作為比較例，圖1繪示包括邏輯裝置100及高電壓I/O裝置120之積體電路結構的橫截面視圖。
參照圖1，邏輯裝置100係形成在第一鰭片102上。邏輯裝置100包括在鰭片102上之相對薄閘極介電質層106上的閘極電極104。源極結構108係在閘極電極104之第一側處的鰭片102中。汲極結構110係在閘極電極104之第二側處的鰭片102中。
高電壓I/O裝置120係形成在第二鰭片122上，第二鰭片122係藉由隔離結構112與第一鰭片102隔開並且藉由隔離結構132與其它結構隔開。高電壓I/O裝置120包括在鰭片122上之相對厚閘極介電質層(例如，包括藉由層126A/126B)上的閘極電極124。源極結構128係在閘極電極124之第一側處的鰭片122中。汲極結構130係在閘極電極124之第二側處的鰭片122中。N摻雜阱(Nwell)134使汲極結構130與閘極電極124的第二側隔開。閘極長度(Lg)係由箭頭描繪。
參考圖1，用於形成高電壓裝置之最先進方案係增加閘極長度及氧化物厚度。習知電晶體具有在閘極下的水平電流流動(沿著Lg箭頭)。一般而言，此種裝置係以多個邏輯裝置之節距製造。1.8V裝置的一般節距倍數為邏輯節距的4-6倍，而3.3V或更高者將是邏輯節距的8-10倍。當邏輯節距持續微縮，由於晶粒內處理問題，閘極臨界尺寸(CD)的這種差異使製造變得越來越困難。
或者，根據文中所述之實施例，當電晶體在水平方向微縮時，其增加垂直方向上的尺寸。較高的鰭片可在每一單位面積上提供更多個驅動電流。藉由利用增加的鰭片高度(例如超過100-200奈米)，可以垂直地構造長通道電晶體以有效地使用鰭片。此外，在此結構中的電晶體寬度不再被量化，而是鰭片長度的函數。
作為垂直SAGE電晶體之實例，圖2根據本發明一實施例繪示包括具有自對準閘極端蓋(SAGE)閘極結構之垂直電晶體之積體電路結構的橫截面視圖。
參照圖2，積體電路結構200包括基材202，所述基材202可具有N阱形成在其中。閘極電極204A係在基材202之上且介於第一鰭片(左鰭片)與第二鰭片(右鰭片)之間。閘極長度(Lg)係由箭頭描繪。閘極電極延伸204B係電性連接至閘極電極204A。閘極介電質結構206A/206B係介於閘極電極204A與第二(右)鰭片之間。在一實施例中，閘極介電質結構206A/206B包括高k介電質層206A和氧化矽層206B。
再次參考圖2，磊晶汲極結構208係在第一(左)鰭片上。N阱209係在第一(左)鰭片中。磊晶源極結構210係在第二(右)鰭片上。介電質層212將閘極電極204A從基材202分離。P阱211係在第二(右)鰭片中。介電質層212可為高k介電質層206A和氧化矽層206B中的一者或兩者的延伸。
再次參考圖2，根據本發明一實施例，電晶體被鏡像以提升對稱性及密度。汲極電壓將在N阱的鰭片下方和SAGE電極下方下降。這種情境係類似於早期技術中的VDMOS/EDMOS實施方式，並允許在不影響汲極/閘極氧化物擊穿的情況下將更高的電壓施加到汲極。在適當的閘極偏壓下，P型鰭片將在閘極邊緣附近反轉，並允許傳導至源極。閘極通道長度係界定為鰭片中P阱區域的高度，由N+epi括起來表示源極，下面的NWL層表示汲極。
再次參考圖2，根據本發明一實施例，積體電路結構200包括汲極結構，其具有在第一半導體鰭片209上的第一磊晶結構208以及在第一半導體鰭片209之下的基材202中的摻雜區域。通道結構包括至少一部分的該第二半導體鰭片211。源極結構包括在該第二半導體鰭片211上的第二磊晶結構210。閘極結構係介於該第一209和第二211半導體鰭片之間，該閘極結構包括閘極電極204A和閘極介電質206A/206B。
在一實施例中，儘管未在圖2中描繪但在下面結合圖4進行敘述，積體電路結構200更包括在第一磊晶結構208上的汲極接觸、以及在第二磊晶結構210上的源極接觸。在一實施例中，汲極結構和源極結構係N型，以及通道結構係P型。在一實施例中，積體電路結構200更包括在閘極結構上的閘極延伸204B，閘極延伸204B電性連接至閘極結構的閘極電極204A。
作為例示性處理方案，圖3A-3I根據本發明一實施例繪示表示在製造包括具有自對準閘極端蓋(SAGE)閘極結構之垂直電晶體之積體電路結構的方法中各種操作的橫截面視圖。圖4根據本發明一實施例繪示包括具有自對準閘極端蓋(SAGE)閘極結構之垂直電晶體之積體電路結構的橫截面視圖。
參照圖3A，起始結構300包括從基材302突出所形成的鰭片304。將硬遮罩306留存在鰭片304上。
參照圖3B，在結構300上執行佈植操作(例如，離子佈植或固態摻雜)，以形成N型結構302A、N型鰭片304A、及P型鰭片304B。間隔物材料308係形成在每一個N型鰭片304A和P型鰭片304B上方以及在硬遮罩306上方。間隔物材料308可被圖案化或形成為圖案化，以在相鄰鰭片之間提供間隔物材料308的離散區域。或者，間隔物材料308可被形成為並留存為在相鄰鰭片之間連續。在任一情況下，在一實施例中，間隔物材料308最終地用作為在最終製造的結構中的主要高電壓介電質，例如作為在金屬SAGE核與相鄰鰭片之間的閘極介電質。
參照圖3C，閘極結構的第一部分310係形成在圖3B之結構上方。閘極堆疊的第一部分310可包括高k介電質層並且可進一步包括功函數閘極電極層。
參照圖3D，金屬填充係在圖3C之結構上執行，以提供導電或金屬SAGE核312。金屬填充可使用沉積或平坦化處理執行。
參照圖3E，凹陷間隔物材料308以形成凹陷的間隔物材料308A。硬遮罩材料306亦從鰭片304A和304B去除。導電或金屬SAGE核312可在處理中經輕微地凹陷，以形成凹陷的導電或金屬SAGE核312A。
參照圖3F，虛設閘極電極延伸314係形成在導電或金屬SAGE核312A的頂部上。在一實施例中，虛設閘極電極延伸314係藉由在圖3E之結構上方沉積及接著圖案化多晶矽層而形成的。如所描繪，一旦圖形化，介電質間隔物316可沿著虛設閘極電極延伸314之側壁形成。
參照圖3G，磊晶源極和汲極延伸318係在鰭片304A和304B的頂部上形成。在一實施例中，磊晶源極和汲極延伸318係N型矽磊晶源極和汲極延伸。
參照圖3H，層間介電質材料320係在圖3G之結構上方形成。在一實施例中，層間介電質材料320係使用沉積和平坦化處理形成。
參照圖3I，虛設閘極電極延伸314被移除並且以導電及/或金屬材料置換，以形成導電閘極電極延伸322。應理解到，根據一實施例，閘極介電質不被包括在導電閘極電極延伸322與導電或金屬SAGE核312A之間，例如，為了在各別導電閘極電極延伸322和導電或金屬SAGE核312A對之間形成電性接觸，以提供用於垂直電晶體的閘極電極。
參照圖4，形成源極或汲極接觸402，以接觸磊晶源極和汲極延伸318。在一實施例中，源極或汲極接觸402係溝槽源極或汲極接觸402。
再次參照圖4，根據本發明一實施例，積體電路結構400包括具有第一鰭片側壁間隔物308A的第一半導體鰭片(向左最遠的鰭)、以及具有第二鰭片側壁間隔物308A的第二半導體鰭片(從左開始的下一個鰭)。閘極端蓋結構係介於第一和第二半導體鰭片之間並橫向地介於第一和第二鰭片側壁間隔物308A之間且與其相鄰者接觸。閘極端蓋結構包含閘極電極312A及閘極介電質310A。第一源極或汲極接觸402(例如，左邊上的汲極接觸(D))係電性耦接至第一半導體鰭片。第二源極或汲極接觸(例如，左邊上的源極接觸(S))係電性耦接至第二半導體鰭片。
在一實施例中，積體電路結構400更包括在第一半導體鰭片上的第一磊晶半導體結構318，並且第一源極或汲極接觸係在第一磊晶半導體結構上。第二磊晶半導體結構318係在第二半導體鰭片上，並且第二源極或汲極接觸係在第二磊晶半導體結構上。
在一實施例中，閘極端蓋結構係在下方基材302A之N型摻雜區域上，第一半導體鰭片包括N型區域304A，以及第二半導體鰭片包括P型區域304B。在一此類實施例中，第一N型磊晶半導體結構318在第一半導體鰭片上，並且第一源極或汲極接觸係在該第一N型磊晶半導體結構上。第二N型磊晶半導體結構318係在第二半導體鰭片上，並且第二源極或汲極接觸係在該第二N型磊晶半導體結構上。
如圖4中所描繪，在一實施例中，閘極端蓋結構具有在該第一半導體鰭片之頂面上方以及在該第二半導體鰭片之頂面上方的頂面。在一實施例中，閘極延伸322係在閘極端蓋結構上，閘極延伸322電性連接至閘極端蓋結構的閘極電極312A。在一此類實施例中，其中閘極延伸322包括介電質側壁間隔物316。
應理解到，實際製造的裝置可能不具有理想的幾何形狀。作為一實例，圖5根據本發明一實施例繪示包括具有自對準閘極端蓋(SAGE)閘極結構之垂直電晶體之積體電路結構的橫截面視圖。
參照圖5，積體電路結構500包括基材502，所述基材502具有N阱形成在其中。第一鰭片504A和第二鰭片504B從基材502突出。第一鰭片具有N阱的延伸。第二鰭片504B具有在其中的P阱區域(如由重疊陰影區域突顯的)。閘極電極506係在第一鰭片504A與第二鰭片504B之間。閘極電極係在閘極介電質結構上且相鄰閘極介電質結構，該閘極介電質結構可包括高k介電質層508A及厚氧化矽層508B。磊晶汲極結構512係在第一鰭片504A上。磊晶源極結構510係在第二鰭片504B上。如所描繪，閘極帽層514可在閘極電極506上。
為了為文中所述之實施例有關SAGE概念提供基礎，閘極端蓋和溝槽接觸(TCN)端蓋區域的微縮對於改善電晶體佈局面積和密度係重要貢獻。閘極和TCN端蓋區域指的是積體電路結構之擴散區域/鰭片的閘極和TCN重疊。作為一實例，圖6繪示包括容納端對端間距之基於鰭片的積體電路結構之佈局600的平面圖。參照圖6，第一602和第二604積體電路結構分別基於半導體鰭片606和608。每一裝置602和604分別具有閘極電極610或612。此外，每一裝置602和604分別在鰭片606和608的源極和汲極區域處各具有溝槽接觸(TCN)614和616。閘極電極610和612及TCN 614和616各具有端蓋區域，其分別位於相應鰭片606和608的外面。
再次參考圖6，一般而言，閘極和TCN端蓋的尺寸包括遮罩對位誤差的餘量，以確保在最壞情況下遮罩未對位的情況下確保穩健的電晶體操作，保持端到端間距618。因此，對於提高電晶體佈局密度的另一重要設計規則係彼此相對的兩個相鄰端蓋之間的間距。然而，為了滿足新技術的微縮要求，「2*Endcap+End-to-End Spacing 」之參數使用微影圖案化進行微縮變得越來越困難。具體地說，由於TCN與閘極電極之間重疊長度較長，允許遮罩對位誤差所需的額外端蓋長度亦增加閘極電容，從而增加產品動態能耗並降低效能。先前解決方案著重於改善對位預算和圖案化或解析度的改善，以使端蓋尺寸及端蓋至端蓋間距縮小。
根據本揭露一實施例，敘述了在不需要允許遮罩對位的情況下，提供自對準閘極端蓋及半導體鰭片之TCN重疊的方案。在一此類實施例中，在半導體鰭片端蓋上製造一次性間隔物，其確定了閘極端蓋和接觸重疊尺寸。界定端蓋的間隔物處理使得閘極和TCN端蓋區域能夠與半導體鰭片自對準，並因此不需要額外的端蓋長度即可解決遮罩對位不準的問題。此外，因為閘極和TCN端蓋/重疊尺寸保持固定，所以文中所述的方案不需要在先前要求的階段進行微影圖案化，從而導致裝置之間電參數的可變性得到改善(即，降低)。
為了提供並排比較，圖7A-7D繪示在習知鰭片式FET或三閘極處理製造方案中重要的處理操作的橫截面視圖，而圖8A-8D根據本發明一實施例繪示在用於鰭片式FET或三閘極裝置之自對準閘極端蓋(SAGE)處理製造方案中重要的處理操作的橫截面視圖。
參照圖7A和8A，提供了塊狀半導體基材700或800(諸如，塊狀單晶矽基材)，其分別具有蝕刻在其中的鰭片702或802。在一實施例中，鰭片係直接地形成在塊狀基材700或800中，並且因此與塊狀基材700或800連續地形成。應理解到在基材700或800內，淺溝槽隔離結構可形成在鰭片之間。參照圖8A，硬遮罩層804(諸如，氮化矽硬遮罩層)和襯墊氧化物層806(諸如，二氧化矽層)在圖案化以形成鰭片802之後，保留在鰭片802頂上。相反，參考圖7A，已經去除了此種硬遮罩層和襯墊氧化物層。
參照圖7B，虛設或永久閘極介電質層710係形成在半導體鰭片702的露出表面，以及虛設閘極層712係形成在所得結構上方。相反，參照圖8B，虛設或永久閘極介電質層810係形成在半導體鰭片802的露出表面，以及虛設間隔物812係形成與所得結構相鄰。
參照圖7C，執行閘極端蓋切割圖案化並且在所得圖案化虛設閘極端716處形成隔離區域714。在習知的處理方案中，如由箭頭區域718所描繪，必須製造較大的閘極端蓋以允許閘極遮罩未對位。相反，參照圖8C，(例如)藉由沉積和平坦化在圖8B之結構上方設置隔離層而形成自對準隔離區域814。在一此類實施例中，相較於圖7C和8C，自對準閘極端蓋處理不需要用於遮罩對位之額外的空間。
參照圖7D，圖7C之虛設閘極電極712係以永久閘極電極置換。在使用虛設閘極介電質層的情況下，在此處理中此種虛設閘極介電質層亦可由永久閘極介電質層置換。在所示之具體實例中，執行雙金屬閘極置換處理，以在第一半導體鰭片702A上方提供N型閘極電極720以及在第二半導體鰭片702B上方提供P型閘極電極722。N型閘極電極720和P型閘極電極722形成在閘極端蓋隔離結構714之間，但是在它們相遇處形成P/N接面724。P/N接面724的確切位置可取決於未對齊而變化，如由箭頭區域726所描繪。
相反，參照圖8D，移除硬遮罩層804和襯墊氧化物層806，並且圖8C之虛設間隔物814係由永久閘極電極置換。在使用虛設閘極介電質層的情況下，在此處理中此種虛設閘極介電質層亦可由永久閘極介電質層置換。在所示之具體實例中，執行雙金屬閘極置換處理，以在第一半導體鰭片802A之上提供N型閘極電極820以及在第二半導體鰭片802B之上提供P型閘極電極822。N型閘極電極820和P型閘極電極822係形成在閘極端蓋隔離結構814之間並且亦由閘極端蓋隔離結構814分離。
再次參考圖7D，可以製造局部互連740以接觸N型閘極電極720和P型閘極電極722，以提供圍繞P/N接面724的導電路徑。同樣地，參照圖8D，可以製造局部互連840以接觸N型閘極電極820和P型閘極電極822，以在其間的中間隔離結構814上方提供導電路徑。參照圖7D和圖8D，硬遮罩742或842可分別被形成在局部互連740或840上。參照圖8D，具體地說，在一實施例中，在其中沿著閘極線的電性接觸需要中斷的情況下，局部互連840的連續性由介電質插塞850中斷。如本文中所使用，用語「插塞」係用於指非導電空間或金屬或其他導電結構的中斷，諸如局部互連特徵的中斷。
根據本發明的一或多個實施例，諸如結合圖8D敘述之邏輯結構係製造在諸如結合圖2、4、或5敘述之I/O裝置相同的基材上。I/O裝置可具有在與邏輯裝置之介電質SAGE壁相對應的位置中製造的閘極電極。
根據本揭露的一或多個實施例，自對準閘極端蓋(SAGE)處理方案涉及形成與鰭片自對準之閘極/溝槽接觸端蓋，而無需額外的長度來解決遮罩未對位。因此，實施例可被實施以使能夠縮小電晶體佈局面積。此外，可撓性鰭片高度(例如多Hsi)處理可以實現針對功率和效能之不同單元的獨立優化。可以實施能夠實現兩種特徵之整合處理流程，以符合未來CMOS技術的縮放和效能挑戰。文中所述之實施例可涉及閘極端蓋隔離結構的製造，其亦可稱為閘極壁或SAGE壁。
更一般地，文中所述之一或多個實施例提供一種用於面積縮放、減少電容、及/或消除各種關鍵前端遮罩(諸如，閘極切割遮罩)的途徑。在一此類實施例中，最小電晶體寬度可藉由實施本文中敘述的一或多個實施方式減少至多30%。較小電晶體尺寸減少閘極與TCN之間電容及其它寄生電容。在一實施例中，不需要額外遮罩操作來建立端蓋、接觸、及局部互連線，因此消除標準處理中用於這些特徵的許多遮罩。
更明確地，上面敘述之一或多個實施例的關鍵特徵可包括下列中的一或多個：(1)閘極端蓋係鰭片端蓋至隔離端蓋的距離。距離係由間隔物寬度界定，並且對於所有電晶體尺寸相同。不需要使用微影圖案化來界定端蓋，因此無需在端蓋中進行遮罩對位；(2)鰭片之TCN重疊係由間隔物寬度判定，並且不受遮罩對位的影響。實施例可適用於7nm節點產生，例如，以改善電晶體佈局密度和閘極電容(動態能量和效能改善)並減少總遮罩數量。應當理解，由以上例示性處理方案得到的結構可以以相同或相似的形式用於後續的處理操作以完成裝置製造(諸如，PMOS和NMOS裝置製造)。
如貫穿本申請所描述的，基材可以由半導體材料組成，該半導體材料可以經受製造處理並且電荷可以在其中遷移。在一實施例中，文中所述之基材係由摻雜有電荷載子(諸如但不限制於磷、砷、硼、或其組合)以形成主動區之由晶體矽、矽/鍺或鍺層組成的塊狀基材。在一實施例中，在這種塊狀基材中矽原子的濃度大於97％。在另一實施例中，塊狀基材係由成長在不同晶體基材上的磊晶層組成，例如成長在摻雜硼塊狀矽單晶基材上的矽磊晶層。塊狀基材可替代由III-V族材料組成。在一實施例中，塊狀基材係由III-V族材料組成，諸如但不限制於氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵、或其組合。在一實施例中，塊狀基材係由III-V族材料組成，並且電荷載子摻雜物雜質原子係諸如但不限制於碳、矽、鍺、氧、硫、硒、或碲的原子。
如貫穿本申請所敘述的，閘極線或閘極結構可以由閘極電極堆疊組成，閘極電極堆疊包括閘極介電質層和閘極電極層。在一實施例中，閘極電極堆疊之閘極電極係由金屬閘極組成，以及閘極介電質層係由高k材料組成。例如，在一實施例中，閘極介電質層係由諸如但不限制於氧化鉿、氧氮化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鍶鋇、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮酸鉛鋅或它們的組合之材料組成。此外，閘極介電質層之一部分可包括形成自半導體基材之頂部幾層之本質氧化物層。在一實施例中，閘極介電質層係由頂部高k部分及下部分組成，該下部分由半導體材料之氧化物組成。在一實施例中，閘極介電質層係由氧化鉿之頂部部分和二氧化矽或氮氧化矽之底部部分組成。在一些實施方式中，閘極電極的一部分可以由「U」形結構組成，其包括實質上平行於基材的表面的底部，和兩個側壁部分實質上垂直於基材的頂部表面。
在一個實施例中，閘極電極係由金屬層組成，例如但不限制於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。在指明實施例中，閘極電極係由形成在金屬功函數設定層上方的非功函數設定填充材料組成。取決於電晶體是PMOS或NMOS電晶體，閘極電極層可由P型功函數金屬或N型功函數金屬組成。在一些實施方式中，閘極電極層可以由兩或多個金屬層的堆疊組成，其中一或多個金屬層是功函數金屬層，並且至少一個金屬層是導電填充層。對於PMOS電晶體，可用於閘極電極的金屬包括但不限於釕、鈀、鉑、鈷、鎳和導電金屬氧化物，例如氧化釕。P型金屬層將能夠形成具有約4.9eV至約5.2eV之間的功函數的PMOS閘極電極。對於NMOS電晶體，可用於閘極電極的金屬包括但不限於鉿、鋯、鈦、鉭、鋁、這些金屬的合金以及這些金屬的碳化物，例如碳化鉿、碳化鋯、碳化鈦、碳化鉭和碳化鋁。N型金屬層將能夠形成具有約3.9eV至約4.2eV之間的功函數的NMOS閘極電極。在一些實施方式中，閘極電極可以由「U」形結構組成，其包括實質上平行於基材的表面的底部，和兩個側壁部分實質上垂直於基材的頂部表面。在另一實施方式中，形成閘極電極的金屬層中的至少一者可以簡單地是實質上平行於基材頂部表面的平面層，並且不包括實質上垂直於基材頂部表面的側壁部分。在本揭露的進一步實施方式中，閘極電極可以由U形結構和平面的非U形結構組成。例如，閘極電極可以由在一或多個平面的非U形層上形成的一或多個U形金屬層組成。
如貫穿本申請所述，與閘極線或電極堆疊相關聯的間隔物可以由適於最終使永久閘極結構與相鄰的導電接觸(諸如，自對準接觸)電性隔離或有助於將永久閘極結構與相鄰的導電接觸隔離的材料組成。例如，在一實施例中，間隔物係由介電質材料組成，諸如但不限制於二氧化矽、氮氧化矽、氮化矽、或碳摻雜氮化矽。
如貫穿本申請所述，諸如淺溝槽隔離區域或子鰭隔離區域的隔離區域可以由適合於最終使永久閘極結構的部分與下面的塊狀基材電性隔離或有助於將永久閘極結構的部分與下面的塊狀基材隔離或使形成在下面的塊狀基材內的主動區(諸如，隔離鰭主動區)隔離的材料組成。例如，在一實施例中，隔離區域係由一或多個介電質材料層組成，諸如但不限制於二氧化矽、氮氧化矽、氮化矽、碳摻雜氮化矽、或其組合。
在一實施例中，如全文所述，自對準閘極端蓋隔離結構可以由一或多種適於最終永久性地使永久閘極結構的一部分彼此電性隔離或有助於彼此隔離的材料構成。例示性材料或材料組合包括單一材料結構，諸如二氧化矽、氮氧化矽、氮化矽、或碳摻雜氮化矽。其它例示性材料或材料組合包括具有最下部分二氧化矽、氮氧化矽、氮化矽或碳摻雜氮化矽以及最上部分介電質常數材料(諸如，氧化鉿)的多層堆疊。應理解到可以製造各種寬度的SAGE壁，例如，以提供相對窄的SAGE壁及相對寬的SAGE壁。還應理解到閘極端蓋隔離結構之製造可導致在閘極端蓋隔離結構內形成接縫。還應理解到閘極端蓋隔離結構可取決於相鄰鰭片之間距而不同。
在一實施例中文中所述方案可涉及形成與現有閘極圖案非常良好對準的接觸圖案，同時消除使用具有極其嚴格的對位預算的微影操作。在一此類實施例中，此方案使得能夠使用本質上高度選擇性濕法蝕刻(例如，相對於乾式蝕刻或電漿蝕刻)來產生接觸開口。在一實施例中，藉由利用現有閘極圖案結合接觸插塞微影操作來形成接觸圖案。在一此類實施例中，方案使得能夠消除如在其它方案中所使用之用以產生接觸圖案的其它關鍵微影操作的需要。在一實施例中，溝槽接觸柵格沒有單獨地圖案化，而是形成在多條(閘極)線之間。例如，在一此類實施例中，溝槽接觸柵格係在閘極光柵圖案之後但在閘極光柵切割之前形成。
在一些實施例中，半導體結構或裝置的配置在隔離區域上方的閘極線或閘極堆疊之部分上方放置閘極接觸。然而，此種配置可被認為是佈局間距的低效使用。在另一實施例中，半導體裝置具有接觸結構，其接觸形成在主動區上方的閘極電極之部分。因此，可以製造主動閘極上方接觸(COAG)結構。本揭露的一或多個實施例係針對具有設置在半導體結構或裝置之閘極電極之主動部分上方的一或多個閘極接觸結構(例如，閘極接觸通孔)的半導體結構或裝置。本揭露的一或多個實施例係針對製造具有形成在半導體結構或裝置之閘極電極之主動部分上方之一或多個閘極接觸結構之積體電路結構或裝置的方法。文中所述之方案可藉由在主動閘極區域上方形成閘極接觸來減少標準單元面積。在一或多個實施例中，被製造用以接觸閘極電極的閘極接觸結構係自對準通孔結構。
更一般地，一或多個實施例係針對用於直接在主動電晶體閘極上降落閘極接觸通孔的方案以及由其形成的結構。此種方案可消除出於接觸目的在隔離上延伸閘極線的需要。此種方案一可消除對用於從閘極線或結構傳導信號的單獨的閘極接觸(GCN)層的需要。在一實施例中，藉由使溝槽接觸(TCN)中的接觸金屬凹陷並在處理流程中引入額外的介電質材料(例如，TILA)來實現消除上述特徵。包括額外的介電質材料作為溝槽接觸介電質帽層，其蝕刻特性不同於已經在閘極對準接觸處理(GAP)處理方案(例如，GILA)中用於溝槽接觸對準的閘極介電質材料帽層。然而，與電流產生空間和佈局限制條件相比在其中空間和佈局限制條件上有所放鬆的技術中，可以藉由與設置隔離區域上方的閘極電極的一部分接觸來製造與閘極結構的接觸。
此外，閘極堆疊結構可藉由置換閘極處理製造。在此一方案中，可以去除虛設閘極材料(諸如，多晶矽或氮化矽柱材料)，並用永久閘極電極材料代替。在一此類實施例中，與從較早的處理中進行的相反，亦在此處理中形成永久閘極介電質層。在一實施例中，虛設閘極係藉由乾式蝕刻或濕式蝕刻處理去除。在一實施例中，虛設閘極係由多晶矽或非晶矽組成，然後以包括使用SF6 的乾式蝕刻處理去除。在另一實施例中，虛設閘極係由多晶矽或非晶矽組成，然後以包括使用NH4 OH水溶液或氫氧化四甲銨的濕式蝕刻處理去除。在一實施例中，虛設閘極係由氮化矽組成，然後以包括磷酸水溶液的濕式蝕刻去除。
在一實施例中，文中所述的一或多個方案實質上預期了虛設和置換閘極處理與虛設和置換接觸處理相結合以達成結構。在一此類實施例中，置換接觸處理係在置換閘極處理之後執行，以允許永久閘極堆疊之至少一部分的高溫退火。例如，在指明的此類實施例中，在大約攝氏溫度600度下對永久閘極結構的至少一部分進行退火(例如，在形成閘極介電質層之後)。在形成永久接觸之前執行退火。
在一實施例中，如貫穿本說明書所使用，層間介電質(ILD)材料係由介電質或絕緣材料的層組成或包括介電質層或絕緣材料的層。合適的介電質材料的實例包括但不限於矽氧化物(例如，二氧化矽(SiO2 ))、矽的摻雜氧化物、矽的氟化氧化物、摻雜碳的矽氧化物、本領域已知的各種低k介電質材料、及其組合。層間介電質材料可由習知技術形成，諸如(例如)化學氣相沉積(CVD)、物理氣相沉積(PVD)、或藉由其它沉積方法形成。
在一實施例中，如亦貫穿本說明書所使用，金屬線或互連線材料(和通孔材料)係由一或多種金屬或其它導電結構組成。常見實例係使用銅線以及在銅和周圍ILD材料之間可包括或不包括阻障層的結構。如本文中所使用，用語金屬包括合金、堆疊、及其它多個金屬的組合。例如，金屬互連線可包括阻障層(例如，包括Ta、TaN、Ti、或TiN中的一或多種的層)、不同金屬或合金的堆疊等等。因此，互連線可為單一材料層、或可由幾個層形成，包括導電襯墊層和填充層。可以使用任何合適的沉積處理(諸如，電鍍、化學氣相沉積或物理氣相沉積)來形成互連線。在一實施例中，互連線係由導電材料組成，諸如但不限制於Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au、及其合金。互連線在本領域中有時也稱為跡線、導線、線、金屬、或簡單地稱為互連。
在一實施例中，如亦貫穿本說明書所使用，硬遮罩材料、覆蓋層、或插塞係由不同於層間介電質材料的介電質材料所組成。在一實施例中，可在不同區域使用不同的硬遮罩、覆蓋或插塞材料，從而為彼此以及對下方介電質和金屬層提供不同的成長或蝕刻選擇性。在一些實施例中，硬遮罩層、覆蓋或插塞層包括矽的氮化物層(例如，氮化矽)或矽的氧化物層、或兩者、或它們的組合。其它合適的材料可包括碳基材料。取決於特定的實施方式，可使用本領域已知之其它硬遮罩、覆蓋或插塞層。硬遮罩、覆蓋或插塞層可藉由CVD、PVD形成、或藉由其它沉積方法形成。
在一實施例中，如亦貫穿本說明書所使用，使用193nm浸沒式微影(i193)、EUV及/或EBDW微影等來執行微影操作。可使用正抗蝕劑或負抗蝕劑。在一實施例中，微影遮罩係由地形遮蔽部分、抗反射塗佈(ARC)層、及光抗蝕劑層組成的三層遮罩。於特定此類實施例中，地形遮蔽部分係碳遮罩(CHM)層，以及抗反射塗佈層係矽ARC層。
節距分割處理和圖案化方案可以被實施以實現文中所述之實施例，或者可以被包括為文中所述之實施例的一部分。節距分割圖案化通常指節距減半、節距四等分。節距分割方案可能適用於FEOL處理、BEOL處理、或FEOL(裝置)和BEOL(金屬化)處理兩者。根據文中所述之一或多個實施例，首先實施光學微影以預定節距印刷單向線(例如，嚴格地單向或主要地單向)。然後節距分割處理實施為增加線密度的技術。
在一實施例中，鰭片、閘極線、金屬線、ILD線或硬遮罩線的用語「光柵結構」在本文中用於指緊密節距光柵結構。在一此類實施例中，緊密節距不能直接透過所選的微影來達成。例如，如本領域中已知的，首先可形成基於所選的微影之圖案，但是可以藉由使用間隔物遮罩圖案化來將節距減小一半。甚至更進一步，原始節距可以藉由第二輪間隔物遮罩圖案化被四分之一。因此，文中所述光柵狀圖案可具有以基本一致的節距間隔開並且具有實質上一致寬度的金屬線、ILD線或遮罩線。例如，在一些實施例中，節距變化將在百分之十之內，而寬度變化將在百分之十之內，並且在一些實施例中，節距變化將在百分之五之內，而寬度變化將在百分之五之內。可以藉由節距減半或節距四分之一或其他節距分割方案來製造圖案。在一實施例中，光柵不一定是單一間距。
應理解到，並非必須實踐上述處理之所有態樣以落入本揭露之實施例的精神和範圍內。例如，在一實施例中，在閘極堆疊之主動部分之上製造閘極接觸之前不需要形成虛設閘極。上文所述之閘極堆疊可以是最初形成的永久閘極堆疊。而且，文中所述的處理可以用於製造一個或複數個半導體裝置。半導體裝置可為電晶體或類似裝置。例如，在一實施例中，半導體裝置係用於邏輯或記憶體的金屬氧化物半導體(MOS)電晶體或可以為雙極性電晶體。而且，在一實施例中，半導體裝置具有三維架構，諸如三閘極裝置、單獨存取的雙閘極裝置、或FIN-FET。一或多個實施例對於以10奈米(10nm)技術節點、次10奈米(10nm)技術節點製造半導體裝置可能特別有用。
用於FEOL層或結構製造(或BEOL層或結構製造)的額外或中間操作可能包括標準微電子製造處理，諸如微影、蝕刻、薄膜沉積、平坦化(諸如化學機械拋光(CMP))、擴散、度量、犧牲層的使用、蝕刻停止層的使用、平坦化停止層的使用、或任何其它與微電子組件製造相關的動作。同樣，應理解到可以以替換的順序來實踐在前面處理流程所敘述的處理操作，而不是需要執行每個操作或者可以執行額外的處理操作，或者兩者。
在一實施例中，如全文所述，積體電路結構包括非平面裝置，諸如但不限制於鰭片式FET或三閘極裝置。非平面裝置可進一步包括在鰭片式FET或三閘極裝置上方的相應一或多個覆蓋的奈米線結構。在此一實施例中，相應的半導電通道區域由三維本體組成或形成在三維本體中，其中一或多個分離奈米線通道部分覆蓋的三維本體。在一此類實施例中，閘極結構至少圍繞三維本體之頂面和一對側壁，並且還進一步圍繞一或多個分離奈米線通道部分中的每一者。
文中所揭露之實施例可用於製造各種不同類型積體電路或微電子裝置。此積體電路的實例包括但不限於處理器、晶片組組件、圖形處理器、數位信號處理器、微控制器等等。於其他實施例中，可製造半導體記憶體。而且，積體電路或其他微電子裝置可用在本領域中已知的各種電子裝置中。例如，在電腦系統(例如，桌上型、膝上型、伺服器)、行動電話、個人電子裝置等等中。積體電路可與系統中的匯流排和其它組件耦接。例如，處理器可藉由一或多個匯流排耦接至記憶體、晶片組等等。處理器、記憶體、和晶片組中的每一者可潛在地使用文中揭露的方案來製造。
圖9根據本發明之一實施方式繪示計算裝置900。計算裝置900容置主機板902。主機板902可包括數個組件，包括但不限制於處理器904和至少一通訊晶片906。處理器904可物理性地及電性地耦接至主機板902。在一些實施方式中，至少一通訊晶片906亦物理性地和電性地耦接到主機板902。在進一步的實施方式中，通訊晶片906係處理器904的一部分。
根據其應用，計算裝置900可以包括可或不可物理性地和電性地耦接到主機板902的其他組件。這些其它組件可包括但不限制於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位信號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音頻編解碼器、視頻編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、陀螺儀、揚聲器、照相機和大容量儲存裝置(諸如，硬碟驅動器、光碟(CD)、數位多功能光碟(DVD)等)。
通訊晶片906致能無線通訊，用於將資料轉移至計算裝置900及從計算裝置900轉移資料。用語「無線」及其衍生字可用以敘述可藉由使用調諧電磁輻射經由非固態介質而通訊資料之電路、裝置、系統、方法、技術、通訊通道等等。用語並非暗示相關裝置不包含任何線路，儘管在一些實施例中它們可能不包含任何線路。通訊晶片906可實施任何數目之無線標準或協定實現無線通訊，包括但不限制於Wi-Fi(IEEE 802.11系列)、WiMAX (IEEE 802.16系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生、以及任何其它被指定為3G、4G、5G、及之外的無線協定。計算裝置900可包括複數個通訊晶片906。例如，第一通訊晶片906可專用於短距離無線通訊諸如Wi-Fi及藍芽，及第二通訊晶片906可專用於長距離無線通訊諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他。
計算裝置900之處理器904包括封裝在處理器904內的積體電路晶粒。在本揭露的一些實施方式中，處理器之積體電路晶粒包括一或多個結構，諸如根據本揭露之實施方式建構的積體電路結構。用語「處理器」可指處理來自暫存器或記憶體之電子資料而將電子資料或兩者轉變成可儲存於暫存器或記憶體或兩者中的其它電子資料的任何裝置或裝置的一部分。
通訊晶片906也包括封裝在通訊晶片906內的積體電路晶粒。根據本揭露的另一實施方式，通訊晶片之積體電路晶粒係根據本揭露之實施方式建構。
在進一步實施方式，容置在計算裝置900內的其它組件可含有根據本揭露之實施例之實施方式建構的積體電路。
在各個實施方式中，計算裝置900可為膝上型電腦、小筆電、筆記型電腦、輕薄型筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超薄行動PC、行動電話、桌上型電腦、伺服器、印表機、掃描器、監視器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在進一步實施方式中，計算裝置900可為處理資料之任何其他電子裝置。
圖10示出包括本揭露之一或多個實施例的中介層1000。中介層1000為中間基材，其用以將第一基材1002橋接至第二基材1004。第一基材1002可為(例如)積體電路晶粒。第二基材1004可為(例如)記憶體模組、電腦主機板、或另一積體電路晶粒。通常，中介層1000之用途是延展連接至更寬節距，或改程連接至不同連接。例如，中介層1000可耦接積體電路晶粒至球柵陣列(BGA)1006，其後續可耦接至第二基材1004。在一些實施例中，第一及第二基材1002/1004附接至中介層1000之相對側。在其他實施例中，第一及第二基材1002/1004係附接至中介層1000之相同側。並且在進一步實施例中，三或更多個基材藉由中介層1000的方式互連。
中介層1000可以以環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料、或諸如聚醯亞胺之聚合物材料形成。在進一步實施方式中，中介層1000可以由替代的剛性或可撓材料形成，其可包括上述之用於半導體基材的相同材料，諸如矽、鍺及其他III-V族及IV族材料。
中介層1000可包括金屬互連1008及通孔1010，其包括但不限制於穿透矽通孔(TSV)1012。中介層1000可進一步包括嵌入裝置1014，包括被動及主動裝置兩者。此種裝置包括但不限制於電容器、解耦電容器、電阻器、電感器、熔絲、二極體、變壓器、感測器、及靜電放電(ESD)裝置。諸如射頻(RF)裝置、功率放大器、電力管理裝置、天線、陣列、感測器、及MEMS裝置之更複雜的裝置亦可形成於中介層1000上。根據本揭露實施例，本文中所揭露的設備或處理可用於中介層1000之製造或可用於包括在中介層1000中的組件之製造。
圖11係根據本發明一實施例之採用根據本文敘述之一或多個處理製造的積體電路(IC)或包括本文所敘述之一或多個特徵之行動計算平台1100的等角視圖。
行動計算平台1100可以是組態用於電子資料顯示、電子資料處理以及無線電子資料傳輸中的每一者的任何攜帶式裝置。例如，行動計算平台1100可以是平板電腦、智慧型手機、膝上型電腦等等中的任一個並且包括在例示性實施例中為觸控螢幕(電容式、電感式、電阻式等等)的顯示螢幕1105、晶片級(SoC)或封裝級整合系統1110、及電池1113。如圖所示，更多的電晶體封裝密度在整合系統1110中實施的整合層級越高，電池1113或非揮發性儲存器(諸如，固態硬碟)可能佔用行動計算平台1100的部分越多，或者電晶體閘極數越多，平台功能就越好。類似地，在整合系統1110中每一電晶體的載子移動率越大，功能就越大。如此一來，文中所述的技術可以實施行動計算平台1100中的效能和形狀因數改善。
整合系統1110進一步示出於展開圖1120中。在例示性實施例中，封裝裝置1177包括根據文中所述之一或多個處理製造或包括文中所述之一或多個特徵的至少一記憶體晶片(例如，RAM)、或至少一處理器晶片(例如，多核心微處理器及/或圖形處理器)。封裝裝置1177進一步與功率管理積體電路(PMIC)1115、包括寬頻RF(無線)傳輸器及/或接收器(例如，包括數位基帶和類比前端模組，其還進一步包括在傳輸路徑上的功率放大器及在接收路徑上的低雜訊放大器)的RF(無線)積體電路(RFIC)1125、及其控制器1111耦接至電路板1160。在功能上，PMIC 1115執行電池功率調節、DC至DC轉換等，因此，具有與電池1113耦接的輸入以及具有向所有其他功能模組提供電流供應的輸出。如進一步所示，在例示性實施例中，RFIC 1125具有耦接到天線以提供實現多個無線標準或協定中任一個的輸出，包括但不限制於Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、長程演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍芽、其衍生、以及任何其它被指定為3G、4G、5G、及之外的無線協定。在替代實施方式中，這些電路板級模組中的每一者可以整合在耦接至封裝裝置1177之封裝基材的單獨IC上或者整合在耦接至封裝裝置1177之封裝基材的單一IC(SoC)內。
在另一態樣中，半導體封裝係用於保護積體電路(IC)晶片或晶粒，並且還為晶粒提供至外部電路的電性介面。隨著對更小電子裝置的需求增加，半導體封裝被設計為更加緊湊並且必須支持更大的電路密度。此外，對高效能裝置的需求導致對改善的半導體封裝的需求，該半導體封裝能夠實現薄的封裝輪廓並且與後續的組裝處理相容的低總翹曲。
在一實施例中，使用將線接合至陶瓷或有機封裝基材。在另一實施例中，使用C4處理來將晶粒安裝至陶瓷或有機封裝基材。具體而言，可實施C4焊球連接以提供半導體裝置與基材之間的倒裝晶片互連。倒裝晶片或控制塌陷晶片連接(C4)是一種用於半導體裝置的安裝類型，諸如積體電路(IC)晶片、MEMS或組件，它們利用焊料凸塊取代線接合。將焊料凸塊沉積在位於基材封裝之頂側上的C4墊上。為了將半導體裝置安裝在基材上，將其翻轉，使得主動側在安裝區域上面向下。使用焊料凸塊將半導體裝置直接連接至基材。
圖12根據本發明一實施例繪示倒裝晶片承載晶粒的橫截面視圖。
參照圖12，根據本發明一實施例，設備1200包括晶粒1202，諸如根據本文所述之一或多個處理製造或包括本文所述之一或多個特徵的積體電路(IC)。晶粒1202在其上包括金屬化襯墊1204。封裝基材1206(諸如，陶瓷或有機基材)其上包括連接1208。晶粒1202和封裝基材1206藉由耦接至金屬化襯墊1204和連接1208的焊球1210電性連接。底填充材料1212圍繞焊球1210。
處理倒裝晶片可類似於習知IC製造，但有一些額外的操作。在製造處理快要結束時，金屬化附接襯墊，使其更接受焊料。這通常包括幾種處置。然後在每一金屬化襯墊上沉積一小滴焊料。然後像往常一樣從晶圓上切下晶片。為了將倒裝晶片附接至電路中，將晶片倒置以將焊點向下壓到下方電子或電路板上的連接器上。然後將焊料再次熔化以產生電性連接，通常使用超聲波或可替代的迴焊焊料處理。這也使晶片的電路和下方安裝之間留下小的空間。在大多數情況下，然後對電性絕緣黏著劑進行「下填」，以提供更牢固的機械連接、提供熱橋、並確保不會因晶片和系統的其餘部分的不同熱能而使銲料接點受力。
根據本發明一實施例，在其他實施例中，實施較新封裝和晶粒至晶粒的互連方案(諸如穿過矽通孔(TSV)和矽中介層)以製造結合根據文中所述之一或多個處理製造或包括文中所述之一或多個特徵的積體電路(IC)之高效能多晶片模組(MCM)和系統級封裝(SiP)。
因此，本揭露之實施例包括先進積體電路結構製造。
儘管上文已經敘述了特定實施例，但是即使在關於特定特徵僅描述單一實施例的情況下，這些實施例也不旨在限制本揭露的範圍。除非另有說明，否則本揭露中提供之特徵的實例旨在是說明性的而非限制性的。上面的描述旨在涵蓋受益於本揭露之所屬技術領域中具有通常知識者顯而易見的替代、修改及均等形式。
本揭露的範圍包括本文揭露的任何特徵或特徵的組合(顯式或隱式)，或其任何概括，無論其是否減輕了本文所解決的任何或所有問題。因此，可在本申請的審查期間(或本申請聲明的優惠期)將新的請求項表述為特徵的任何此種組合。具體而言，參考所附申請專利範圍，可以將附屬項的特徵與獨立項的特徵組合，並且可以以任何合適的方式而不是僅以所附請求項中列舉的特定組合方式將各個獨立項的特徵組合。
下面的範例涉及到進一步的實施例。不同實施例的各種特徵可以與所包括的一些特徵以及排除在外的一些特徵進行各種組合，以適於各種不同的應用。
實例實施例1：一種積體電路結構，其包括具有第一鰭片側壁間隔物的第一半導體鰭片、以及具有第二鰭片側壁間隔物的第二半導體鰭片。閘極端蓋結構係介於該第一和第二半導體鰭片之間並橫向地介於該第一和第二鰭片側壁間隔物之間且與其相鄰者接觸，該閘極端蓋結構包含閘極電極及閘極介電質。第一源極或汲極接觸係電性耦接至該第一半導體鰭片。第二源極或汲極接觸係電性耦接至該第二半導體鰭片。
實例實施例2：如實例實施例1之積體電路結構，其中該閘極端蓋結構係在下方基材之N型摻雜區域上，該第一半導體鰭片包括N型區域，以及該第二半導體鰭片包括P型區域。
實例實施例3：如實例實施例1或2的積體電路結構，更包括在該第一半導體鰭片上的第一N型磊晶半導體結構，其中該第一源極或汲極接觸係在該第一N型磊晶半導體結構上。第二N型磊晶半導體結構係在該第二半導體鰭片上，其中該第二源極或汲極接觸係在該第二N型磊晶半導體結構上。
實例實施例4：如實例實施例1或2的積體電路結構，更包括在該第一半導體鰭片上的第一磊晶半導體結構，其中該第一源極或汲極接觸係在該第一磊晶半導體結構上。第二磊晶半導體結構係在該第二半導體鰭片上，其中該第二源極或汲極接觸係在該第二磊晶半導體結構上。
實例實施例5：如實例實施例1、2、3、或4的積體電路結構，更包括在該閘極端蓋結構上的閘極延伸，該閘極延伸電性連接至該閘極端蓋結構的該閘極電極。
實例實施例6：如實例實施例5之積體電路結構，其中該閘極延伸包括介電質側壁間隔物。
實例實施例7：如實例實施例1、2、3、4、5、或6之積體電路結構，其中該閘極端蓋結構具有在該第一半導體鰭片之頂面上方以及在該第二半導體鰭片之頂面上方的頂面。
實例實施例8：一種積體電路結構，其包括汲極結構，該汲極結構具有在第一半導體鰭片上的第一磊晶結構以及在該第一半導體鰭片之下的基材中的摻雜區域。通道結構包括至少一部分的該第二半導體鰭片。源極結構包括在該第二半導體鰭片上的第二磊晶結構。閘極結構係介於該第一和第二半導體鰭片之間，該閘極結構包括閘極電極和閘極介電質。
實例實施例9：如實例實施例8之積體電路結構，其更包括在該第一磊晶結構上的汲極接觸、以及在該第二磊晶結構上的源極接觸。
實例實施例10：如實例實施例8或9之積體電路結構，其中該汲極結構和該源極結構係N型，以及該通道結構係P型。
實例實施例11：如實例實施例8、9、或10的積體電路結構，更包括在該閘極結構上的閘極延伸，該閘極延伸電性連接至該閘極結構的該閘極電極。
實例實施例12：一種計算裝置，其包括板及耦接至該板的組件，該組件包括積體電路結構。該積體電路結構包括具有第一鰭片側壁間隔物的第一半導體鰭片、以及具有第二鰭片側壁間隔物的第二半導體鰭片。閘極端蓋結構係介於該第一和第二半導體鰭片之間並橫向地介於該第一和第二鰭片側壁間隔物之間且與其相鄰者接觸，該閘極端蓋結構包含閘極電極及閘極介電質。第一源極或汲極接觸係電性耦接至該第一半導體鰭片。第二源極或汲極接觸係電性耦接至該第二半導體鰭片。
實例實施例13：如實例實施例12之計算裝置，更包括耦接至該板的記憶體。
實例實施例14：如實例實施例12或13之計算裝置，更包括耦接至該板的通訊晶片。
實例實施例15：如實例實施例12、13、或14之計算裝置，更包括耦接至該板的相機。
實例實施例16：如實例實施例12、13、14、或15之計算裝置，更包括耦接至該板的電池。
實例實施例17：如實例實施例12、13、14、15、或16之計算裝置，更包括耦接至該板的天線。
實例實施例18：如實例實施例12、13、14、15、16、或17之計算裝置，其中該組件係封裝積體電路晶粒。
實例實施例19：如實例實施例12、13、14、15、16、17、或18之計算裝置，其中該組件係選自由處理器、通訊晶片、及數位信號處理器所組成之群組。
實例實施例20：如實例實施例12、13、14、15、16、17、18、或19之計算裝置，其中該計算裝置係選自由行動電話、筆記型電腦、桌上型電腦、伺服器、及機上盒所組成之群組。
100:邏輯裝置 102,504A:第一鰭片 104,124,204A,506,610,612:閘極電極 106:閘極介電質層 108,128:源極結構 110,130:汲極結構 112,132:隔離結構 120:高電壓I/O裝置 122,504B:第二鰭片 126A,126B:層 134:N摻雜阱 200:積體電路結構 202,302,502:基材 204B:閘極電極延伸 206A,206B:閘極介電質結構 208,512:磊晶汲極結構 209:N阱 210,510:磊晶源極結構 211:P阱 212:介電質層 300:起始結構 302A:N型結構 304,702,802:鰭片 304A:N型鰭片 304B:P型鰭片 306,742,842:硬遮罩 308,308A:間隔物材料 310:第一部分 310A:閘極介電質 312,312A:導電或金屬SAGE核 314:虛設閘極電極延伸 316:介電質間隔物 318:磊晶源極和汲極延伸 320:層間介電質材料 322:導電閘極電極延伸 400,500:積體電路結構 402:源極或汲極接觸 508A:高k介電質層 508B:厚氧化矽層 514:閘極帽層 600:佈局 602,604:裝置 606,608:半導體鰭片 614,616:溝槽接觸 618:端到端間距 700,800:塊狀半導體基材 710,810:虛設或永久閘極介電質層 712:虛設閘極層 714:隔離區域 716:圖案化虛設閘極端 718,726:箭頭區域 720,820:N型閘極電極 722,822:P型閘極電極 724:P/N接面 740,840:局部互連 804:硬遮罩層 806:襯墊氧化物層 812:虛設間隔物 814:自對準隔離區域 850:介電質插塞 900:計算裝置 902,1160:主機板 904:處理器 906:通訊晶片 1000:中介層 1002:第一基材 1004:第二基材 1006:球柵陣列(BGA) 1008,1010:金屬互連 1012:穿透矽通孔(TSV) 1014:嵌入裝置 1100:行動計算平台 1105:顯示螢幕 1110:整合系統 1111:控制器 1113:電池 1115:功率管理積體電路(PMIC) 1125:RF(無線)積體電路(RFIC) 1177:封裝裝置 1200:設備 1202:晶粒 1204:金屬化襯墊 1206:封裝基材 1208:連接 1210:焊球 1212:底填充材料
[圖1]繪示包括邏輯裝置及高電壓I/O裝置之積體電路結構的橫截面視圖。
[圖2]根據本發明一實施例繪示包括具有自對準閘極端蓋(SAGE)閘極結構之垂直電晶體之積體電路結構的橫截面視圖。
[圖3A-3I]根據本發明一實施例繪示表示在製造包括具有自對準閘極端蓋(SAGE)閘極結構之垂直電晶體之積體電路結構的方法中各種操作的橫截面視圖。
[圖4]根據本發明一實施例繪示包括具有自對準閘極端蓋(SAGE)閘極結構之垂直電晶體之積體電路結構的橫截面視圖。
[圖5]根據本發明一實施例繪示包括具有自對準閘極端蓋(SAGE)閘極結構之垂直電晶體之積體電路結構的橫截面視圖。
[圖6]繪示包括容納端對端間距之基於鰭片的積體電路結構之佈局的平面圖。
[圖7A-7D]繪示在習知鰭片式FET或三閘極處理製造方案中重要的處理操作的橫截面視圖。
[圖8A-8D]根據本發明一實施例繪示在用於鰭片式FET或三閘極裝置之自對準閘極端蓋(SAGE)處理製造方案中重要的處理操作的橫截面視圖。
[圖9]根據本發明之一實施方式繪示計算裝置。
[圖10]繪示包括本發明之一或多個實施例的中介層。
[圖11]係根據本發明一實施例之採用根據本文敘述之一或多個處理製造的IC或包括本文所敘述之一或多個特徵之行動計算平台的等角視圖。
[圖12]根據本發明一實施例繪示倒裝晶片承載晶粒的橫截面視圖。
204A:閘極電極
200:積體電路結構
202:基材
204B:閘極電極延伸
206A,206B:閘極介電質結構
208:磊晶汲極結構
209:N阱
210:磊晶源極結構
211:P阱
212:介電質層

Claims (20)

  1. 一種積體電路結構，其包含：具有第一鰭片側壁間隔物的第一半導體鰭片；具有第二鰭片側壁間隔物的第二半導體鰭片；介於該第一和第二半導體鰭片之間並橫向地介於該第一和第二鰭片側壁間隔物之間且與其相鄰者接觸的閘極結構，該閘極結構包含閘極電極及閘極介電質，其中該閘極結構將該第一半導體鰭片與該第二半導體鰭片完全地橫向分離；電性耦接至該第一半導體鰭片的第一源極或汲極接觸；以及電性耦接至該第二半導體鰭片的第二源極或汲極接觸。
  2. 如請求項1之積體電路結構，其中該閘極結構係在下方基材之N型摻雜區域上，該第一半導體鰭片包含N型區域，以及該第二半導體鰭片包含P型區域。
  3. 如請求項2之積體電路結構，更包含：在該第一半導體鰭片上的第一N型磊晶半導體結構，其中該第一源極或汲極接觸係在該第一N型磊晶半導體結構上；以及在該第二半導體鰭片上的第二N型磊晶半導體結構，其中該第二源極或汲極接觸係在該第二N型磊晶半導體結構上。
  4. 如請求項1之積體電路結構，更包含： 在該第一半導體鰭片上的第一磊晶半導體結構，其中該第一源極或汲極接觸係在該第一磊晶半導體結構上；以及在該第二半導體鰭片上的第二磊晶半導體結構，其中該第二源極或汲極接觸係在該第二磊晶半導體結構上。
  5. 如請求項1之積體電路結構，更包含：在該閘極結構上的閘極延伸，該閘極延伸電性連接至該閘極結構的該閘極電極。
  6. 如請求項1之積體電路結構，其中該閘極延伸包含介電質側壁間隔物。
  7. 如請求項1之積體電路結構，其中該閘極結構具有在該第一半導體鰭片之頂面上方以及在該第二半導體鰭片之頂面上方的頂面。
  8. 一種積體電路結構，其包含：汲極結構，其包含在第一半導體鰭片上的第一磊晶結構以及在該第一半導體鰭片之下的基材中的摻雜區域；通道結構，其包含至少一部分的第二半導體鰭片；源極結構，其包含在該第二半導體鰭片上的第二磊晶結構；以及介於該第一和第二半導體鰭片之間的閘極結構，該閘極結構包含閘極電極和閘極介電質，其中該閘極結構將該第一半導體鰭片與該第二半導體鰭片完全地橫向分離。
  9. 如請求項8之積體電路結構，更包含：在該第一磊晶結構上的汲極接觸；以及 在該第二磊晶結構上的源極接觸。
  10. 如請求項8之積體電路結構，其中該汲極結構和該源極結構係N型，以及該通道結構係P型。
  11. 如請求項8之積體電路結構，更包含：在該閘極結構上的閘極延伸，該閘極延伸電性連接至該閘極結構的該閘極電極。
  12. 一種計算裝置，包含：板；以及耦接至該板的組件，該組件包括積體電路結構，包含：具有第一鰭片側壁間隔物的第一半導體鰭片；具有第二鰭片側壁間隔物的第二半導體鰭片；介於該第一和第二半導體鰭片之間並橫向地介於該第一和第二鰭片側壁間隔物之間且與其相鄰者接觸的閘極結構，該閘極結構包含閘極電極及閘極介電質，其中該閘極結構將該第一半導體鰭片與該第二半導體鰭片完全地橫向分離；電性耦接至該第一半導體鰭片的第一源極或汲極接觸；以及電性耦接至該第二半導體鰭片的第二源極或汲極接觸。
  13. 如請求項12之計算裝置，更包含：耦接至該板的記憶體。
  14. 如請求項12之計算裝置，更包含： 耦接至該板的通訊晶片。
  15. 如請求項12之計算裝置，更包含：耦接至該板的相機。
  16. 如請求項12之計算裝置，更包含：耦接至該板的電池。
  17. 如請求項12之計算裝置，更包含：耦接至該板的天線。
  18. 如請求項12之計算裝置，其中該組件係封裝積體電路晶粒。
  19. 如請求項12之計算裝置，其中該組件係選自由處理器、通訊晶片、及數位信號處理器所組成之群組。
  20. 如請求項12之計算裝置，其中該計算裝置係選自由行動電話、筆記型電腦、桌上型電腦、伺服器、及機上盒所組成之群組。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220359718A1 (en) * 2021-05-10 2022-11-10 Tokyo Electron Limited Sacrificial gate capping layer for gate protection

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160020326A1 (en) * 2013-03-19 2016-01-21 Soitec Finfet with back-gate
US20170243977A1 (en) * 2016-02-22 2017-08-24 United Microelectronics Corp. Finfet structure device
TW201913878A (zh) * 2017-08-30 2019-04-01 台灣積體電路製造股份有限公司 用於半導體元件的自對準結構與其製作方法
TW201919115A (zh) * 2017-11-14 2019-05-16 台灣積體電路製造股份有限公司 半導體結構的形成方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9276088B1 (en) * 2014-10-15 2016-03-01 Globalfoundries Inc. Method for making high voltage integrated circuit devices in a fin-type process and resulting devices
TWI610435B (zh) * 2014-11-17 2018-01-01 聯華電子股份有限公司 具有橫向擴散金屬氧化物半導體結構之高壓鰭式場效電晶體元件及其製造方法
DE112016007104T5 (de) * 2016-09-30 2019-04-18 Intel Corporation Dual-finne-endkappe für selbstjustierte (sage) architekturen

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160020326A1 (en) * 2013-03-19 2016-01-21 Soitec Finfet with back-gate
US20170243977A1 (en) * 2016-02-22 2017-08-24 United Microelectronics Corp. Finfet structure device
TW201913878A (zh) * 2017-08-30 2019-04-01 台灣積體電路製造股份有限公司 用於半導體元件的自對準結構與其製作方法
TW201919115A (zh) * 2017-11-14 2019-05-16 台灣積體電路製造股份有限公司 半導體結構的形成方法

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