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TWI842821B - 具有局部互連體的自對準閘極端帽（ｓａｇｅ）架構 - Google Patents

具有局部互連體的自對準閘極端帽（ｓａｇｅ）架構 Download PDF

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TWI842821B
TWI842821B TW109102993A TW109102993A TWI842821B TW I842821 B TWI842821 B TW I842821B TW 109102993 A TW109102993 A TW 109102993A TW 109102993 A TW109102993 A TW 109102993A TW I842821 B TWI842821 B TW I842821B
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賽倫 舒伯拉瑪尼
瓦力德 賀菲斯
斯瑞哈爾 高文達朗
奇瑞 吉卡迪
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美商英特爾股份有限公司
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Abstract

描述具有局部互連體的自對準閘極端帽(SAGE)架構，以及製造具有局部互連體的SAGE架構的方法。在實施方式中，積體電路結構包含在第一半導體鰭上方的第一閘極結構和在第二半導體鰭上方的第二閘極結構。閘極端帽隔離結構在該第一和第二半導體鰭之間，以及橫向在該第一和第二閘極結構之間且與該第一和第二閘極結構接觸。閘極插塞在該閘極端帽隔離結構上方，以及橫向在該第一和第二閘極結構之間且與該第一和第二閘極結構接觸。局部閘極互連體在該閘極插塞和該閘極端帽隔離結構之間，該局部閘極互連體與該第一和第二閘極結構接觸。

Description

具有局部互連體的自對準閘極端帽（ＳＡＧＥ）架構
本揭露的實施方式在積體電路結構和處理的領域中，特別是具有局部互連體的自對準閘極端帽(SAGE)架構以及製造具有局部互連體的SAGE架構的方法。
近幾十年來，積體電路中的特徵縮小已成為不斷成長的半導體工業的背後的驅動力。縮得越來越小的特徵致使在半導體晶片的有限的基礎上的功能單元的增加的密度。例如，縮小的電晶體尺寸允許在晶片上整合增加的數量的記憶體或邏輯裝置，致使產品的製造有增加的容量。唯，對於不斷更多的容量的驅動並非沒有問題。對於各裝置的效能的最佳化的需求變得越來越重要。
在積體電路裝置的製造，隨著裝置尺寸持續縮小，多閘極電晶體，例如三閘極電晶體，成為越來越有優勢。在習用製程中，三閘極電晶體一般在塊狀矽基板或者絕緣體上矽(silicon-on-insulator)基板上製造。在一些情況下，塊狀矽基板是較佳的，因為它們較低的成本並且因為它們能夠實現較不複雜的三閘極製造製程。
唯，縮小多閘極電晶體並非沒有問題。當這些微電子電路的基礎建立方塊的尺度縮小且於給定區域中製造的基礎建立方塊的眾多數量增加，用於圖案化這些建立方塊的微影製程的限制成為壓倒性的問題。特別地，在半導體疊層中所圖案化的特徵的最小尺寸(臨界尺寸)與這些特徵之間的間距之間可能存在折衷。另外，對於在主動裝置之間包含被動特徵，限制已經增加。
及
描述具有局部互連體的自對準閘極端帽(SAGE)架構，以及製造具有局部互連體的SAGE架構的方法。於之後的敘述，提出了許多細節，例如特定的整合及材料方案，以提供對於本揭露的實施方式的透徹理解。顯然地，對於所屬技術領域中具有通常知識者而言，本揭露的實施方式可被實現而無這些特定的細節。於其它例子，眾所皆知的特徵，例如積體電路設計布局，不以細節的方式敘述，以避免非必要地使本揭露的實施方式晦澀難懂。再者，可以理解的是，於圖式所示的多樣的實施方式僅為說明性表示而非必需為按比例繪製。
特定的用語亦可用於以下的敘述，僅為了參照的目的，且因此無意為限制性的。例如，用語例如「上(或較上)」、「下(或較下)」、「之上」及「之下」表示所參照之圖式中的方向。諸如「前」、「背」、「後」、及「側」的用語敘述組件的部分的方位及/或位置，其於一致但任意的參照的框架中，其由參照文字及敘述討論的組件的關聯的圖式而成為清楚的。此用語可包含於上特別提及的字、其衍生物、及相似重要性的字。
此處所述的實施方式可為對於產線前端(FEOL)半導體處理及結構。FEOL為積體電路(IC)製造的第一部分，其中個別的裝置(例如，電晶體、電容器、電阻器等)於半導體基板或層中被圖案化。FEOL一般涵蓋到(但不包含)金屬互連體層的沉積為止的所有事情。在最後FEOL操作後，所成的為典型的有獨立的電晶體的晶圓(例如，沒有任何導線)。
此處所述的實施方式可為對於後段製程(BEOL)半導體處理及結構。BEOL為IC製造的第二部分，其中個別的裝置(例如，電晶體、電容器、電阻器等)以導線互連於晶圓上，例如，一或更多金屬化層。BEOL包含接觸物、絕緣層(介電質)、金屬級、及接合處，用於晶片對封裝的連接。於製造階段的BEOL部分中，形成接觸物(墊)、互連體導線、通孔、及介電質結構。對於現代IC製程，可添加多於10金屬層於BEOL中。
於下所述的實施方式可應用於FEOL處理及結構、BEOL處理及結構、或FEOL及BEOL處理及結構的兩者。特別是，雖然範例處理方案可使用FEOL處理場景描述，此方式亦可應用於BEOL處理。相似地，雖然範例處理方案可使用BEOL處理場景描述，此方式亦可應用於FEOL處理。
本揭露的一或更多個實施方式針對具有積體電路結構或裝置的閘極電極的一或更多個閘極端帽結構(例如，作為閘極隔離區域)的積體電路結構或裝置。閘極端帽結構可以是形成在多個半導體鰭之間並與它們平行對準的自對準閘極端帽(SAGE)壁。在一個實施方式中，描述了經由SAGE架構的局部互連體的製造。在一個實施方式中，描述了用於經由多個圖案化的閘極蝕刻形成局部閘極-閘極互連體的架構。
為了提供上下文，邏輯裝置的尺寸被激烈地縮小，從而給閘極和接觸物端帽圖案化帶來了製造和成品率方面的挑戰。當今最先進的製程依賴於自對準閘極端帽(SAGE)架構，該架構可為閘極或接觸物插塞提供潛在的著陸點。插塞圖案化包括到犧牲硬遮罩或其他可蝕刻膜中蝕刻洞，並用絕緣材料填充所得洞。然後在金屬填充之前移除塊狀犧牲膜。藉由在沒有閘極/接觸物插塞的情況下製造穿過SAGE壁的金屬結構，在沒有插塞的位置創建局部互連體。
隨著邏輯裝置的大規模縮小，用於路由功能所需的所有互連體的晶片上空間非常寶貴，從而導致更大的覆蓋區域，進而抵銷了縮小邊際，或者需要增加更多的金屬層，從而導致電容增加並導致切換延遲和較低的頻率。可以實現本文描述的實施方式以解決與在超縮小製程技術中添加額外的閘極-閘極或接觸物-接觸物局部互連體相關的問題。
作為比較實施例，圖1繪示了包含具有局部互連體的自對準閘極端帽(SAGE)架構的積體電路結構的橫截面視圖。表示「垂直於閘極」視圖的橫截面視圖在圖1的左手側，而表示「垂直於鰭」視圖的橫截面視圖在圖1的右手側。
參照圖1，積體電路結構100包含從半導體基板101突出並穿過溝槽隔離區域103的半導體鰭102。鰭102上方的閘極結構包含閘極電極104和在閘極電極104上的局部閘極接觸物106。閘極側壁間隔物107也可以被包含。溝槽接觸物結構可以包含第一接觸物部分108和第二接觸物部分110，或者僅包括第二接觸物部分110，其兩者實施例均被示出。SAGE架構包含在SAGE結構113上的自對準壁(SAW)特徵112或其他SAGE特徵112A。接觸物插塞114在SAW特徵112的第一部分上，而閘極插塞116在SAW特徵112的第二部分上。鰭修整隔離結構118將鰭102隔離成兩個不同部分。閘極絕緣層120或其他介電質層130可以包含在上述結構上方。上覆層間介電質(ILD)材料122中包含金屬線124。金屬線124中的數個可以具有相關的導電通孔126。單個金屬線126可以在其中包含插塞128，以隔離單個金屬線126的兩個不同部分。
再次參考圖1，儘管未示出，但是可以藉由排除閘極插塞116來製造局部閘極至閘極互連體。藉由有效地將局部閘極接觸物部分106與經過SAW特徵112及/或SAGE結構113的局部閘極到閘極互連體連結，實現閘極到閘極互連體。閘極插塞116可以是SAW特徵112及/或SAGE結構113的延伸，或者可以是單獨且不同的特徵。在任一種情況下，省略閘極插塞116允許局部互連體製造。同樣，省略接觸物插塞114可以允許局部接觸物到接觸物互連體的局部互連體製造。
與圖1的結構相比，在第一態樣，本文描述的一或更多個實施方式涉及使用絕緣材料的自對準垂直柵格，其垂直於閘極或接觸物。可蝕刻的絕緣材料嵌入在自對準閘極端(SAGE)柵格中。柵格與閘極或接觸物的相交處將提供互連體的所有可能位置。然後，將圖案化方案用於蝕刻掉需要互連體的嵌入式絕緣體，從而最終提供閘極金屬或接觸物金屬以「流」穿過SAGE結構。
作為第一態樣的示例性結構，圖2繪示了包含具有局部互連體的自對準閘極端帽(SAGE)架構的積體電路結構的橫截面視圖，根據本揭露的實施方式。表示「垂直於閘極」視圖的橫截面視圖在圖2的左手側，而表示「垂直於鰭」視圖的橫截面視圖在圖2的右手側。
參照圖2，積體電路結構200包含從半導體基板201突出的半導體鰭202。鰭202上方的閘極結構包含閘極電極204和在閘極電極204上的局部閘極接觸物206。閘極側壁間隔物207也可以被包含。溝槽接觸物結構可以包含第一接觸物部分208和第二接觸物部分210，或者僅包括第二接觸物部分210，其兩者實施例均被示出。SAGE架構包含在SAGE結構213上的自對準壁(SAW)特徵212或其他SAGE特徵212A。接觸物插塞214在SAW特徵212的第一部分上，而閘極插塞216在SAW特徵212的第二部分上。鰭修整隔離結構218將鰭202隔離成兩個不同部分。閘極絕緣層220或其他介電質層230可以包含在上述結構上方。上覆層間介電質(ILD)材料222中包含金屬線224。金屬線224中的數個可以具有相關的導電通孔226。單個金屬線226可以在其中包含插塞228，以隔離單個金屬線226的兩個不同部分。
再次參考圖2，在閘極插塞216和SAGE結構213之間製造局部閘極到閘極互連體217。藉由有效地將局部閘極接觸物部分206與局部閘極到閘極互連體217連結，實現閘極到閘極互連體。應當理解的是，閘極插塞216可以是SAGE結構213的擴展，或者可以是單獨且不同的特徵。無論哪種情況，都可以藉由在閘極插塞和SAGE壁之間有效地形成導電特徵(也可以稱為有效地形成貫穿SAGE壁的導電特徵)來實現局部互連體的製造。同樣地，儘管未示出，但是沿「貫穿源極/汲極切」透視圖可見，可以在接觸物插塞214和SAGE結構213之間製造局部溝槽接觸物至溝槽接觸物互連體。
參考圖2的右手側，根據本揭露的實施方式，積體電路結構200包含在第一半導體鰭202上方的第一閘極結構(左204/206)和在第二半導體鰭202上方的第二閘極結構(右204/206)。閘極端帽隔離結構213在該第一和第二半導體鰭202之間，以及橫向在該第一(左204/206)和第二(右204/206)閘極結構之間且與該第一(左204/206)和第二(右204/206)閘極結構接觸。閘極插塞216在該閘極端帽隔離結構213上方，以及橫向在該第一(左204/206)和第二(右204/206)閘極結構之間且與該第一(左204/206)和第二(右204/206)閘極結構接觸。局部閘極互連體217位於閘極插塞216和閘極端帽隔離結構213之間。局部閘極互連體217與第一(左204/206)閘極結構和第二閘極結構(右204/206)接觸。
在一個實施方式中，局部閘極互連體217與第一和第二閘極結構連續，例如，與部分206連續。在一個實施方式中，第一(左204/206)和第二(右204/206)閘極結構各包含一局部閘極接觸物206，並且局部閘極互連體217與第一(左204/206)和第二(右204/206)閘極結構的每一者的局部閘極接觸物206連續，如圖2所示。
在一個實施方式中，如圖2所示，閘極插塞216與閘極端帽隔離結構213在垂直方向上未對準。在另一個實施方式中，閘極插塞的至少一部分與閘極端帽隔離結構垂直對準，如在圖3F所繪示的實施例中所示的並且在下面更詳細地描述。
在一個實施方式中，閘極插塞216的寬度大於閘極端帽隔離結構213的寬度，如圖2所示。在另一個實施方式中，閘極插塞的至少一部分所具有的寬度與閘極端帽隔離結構的寬度相同，如在圖3F所繪示的實施例中所示的並且在下面更詳細地描述。
在一個實施方式中，第一半導體鰭202和第二半導體鰭202突出穿過基板201之上的溝槽隔離區域203，如圖所示。閘極端帽隔離結構213在溝槽隔離區域203上，也如圖所示。
在一個實施方式中，如在圖3G中繪示出的實施例中所示的並且在下面更詳細地描述，並且如沿著積體電路結構(例如，結構200)的「貫穿源極/汲極切」透視圖所看到的那樣，在第一半導體鰭上方包含第一溝槽接觸物結構，在第二半導體鰭上方包含第二溝槽接觸物結構。該閘極端帽隔離結構213橫向在該第一溝槽接觸物結構和該第二溝槽接觸物結構之間且與該第一溝槽接觸物結構和該第二溝槽接觸物結構接觸。溝槽接觸物插塞214在該閘極端帽隔離結構213上方，以及橫向在該第一和第二溝槽接觸物結構之間且與該第一和第二溝槽接觸物結構接觸。局部溝槽接觸物互連體在該溝槽接觸物插塞和該閘極端帽隔離結構之間，該局部溝槽接觸物互連體與該第一和第二溝槽接觸物結構接觸。用於局部溝槽接觸物互連體的配置可以看起來類似於上述用於局部閘極互連體217的配置。在一個這樣的實施方式中，局部溝槽接觸物互連體與第一和第二溝槽接觸物結構連續。
在一個實施方式中，溝槽接觸物插塞與閘極端帽隔離結構在垂直方向上未對準。在另一個實施方式中，該溝槽接觸物插塞的至少一部分與該閘極端帽隔離結構垂直對準。
在一個實施方式中，溝槽接觸物插塞的寬度大於閘極端帽隔離結構的寬度。在另一個實施方式中，溝槽接觸物插塞的至少一部分具有的寬度與閘極端帽隔離結構的寬度相同。
作為第一態樣的示例性處理方案，圖3A至圖3G繪示了在製造包含具有局部互連體的自對準閘極端帽(SAGE)架構的積體電路結構的一種方法中的各種操作的橫截面視圖，根據本揭露的實施方式。
參照圖3A，跨複數鰭截取的橫截面視圖示出起始結構300，該起始結構包含從基板301突出的鰭302。鰭上可以具有硬遮罩303A，其中在最終結構的製造期間可以最終保留或移除硬遮罩303A。犧牲圖案化硬遮罩303B在硬遮罩303A上。自對準壁(SAW)間隔物306沿著側壁並位於鰭302的底部之間。對於沒有緊密間隔的鰭302，在SAW間隔物306的開口內形成自對準閘極端帽(SAGE)結構材料。相對較窄的SAGE結構材料可以包含介電質襯墊308、介電質填充物310、可選的犧牲帽314、和永久帽316。相對較寬的SAGE結構材料可以進一步包含第二介電質填充物312。如圖所示，對於緊密間隔的鰭302，可以不在SAW間隔物306的開口內形成SAGE結構材料。
參照圖3B，表示「垂直於閘極」視圖的橫截面視圖在左手側，而表示在源極/汲極(S/D)處的「垂直於鰭」視圖的橫截面視圖在右手側。在該階段，如左手側所示，在鰭302上形成了複數虛置閘極320。應當理解，左手側上的配置不表示貫穿鰭的齊平切口，而是示出了當沿著單個鰭的角度觀察時可見的結構。如右手側上所示，已經從圖3A的結構中移除了(或大部分移除了)SAW間隔物306。然後，如圖所示，淺溝槽隔離(STI)結構305形成到相鄰的下鰭位置。顯示的另一個特徵是在相對較大的SAGE結構下面包含鰭「根(stub)」。
參照圖3C，表示「垂直於閘極」視圖的橫截面視圖在左手側，而表示「垂直於鰭」視圖的橫截面視圖在右手側。在該階段，如在左手側上所描繪的，沿著虛置閘極320的側壁形成閘極間隔物324，隨後在閘極間隔物324之間形成層間介電質材料326，並且隨後移除虛置閘極320以形成閘極溝槽322。如在左手側和右手側兩者上所描繪的，可以在虛置閘極間隔物中的一些選定位置處形成經由閘極隔離或鰭修整隔離結構328，以在鰭302內提供局部隔離。
參照圖3D，表示「垂直於閘極」視圖的橫截面視圖在左手側，而表示「垂直於鰭」視圖的橫截面視圖在右手側。在此階段，在圖3C的結構上方形成犧牲硬遮罩材料330和圖案化遮罩332。圖案遮罩332中的開口形成在最終形成局部互連體的位置。
參照圖3E，表示「垂直於閘極」視圖的橫截面視圖在左手側，而表示「垂直於鰭」視圖的橫截面視圖在右手側。在此階段，使用圖案化遮罩332蝕刻圖3D的犧牲硬遮罩材料330以形成圖案化的犧牲硬遮罩材料334。圖案化的犧牲硬遮罩材料334暴露出SAGE結構中經揀選的一(或更多)個SAGE結構之犧牲帽314。然後，移除SAGE結構中經揀選的一(或更多)個SAGE結構的犧牲帽314，以在空隙336上方留下一個離散的帽316A(例如，在移除犧牲帽314之後，剩餘的帽316留在空隙336上方)。應當理解的是，離散的帽316A藉由剩餘的犧牲帽部分在進入和離開右手側結構的頁面的位置處錨定。
參照圖3F，表示「垂直於閘極」視圖的橫截面視圖在左手側，而表示「垂直於鰭」視圖的橫截面視圖在右手側。在此階段，移除圖案化遮罩332和犧牲硬遮罩材料334。隨後在閘極溝槽322中形成閘極堆疊材料。例如，形成閘極堆疊340，其可以包含閘極介電質和閘極電極以及可能的局部閘極接觸材料。閘極堆疊材料的導電部分填充空隙336以形成局部閘極到閘極互連體342。閘極絕緣層344可以形成在閘極堆疊材料上方，並且可以包含閘極插塞區域，如圖所示。
參照圖3G，表示「垂直於閘極」視圖的橫截面視圖在左手側，而表示在源極/汲極(S/D)處的「垂直於鰭」視圖的橫截面視圖在右手側。在此階段，移除層間介電質材料326以形成溝槽接觸開口。隨後在溝槽接觸開口中形成導電溝槽接觸材料。例如，在源極或汲極位置中形成溝槽接觸物346。導電溝槽接觸材料的一部分填充經由SAGE結構形成的空隙，以形成局部接觸物到接觸物互連體350(例如，以與形成局部閘極到閘極互連體342相似的方式)。如圖所示，在形成溝槽接觸物346之前可能已經形成了接觸物插塞348。
在第二態樣，本文描述的實施方式涉及使用多個圖案化的閘極蝕刻來創建局部閘極-閘極互連體。最初，經由雙或四重圖案化、直接印刷或另一種微影-蝕刻-微影-蝕刻方法以傳統格式執行閘極圖案化。隨後，執行定時閘極蝕刻以將所得圖案轉移到虛置閘極中。接下來，使用垂直遮罩來對蝕刻的結構的剩餘部分進行圖案化，以提供局部多晶矽-多晶矽互連體，其隨後例如藉由取代方法被導電材料取代。
作為第二態樣的示例性結構，圖4繪示了包含具有局部互連體的自對準閘極端帽(SAGE)架構的積體電路結構的橫截面視圖，根據本揭露的實施方式。表示「垂直於閘極」視圖的橫截面視圖在圖4的左手側，而表示「垂直於鰭」視圖的橫截面視圖在圖4的右手側。
參照圖4，積體電路結構400包含從半導體基板401突出的半導體鰭402。鰭402上方的閘極結構包含閘極電極404和在閘極電極404上的局部閘極接觸物406。閘極側壁間隔物407也可以被包含。溝槽接觸物結構可以包含第一接觸物部分408和第二接觸物部分410，或者僅包括第二接觸物部分410，其兩者實施例均被示出。SAGE架構包含在SAGE結構413上的自對準壁(SAW)特徵412或其他SAGE特徵412A。接觸物插塞414在SAW特徵412的第一部分上，而閘極插塞416在SAW特徵412的第二部分上。鰭修整隔離結構418將鰭402隔離成兩個不同部分。閘極絕緣層420或其他介電質層430可以包含在上述結構上方。上覆層間介電質(ILD)材料422中包含金屬線424。金屬線424中的數個可以具有相關的導電通孔426。單個金屬線426可以在其中包含插塞428，以隔離單個金屬線426的兩個不同部分。
再次參考圖4，在相鄰閘極電極404之間製造局部閘極到閘極互連體440，如圖4的左手部分所示。應當理解，局部閘極到閘極互連體440實際上被投影在圖示的鰭402的前面，並且在一個實施方式中，在鄰近鰭402的溝槽隔離區域403上。藉由有效地將在相鄰閘極電極404的底部位置處的相鄰閘極電極404之間連結來實現閘極到閘極互連體。
再次參考圖2，並且如下面描述的圖5A至圖5J所詳述的，積體電路結構400包含半導體鰭402，該半導體鰭402突出穿過基板401之上的溝槽隔離區域403，該半導體鰭402具有頂表面。第一閘極結構404/406在該半導體鰭402上方且在該溝槽隔離區域403上方。第二閘極結構404/406在該半導體鰭402上方且在該溝槽隔離區域403上方。局部閘極互連體440在該溝槽隔離區域403上。局部閘極互連體440與第一閘極結構和第二閘極結構404/406(諸如閘極電極404的底部位置)接觸。局部閘極互連體440具有的頂表面在半導體鰭402的頂表面下方。
在一個實施方式中，局部閘極互連體440與第一和第二閘極結構404連續。在一個實施方式中，溝槽隔離區域403在鰭根508上方，如以下描述的圖5A所示。在一個實施方式中，局部閘極互連體440與閘極端帽隔離結構接觸，如以下描述的圖5H所例示。
作為第二態樣的示例性處理方案，圖5A至圖5J繪示了在製造包含具有局部互連體的自對準閘極端帽(SAGE)架構的積體電路結構的一種方法中的各種操作的橫截面視圖，根據本揭露的實施方式。
參照圖5A，表示「在鰭前切」的橫截面視圖在左手側，而表示「貫穿源極/汲極(S/D)切」的橫截面視圖在右手側。在這一階段，在基板501之上的複數鰭506(以及可能的鰭根508)、淺溝槽隔離(STI)區域510和SAGE結構512/514/516上方形成虛置閘極材料502。在虛置閘極材料502之上形成圖案化的硬遮罩504。
參照圖5B，表示「在鰭前切」的橫截面視圖在左手側，而表示「貫穿源極/汲極(S/D)切」的橫截面視圖在右手側。在此階段，已經使用圖案化的硬遮罩504作為蝕刻遮罩在鰭506上方形成多個虛置閘極，以圖案化虛置閘極材料502。應當理解，左手側上的配置不表示貫穿鰭的齊平切口，而是示出了當沿著單個鰭的角度觀察時可見的結構。例如，如所描繪的，某些SAGE特徵507可以從該角度觀看。如在左手側視圖和右手側視圖兩者中均可見的，為了保留虛置閘極材料502的連續部分518，未完成執行形成多個虛置閘極的蝕刻。例如，如所示，圖案化在鰭506和相鄰的SAGE結構之間的STI區域510上維持連續部分518。
參照圖5C，表示「在鰭前切」的橫截面視圖在左手側，而表示「貫穿源極/汲極(S/D)切」的橫截面視圖在右手側。在該階段，在圖5B的結構上方形成犧牲硬遮罩材料520和包含下硬遮罩層522和上硬遮罩層524的圖案化遮罩。
參照圖5D，表示「在鰭前切」的橫截面視圖在左手側，而表示「貫穿源極/汲極(S/D)切」的橫截面視圖在右手側。在此階段，在最終形成局部互連體的位置中，在下硬遮罩層522和上硬遮罩層524中形成開口526。
參照圖5E，表示「在鰭前切」的橫截面視圖在左手側，而表示「貫穿源極/汲極(S/D)切」的橫截面視圖在右手側。在此階段，在最終形成局部互連體的位置的下硬遮罩層522和上硬遮罩層524中的開口526中形成阻擋材料528。
參照圖5F，表示「在鰭前切」的橫截面視圖在左手側，而表示「貫穿源極/汲極(S/D)切」的橫截面視圖在右手側。在該階段，移除圖案化的下硬遮罩層522和上硬遮罩層524。使用阻擋材料528作為遮罩來圖案化犧牲硬遮罩材料520，以在最終形成局部互連體的位置的虛置閘極材料502的連續部分518的一部分上形成圖案化的犧牲硬遮罩材料530。
參照圖5G，表示「在鰭前切」的橫截面視圖在左手側，而表示「貫穿源極/汲極(S/D)切」的橫截面視圖在右手側。在該階段，阻擋材料528和圖案化的犧牲硬遮罩材料530的圖案用於在最終形成局部互連體的位置中圖案化虛置閘極材料502的連續部分518。圖案化移除虛置閘極材料502的連續部分518的一部分532，並且移除未被阻擋材料528和圖案化的犧牲硬遮罩材料530的圖案覆蓋的部分。圖案化還留下離散的虛置閘極線534A以及通過虛置閘極材料502的連續部分518的部分532耦接的虛置閘極線534B。圖5C至圖5G的製程可以被稱為反轉圖案化方法，因為形成的初始開口下方的材料最終在圖案化過程中被保留。
參照圖5H，表示「在鰭前切」的橫截面視圖在左手側，而表示「貫穿源極/汲極(S/D)切」的橫截面視圖在右手側。在這一階段，從圖5G的結構中移除阻擋材料528和圖案化的犧牲硬遮罩材料530。保留虛置閘極材料502的連續部分518的部分532、離散的虛置閘極線534A、和經由虛置閘極材料的連續部分518的部分532耦接的虛置閘極線534B。
參考圖5I，示出了表示「在鰭前切」的橫截面視圖。在此階段，在圖5H的結構上形成並平坦化層間介電質(ILD)材料548。硬遮罩504在平坦化製程或隨後的蝕刻製程中被移除。另外，例如在取代閘極製程中，移除虛置閘極材料502的連續部分518的部分532、離散的虛置閘極線534A、和虛置閘極線534B並用閘極堆疊材料取代。例如，永久閘極堆疊材料可以包含閘極介電質和閘極電極以及可能的局部閘極接觸物材料。特別地，形成離散的永久閘極線540A以及永久閘極線540B。另外，虛置閘極材料502的連續部分518的部分532被閘極疊層材料的導電部分取代，以形成局部閘極到閘極互連體544。如圖所示，可以在閘極堆疊材料上方形成閘極絕緣層542。而且，如圖所示，可以在此階段形成貫穿閘極隔離結構546。
參考圖5J，示出了表示「在鰭前切」的橫截面視圖。在此階段，移除層間介電質材料548以形成溝槽接觸物開口。隨後在溝槽接觸物開口中形成導電溝槽接觸物材料。例如，在源極或汲極位置中形成溝槽接觸物550。
為了為與本文描述的實施方式有關的SAGE概念提供基礎，閘極端帽和溝槽接觸物(TCN)端帽區域的縮小是改善電晶體布局面積和密度的重要因素。閘極和TCN端帽區域指的是積體電路結構的擴散區域/鰭的閘極和TCN重疊。作為示例，圖6繪示了包含容納端到端間隔的基於鰭的積體電路結構的布局600的平面圖。參照圖6，第一積體電路結構602和第二積體電路結構604分別基於半導體鰭606和608。每個裝置602和604分別具有閘極電極610或612。另外，每個裝置602和604分別在鰭606和608的源極和汲極區域分別具有溝槽接觸物(TCN)614和616。閘極電極610和612以及TCN 614和616分別具有端帽區域，其分別位於對應的鰭606和608的附近。
再次參考圖6，通常，閘極和TCN端帽尺寸必須包含遮罩配準誤差的允許，以確保最壞情況遮罩誤配準的穩健電晶體操作，留下端到端間隔618。因此，對於改善電晶體布局密度至關重要的另一個重要設計規則是彼此面對的兩個相鄰端帽之間的間隔。然而，「2* 端帽 + 端到端間距 」的參數變得越來越難以使用微影圖案化來擴展以滿足新技術的縮小的要求。特別地，由於TCN和閘極電極之間的較長重疊長度，允許遮罩配準誤差所需的附加端帽長度也增加了閘極電容值，從而增加了產品動態能量消耗並降低了性能。以前的解決方案專注於改進配準預算和圖案化或解析度改進，以實現端帽尺寸和端帽到端帽間距的縮小。
根據本揭露的實施方式，描述了提供半導體鰭的自對準閘極端帽和TCN重疊而不需要允許遮罩配準的方法。在一這樣的實施方式中，在半導體鰭端帽上製造一次性間隔物，其確定閘極端帽和接觸物重疊尺寸。間隔物限定的端帽製程使得閘極和TCN端帽區域能夠與半導體鰭自對準，因此，不需要額外的端帽長度來解決遮罩誤配準。再者，由於閘極和TCN端帽/重疊尺寸保持固定，因此此處描述的方法不需要在先前所需階段的微影圖案化，導致改善(即，降低)了在電參數中裝置到裝置的可變性。
為了提供並排比較，圖7A至圖7D繪示了習用finFET或三閘極製程製造方案中重要的製程操作的橫截面視圖，而圖8A至圖8D繪示了針對finFET或三閘極裝置的自對準閘極端帽(SAGE)製程製造方案中重要的製程操作的橫截面視圖，根據本揭露的實施方式。
參照圖7A和圖8A，提供了塊狀半導體基板700或800，例如塊狀單晶矽基板，其中分別蝕刻了鰭702或802。在一個實施方式中，鰭直接形成在塊狀基板700或800中，並且因此與塊狀基板700或800連續地形成。應當理解，在基板700或800內，可以在鰭之間形成淺溝槽隔離結構。參照圖8A，在圖案化以形成鰭802之後，諸如氮化矽硬遮罩層的硬遮罩層804和諸如二氧化矽層的墊氧化物層806保留在鰭802的頂部。相反，參考圖7A，已經移除了這樣的硬遮罩層和墊氧化物層。
參照圖7B，在半導體鰭702的暴露表面上形成虛置或永久閘極介電質層710，並且在所得結構上方形成虛置閘極層712。相比之下，參考圖8B，在半導體鰭802的暴露表面上形成虛置或永久閘極介電質層810，並且鄰近所得結構形成虛置間隔物812。
參照圖7C，執行閘極端帽切割圖案化，並且在所得圖案化的虛置閘極端716處形成隔離區域714。在習用製程方案中，必須製造更大的閘極端帽，以允許閘極遮罩未對準，如箭頭區域718所示。相反，參考圖8C，藉由在圖8B的結構上提供隔離層，例如藉由沉積和平坦化，來形成自對準隔離區域814。在一個這樣的實施方式中，與圖7C和8C相比，自對準閘極端帽製程不需要用於遮罩對準的額外空間。
參照圖7D，圖7C的虛置閘極電極712被永久閘極電極取代。在使用虛置閘極介電質層的情況下，這種虛置閘極介電質層也可以在該製程中被永久閘極介電質層取代。在所示的特定示例中，執行雙金屬閘極取代製程以在第一半導體鰭702A上方提供N型閘極電極720，並在第二半導體鰭702B上方提供P型閘極電極722。N型閘極電極720和P型閘極電極722形成在閘極端帽隔離結構714之間，但是在它們相遇處形成P/N接面724。P/N接面724的確切位置可能會根據未對準而發生變化，如箭頭區域726所示。
相反，參考圖8D，移除了硬遮罩層804和墊氧化物層806，並且用永久閘極電極取代了圖8C的虛置間隔物812。在使用虛置閘極介電質層的情況下，這種虛置閘極介電質層也可以在該製程中被永久閘極介電質層取代。在所示的特定示例中，執行雙金屬閘極取代製程以在第一半導體鰭802A上方提供N型閘極電極820，並在第二半導體鰭802B上方提供P型閘極電極822。N型閘極電極820和P型閘極電極822形成在閘極端帽隔離結構814之間，並且也由它們分開。
再次參考圖7D，可以製造局部互連體740以接觸N型閘極電極720和P型閘極電極722以提供圍繞P/N接面724的導電路徑。同樣，參考圖8D，可以製造局部互連體840以接觸N型閘極電極820和P型閘極電極822以在其間的中介隔離結構814上提供導電路徑。參照圖7D和圖8D，硬遮罩742或842可以分別形成在局部互連體740或840上。特別地，參考圖8D，在一個實施方式中，在需要沿閘極線的電接觸中斷的情況下，局部互連體840的連續性被介電質插塞850中斷。如本文所使用的，用語「插塞」用於指代非導電空間或金屬或其他導電結構的中斷，例如局部互連體特徵的中斷。然而，根據本揭露的一或更多個實施方式，根據以上結合圖2、圖3A至圖3G、圖4或圖5A至圖5J描述的實施方式來製造局部互連體。
根據本揭露的一或更多個實施方式，自對準閘極端帽(SAGE)處理方案涉及形成自對準鰭的閘極/溝槽接觸物端帽，而不需要額外的長度來解決遮罩失配。因此，可以施行實施方式以使得能夠縮小電晶體布局面積。此外，靈活的鰭高度(例如，多Hsi)製程可以實現針對功率和性能的不同小區域的獨立優化。可以實現支持兩種功能的整合製程流程，以應對未來CMOS技術的縮小和性能挑戰。本文描述的實施方式可以涉及閘極端帽隔離結構的製造，其也可以被稱為閘極壁或SAGE壁。
更一般地，本文描述的一或更多個實施方式提供了一種用於面積縮小、減小電容及/或消除各種關鍵的前端遮罩(諸如閘極切遮罩)的途徑。在一個這樣的實施方式中，藉由實施本文描述的一種或多種方法，最小電晶體的寬度可以減少多達30%。較小的電晶體尺寸減小了閘極和TCN之間的電容以及其他寄生電容。在一個實施方式中，不需要額外的遮罩操作來創建端帽、接觸物和局部互連體線，因此消除了標準製程中用於這些特徵的許多遮罩。
更具體地說，上述一或更多個實施方式的關鍵特徵可以包含以下一項或多項：(1)閘極端帽是從鰭端帽到隔離端帽的距離。該距離由間隔物的寬度定義，並且對於所有電晶體而言，該距離均相同。不需要使用微影圖形來定義端帽，因此無需在端帽中進行遮罩配準。(2)鰭的TCN重疊由間隔物的寬度決定，並且不受遮罩對準的影響。實施方式可適用於7nm節點的產生，例如，以提高電晶體布局密度和閘極電容(動態能量和性能改善)並減少總遮罩數量。應當理解，由以上範例性處理方案所產生的結構可能以相同或類似形式被使用於後續處理操作以完成裝置製造，諸如PMOS及NMOS裝置製造。
如整份說明書所述的，基板可由半導體材料構成，其可耐受製造製程且其中電荷可遷移。於實施方式，於此所述的基板為塊狀基板，其由以下所構成：結晶矽、矽/鍺或鍺層，其以帶電載子摻雜，例如但不限於磷、砷、硼或其組合，以形成主動區域。於一實施方式，於此塊狀基板中的矽原子的濃度大於97%。於另一實施方式，塊狀基板由生長於不同晶體基板頂上的磊晶層所構成，例如，生長於硼摻雜的塊狀矽單結晶基板上的矽磊晶層。塊狀基板可替代地由III-V族材料所構成。於實施方式，塊狀基板由III-V材料所構成，例如但不限於，氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵或其組合。於一實施方式，塊狀基板由III-V材料所構成且電荷載子摻雜物雜質原子為，例如但不限於，碳、矽、鍺、氧、硫、硒或碲。
如於整份說明書所述的，閘極線或閘極結構可由閘極電極堆疊所構成，包含閘極介電質層及閘極電極層。於實施方式，閘極電極堆疊的閘極電極由金屬閘極所構成，且閘極介電質層由高k值材料所構成。例如，於一實施方式，閘極介電質層由，諸如但不限於，氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮酸鉛鋅或其組合之材料所構成。再者，閘極介電質層的部分可包含從半導體基板的頂部數層形成的原生氧化物的層。在實施方式中，閘極介電質層由頂部高k值部分及由半導體材料的氧化物所構成的下部分所構成。在一實施方式中，閘極介電質層由氧化鉿的頂部分及二氧化矽或氧氮化矽的底部部分所構成。於某些實施方案中，閘極介電質的部分為「U」型結構，其包含實質上平行於基板的表面的底部部分及實質垂直於基板的頂表面的二側壁部分。
在一實施方式中，該閘極電極由金屬層所構成，諸如但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。在特定的實施方式中，閘極電極由形成於金屬功函數設定層之上的非功函數設定填充材料所構成。閘極電極層可由P型功函數金屬或N型功函數金屬組成，依其電晶體要作為PMOS或NMOS電晶體而定。在某些實施方案中，閘極電極可由二或更多金屬層的堆疊組成，其中一或更多金屬層為功函數金屬層且至少一金屬層為導電填充層。對於PMOS電晶體，可用於閘極電極的金屬，包含但不限於，釕、鈀、鉑、鈷、鎳和導電金屬氧化物，例如，氧化釕。P型金屬層會致能PMOS閘極電極形成有約4.9 eV及約5.2 eV之間的功函數。對於NMOS電晶體，可用於作為閘極電極的金屬，包含但不限於，鉿、鋯、鈦、鉭、鋁、這些金屬的合金、以及這些金屬的碳化物，例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭及碳化鋁。N型金屬層會致能NMOS閘極電極形成有約3.9 eV及約4.2 eV之間的功函數。在某些實施方案中，閘極電極可由「U」型結構所組成，其包含實質上平行於基板的表面的底部部分及實質垂直於基板的頂表面的二側壁部分。在另一實施方案中，形成閘極電極的金屬層的至少一者可簡單的為平面層，其實質上平行於基板的頂表面且不包含實質上垂直於基板的頂表面的側壁部分。於本揭露的進一步實施方案中，閘極電極可由U形結構及平面、非U形結構的組合組成。例如，閘極電極可由形成於一或更多平面、非U形層頂上的一或更多U形金屬層組成。
如於整份說明書所述的，關聯於閘極線或電極堆疊的間隔物可由適用於最終電隔離的材料所構成，或對永久閘極結構與相鄰的導電接觸物(例如，自對準接觸物)的隔離有貢獻。例如，於一實施方式，間隔物由介電質材料所構成，諸如但不限於，二氧化矽、氧氮化矽、氮化矽或碳摻雜的氮化矽。
如於整份說明書所述的，隔離區域(例如，淺溝槽隔離區域或子鰭隔離區域)可由適合最終電隔離的材料所構成，或對永久閘極結構的部分與下伏的塊狀矽基板的隔離有貢獻，或隔離形成於下伏的塊狀基板內的主動區域，例如隔離鰭主動區域。例如，於一實施方式，隔離區域由介電質材料的一或多層所構成，例如但不限於，二氧化矽、氧氮化矽、氮化矽、碳摻雜的氮化矽或其組合。
在一個實施方式中，如全文所述，自對準閘極端帽隔離結構可以由一種或多種適於最終使永久閘極結構的一部分彼此電氣隔離或有助於彼此隔離的材料所構成。示例性的材料或材料組合包含諸如二氧化矽、氧氮化矽、氮化矽或碳摻雜的氮化矽的單一材料結構。其他示例性材料或材料組合包含具有下部分二氧化矽、氧氮化矽、氮化矽或碳摻雜的氮化矽和上部分較高介電質常數的材料(例如氧化鉿)的多層堆疊。應當理解，可以製造變化寬度的SAGE壁，例如以提供相對較窄的SAGE壁和相對較寬的SAGE壁。還應當理解，閘極端帽隔離結構的製造可以導致在閘極端帽隔離結構內形成接縫。還應當理解，閘極端帽隔離結構可以根據相鄰鰭的間隔而不同。
於實施方式，於此所述的方式可涉及接觸物圖案的形成，其非常好地對準於存在的閘極圖案，同時消除有非常緊密的對準預算的微影操作的使用。在一此種實施方式中，此方法致能使用本質上高度選擇性的濕蝕刻(例如，對於乾或電漿蝕刻)以產生接觸物開口。於實施方式中，接觸物圖案使用存在的閘極圖案與接觸物插塞微影操作的組合形成。在一此種實施方式中，該方法致能消除對其他方面關鍵的微影操作以產生接觸物圖案之需要，如其他方法中所使用。在實施方式中，溝槽接觸物柵格不是分開地圖案化，而是形成於多晶(閘極)線之間。例如，在一此實施方式中，溝槽接觸物柵格在閘極柵圖案化之後形成，但在閘極柵切割之前。
於一些實施方式，半導體結構或裝置的配置設置了閘極接觸物於隔離區域上方的閘極線或閘極堆疊的部分上方。唯，此種配置可被視為布局空間的無效率使用。在另一實施方式中，半導體裝置具有接觸物結構，其接觸在主動區域之上所形成的閘極電極的部分。因此，可以製造主動閘極上方的接觸物(COAG)結構。本揭露的一或更多實施方式係針對半導體結構或裝置，其具有一或更多接觸物結構(例如，如閘極接觸物通孔)設置於半導體結構或裝置的閘極電極的主動部分上方。本揭露的一或更多實施方式係針對製造半導體結構或裝置的方法，其具有一或更多閘極接觸物結構形成於半導體結構或裝置的閘極電極的主動部分上方。藉由致能閘極接觸物形成在主動閘極區域上方，於此所述的方式可用以減少標準單元面積。於一或更多實施方式，被製造以接觸閘極電極的閘極接觸物結構為自對準通孔結構。
更一般地，一或更多實施方式係針對用於直接著陸閘極接觸物通孔於主動電晶體閘極上的方式及從其形成的結構。此方式可消除對於為了接觸的目的而在隔離區域上的閘極線的延伸的需求。此方式亦可消除對於用以從閘極線或結構傳導訊號的分開的閘極接觸物(GCN)層的需求。於實施方式，消除上述特徵由凹陷接觸物金屬於溝槽接觸物(TCN)中及導入額外的介電質材料於製程流程中(例如，TILA)達成。額外介電質材料被包含作為溝槽接觸物介電質帽層，有與已用於在閘極對準接觸物製程(GAP)的製程方案(例如，GILA)中的溝槽接觸物對準的閘極介電質材料帽層不同的蝕刻特性。然而，於空間及布局限制相較於目前世代的空間及布局限制而言比較鬆一些的技術，對閘極結構的接觸物可由對設置於隔離區域上方的閘極電極的部分作出接觸物而被製造。
再者，閘極堆疊結構可藉由取代閘極製程加以製造。在此方案中，虛置閘極材料，例如多晶矽或氮化矽柱材料，可被移除且以永久閘極電極材料取代。在一此實施方式中，永久閘極介電質層亦於此製程形成，而不是於更早的處理進行。在實施方式中，虛置閘極由乾蝕刻或濕蝕刻製程移除。在一實施方式中，虛置閘極由多晶體矽或非晶矽所構成且以乾蝕刻製程移除，包含使用SF6 。在另一實施方式中，虛置閘極由多晶體矽或非晶矽所構成，且以濕蝕刻製程移除，包含含水的NH4 OH或氫氧化四甲銨的使用。在一實施方式中，虛置閘極由氮化矽所構成且以包含含水的磷酸的濕蝕刻移除。
於實施方式，一或更多此處所述的方式主要考量虛置及取代閘極製程與虛置及取代接觸物製程的結合，以到達結構。在一此實施方式中，在取代閘極製程後執行取代接觸物製程，允許永久閘極堆疊的至少部分的高溫退火。例如，在特定的此實施方式中，永久閘極結構的至少部分的退火例如，在形成閘極介電質層後，於大於約攝氏600度的溫度執行。在永久接觸物的形成之前執行退火。
在實施方式中，如於整份本說明書中所使用的，層間介電質(ILD)材料由介電質或絕緣材料的層所構成或包含介電質或絕緣材料的層。適合的介電質材料的例子，包含但不限於，矽的氧化物(例如，二氧化矽(SiO2 ))、摻雜的矽的氧化物、氟化的矽的氧化物、碳摻雜的矽的氧化物、所屬技術領域中可知的多樣的低介電常數(low-k)介電質材料、及其組合。層間介電質材料可由習用的技術，例如，化學氣相沉積(CVD)、物理氣相沉積(PVD)、或其它沉積方法來形成。
在實施方式中，如亦用於整份本說明書的，金屬線或互連體線材料(及通孔材料)由一或更多金屬或其它導電結構所構成。一般實施例為銅線及結構的使用，其可有或沒有包含障壁層於銅及圍繞的ILD材料之間。如於此所用的，用語「金屬」包含合金、堆疊及複數金屬的其它組合。例如，金屬互連體線可包含障壁層(例如，包含Ta、TaN、Ti或TiN的一或多者的層)、不同金屬或合金的堆疊等。因此，互連體線可為單材料層、或可從許多層形成，包含導電襯墊層及填充層。任意適合的沉積製程，例如電鍍、化學氣相沉積、或物理氣相沉積，可用以形成互連體線。在實施方式中，互連體線由導電材料所構成，例如但不限於，Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互連體線亦有時於所屬技術領域稱為跡線、導線、線、金屬或單純稱為互連體。
在實施方式中，如亦用於整份本說明書的，硬遮罩材料、封蓋層、或插塞由與層間介電質材料不同的介電質材料所構成。於一實施方式，不同硬遮罩、封蓋或插塞材料可用於不同區域，以提供對於彼此及對於下伏的介電質及金屬層的不同的生長或蝕刻選擇性。在某些實施方式中，硬遮罩層、封蓋或插塞層包含矽的氮化物(例如，氮化矽)的層或矽的氧化物的層、或兩者、或其組合。其它適合的材料可包含基於碳的材料。取決於特定的實施方案，可以使用本領域中已知的其他硬遮罩、封蓋層或插塞層。硬遮罩、封蓋或插塞層可由CVD、PVD或由其它沉積方法形成。
在實施方式中，如亦用於整份本說明的，微影操作使用以下執行：193 nm浸潤式微影(i193)、EUV及/或EBDW微影，或類似。可使用正調或負調阻。在一個實施方式中，微影遮罩是由地形掩蔽部分、抗反射塗佈(ARC)層以及光阻層所構成的三層遮罩。於此特定的實施方式，拓樸的遮罩部分為碳硬遮罩(CHM)層且抗反射塗佈層為矽ARC層。
間距分割處理及圖案化方案可被施行以致能於此處所述的實施方式或可被包含作為於此所述的實施方式的部分。間距分割圖案化典型表示間距二分之一化、間距四分之一化等。間距分割方案可應用於FEOL處理、BEOL處理或FEOL(裝置)及BEOL(金屬化)處理的兩者。根據於此處所述的一或更多實施方式，光學微影首先被施行以印出單方向線(例如，嚴格單方向或主要單方向)於預定義的間距中。間距分割處理之後被施行作為用以增加線密度的技術。
在實施方式中，對於鰭、閘極線、金屬線、ILD線或硬遮罩線的用語「柵結構」於此處用於表示緊密間距柵結構。在一此實施方式中，緊密間距無法由選擇的微影直接得到。例如，基於選擇的微影的圖案可首先形成，但間距可由使用於所屬技術領域中可知的間隔物遮罩圖案化而減半。更甚者，原始間距可由第二回合的間隔物遮罩圖案化而成為四分之一。據此，於此處所述的類似柵的圖案可具有以實質上一致間距間隔開且具有實質一致寬度的金屬線、ILD線或硬遮罩線。例如，在某些實施方式中，間距變化會在百分之十內且寬度變化會在百分之十內，且在某些實施方式中，間距變化會在百分之五內且寬度變化會在百分之五內。圖案可由間距二分之一化或間距四分之一化或其它間距分割方式而製造。在實施方式中，柵不需要為單間距。
可以理解的是，不是於上所述的製程的所有態樣都需要被實現才落入本揭露的實施方式的精神及範疇中。例如，在一實施方式中，虛置閘極不需要在閘極堆疊的主動部分上方製造閘極接觸物之前而曾經被形成。當初始形成時，上述的閘極堆疊可實際上為永久閘極堆疊。又，此處所述的製程可用於製造一或複數半導體裝置。半導體裝置可為電晶體或類似的裝置。例如，在實施方式中，半導體裝置為用於邏輯或記憶體的金屬氧化物半導體(MOS)電晶體，或為雙極電晶體。又，在實施方式中，半導體裝置具有三維架構，例如三閘極裝置、獨立接取的雙閘極裝置或鰭場效電晶體。一或更多實施方式可對於製造於10奈米(10 nm)的技術節點或次10奈米(10 nm)的技術節點的半導體裝置特別地有用。
對於FEOL層或結構製造(或BEOL層或結構製造)的額外或中介的操作可包含標準微電子製造製程，例如微影、蝕刻、薄膜沉積、平坦化(例如，化學機械研磨(CMP))、擴散、度量、犧牲層的使用、蝕刻停止層的使用、平坦化停止層的使用或任何其他與微電子組件製造相關的動作。又，可以理解的是，對於先前的製程流程的製程操作的敘述可以不同的順序實現，不是所有操作必須被執行或額外的製程操作可被執行或兼具兩者。
在一個實施方式中，如全文所述，積體電路結構包含非平面裝置，例如但不限於finFET或三閘極裝置。非平面裝置可以進一步包含在finFET或三閘極裝置上方的對應的一或更多個上覆奈米線結構。在此實施方式中，對應的半導體通道區域由三維本體所構成或形成於三維本體中，一或更多個離散的奈米線通道部分上覆在三維本體上。在一個這樣的實施方式中，閘極結構至少圍繞三維本體的頂表面和一對側壁，並且還圍繞一或更多個離散奈米線通道部分中的每一個。
此處所揭露的實施方式可用於製造廣泛變化的不同類型積體電路或微電子裝置。此積體電路的實施例包含，但不限於，處理器、晶片組組件、圖形處理器、數位信號處理器、微控制器及類似。在其它實施方式中，半導體記憶體可被製造。此外，積體電路或其它微電子裝置可用於廣泛多樣的所屬技術領域可知的電子裝置。例如，在電腦系統(例如，桌上電腦、膝上電腦、伺服器)中、行動電話、個人電子器件等。積體電路可耦接於匯流排及系統中的其它組件。例如，處理器可由一或更多匯流排耦接於記憶體、晶片組等。處理器、記憶體及晶片組的各者，可能使用於此處所揭露的方式製造。
圖9繪示根據本揭露的一實施方案的計算裝置900。計算裝置900容納板902。板902可包含一些組件，包含但不限於，處理器904以及至少一通訊晶片906。處理器904實體且電耦接至板902。於某些實施方案中，至少一通訊晶片906亦實體且電耦接至板902。在更多實施方案中，通訊晶片906為處理器904的部分。
依其應用，計算裝置900可包含可能有或可能沒有實體且電耦接至板902的其它組件。這些其它組件，包含但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、影片編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、喇叭、相機及大量儲存裝置(例如硬碟、光碟(CD)、數位多用碟片(DVD)等)。
通訊晶片906致能用於從且至計算裝置900的資料的傳輸的無線通訊。用語「無線」及其所衍生的可用於敘述電路、裝置、系統、方法、技術、通訊頻道等，經由非固態介質，可藉由調變的電磁輻射的使用而通訊資料。此用語並非暗示相關裝置沒有含有任何線，雖然於某些實施方式中它們可能沒有線。通訊晶片906可施行任意一些的無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、其衍生物，以及任何其他指定為3G、4G、5G及更新者的無線協定。計算裝置900可包含複數通訊晶片906。舉例而言，第一通訊晶片906專用於例如Wi-Fi及藍牙等較短程無線通訊，而第二通訊晶片906專用於例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等較長程無線通訊。
計算裝置900的處理器904包含封裝於處理器904中的積體電路晶粒。於本揭露的實施方案的一些實施方式，處理器的積體電路晶粒包含一或更多結構，例如根據本揭露的實施方案建構的積體電路結構。用語「處理器」可意指處理來自暫存器或記憶體或兩者的電子資料以將該電子資料轉換成可儲存在暫存器或記憶體或兩者中的其它電子資料之任何裝置或裝置的一部分。
通訊晶片906亦包含積體電路晶粒，封裝在通訊晶片906中。根據本揭露的另一實施方案，通訊晶片的積體電路晶粒根據本揭露的實施方案建構。
在更多實施方案中，裝載於計算裝置900內的另一組件可含有根據本揭露的實施方式的實施方案建構的積體電路晶粒。
在多樣的實施方式中，計算裝置900可為膝上電腦、小筆電、筆記型電腦、超極筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超極移動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、螢幕、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或數位影片錄影機。於更多實施方案，計算裝置900可為處理資料的任意其它的電子裝置。
圖10繪示中介物1000，其包含本揭露的一或更多實施方式。中介物1000係用於橋接第一基板1002至第二基板1004的中介基板。第一基板1002可為，例如，積體電路晶粒。第二基板1004可為，例如，記憶體模組、電腦主機板或其它積體電路晶粒。一般而言，中介物1000的目的是擴展連接至更廣的間距或重路由連接至不同的連接。例如，中介物1000可耦接積體電路晶粒至球柵格陣列(BGA)1006，其可接續耦接至第二基板1004。於某些實施方式中，第一及第二基板1002/1004係附接至中介物1000的對置側。在其它實施方式中，第一及第二基板1002/1004附接至中介物1000的相同側。且在更多實施方式中，三或更多基板由中介物1000的方式互連。
中介物1000可以由環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料、或是例如聚醯亞胺等聚合物材料所形成。於進一步實施方案中，中介物可由替代的剛性或撓性材料形成，其可包含與上述用於半導體基板的相同材料，例如矽、鍺及其它III-V族及IV族材料。
中介物可包含金屬互連體1008及通孔1010，包含但不限於矽穿孔(TSV)1012。中介物1000可更包含嵌入裝置1014，包含被動及主動裝置的兩者。此裝置包含，但不限於，電容器、解耦合電容器、電阻器、電感器、保險絲、二極體、變壓器、感測器及靜電放電(ESD)裝置。更複雜的裝置，例如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器及微機電系統(MEMS)裝置亦可形成於中介物1000上。根據本揭露的實施方式，此處所揭示的設備或製程可用於中介物1000的製造或包含於中介物1000中的組件的製造。
圖11描述行動計算平台1100的等角視圖，其配置根據於此所述的一或更多製程製造的積體電路(IC)或包含於此所述的一或更多特徵，根據本揭露的實施方式。
行動計算平台1100可以是任意可攜式裝置，組態為用於電子資料顯示、電子資料處理、及無線電子資料傳輸的各者。例如，行動計算平台1100可以是平板電腦、智慧手機、膝上型電腦等的任意者，且包含顯示螢幕1105，其於範例實施方式為觸控螢幕(例如，電容性、電感性、電阻性等)、晶片級(SoC)或封裝級積體系統1110、及電池1113。如所示，由越高的電晶體封裝密度致能的系統1110的整合程度越大，於行動計算平台1100中的可由電池1113或非揮發儲存器(例如，固態硬碟)佔據的部分越大，或越大的電晶體閘極數量，改進平台功能性。相似地，在系統1110中的各電晶體的載子遷移率越大，功能性越大。如此，於此所述的技術可致能在行動計算平台1100中的改進的表現及形成因素。
積體系統1110更於展開視圖1120中繪示。於範例實施方式，封裝的裝置1177包含至少一記憶體晶片(例如，RAM)或至少一處理器晶片(例如，多核心微處理器及/或圖形處理器)，其根據於此所述的一或更多製程製造或包含於此所述的一或更多特徵。封裝的裝置1177更與一或更多功率管理積體電路(PMIC)1115、包含寬頻RF(射頻)(無線)發射器及/或接收器(包含數位基頻及類比前端模組，其更包含功率放大器於傳輸路徑及上及低噪放大器於接收路徑上)的RF(無線)積體電路(RFIC)1125、及它們的控制器1111一起耦接於板1160。功能上來說，PMIC 1115執行電池功率調節、DC對DC轉換等，具有耦接於電池1113的輸入及提供至所有其它功能模組的電流源的輸出。如進一步所示，於範例實施方式，RFIC 1125具有耦接於天線的輸出，其提供用以施行任意一些的無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、其衍生物，以及任何指定為3G、4G、5G以及更新者的其它無線協定。於替代的實施方案，各這些板級模組可整合於耦接於封裝的裝置1177的封裝基板的分開的IC上，或於耦合於封裝的裝置1177的封裝基板的單IC(SoC)內。
於另一態樣，半導體封裝用於保護積體電路(IC)晶片或晶粒，且亦提供至外部電路的電介面予晶粒。有對於較小的電子裝置的增加的需求，半導體封裝設計為更緊密且必須支持較大的電路密度。再者，對於較高表現裝置的需求造成對於改進的半導體封裝的需求，其致能薄封裝輪廓且低整體翹曲與後續的組裝處理相容。
於實施方式，對於陶瓷或有機封裝基板的導線接合被使用。於另一實施方式，C4製程用以安裝晶粒至陶瓷或有機封裝基板。特定的，C4焊球連接可被施行以提供半導體裝置與基板之間的覆晶互連體。覆晶或受控崩潰晶片連接(C4)為用於半導體裝置(例如，積體電路(IC)晶片、MEMS或組件)的安裝的類型，其利用焊料凸塊取代導線接合件。焊料凸塊沉積於C4墊上，位於基板封裝的頂側上。為了安裝半導體裝置於基板，它以主動側面向下覆裝於安裝區上方。焊料凸塊用以直接連接半導體裝置於基板。
圖12繪示了覆晶安裝晶粒的橫截面視圖，根據本揭露的實施方式。
參照圖12，設備1200包含晶粒1202，例如根據於此所述的一或更多製程製造或包含於此所述的一或更多特徵的積體電路(IC)，根據本揭露的實施方式。晶粒1202包含金屬化墊1204於其上。封裝基板1206，例如陶瓷或有機基板，包含連接體1208於其上。晶粒1202及封裝基板1206由耦接於金屬化墊1204及連接體1208的焊球1210而電連接。下填材料1212圍繞焊球1210。
處理覆晶可與習用IC製造相似，有一些額外的操作。接近製造製程的末端，附接墊被金屬化以使它們更接受焊料。這典型地由許多處理組成。焊料的小點之後沉積於各金屬化墊上。晶片之後切割出晶圓，如一般地。為了附接覆晶至電路，晶片被反轉以帶著焊點於下而至下伏電子或電路板上的連接上。焊料之後被再熔化以產生電連接，典型地使用超音波或替代的再流動焊料製程。這亦留下在晶片的電路與下伏安裝物之間的小空間。於多數的情況，電絕緣黏著物之後被「下填」以提供較強的機械連接、提供熱橋接、且確保焊料接點在因為晶片及系統的其它部分的熱差異時不受壓。
於其它實施方式，較新的封裝及晶粒對晶粒互連體方式，例如矽穿孔(TSV)及矽中介物，被施行以製造高表現的多晶片模組(MCM)及封裝中系統(SiP)，其整合根據於此所述的一或更多製程製造的積體電路(IC)或包含於此所述的一或更多特徵，根據本揭露的實施方式。
因此，本揭露的實施方式包含先進的積體電路結構製造。
雖然於上已敘述了特定實施方式，這些實施方式無意限制本揭露的範疇，即使僅對於特定特徵敘述了單一實施方式。除非特別說明，於揭露中提出的特徵的例子有意為描述性的而不是限制性的。於上的敘述有意涵蓋這樣的變換、修改及等效者，只要對於所屬技術領域中具有通常知識者而言是明顯的具有對於本揭露的利益。
本揭露的範疇包含於此揭露的任意特徵或特徵的組合(明示或暗示)、或其任意衍生，不論它是否能減緩本文處理的任意或全部問題。據此，在本案(或主張本案優先權的任意申請案)的申請期間可撰寫新請求項於任意特徵的這樣組合。特定的，參照所附的申請專利範圍，從附屬項中的特徵可與獨立項的特徵組合，且從個別獨立項的特徵可以任意適合的方式組合，而不是僅以於所附的申請專利範圍中編號的特定組合。
以下實施例關於進一步的實施方式。不同實施方式的多樣的特徵可與包含的一些特徵多樣的結合且其它排除，以適合多樣不同的應用。
實施例實施方式1：一種積體電路結構包含在第一半導體鰭上方的第一閘極結構，以及在第二半導體鰭上方的第二閘極結構。閘極端帽隔離結構在該第一和第二半導體鰭之間，以及橫向在該第一和第二閘極結構之間且與該第一和第二閘極結構接觸。閘極插塞在該閘極端帽隔離結構上方，以及橫向在該第一和第二閘極結構之間且與該第一和第二閘極結構接觸。局部閘極互連體在該閘極插塞和該閘極端帽隔離結構之間，該局部閘極互連體與該第一和第二閘極結構接觸。
實施例實施方式2：如實施例實施方式1之積體電路結構，其中，該局部閘極互連體與該第一和第二閘極結構連續。
實施例實施方式3：如實施例實施方式1或2之積體電路結構，其中，該第一和第二閘極結構每個包含局部閘極接觸物，以及其中，該局部閘極互連體與該第一和第二閘極結構中的每一者的該局部閘極接觸物連續。
實施例實施方式4：如實施例實施方式1、2或3之積體電路結構，其中，該閘極插塞與該閘極端帽隔離結構未垂直對準。
實施例實施方式5：如實施例實施方式1、2或3之積體電路結構，其中，該閘極插塞的至少一部分與該閘極端帽隔離結構垂直對準。
實施例實施方式6：如實施例實施方式1、2、3、4或5之積體電路結構，其中，該閘極插塞具有的寬度大於該閘極端帽隔離結構的寬度。
實施例實施方式7：如實施例實施方式1、2、3、4或5之積體電路結構，其中，該閘極插塞的至少一部分具有的寬度與該閘極端帽隔離結構的寬度相同。
實施例實施方式8：如實施例實施方式1、2、3、4、5、6或7之積體電路結構，進一步包含在該第一半導體鰭上方的第一溝槽接觸物結構，以及在該第二半導體鰭上方的第二溝槽接觸物結構。該閘極端帽隔離結構橫向在該第一溝槽接觸物結構和該第二溝槽接觸物結構之間且與該第一溝槽接觸物結構和該第二溝槽接觸物結構接觸。溝槽接觸物插塞在該閘極端帽隔離結構上方，以及橫向在該第一和第二溝槽接觸物結構之間且與該第一和第二溝槽接觸物結構接觸。局部溝槽接觸物互連體在該溝槽接觸物插塞和該閘極端帽隔離結構之間，該局部溝槽接觸物互連體與該第一和第二溝槽接觸物結構接觸。
實施例實施方式9：如實施例實施方式8之積體電路結構，其中，該局部溝槽接觸物互連體與該第一和第二溝槽接觸物結構連續。
實施例實施方式10：如實施例實施方式8或9之積體電路結構，其中，該溝槽接觸物插塞與該閘極端帽隔離結構未垂直對準。
實施例實施方式11：如實施例實施方式8或9之積體電路結構，其中，該溝槽接觸物插塞的至少一部分與該閘極端帽隔離結構垂直對準。
實施例實施方式12：如實施例實施方式8、9、10或11之積體電路結構，其中，該溝槽接觸物插塞具有的寬度大於該閘極端帽隔離結構的寬度。
實施例實施方式13：如實施例實施方式8、9、10或11之積體電路結構，其中，該溝槽接觸物插塞的至少一部分具有的寬度與該閘極端帽隔離結構的寬度相同。
實施例實施方式14：如實施例實施方式1、2、3、4、5、6、7、8、9、10、11、12或13之積體電路結構，其中，該第一和第二半導體鰭突出穿過在基板之上的溝槽隔離區域，以及其中，該閘極端帽隔離結構在該溝槽隔離區域上。
實施例實施方式15：一種積體電路結構，包含在第一半導體鰭上方的第一溝槽接觸物結構，以及在第二半導體鰭上方的第二溝槽接觸物結構。閘極端帽隔離結構在該第一和第二半導體鰭之間，以及橫向在該第一和第二溝槽接觸物結構之間且與該第一和第二溝槽接觸物結構接觸。溝槽接觸物插塞在該閘極端帽隔離結構上方，以及橫向在該第一和第二溝槽接觸物結構之間且與該第一和第二溝槽接觸物結構接觸。局部溝槽接觸物互連體在該溝槽接觸物插塞和該閘極端帽隔離結構之間，該局部溝槽接觸物互連體與該第一和第二溝槽接觸物結構接觸。
實施例實施方式16：如實施例實施方式15之積體電路結構，其中，該局部閘極互連體與該第一和第二溝槽接觸物結構連續。
實施例實施方式17：如實施例實施方式15或16之積體電路結構，其中，該溝槽接觸物插塞與該閘極端帽隔離結構未垂直對準。
實施例實施方式18：如實施例實施方式15或16之積體電路結構，其中，該溝槽接觸物插塞的至少一部分與該閘極端帽隔離結構垂直對準。
實施例實施方式19：如實施例實施方式15、16、17或18之積體電路結構，其中，該閘極溝槽接觸物具有的寬度大於該閘極端帽隔離結構的寬度。
實施例實施方式20：如實施例實施方式15、16、17或18之積體電路結構，其中，該溝槽接觸物插塞的至少一部分具有的寬度與該閘極端帽隔離結構的寬度相同。
實施例實施方式21：如實施例實施方式15、16、17、18、19或20之積體電路結構，其中，該第一和第二半導體鰭突出穿過在基板之上的溝槽隔離區域，其中，該閘極端帽隔離結構在該溝槽隔離區域上。
實施例實施方式22：一種積體電路結構，包含突出穿過在基板之上的溝槽隔離區域的半導體鰭，該半導體鰭具有頂表面。第一閘極結構在該半導體鰭上方且在該溝槽隔離區域上方。第二閘極結構在該半導體鰭上方且在該溝槽隔離區域上方。局部閘極互連體在該溝槽隔離區域上。局部閘極互連體與該第一和第二閘極結構接觸，以及該局部閘極互連體具有的頂表面在該半導體鰭的該頂表面之下。
實施例實施方式23：如實施例實施方式22之積體電路結構，其中，該局部閘極互連體與該第一和第二閘極結構連續。
實施例實施方式24：如實施例實施方式22或23之積體電路結構，其中，該溝槽隔離區域在鰭根上方。
實施例實施方式25：如實施例實施方式22、23或24之積體電路結構，其中，該局部閘極互連體與閘極端帽隔離結構接觸。
100:積體電路結構 101:半導體基板 102:鰭 103:溝槽隔離區域 104:閘極電極 106:局部閘極接觸物 107:閘極側壁間隔物 108:第一接觸物部分 110:第二接觸物部分 112:SAW特徵 112A:SAW特徵 113:SAGE結構 114:接觸物插塞 116:閘極插塞 118:鰭修整隔離結構 120:閘極絕緣層 122:上覆層間介電質材料 124:金屬線 126:導電通孔 128:插塞 130:介電質層 200:積體電路結構 201:基板 202:鰭 203:溝槽隔離區域 204:閘極電極 206:局部閘極接觸物 207:閘極側壁間隔物 208:第一接觸物部分 210:第二接觸物部分 212:SAGE特徵 212A:SAGE特徵 213:SAGE結構 214:接觸物插塞 216:閘極插塞 217:局部閘極到閘極互連體 218:鰭修整隔離結構 220:閘極絕緣層 222:上覆層間介電質材料 224:金屬線 226:導電通孔 228:插塞 230:介電質層 300:起始結構 301:基板 302:鰭 303A:硬遮罩 303B:犧牲圖案化硬遮罩 305:淺溝槽隔離結構 306:自對準壁間隔物 308:介電質襯墊 310:介電質填充物 312:介電質填充物 314:犧牲帽 316:永久帽 316A:離散的帽 320:虛置閘極 322:閘極溝槽 324:閘極間隔物 326:層間介電質材料 328:隔離結構 330:犧牲硬遮罩材料 332:圖案化遮罩 334:犧牲硬遮罩材料 336:空隙 340:閘極堆疊 342:局部閘極到閘極互連體 344:閘極絕緣層 346:溝槽接觸物 348:接觸物插塞 350:局部接觸物到接觸物互連體 400:積體電路結構 401:半導體基板 402:半導體鰭 403:溝槽隔離區域 404:閘極電極 406:局部閘極接觸物 407:閘極側壁間隔物 408:第一接觸物部分 410:第二接觸物部分 412:SAGE特徵 412A:SAGE特徵 413:SAGE結構 414:接觸物插塞 416:閘極插塞 418:鰭修整隔離結構 420:閘極絕緣層 422:上覆層間介電質材料 424:金屬線 426:導電通孔 428:插塞 430:介電質層 440:局部閘極到閘極互連體 500:積體電路結構 501:基板 502:虛置閘極材料 504:圖案化的硬遮罩 506:鰭 507:SAGE特徵 508:鰭根 510:淺溝槽隔離區域 512:SAGE結構 514:SAGE結構 516:SAGE結構 518:連續部分 520:犧牲硬遮罩材料 522:下硬遮罩層 524:上硬遮罩層 526:開口 528:阻擋材料 530:圖案化的犧牲硬遮罩材料 532:部分 534A:離散的虛置閘極線 534B:虛置閘極線 540A:離散的永久閘極線 540B:永久閘極線 542:閘極絕緣層 544:局部閘極到閘極互連體 546:貫穿閘極隔離結構 548:層間介電質材料 550:溝槽接觸物 602:第一積體電路結構 604:第二積體電路結構 606:鰭 608:鰭 610:閘極電極 612:閘極電極 614:溝槽接觸物 616:溝槽接觸物 618:端到端間隔 700:基板 702:鰭 702A:第一半導體鰭 702B:第二半導體鰭 710:閘極介電質層 712:虛置閘極層 714:隔離區域 716:圖案化的虛置閘極端 718:箭頭區域 720:N型閘極電極 722:P型閘極電極 724:P/N接面 726:箭頭區域 740:局部互連體 742:硬遮罩 800:基板 802:鰭 802A:第一半導體鰭 802B:第二半導體鰭 804:硬遮罩層 806:墊氧化物層 810:閘極介電質層 812:虛置間隔物 814:隔離結構 820:N型閘極電極 822:P型閘極電極 840:局部互連體 842:硬遮罩 850:介電質插塞 900:計算裝置 902:板 904:處理器 906:通訊晶片 1000:中介物 1002:第一基板 1004:第二基板 1006:球柵格陣列 1008:金屬互連體 1010:通孔 1012:矽穿孔 1014:嵌入裝置 1100:行動計算平台 1105:顯示螢幕 1110:積體系統 1111:控制器 1113:電池 1115:功率管理積體電路 1120:展開視圖 1125:RF積體電路 1160:板 1177:封裝的裝置 1200:設備 1202:晶粒 1204:金屬化墊 1206:封裝基板 1208:連接體 1210:焊球 1212:下填材料 TCN:溝槽接觸物
[圖1]繪示了包含具有局部互連體的自對準閘極端帽(SAGE)架構的積體電路結構的橫截面視圖。
[圖2]繪示了包含具有局部互連體的自對準閘極端帽(SAGE)架構的積體電路結構的橫截面視圖，根據本揭露的實施方式。
[圖3A]至[圖3G]繪示了在製造包含具有局部互連體的自對準閘極端帽(SAGE)架構的積體電路結構的一種方法中的各種操作的橫截面視圖，根據本揭露的實施方式。
[圖4]繪示了包含具有局部互連體的自對準閘極端帽(SAGE)架構的積體電路結構的橫截面視圖，根據本揭露的實施方式。
[圖5A]至[圖5J]繪示了在製造包含具有局部互連體的自對準閘極端帽(SAGE)架構的積體電路結構的一種方法中的各種操作的橫截面視圖，根據本揭露的實施方式。
[圖6]繪示了包含容納端到端間隔的基於鰭的積體電路結構的布局的平面圖。
[圖7A]至[圖7D]繪示了習用finFET或三閘極製程製造方案中重要的製程操作的橫截面視圖。
[圖8A]至[圖8D]繪示了用於finFET或三閘極裝置的自對準閘極端帽(SAGE)製程製造方案中重要的製程操作的橫截面視圖，根據本揭露實施方式。
[圖9]繪示了根據本揭露的一實施方案的計算裝置。
[圖10]繪示了中介物，其包含本揭露的一或更多實施方式。
[圖11]描述行動計算平台的等角視圖，其配置根據於此所述的一或更多製程製造的IC或包含於此所述的一或更多特徵，根據本揭露的實施方式。
[圖12]繪示了覆晶安裝晶粒的橫截面視圖，根據本揭露的實施方式。
100:積體電路結構
101:半導體基板
102:鰭
103:溝槽隔離區域
104:閘極電極
106:局部閘極接觸物
107:閘極側壁間隔物
108:第一接觸物部分
110:第二接觸物部分
112:SAW特徵
112A:SAW特徵
113:SAGE結構
114:接觸物插塞
116:閘極插塞
118:鰭修整隔離結構
120:閘極絕緣層
122:上覆層間介電質材料
124:金屬線
126:導電通孔
128:插塞
130:介電質層

Claims (25)

  1. 一種積體電路結構，包括： 第一閘極結構，在第一半導體鰭上方； 第二閘極結構，在第二半導體鰭上方； 閘極端帽隔離結構，在該第一和第二半導體鰭之間，以及橫向在該第一和第二閘極結構之間且與該第一和第二閘極結構接觸； 閘極插塞，在該閘極端帽隔離結構上方，以及橫向在該第一和第二閘極結構之間且與該第一和第二閘極結構接觸；以及 局部閘極互連體，在該閘極插塞和該閘極端帽隔離結構之間，該局部閘極互連體與該第一和第二閘極結構接觸。
  2. 如請求項1之積體電路結構，其中，該局部閘極互連體與該第一和第二閘極結構連續。
  3. 如請求項1之積體電路結構，其中，該第一和第二閘極結構每個包括局部閘極接觸物，以及其中，該局部閘極互連體與該第一和第二閘極結構中的每一者的該局部閘極接觸物連續。
  4. 如請求項1之積體電路結構，其中，該閘極插塞與該閘極端帽隔離結構未垂直對準。
  5. 如請求項1之積體電路結構，其中，該閘極插塞的至少一部分與該閘極端帽隔離結構垂直對準。
  6. 如請求項1之積體電路結構，其中，該閘極插塞具有的寬度大於該閘極端帽隔離結構的寬度。
  7. 如請求項1之積體電路結構，其中，該閘極插塞的至少一部分具有的寬度與該閘極端帽隔離結構的寬度相同。
  8. 如請求項1之積體電路結構，進一步包括： 第一溝槽接觸物結構，在該第一半導體鰭上方； 第二溝槽接觸物結構，在該第二半導體鰭上方，該閘極端帽隔離結構橫向在該第一溝槽接觸物結構和該第二溝槽接觸物結構之間且與該第一溝槽接觸物結構和該第二溝槽接觸物結構接觸； 溝槽接觸物插塞，在該閘極端帽隔離結構上方，以及橫向在該第一和第二溝槽接觸物結構之間且與該第一和第二溝槽接觸物結構接觸；以及 局部溝槽接觸物互連體，在該溝槽接觸物插塞和該閘極端帽隔離結構之間，該局部溝槽接觸物互連體與該第一和第二溝槽接觸物結構接觸。
  9. 如請求項8之積體電路結構，其中，該局部溝槽接觸物互連體與該第一和第二溝槽接觸物結構連續。
  10. 如請求項8之積體電路結構，其中，該溝槽接觸物插塞與該閘極端帽隔離結構未垂直對準。
  11. 如請求項8之積體電路結構，其中，該溝槽接觸物插塞的至少一部分與該閘極端帽隔離結構垂直對準。
  12. 如請求項8之積體電路結構，其中，該溝槽接觸物插塞具有的寬度大於該閘極端帽隔離結構的寬度。
  13. 如請求項8之積體電路結構，其中，該溝槽接觸物插塞的至少一部分具有的寬度與該閘極端帽隔離結構的寬度相同。
  14. 如請求項1之積體電路結構，其中，該第一和第二半導體鰭突出穿過在基板之上的溝槽隔離區域，以及其中，該閘極端帽隔離結構在該溝槽隔離區域上。
  15. 一種積體電路結構，包括： 第一溝槽接觸物結構，在第一半導體鰭上方； 第二溝槽接觸物結構，在第二半導體鰭上方； 閘極端帽隔離結構，在該第一和第二半導體鰭之間，以及橫向在該第一和第二溝槽接觸物結構之間且與該第一和第二溝槽接觸物結構接觸； 溝槽接觸物插塞，在該閘極端帽隔離結構上方，以及橫向在該第一和第二溝槽接觸物結構之間且與該第一和第二溝槽接觸物結構接觸；以及 局部溝槽接觸物互連體，在該溝槽接觸物插塞和該閘極端帽隔離結構之間，該局部溝槽接觸物互連體與該第一和第二溝槽接觸物結構接觸。
  16. 如請求項15之積體電路結構，其中，該局部閘極互連體與該第一和第二溝槽接觸物結構連續。
  17. 如請求項15之積體電路結構，其中，該溝槽接觸物插塞與該閘極端帽隔離結構未垂直對準。
  18. 如請求項15之積體電路結構，其中，該溝槽接觸物插塞的至少一部分與該閘極端帽隔離結構垂直對準。
  19. 如請求項15之積體電路結構，其中，該閘極溝槽接觸物具有的寬度大於該閘極端帽隔離結構的寬度。
  20. 如請求項15之積體電路結構，其中，該溝槽接觸物插塞的至少一部分具有的寬度與該閘極端帽隔離結構的寬度相同。
  21. 如請求項15之積體電路結構，其中，該第一和第二半導體鰭突出穿過在基板之上的溝槽隔離區域，其中，該閘極端帽隔離結構在該溝槽隔離區域上。
  22. 一種積體電路結構，包括： 半導體鰭，突出穿過在基板之上的溝槽隔離區域，該半導體鰭具有頂表面； 第一閘極結構，在該半導體鰭上方且在該溝槽隔離區域上方； 第二閘極結構，在該半導體鰭上方且在該溝槽隔離區域上方；以及 局部閘極互連體，在該溝槽隔離區域上，該局部閘極互連體與該第一和第二閘極結構接觸，以及該局部閘極互連體具有的頂表面在該半導體鰭的該頂表面之下。
  23. 如請求項22之積體電路結構，其中，該局部閘極互連體與該第一和第二閘極結構連續。
  24. 如請求項22之積體電路結構，其中，該溝槽隔離區域在鰭根上方。
  25. 如請求項22之積體電路結構，其中，該局部閘極互連體與閘極端帽隔離結構接觸。
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