TWI846345B - 記憶體裝置 - Google Patents

Abstract

記憶體裝置，例如為三維及式或反或式快閃記憶體，包括記憶胞區塊、多個第一位元線開關、多個第二位元線開關、第一開關以及第二開關。記憶胞區塊區分為第一子記憶胞區塊以及第二子記憶胞區塊。第一位元線開關分別耦接至多條第一區域位元線，第一位元線開關並共同耦接至第一子共同位元線。第二位元線開關分別耦接至多條第二區域位元線，第二位元線開關並共同耦接至第二子共同位元線。第一開關耦接在第一子共同位元線以及共同位元線間，受控於第一控制信號。第二開關耦接在第二子共同位元線以及共同位元線間，受控於第二控制信號。

Description

記憶體裝置

本發明是有關於一種記憶體裝置，且特別是有關於一種可提升記憶體的修復效率的記憶體裝置。

在習知的記憶體裝置中，為了確保記憶體裝置的記憶效能，在記憶體裝置製造完成後，會針對記憶體裝置進行測試。例如，可針對記憶體裝置中的記憶胞區塊的區域位元線以及區域源極線間有無發生短路現象進行測試。

在習知的記憶體裝置中，記憶胞區塊中的具有多條的區域位元線以及區域源極線相互交錯排列。為了提高記憶體裝置的生產良率，當記憶胞區塊中有發生一條區域位元線以及一條區域源極線間的短路現象，則整個記憶胞區塊都需要被捨棄，並透過備援記憶胞區塊來進行取代。這樣的修復方法降低了記憶體裝置的硬體使用效能，並容易造成大量電路面積的浪費。

本發明提供一種記憶體裝置，可提升記憶體的修復效率。

本發明的記憶體裝置包括記憶胞區塊、多個第一位元線開關、多個第二位元線開關、第一開關以及第二開關。記憶胞區塊區分為第一子記憶胞區塊以及第二子記憶胞區塊。第一位元線開關分別耦接至第一子記憶胞區塊中的多條第一區域位元線，第一位元線開關並共同耦接至第一子共同位元線。第二位元線開關分別耦接至第二子記憶胞區塊中的多條第二區域位元線，第二位元線開關並共同耦接至第二子共同位元線。第一開關耦接在第一子共同位元線以及共同位元線間，受控於第一控制信號。第二開關耦接在第二子共同位元線以及共同位元線間，受控於第二控制信號。

基於上述，在本發明的記憶體裝置中，透過將一記憶體區塊切分為二子記憶胞區塊。並分別在二子記憶胞區塊與共同位元線間設置多個開關。記憶體裝置透過控制上述開關的導通或斷開狀態，可使對應的子記憶胞區塊維持正常工作或停止工作。在當子記憶胞區塊發生異常現象時，則可透過使對應的開關被切斷以停止工作，可有效的提供備援記憶胞區塊來取代發生異常的子記憶胞區塊。如此一來，在本發明的記憶體裝置中，當異常現象發生時，記憶胞區塊可以不用完全被取代。透過切斷對應子記憶胞區塊的開關，可以透過替代記憶胞區塊的一部分，來完成記憶體裝置的修復動作。

請參照圖1，圖1繪示本發明一實施例的記憶體裝置的示意圖。記憶體裝置20包括多個記憶胞區塊，其中的記憶胞區塊GP1中的記憶胞共用共同位元線GBLi以及共同源極線GSLi，記憶胞區塊GP2的記憶胞共用共同位元線GBLj以及共同源極線GSLj。共同位元線GBLi耦接至感測放大器SA1，而共同位元線GBLj耦接至感測放大器SA2。在另一方面，以記憶胞區塊GP1為例，記憶胞區塊GP1具有多條區域位元線並分別耦接至多個位元線開關BLT。這些位元線開關BLT為兩個群組，其中之一的群組耦接至開關SW1，其中之另一的群組則耦接至開關SW2。開關SW1未耦接至位元線開關BLT的端點則與開關SW2未耦接至位元線開關BLT的端點相互耦接至感測放大器SA1，並與共同位元線GBLi相互耦接。

在本實施例中，以單一記憶胞區塊GP1具有八個位元線開關BLT為例，開關SW1可耦接至其中的四個位元線開關BLT，開關SW2則可耦接至另外的四個位元線開關BLT。

在本實施例中，若區域位元線BL1與區域源極線SL1相互發生短路時，開關SW1可對應的切斷，而開關SW2維持被導通的狀態。這樣一來，與開關SW1相互耦接的位元線開關BLT，所對應的區域位元線上的記憶胞，將可以被隔絕以不耦接至感測放大器SA1，並被停用。在另一方面，基於開關SW2維持被導通，因此與開關SW2相互耦接的位元線開關BLT，所對應的區域位元線上的記憶胞仍可維持正常動作。也就是說，同一記憶胞區塊GP1中的部分區域位元線上的記憶胞，在有發生區域位元線BL1與區域源極線SL1間的短路現象時，仍可維持正常運作。

與先前技術的記憶體裝置相比較，如下表所示：

架構	位元線開關的數量	修復效率	GBLi、GBLj的間距
先前技術	8個	不佳	正常
圖1	8個+2個（SW1、SW2）	較佳	正常

其中感測放大器SA1用以使一參考信號與共同位元線GBLi上的電氣信號比較以產生一感測結果。

請參照圖2，圖2繪示本發明一實施例的記憶體裝置的電路示意圖。記憶體裝置100包括記憶胞區塊110、位元線開關BLT1~BLT4、位元線開關BLT5~BLT8、開關SW1、開關SW2、源極線開關SLT1~SLT4以及源極線開關SLT5~SLT8。

在本實施例中，記憶胞區塊110可區分為第一子記憶胞區塊111以及第二子記憶胞區塊112。第一子記憶胞區塊111以及第二子記憶胞區塊112中均包括多個記憶胞MC。第一子記憶胞區塊111具有多條區域位元線BL1~BL4以及多條區域源極線SL1~SL4。此外，位元線開關BLT1~BLT4的每一者具有第一端以及第二端。位元線開關BLT1~BLT4的第一端分別耦接至區域位元線BL1~BL4，位元線開關BLT1~BLT4的第二端則共同耦接至第一子共同位元線SGBL1。源極線開關SLT1~SLT4每一者具有第一端以及第二端，源極線開關SLT1~SLT4的第一端分別耦接至區域源極線SL1~SL4，源極線開關SLT1~SLT4的第二端則共同耦接至共同源極線CSL。

第二子記憶胞區塊112具有多條區域位元線BL5~BL8以及多條區域源極線SL5~SL8。此外，位元線開關BLT5~BLT8的每一者具有第一端以及第二端。位元線開關BLT5~BLT8的第一端分別耦接至區域位元線BL5~BL8，位元線開關BLT5~BLT8的第二端則共同耦接至第二子共同位元線SGBL2。源極線開關SLT5~SLT8每一者具有第一端以及第二端，源極線開關SLT5~SLT8的第一端分別耦接至區域源極線SL5~SL8，源極線開關SLT5~SLT8的第二端則共同耦接至共同源極線CSL。

在另一方面，開關SW1耦接在第一子共同位元線SGBL1以及共同位元線GBL間。開關SW1並受控於控制信號CT1以被導通或斷開。開關SW2則耦接在第二子共同位元線SGBL2以及共同位元線GBL間。開關SW2並受控於控制信號CT2以被導通或斷開。

第一子記憶胞區塊111以及第二子記憶胞區塊112並共用多條字元線WL1~WLN。

在本實施例中，開關SW1用以控制第一子記憶胞區塊111中的任一記憶胞MC傳送信號至共同位元線GBL的路徑。在當開關SW1導通時，第一子記憶胞區塊111可正常運作。相對的，在當開關SW1被斷開時，第一子記憶胞區塊111中的任一記憶胞MC無法傳送信號至共同位元線GBL。並且，記憶體裝置100中的感測放大器（未繪示）無法透過接收共同位元線GBL上的信號以感測出第一子記憶胞區塊111中的任一記憶胞MC所儲存的資訊。也就是說，當開關SW1被斷開時，第一子記憶胞區塊111的運作可被停止。

同理，開關SW2用以控制第二子記憶胞區塊112中的任一記憶胞MC傳送信號至共同位元線GBL的路徑。在當開關SW2導通時，第二子記憶胞區塊112可正常運作。相對的，在當開關SW2斷開時，第二子記憶胞區塊112的運作可被停止。

在本實施例中，透過針對記憶體裝置100執行測試動作，可以獲知第一子記憶胞區塊111以及第二子記憶胞區塊112是否有無發生異常現象。例如，透過測試動作，可以獲知第一子記憶胞區塊111中的區域位元線BL1~BL4的任一者，有無與區域源極線SL1~SL4的任一者發生短路現象。並可獲知第二子記憶胞區塊112中的區域位元線BL5~BL8的任一者，有無與區域源極線SL5~SL8的任一者發生短路現象。根據上述的測試動作的測試結果，記憶體裝置100可產生控制信號CT1以及CT2。並在當第一子記憶胞區塊111中的區域位元線BL1~BL4的任一者，有與區域源極線SL1~SL4的任一者發生短路現象時，產生對應的控制信號CT1以使開關SW1被切斷。而在當第二子記憶胞區塊112中的區域位元線BL5~BL8的任一者，有與區域源極線SL5~SL8的任一者發生短路現象時，記憶體裝置100可產生對應的控制信號CT2以使開關SW2被切斷。

附帶一提的，若測試結果指出第一子記憶胞區塊111沒有發生異常現象時，記憶體裝置100可產生對應的控制信號CT1以使開關SW1被導通。若測試結果指出第二子記憶胞區塊112沒有發生異常現象時，記憶體裝置100可產生對應的控制信號CT2以使開關SW2被導通。

舉例來說明，在當開關SW1被切斷時，記憶體裝置100可啟用備援記憶胞區塊來取代發生異常的第一子記憶胞區塊111。也就是說，在記憶胞區塊100中，若僅有其中一個子記憶胞區塊（例如第一子記憶胞區塊111）發生異常時，可透過僅切斷開關SW1（維持開關SW2被導通），以執行部分的記憶胞區塊100的取代動作。如此一來，沒有異常狀態的第二子記憶胞區塊112可以維持正常的運作，可提升記憶體裝置100的修復效率。

在本實施例中，開關SW1、SW2、位元線開關BLT1~BLT8、源極線開關SLT1~SLT8皆可以為電晶體開關。記憶胞區塊100中的記憶胞MC可以為及式（AND）快閃記憶胞或是反或式（NOR）快閃記憶胞，並以二維或三維的方式進行建構。

以下請參照圖3，圖3繪示本發明另一實施例的記憶體裝置的示意圖。記憶體裝置200包括記憶胞區塊210以及備援記憶胞區塊220、230。記憶胞區塊210可區分為第一記憶胞子區塊211以及第二記憶胞子區塊212。第一記憶胞子區塊211的多條區域位元線分別透過位元線開關BLT1~BLT4以耦接至第一子共同位元線SGBL1。第二記憶胞子區塊212的多條區域位元線則分別透過位元線開關BLT5~BLT8以耦接至第二子共同位元線SGBL2。開關SW1耦接在第一子共同位元線SGBL1以及共同位元線GBL間，開關SW2則耦接在第二子共同位元線SGBL2以及共同位元線GBL間。此外，第一記憶胞子區塊211的多條區域源極線分別透過源極線開關SLT1~SLT4以耦接至共同源極線CSL。第二記憶胞子區塊212的多條區域源極線則分別透過源極線開關SLT5~SLT8以耦接至共同源極線CSL。

在另一方面，備援記憶胞區塊220的多條區域位元線分別耦接至位元線開關BLTB1~BLTB4。備援記憶胞區塊220的多條區域源極線則分別耦接至源極線開關SLTB1~SLTB4，源極線開關SLTB1~SLTB4另共同耦接至共同源極線CSL。位元線開關BLTB1~BLTB4並共同耦接至子共同位元線SGBL3。開關SW3則耦接在子共同位元線SGBL3以及共同位元線GBL間。備援記憶胞區塊230的多條區域位元線分別耦接至位元線開關BLTB5~BLTB8。備援記憶胞區塊230的多條區域源極線則分別耦接至源極線開關SLTB5~SLTB8，源極線開關SLTB5~SLTB8另共同耦接至共同源極線CSL。位元線開關BLTB5~BLTB8並共同耦接至子共同位元線SGBL4。開關SW4則耦接在子共同位元線SGBL4以及共同位元線GBL間。

在本實施例中，開關SW1~SW4分別受控於控制信號CT1~CT4。其中，當第一記憶胞子區塊211以及第二記憶胞子區塊212的其中之一被測試出有異常狀態時，開關SW1、SW2的其中之一（對應異常狀態的記憶胞子區塊的開關）可以被切斷，開關SW1、SW2的其中之另一（對應沒有異常狀態的記憶胞子區塊的開關）可以保持導通。相對應的，開關SW3可根據控制信號CT3而被導通，並使備援記憶胞區塊220被啟動以取代發生異常狀態的記憶胞子區塊（第一記憶胞子區塊211以及第二記憶胞子區塊212的其中之一）。在此同時，基於第一記憶胞子區塊211以及第二記憶胞子區塊212的其中之另一為正常狀態，因此開關SW4可根據控制信號CT4而被截止，使備援記憶胞區塊230不執行記憶胞子區塊的取代動作。

在此請注意，備援記憶胞區塊220、230的任一者的電路架構可以與第一記憶胞子區塊211以及第二記憶胞子區塊212其中的任一相同。也就是說，以備援記憶胞區塊220為例，備援記憶胞區塊220中的記憶胞的數量，可以與第一記憶胞子區塊211中的記憶胞的數量相同，而第一記憶胞子區塊211與第二記憶胞子區塊212則具有相同的記憶胞的數量。

另外，在本實施例中，記憶體裝置200可具有更多數量的備援記憶胞區塊220、230，並可針對多個發生異常的記憶胞子區塊執行置換動作，以確保記憶體裝置200的正常運作。

以下請參照圖4，圖4繪示本發明實施例的記憶體裝置的部分架構示意圖。其中，記憶體裝置400中具有多個位元線開關BT1~BT8。位元線開關BT1~BT8兩兩成對進行設置。位元線開關BT1~BT4的一端共同耦接至子共同位元線SGBL1，位元線開關BT5~BT8的一端共同耦接至子共同位元線SGBL2。位元線開關BT1~BT4的另一端分別耦接至區域位元線BL1~BL4，位元線開關BT5~BT8的另一端則可分別耦接至不同的多條位元線（如圖1實施例的位元線BL5~BL8）。

此外，開關SW1、SW2成對進行設置。開關SW1耦接在子共同位元線SGBL1以及共同位元線GBL間，開關SW2則耦接在子共同位元線SGBL2以及共同位元線GBL間。基於三維堆疊的架構，共同位元線GBL例如可由第二上金屬層（top metal 2, TM2）來形成。開關SW1、SW2可透過直通矽晶穿孔（Through-Silicon Via, TSV）來耦接至共同位元線GBL。此外，區域位元線BL1~BL4則可由第一上金屬層（top metal 1, TM1）來形成，在高度上可略低於共同位元線GBL。附帶一提的，在本實施例中，區域源極線SL1~SL4可形成在第一上金屬層，共同源極線CSL則可形成在第二上金屬層。

以下請參照圖5，圖5繪示本發明另一實施例的記憶體裝置的示意圖。在記憶體裝置500中，記憶胞區塊510可被區分為子記憶胞區塊511、512、513以及514。子記憶胞區塊511透過位元線開關BLT1、BLT2以耦接至開關SW51，再透過開關SW51以耦接至共同位元線GBL，子記憶胞區塊511並透過源極線開關SLT1、SLT2以耦接至共同源極線CSL；子記憶胞區塊512透過位元線開關BLT3、BLT4以耦接至開關SW52，再透過開關SW52以耦接至共同位元線GBL，子記憶胞區塊512並透過源極線開關SLT3、SLT4以耦接至共同源極線CSL；子記憶胞區塊513透過位元線開關BLT5、BLT6以耦接至開關SW53，再透過開關SW53以耦接至共同位元線GBL，子記憶胞區塊513並透過源極線開關SLT5、SLT6以耦接至共同源極線CSL；子記憶胞區塊514透過位元線開關BLT7、BLT8以耦接至開關SW54，再透過開關SW54以耦接至共同位元線GBL，子記憶胞區塊514並透過源極線開關SLT7、SLT8以耦接至共同源極線CSL。

相較於圖1實施例的記憶體裝置100，本實施例的記憶體裝置500更細分記憶胞區塊510為更多數量的子記憶胞區塊511~514。如此一來，當子記憶胞區塊511~514的其中之一發生異常現象時，可進針對記憶胞區塊510中更少的部分進行更換來完成修復動作，以效提升記憶體裝置500的使用效能。

附帶一提的，在本實施例中，對應子記憶胞區塊511~514，記憶體裝置500中可設置與各個子記憶胞區塊511~514相同電路架構以及記憶胞數量的一個或多個備援記憶胞區塊。在當子記憶胞區塊511~514的其中之一發生異常現象時，可應用備援記憶胞區塊來執行取代動作。

關於利用備援記憶胞區塊來取代子記憶胞區塊511~514的其中之一的動作細節，在前述的實施例中已有詳細的說明，此處恕不多贅述。

以下請參照圖6，圖6繪示本發明一實施例的記憶體裝置的記憶胞的架構示意圖。在本發明實施例的記憶體裝置中，記憶胞區塊中的多個記憶胞MCs可以堆疊的方式來建構，並形成一三維架構的記憶胞串。每一記憶胞可具有氧化矽-氮化矽-氧化矽層ONO以作為絕緣層。並具有通道結構CH以及閘極結構GS。區域位元線BL以及區域源極線SL，分別透過導電插銷PG1、PG2以連接至記憶胞串中的全部記憶胞MCs。

在本實施例中，記憶胞MCs可以為反或式（NOR）快閃記憶胞，或者是及式（AND）快閃記憶胞。

值得一提的，在本發明其他實施例中，記憶胞MCs也可以應用二維的方式進行排列，沒有特定的限制。

綜上所述，本發明透過區分一個記憶胞區塊為多個子記憶胞區塊，並透過分別在子記憶胞區塊以及共同位元線間設置多個開關。當子記憶胞區塊發生異常現象時，可透過切斷對應的開關，並利用備援記憶胞區塊來取代發生異常現象的子記憶胞區塊。如此一來，當記憶胞區塊發生異常現象時，可不需要針對記憶胞區塊進行完整的取代動作，而可透過取代部份的子記憶胞區塊即可完成記憶胞區塊的修復動作，有效提升記憶體裝置的硬體空間的使用效能。

20、100、200、300、400、500:記憶體裝置 110、310、510、GP1、GP2:記憶胞區塊 111、211、311:第一子記憶胞區塊 112、212、312:第二子記憶胞區塊 220、230:備援記憶胞區塊 511~514:子記憶胞區塊 BL1~BL8、BL:區域位元線 BLT1~BLT8、BLTB1~BLTB8、BLT:位元線開關 CH:通道結構 CSL、GSLi、GSLj:共同源極線 CT1、CT2、CT3:控制信號 GBL、GBLi、GBLj:共同位元線 GS:閘極結構 MC、MCs:記憶胞 ONO:氧化矽-氮化矽-氧化矽層 PG1、PG2:導電插銷 SA1、SA2:感測放大器 SGBL1、SGBL2、SGBL3、SGBL4:子共同位元線 SL1~SL8、SL:區域源極線 SLT1~SLT8、SLTB1~SLTB8:源極線開關 SW1、SW2、SW3、SW4、SW51~SW54:開關 WL1~WLN:字元線

圖1繪示本發明一實施例的記憶體裝置的示意圖。 圖2繪示本發明一實施例的記憶體裝置的電路圖。 圖3繪示本發明另一實施例的記憶體裝置的示意圖。 圖4繪示本發明實施例的記憶體裝置的部分架構示意圖。 圖5繪示本發明另一實施例的記憶體裝置的示意圖。 圖6繪示本發明一實施例的記憶體裝置的記憶胞的架構示意圖。

100:記憶體裝置

110:記憶胞區塊

111:第一子記憶胞區塊

112:第二子記憶胞區塊

BL1~BL8:區域位元線

BLT1~BLT8:位元線開關

CSL:共同源極線

CT1、CT2:控制信號

GBL:共同位元線

MC:記憶胞

SGBL1、SGBL2:子共同位元線

SL1~SL8:區域源極線

SLT1~SLT8:源極線開關

SW1、SW2:開關

WL1~WLN:字元線

Claims (14)

1. 一種記憶體裝置，包括：一記憶胞區塊，區分為一第一子記憶胞區塊以及一第二子記憶胞區塊；多個第一位元線開關，分別耦接至該第一子記憶胞區塊中的多條第一區域位元線，該些第一位元線開關並共同耦接至一第一子共同位元線；多個第二位元線開關，分別耦接至該第二子記憶胞區塊中的多條第二區域位元線，該些第二位元線開關並共同耦接至一第二子共同位元線；一第一開關，耦接在該第一子共同位元線以及一共同位元線間，受控於一第一控制信號；以及一第二開關，耦接在該第二子共同位元線以及該共同位元線間，受控於一第二控制信號，其中該第一開關根據對應的各該第一區域位元線與相鄰的區域源極線有無發生短路現象以被導通或斷開。
2. 如請求項1所述的記憶體裝置，更包括：多個第一源極線開關，分別耦接在該第一子記憶胞區塊的多條第一區域源極線以及一共同源極線間；以及多個第二源極線開關，分別耦接在該第二子記憶胞區塊的多條第二區域源極線以及該共同源極線間。
3. 如請求項2所述的記憶體裝置，更包括： 至少一備援記憶胞區塊；多個第三位元線開關，分別耦接至該至少一備援記憶胞區塊中的多條第三區域位元線，該些第三位元線開關並共同耦接至一第三子共同位元線；以及一第三開關，耦接在該第三子共同位元線以及該共同位元線間，受控於一第三控制信號。
4. 如請求項3所述的記憶體裝置，其中當該第一子記憶胞區塊中的該些第一區域位元線的至少其中之一與該些第一區域源極線的至少其中之一發生短路現象時，該第一開關根據該第一控制信號而被斷開。
5. 如請求項4所述的記憶體裝置，其中當該第一子記憶胞區塊中的該些第一區域位元線的至少其中之一與該些第一區域源極線的至少其中之一發生短路現象時，該第三開關被導通以使該至少一備援記憶胞區塊取代該第一子記憶胞區塊。
6. 如請求項3所述的記憶體裝置，其中當該第二子記憶胞區塊中的該些第二區域位元線的至少其中之一與該些第二區域源極線的至少其中之一發生短路現象時，該第二開關根據該第二控制信號而被斷開。
7. 如請求項6所述的記憶體裝置，其中當該第二子記憶胞區塊中的該些第二區域位元線的至少其中之一與該些第二區域源極線的至少其中之一發生短路現象時，該第三開關被導通以使該至少一備援記憶胞區塊取代該第二子記憶胞區塊。
8. 如請求項3所述的記憶體裝置，其中該至少一備援記憶胞區塊的每一者中的記憶胞數量與該第一子記憶胞區塊的記憶胞數量相同，該第一子記憶胞區塊至中的記憶胞數量與該第二子記憶胞區塊的記憶胞數量相同。
9. 如請求項1所述的記憶體裝置，其中該記憶胞區塊中的多個記憶胞為及式或反或式快閃記憶胞。
10. 如請求項9所述的記憶體裝置，其中該些記憶胞以二維或三維的方式進行排列。
11. 如請求項1所述的記憶體裝置，其中該記憶胞區塊更包括：至少一第三記憶胞子區塊，透過多個第三位元線開關以耦接至至少一第三子共同位元線；以及至少一第三開關，耦接在該至少一第三子共同位元線以及該共同位元線間，受控於至少一第三控制信號。
12. 如請求項11所述的記憶體裝置，其中該至少一第三開關根據對應的多個第三區域位元線的每一者與相鄰的區域源極線有無發生短路現象以被導通或斷開。
13. 如請求項1所述的記憶體裝置，更包括：一感測放大器，耦接至該共同位元線，使一參考信號與該共同位元線上的電氣信號比較以產生一感測結果。
14. 如請求項1所述的記憶體裝置，其中該第二開關根據對應的各該第二區域位元線與相鄰的區域源極線有無發生短路現象以被導通或斷開。