TWI786831B

TWI786831B - 三維記憶體裝置

Info

Publication number: TWI786831B
Application number: TW110134678A
Authority: TW
Inventors: 林永豐; 羅思覺; 葉騰豪; 呂函庭
Original assignee: 旺宏電子股份有限公司
Priority date: 2021-09-16
Filing date: 2021-09-16
Publication date: 2022-12-11
Also published as: TW202314702A

Abstract

一種三維記憶體裝置，如三維及式快閃記憶體裝置。三維記憶體裝置包括多個記憶胞陣列、多個位元線開關以及多個源極線開關。記憶胞陣列具有多個記憶胞行分別耦接至多條源極線以及多條位元線。位元線開關、源極線開關分別由多個第一電晶體、第二電晶體所構成。第一電晶體耦接至一共同位元線以及位元線。第二電晶體耦接至共同源極線以及源極線。其中，第一電晶體為P型電晶體或具有三井區基底的N型電晶體，第二電晶體為P型電晶體或具有三井區基底的N型電晶體。

Description

三維記憶體裝置

本發明是有關於一種三維記憶體裝置，且特別是有關於一種可提供負值的源極線電壓或位元線電壓的三維記憶體裝置。

隨著半導體製程技術的進步，以及電子產品功能的精進，在電子產品上設置高度密的快閃記憶體成為一種趨勢。

在習知的三維的及式快閃記憶體裝置中，常透過N型電晶體來建構位元線開關以及源極線開關。在這樣的情況下，位元線開關以及源極線開關僅能提供正值的字元線電壓以及源極線電壓至記憶胞，並使記憶胞執行程式化或抹除動作。然而，由於記憶胞在程式化或抹除動作中，可以是選中記憶胞或是未選中記憶胞。為了使選中記憶胞有效執行程式化或抹除動作，並使未選中記憶胞可被遮蔽而不受到干擾，在製程條件的限制下，要如何提供每一記憶胞合適的偏壓，成為一個困難的課題。

本發明提供一種三維記憶體裝置，可提供合適的位元線電壓以及源極線電壓至各個記憶胞。

本發明的三維記憶體裝置包括多個記憶胞陣列、多個位元線開關以及多個源極線開關。記憶胞陣列具有相對應的多個記憶胞行，記憶胞行分別耦接至多條源極線以及多條位元線。位元線開關分別由多個第一電晶體所構成。第一電晶體的第一端耦接至一共同位元線，第一電晶體的第二端分別耦接至位元線。源極線開關分別由多個第二電晶體所構成。第二電晶體的第二端耦接至共同源極線，第二電晶體的第二端分別耦接至源極線。其中，第一電晶體為P型電晶體或具有三井區基底的N型電晶體，第二電晶體為P型電晶體或具有三井區基底的N型電晶體。

基於上述，本發明的三維記憶體裝置透過P型電晶體或具有三井區基底的N型電晶體來建構源極線開關以及位元線開關。其中，本發明的三維記憶體裝置中，可透過控制P型電晶體及/或N型電晶體的井區上的電壓，來使其源極或汲極可以通過正值或負值的電壓。如此一來，源極線開關以及位元線開關可以提供合適的電壓至選中及未選中的記憶胞，使各記憶胞可以完成讀取、程式化以及抹除動作。

請參照圖1，圖1繪示本發明一實施例的三維記憶體裝置的示意圖。三維記憶體裝置100包括記憶胞陣列111、112、位元線開關BLT0~BLT3以及源極線開關SLT0~SLT3。記憶胞陣列111包括多個記憶胞MC1。記憶胞陣列112則包括多個記憶胞MC2。在記憶胞陣列111中，記憶胞MC1排列成多個記憶胞行以及記憶胞列。在記憶胞陣列112中，記憶胞MC2同樣排列成多個記憶胞行以及記憶胞列。記憶胞陣列111中的多個記憶胞列分別耦接至字元線WL1_0~WL1_1，記憶胞陣列112中的多個記憶胞列分別耦接至字元線WL0_0~WL0_1。另外，記憶胞陣列111以及112的多個記憶胞行相互對應，並分別耦接至位元線LBL0~LBL3以及源極線LSL0~LSL3。

位元線開關BLT0~BLT3設置在基底120中。位元線開關BLT0~BLT3分別由多個電晶體M11~M14所構成。源極線開關SLT0~SLT3設置在基底130中。源極線開關SLT0~SLT3分別由多個電晶體M21~M24所構成。電晶體M11~M14分別受控於選擇信號SEL_BLT0~SEL_BLT3以被導通或斷開。電晶體M21~M24則分別受控於選擇信號SEL_SLT0~SEL_SLT3以被導通或斷開。

在本實施例中，電晶體M11~M14可以為P型電晶體，或也可以是具有三井區基底的N型電晶體。電晶體M21~M24可以為P型電晶體，或也可以是具有三井區基底的N型電晶體。

附帶一提的，本實施例中的記憶胞陣列111以及112為及式快閃（AND type flash）記憶胞陣列。此外，在本發明實施例中，單一條源極線僅透過對應的單一個源極線開關以耦接至共同源極線CSL。單一條位元線則僅透過對應的單一個位元線開關以耦接至共同位元線GBL。

以下請參照圖2，圖2繪示本發明實施例的三維記憶體裝置中的具有三井區基底的N型電晶體的實施方式的示意圖。N型電晶體200包括N型深井區（DNW）210、P型井區（PWI）220、N型井區230、N型重摻雜區（n+）231、232、P型重摻雜區（p+）233以及閘極結構250。N型深井區210可形成在一P型基底中。P型井區（PWI）220則形成在N型深井區210上，並被N型井區230所環繞。N型重摻雜區（n+）231、232以及P型重摻雜區（p+）233依序排列在P型井區（PWI）220上。其中，N型重摻雜區（n+）232以及P型重摻雜區（p+）233間可透過一絕緣結構245來隔離。N型重摻雜區（n+）231以及232間可用以形成通道，閘極結構250則覆蓋在通道上方，並覆蓋部分的N型重摻雜區（n+）231、232。

在本實施方式中，偏壓電壓VPW可透過連接結構CT以傳送至P型重摻雜區（p+）233，並被施加在P型井區（PWI）220上。透過控制偏壓電壓VPW以及N型深井區210上的電壓，用以作為電晶體200的源、汲極（或汲、源極）的N型重摻雜區（n+）231、232可以用來傳送負值或正值的電壓。

以下請參照圖3A至圖3D，圖3A至圖3D繪示本發明實施例的三維記憶體裝置的存取動作的示意圖。在圖3A中，在三維記憶體裝置300中，作為源極線開關SLT0~SLT3的電晶體M21~M24以及作為位元線開關BLT0~BLT3的電晶體M11~M14皆為具有三井區基底的N型電晶體。

在讀取動作中，電晶體M11~M14的基底（P型井區）320被施加等於0伏特的偏壓電壓，電晶體M21~M24的基底（P型井區）330同樣被施加等於0伏特的偏壓電壓。對應選中記憶胞SMC，位元線LBL2以及源極線LSL2分別為選中位元線以及選中源極線。位元線開關BLT2以及源極線開關SLT2分別為選中位元線開關以及選中源極線開關，並且被導通。其餘的位元線開關BLT0、BLT1、BLT3以及其餘的源極線開關SLT0、SLT1、SLT3被斷開。此時共同位元線GBL上的電壓可以等於第一電壓，被導通的位元線開關BLT2可提供第一電壓至選中記憶胞SMC的位元線LBL2。另外，此時共同源極線CSL上的電壓等於第二電壓，被導通的源極線開關SLT2則可提供第二電壓至選中記憶胞SMC對應的源極線LSL2。其中，在本實施例中，第一電壓可以為正值，且第一電壓大於第二電壓。例如，第一電壓可以為1伏特，第二電壓則可以為0伏特。

在另一方面，對應選中記憶胞SMC的字元線WL0_0上的字元線電信號可以等於讀取電壓（例如5~7伏特）。其餘未對應選中記憶胞SMC的字元線WL0_1、WL1_0、WL1_1上的字元線電信號可以等於0伏特。

此外，由於位元線開關BLT0、BLT1、BLT3以及源極線開關SLT0、SLT1、SLT3皆為被斷開的狀態，位元線LBL0、LBL1、LBL3、源極線LSL0、LSL1、LSL3均為浮接至接地電壓的狀態。

選中記憶胞SMC可根據所儲存的資料以傳送電流，並通過位元線LBL2被傳送至感測放大器（未繪示）。感測放大器可轉換選中記憶胞SMC所提供的電流為電壓信號，並使電壓信號與參考電壓比較，來感知選中記憶胞SMC所儲存的資料。

在圖3B中，三維記憶體裝置300執行程式化動作。並透過FN穿隧（Fowler-Nordheim tunneling）的方式來調整選中記憶胞SMC的臨界電壓，並執行程式化動作。

在程式化動作中，電晶體M11~M14的基底（P型井區）320以及電晶體M21~M24的基底（P型井區）330均被施加為負值的偏壓電壓（例如-7.5伏特）。此外，對應選中記憶胞SMC的位元線開關BLT2為選中位元線開關，並且被導通。其餘的位元線開關BLT0、BLT1、BLT3則被斷開。位元線開關BLT2並提供負值的第一電壓至選中記憶胞SMC對應的位元線LBL2。其中的第一電壓例如為-7.5伏特。此外，對應選中記憶胞SMC的源極線開關SLT2被設定為選中源極線開關，並且被斷開。其餘的源極線開關SLT0、SLT1、SLT3則被導通。在此，共同源極線CSL上的電壓例如等於6.5伏特。基於基板效應（body effect），被導通的源極線開關SLT0、SLT1、SLT3可提供正值的第二電壓（例如等於3.5伏特）至未選中記憶胞對應的源極線LSL0、LSL1、LSL3。第二電壓用以作為遮蔽（inhibit）電壓。在此，源極線LSL2為浮接的狀態。

此外，對應選中記憶胞SMC的字元線WL0_0上的字元線電壓可以被設定為12.5伏特，其餘的字元線WL1_0、WL1_1、WL0_1上的字元線電壓可以被設定為-1.5伏特。如此一來，選中記憶胞SMC可承受達20伏特的程式化偏壓（程式化動作中，記憶胞對應的字元線以及位元線（或源極線）間的電壓差），可有效執行程式化的動作。

關於其他未選中的記憶胞，其中對應未選中位元線、未選中源極線以及未選中字元線的記憶胞，其程式化偏壓可為-5伏特；對應未選中位元線、未選中源極線以及選中字元線的記憶胞，其程式化偏壓可為9伏特；對應選中位元線、選中源極線以及未選中字元線的記憶胞，其程式化偏壓可為6伏特。上述未選中記憶胞均可有效被遮蔽，而不受程式化動作干擾。

在圖3C中，三維記憶體裝置300執行位元組抹除動作。選中記憶胞SMC被選中以基於FN穿隧的方式來執行抹除動作。

在位元組抹除動作中，電晶體M11~M14的基底（P型井區）320以及電晶體M21~M24的基底（P型井區）330均被施加為負值的偏壓電壓（例如-3.5伏特）。此外，對應選中記憶胞SMC的位元線開關BLT2為選中位元線開關，並且被導通。其餘的位元線開關BLT0、BLT1、BLT3則被斷開。位元線開關BLT2並依據共用位元線GBL上的電壓以提供正值的第一電壓至選中記憶胞SMC對應的位元線LBL2。其中共用位元線GBL上的電壓例如等於10.5伏特，基於基板效應，位元線開關BLT2可提供例如等於7.5伏特的第一電壓至位元線LBL2。

此外，對應選中記憶胞SMC的源極線開關SLT2被設定為選中源極線開關，並且被斷開。其餘的源極線開關SLT0、SLT1、SLT3則被導通。在此，共同源極線CSL上的電壓例如等於-3.5伏特。被導通的源極線開關SLT0、SLT1、SLT3可分別提供負值的第二電壓（例如等於-3.5伏特）至源極線LSL0、LSL1、LSL3。在此，源極線LSL2為浮接的狀態。

此外，對應選中記憶胞SMC的字元線WL0_0上的字元線電壓可以被設定為-12.5伏特，其餘的字元線WL1_0、WL1_1、WL0_1上的字元線電壓可以被設定為1.5伏特。如此一來，選中記憶胞SMC可承受達-20伏特的抹除偏壓（抹除動作中，記憶胞對應的字元線以及位元線（或源極線）間的電壓差），可有效執行抹除的動作。

關於其他未選中的記憶胞，其中對應未選中位元線、未選中源極線以及未選中字元線的記憶胞，其抹除偏壓可為5伏特；對應未選中位元線、未選中源極線以及選中字元線的記憶胞，其抹除偏壓可為-9伏特；對應選中位元線、選中源極線以及未選中字元線的記憶胞，其抹除偏壓可為-6伏特。上述未選中記憶胞均可有效被遮蔽，而不受抹除動作干擾。

在圖3D中，三維記憶體裝置300執行區塊抹除動作。選中記憶胞區塊SMB中的多個記憶胞同時被選中以執行抹除動作。

在區塊抹除動作中，電晶體M11~M14的基底（P型井區）320以及電晶體M21~M24的基底（P型井區）330均被施加為0伏特的偏壓電壓。共同位元線GBL以及共同源極線CSL上的電壓可約為13伏特。

此外，源極線開關SLT0~SLT3以及位元線開關BLT0~BLT3均被導通。基於基底效應，源極線LSL0~LSL3以及位元線LBL0~LBL3上的電壓均為正值的10伏特。

此外，選中記憶胞區塊SMB的字元線WL0_0、WL0_1上的字元線電壓可以被設定為-10伏特，其餘的字元線WL1_0、WL1_1上的字元線電壓可以被設定為4伏特。如此一來，選中記憶胞區塊SMB中的記憶胞可承受達-20伏特的抹除偏壓，並可有效執行抹除的動作。其餘未執行抹除化的記憶胞，則可承受-6伏特的抹除偏壓，並可被遮蔽而不受抹除動作所干擾。

以下請參照圖4A至圖4D，圖4A至圖4D繪示本發明另一實施例的三維記憶體裝置的存取動作的示意圖。在圖4A中，在三維記憶體裝置400中，作為源極線開關SLT0~SLT3的電晶體M21~M24為P型電晶體，作為位元線開關BLT0~BLT3的電晶體M11~M14則為具有三井區基底的N型電晶體。

在讀取動作中，電晶體M11~M14的基底（P型井區）420被施加等於0伏特的偏壓電壓，電晶體M21~M24的基底（N型井區）430被施加例如等於1.8伏特的偏壓電壓。對應選中記憶胞SMC，位元線LBL2以及源極線LSL2分別為選中位元線以及選中源極線，位元線開關BLT2以及源極線開關SLT2分別為選中位元線開關以及選中源極線開關，並且被導通。位元線開關BLT0、BLT1、BLT3以及源極線開關SLT0、SLT1、SLT3被斷開。此時共同位元線GBL上的電壓可以等於第一電壓，被導通的位元線開關BLT2可提供第一電壓至選中記憶胞SMC的位元線LBL2。另外，此時共同源極線CSL上的電壓等於第二電壓，被導通的源極線開關SLT2則可提供第二電壓至選中記憶胞SMC對應的源極線LSL2。其中，在本實施例中，第一電壓可以為正值，且第一電壓大於第二電壓。例如，第一電壓可以為1伏特，第二電壓則可以為0伏特。

在圖4B中，三維記憶體裝置400執行程式化動作。並透過FN穿隧（Fowler-Nordheim tunning）的方式來調整選中記憶胞SMC的臨界電壓，並執行程式化動作。

在程式化動作中，電晶體M11~M14的基底（P型井區）420施加為負值的偏壓電壓（例如-10.5伏特），電晶體M21~M24的基底（N型井區）430均被施加為正值的偏壓電壓（例如3.5伏特）。此外，對應選中記憶胞SMC的位元線開關BLT2為選中位元線開關，並且被導通。其餘的位元線開關BLT0、BLT1、BLT3則被斷開。位元線開關BLT2並提供負值的第一電壓至選中記憶胞SMC對應的位元線LBL2。其中的第一電壓例如為-10.5伏特。此外，對應選中記憶胞SMC的源極線開關SLT2被設定為選中源極線開關，並且被斷開。其餘的源極線開關SLT0、SLT1、SLT3則被導通。被導通的源極線開關SLT0、SLT1、SLT3可提供約等於3.5伏特的正值的第二電壓至源極線LSL0、LSL1、LSL3。第二電壓用以作為遮蔽（inhibit）電壓。在此，源極線LSL2為浮接的狀態。

此外，對應選中記憶胞SMC的字元線WL0_0上的字元線電壓可以被設定為12.5伏特，其餘的字元線WL1_0、WL1_1、WL0_1上的字元線電壓可以被設定為-1.5伏特。如此一來，選中記憶胞SMC可承受達23伏特的程式化偏壓（程式化動作中，記憶胞對應的字元線以及位元線（或源極線）間的電壓差），可有效執行程式化的動作。

關於其他未選中的記憶胞，其中對應未選中位元線、未選中源極線以及未選中字元線的記憶胞，其程式化偏壓可為-5伏特；對應未選中位元線、未選中源極線以及選中字元線的記憶胞，其程式化偏壓可為9伏特；對應選中位元線、選中源極線以及未選中字元線的記憶胞，其程式化偏壓可為9伏特。上述未選中記憶胞均可有效被遮蔽，而不受程式化動作干擾。

在圖4C中，三維記憶體裝置400執行位元組抹除動作。選中記憶胞SMC被選中以基於FN穿隧的方式來執行抹除動作。

在位元組抹除動作中，電晶體M11~M14的基底（P型井區）420施加為負值的偏壓電壓（例如-6.5伏特），電晶體M21~M24的基底（N型井區）430均被施加為正值的偏壓電壓（例如7.5伏特）。此外，對應選中記憶胞SMC的位元線開關BLT2為選中位元線開關，並且被斷開。其餘的位元線開關BLT0、BLT1、BLT3則被導通。位元線開關BLT0、BLT1、BLT3並依據共用位元線GBL上的電壓以提供正值的第一電壓至多個未選中記憶胞對應的位元線LBL0、LBL1、LBL3。其中共用位元線GBL上的電壓例如等於-6.5伏特。位元線開關BLT0、BLT1、BLT3可提供例如等於-6.5伏特的負值的第一電壓至位元線LBL0、LBL1、LBL3。位元線LBL2則為浮接的狀態。

此外，對應選中記憶胞SMC的源極線開關SLT2被設定為選中源極線開關，並且被導通。其餘的源極線開關SLT0、SLT1、SLT3則被斷開。在此，共同源極線CSL上的電壓例如等於7.5伏特。被導通的源極線開關SLT2可提供正值的第二電壓（等於7.5伏特）的源極線LSL2。在此，源極線LSL0、LSL1、LSL3為浮接的狀態。

關於其他未選中的記憶胞，其中對應未選中位元線、未選中源極線以及未選中字元線的記憶胞，其抹除偏壓可為8伏特；對應未選中位元線、未選中源極線以及選中字元線的記憶胞，其抹除偏壓可為-6伏特；對應選中位元線、選中源極線以及未選中字元線的記憶胞，其抹除偏壓可為-6伏特。上述未選中記憶胞均可有效被遮蔽，而不受抹除動作干擾。

在圖4D中，三維記憶體裝置400執行區塊抹除動作。選中記憶胞區塊SMB中的多個記憶胞同時被選中以執行抹除動作。

在區塊抹除動作中，電晶體M11~M14的基底（P型井區）420可被施加為0伏特的偏壓電壓。電晶體M21~M24的基底（N型井區）430可被施加為10伏特的偏壓電壓。共同位元線GBL上的電壓可約為13伏特，共同源極線CSL上的電壓則可為10伏特。

此外，源極線開關SLT0~SLT3以及位元線開關BLT0~BLT3均被導通。源極線LSL0~LSL3上的電壓均為正值的10伏特。且基於基底效應，位元線LBL0~LBL3上的電壓也可為正值的10伏特。

以下請參照圖5A至圖5D，圖5A至圖5D繪示本發明另一實施例的三維記憶體裝置的存取動作的示意圖。在圖5A中，在三維記憶體裝置500中，作為源極線開關SLT0~SLT3的電晶體M21~M24為具有三井區基底的N型電晶體，作為位元線開關BLT0~BLT3的電晶體M11~M14則為P型電晶體。

在讀取動作中，電晶體M11~M14的基底（N型井區）420被施加等於1.8伏特的偏壓電壓，電晶體M21~M24的基底（P型井區）430被施加例如等於0伏特的偏壓電壓。對應選中記憶胞SMC，位元線LBL2以及源極線LSL2分別為選中位元線以及選中源極線，位元線開關BLT2以及源極線開關SLT2分別為選中位元線開關以及選中源極線開關，並且被導通。位元線開關BLT0、BLT1、BLT3以及源極線開關SLT0、SLT1、SLT3被斷開。此時共同位元線GBL上的電壓可以等於第一電壓，被導通的位元線開關BLT2可提供第一電壓至選中記憶胞SMC的位元線LBL2。另外，此時共同源極線CSL上的電壓等於第二電壓，被導通的源極線開關SLT2則可提供第二電壓至選中記憶胞SMC對應的源極線LSL2。其中，在本實施例中，第一電壓可以為正值，且第一電壓大於第二電壓。例如，第一電壓可以為1伏特，第二電壓則可以為0伏特。

在圖5B中，三維記憶體裝置500執行程式化動作。並透過FN穿隧（Fowler-Nordheim tunning）的方式來調整選中記憶胞SMC的臨界電壓，並執行程式化動作。

在程式化動作中，電晶體M11~M14的基底（N型井區）420施加為正值的偏壓電壓（例如3.5伏特），電晶體M21~M24的基底（P型井區）430被施加為負值的偏壓電壓（例如-10.5伏特）。此外，對應選中記憶胞SMC的位元線開關BLT2為選中位元線開關，並且被斷開。其餘的位元線開關BLT0、BLT1、BLT3則被導通。位元線開關BLT0、BLT1、BLT3並提供正值的第一電壓至多個未選中記憶胞對應的位元線LBL0、LBL1、LBL3。其中的第一電壓例如為3.5伏特。此外，對應選中記憶胞SMC的源極線開關SLT2被設定為選中源極線開關，並且被導通。其餘的源極線開關SLT0、SLT1、SLT3則被斷開。被導通的源極線開關SLT2可提供約等於的負值的第二電壓（例如等於-10.5伏特）至源極線LSL2。上述的第一電壓用以作為遮蔽（inhibit）電壓。在此，位元線LBL2為浮接的狀態。

在圖5C中，三維記憶體裝置500執行位元組抹除動作。選中記憶胞SMC被選中以基於FN穿隧的方式來執行抹除動作。

在位元組抹除動作中，電晶體M11~M14的基底（N型井區）420施加為正值的偏壓電壓（例如7.5伏特），電晶體M21~M24的基底（P型井區）430均被施加為負值的偏壓電壓（例如-4.5伏特）。此外，對應選中記憶胞SMC的位元線開關BLT2為選中位元線開關，並且被導通。其餘的位元線開關BLT0、BLT1、BLT3則被斷開。位元線開關BLT2並依據共用位元線GBL上的電壓以提供正值的第一電壓至選中記憶胞SMC對應的位元線LBL2。其中共用位元線GBL上的電壓例如等於7.5伏特。位元線開關BLT2可提供正值的第一電壓（例如等於7.5伏特）至位元線LBL2。位元線LBL0、LBL1、LBL3則為浮接的狀態。

此外，對應選中記憶胞SMC的源極線開關SLT2被設定為選中源極線開關，並且被斷開。其餘的源極線開關SLT0、SLT1、SLT3則被導通。在此，共同源極線CSL上的電壓例如等於-4.5伏特。被導通的源極線開關SLT0、SLT1、SLT3可提供負值的第二電壓（例如等於-4.5伏特）至未選中記憶胞對應的源極線LSL0、LSL1、LSL3。在此，源極線LSL2為浮接的狀態。

關於其他未選中的記憶胞，其中對應未選中位元線、未選中源極線以及未選中字元線的記憶胞，其抹除偏壓可為6伏特；對應未選中位元線、未選中源極線以及選中字元線的記憶胞，其抹除偏壓可為-8伏特；對應選中位元線、選中源極線以及未選中字元線的記憶胞，其抹除偏壓可為-6伏特。上述未選中記憶胞均可有效被遮蔽，而不受抹除動作干擾。

在圖5D中，三維記憶體裝置500執行區塊抹除動作。選中記憶胞區塊SMB中的多個記憶胞同時被選中以執行抹除動作。

在區塊抹除動作中，電晶體M11~M14的基底（N型井區）420可被施加為10伏特的偏壓電壓。電晶體M21~M24的基底（P型井區）430可被施加為0伏特的偏壓電壓。共同位元線GBL上的電壓可約為10伏特，共同源極線CSL上的電壓則可為13伏特。

以下請參照圖6A至圖6D，圖6A至圖6D繪示本發明另一實施例的三維記憶體裝置的存取動作的示意圖。在圖6A中，在三維記憶體裝置600中，作為源極線開關SLT0~SLT3的電晶體M21~M24以及作為位元線開關BLT0~BLT3的電晶體M11~M14均為P型電晶體。

在讀取動作中，電晶體M11~M14的基底（N型井區）420被施加等於1.8伏特的偏壓電壓，電晶體M21~M24的基底（N型井區）430同樣可被施加例如等於1.8伏特的偏壓電壓。對應選中記憶胞SMC，位元線LBL2以及源極線LSL2分別為選中位元線以及選中源極線，位元線開關BLT2以及源極線開關SLT2分別為選中位元線開關以及選中源極線開關，並且被導通。位元線開關BLT0、BLT1、BLT3以及源極線開關SLT0、SLT1、SLT3被斷開。此時共同位元線GBL上的電壓可以等於第一電壓，被導通的位元線開關BLT2可提供第一電壓至選中記憶胞SMC的位元線LBL2。另外，此時共同源極線CSL上的電壓等於第二電壓，被導通的源極線開關SLT2則可提供第二電壓至選中記憶胞SMC對應的源極線LSL2。其中，在本實施例中，第一電壓可以為正值，且第一電壓大於第二電壓。例如，第一電壓可以為1伏特，第二電壓則可以為0伏特。

在圖6B中，三維記憶體裝置600執行程式化動作。並透過FN穿隧（Fowler-Nordheim tunning）的方式來調整選中記憶胞SMC的臨界電壓，並執行程式化動作。

在程式化動作中，電晶體M11~M14的基底以及電晶體M21~M24的基底（N型井區）420均可被施加為正值的偏壓電壓（例如3.5伏特）。此外，對應選中記憶胞SMC的位元線開關BLT2為選中位元線開關，並且被導通。其餘的位元線開關BLT0、BLT1、BLT3則被斷開。位元線開關BLT2並提供正值的第一電壓至選中記憶胞SMC對應的位元線LBL2。其中的第一電壓例如為-7.5伏特。此外，對應選中記憶胞SMC的源極線開關SLT2被設定為選中源極線開關，並且被斷開。其餘的源極線開關SLT0、SLT1、SLT3則被導通。被導通的源極線開關SLT0、SLT1、SLT3可提供約等於的正值的第二電壓（例如等於3.5伏特）至源極線LSL0、LSL1、LSL3。上述的第二電壓用以作為遮蔽（inhibit）電壓。在此，源極線LSL2為浮接的狀態。

在圖6C中，三維記憶體裝置600執行位元組抹除動作。選中記憶胞SMC被選中以基於FN穿隧的方式來執行抹除動作。

在位元組抹除動作中，電晶體M11~M14以及電晶體M21~M24的基底（N型井區）420、430均施加為正值的偏壓電壓（例如7.5伏特）。此外，對應選中記憶胞SMC的位元線開關BLT2為選中位元線開關，並且被導通。其餘的位元線開關BLT0、BLT1、BLT3則被斷開。位元線開關BLT2並依據共用位元線GBL上的電壓以提供正值的第一電壓至選中記憶胞SMC對應的位元線LBL2。其中共用位元線GBL上的電壓例如等於7.5伏特。位元線開關BLT2可提供正值的第一電壓（例如等於7.5伏特）至位元線LBL2。位元線LBL0、LBL1、LBL3則為浮接的狀態。

此外，對應選中記憶胞SMC的源極線開關SLT2被設定為選中源極線開關，並且被斷開。其餘的源極線開關SLT0、SLT1、SLT3則被導通。在此，共同源極線CSL上的電壓例如等於-6.5伏特。基於基底效應，被導通的源極線開關SLT0、SLT1、SLT3可提供負值的第二電壓（例如等於-3.5伏特）至未選中記憶胞對應的源極線LSL0、LSL1、LSL3。在此，源極線LSL2為浮接的狀態。

在圖6D中，三維記憶體裝置600執行區塊抹除動作。選中記憶胞區塊SMB中的多個記憶胞同時被選中以執行抹除動作。

在區塊抹除動作中，電晶體M11~M14以及電晶體M21~M24的基底（N型井區）420、430可均被施加為10伏特的偏壓電壓。共同位元線GBL以及共同源極線CSL上的電壓可均約為10伏特。

此外，源極線開關SLT0~SLT3以及位元線開關BLT0~BLT3均被導通。源極線LSL0~LSL3上的電壓均為正值的10伏特。位元線LBL0~LBL3上的電壓也可為正值的10伏特。

在此請特別注意，在前述的多個實施例中所提及的多個電壓的數值，都只是為了說明上的便利所提出，並不用以限制本發明的實施範疇。本領域具通常知識者可以根據積體電路的製程參數，以及三維記憶體裝置的操作電源的電壓範圍，來設定相關的各種電壓數值，沒有特別的限定。

綜上所述，本發明的三維記憶體裝置中，位元線開關以及字元線開關可以透過為P型電晶體或具有三井區基底的N型電晶體來建構。並藉由施加合適的基底電壓，位元線開關以及字元線開關可以通過正值的或負值的位元線電壓以及源極線電壓。如此一來，在執行記憶胞的存取動作時，可以有效的對選中以及未選中的記憶胞施加合適的電壓，確保存取動作可以正確的被執行。

100、300、400、500、600:三維記憶體裝置 111、112:記憶胞陣列 120、130、320、330、420、430、520、530、620、630:基底 200:N型電晶體 210:N型深井區 220:P型井區 230:N型井區 231、232:N型重摻雜區 233:P型重摻雜區 245:絕緣結構 250:閘極結構 BLT0~BLT3:位元線開關 CSL:共同源極線 CT:連接結構 GBL:共同位元線 LBL0~LBL3:位元線 LSL0~LSL3:源極線 M11~M24:電晶體 MC1、MC2:記憶胞 SEL_BLT0~SEL_BLT3、SEL_SLT0~SEL_SLT3:選擇信號 SLT0~SLT3:源極線開關 SMB:選中記憶胞區塊 SMC:選中記憶胞 WL0_0~WL1_1:字元線

圖1繪示本發明一實施例的三維記憶體裝置的示意圖。圖2繪示本發明實施例的三維記憶體裝置中的具有三井區基底的N型電晶體的實施方式的示意圖。圖3A至圖3D繪示本發明實施例的三維記憶體裝置的存取動作的示意圖。圖4A至圖4D繪示本發明另一實施例的三維記憶體裝置的存取動作的示意圖。圖5A至圖5D繪示本發明另一實施例的三維記憶體裝置的存取動作的示意圖。圖6A至圖6D繪示本發明另一實施例的三維記憶體裝置的存取動作的示意圖。

100:三維記憶體裝置

111、112:記憶胞陣列

120、130:基底

BLT0~BLT3:位元線開關

CSL:共同源極線

GBL:共同位元線

LBL0~LBL3:位元線

LSL0~LSL3:源極線

M11~M24:電晶體

MC1、MC2:記憶胞

SEL_BLT0~SEL_BLT3、SEL_SLT0~SEL_SLT3:選擇信號

SLT0~SLT3:源極線開關

WL0_0~WL1_1:字元線

Claims

一種三維記憶體裝置，包括：多個記憶胞陣列，該些記憶胞陣列具有相對應的多個記憶胞行，該些記憶胞行分別耦接至多條源極線以及多條位元線；多個位元線開關，分別由多個第一電晶體所構成，該些第一電晶體的第一端耦接至一共同位元線，該些第一電晶體的第二端分別耦接至該些位元線；以及多個源極線開關，分別由多個第二電晶體所構成，該些第二電晶體的第一端耦接至一共同源極線，該些第二電晶體的第二端分別耦接至該些源極線，其中，該些第一電晶體為P型電晶體或具有三井區基底的N型電晶體，該些第二電晶體為P型電晶體或具有三井區基底的N型電晶體。
如請求項1所述的三維記憶體裝置，其中該些第一電晶體受控於多個第一選擇信號以被導通或斷開，該些第二電晶體受控於多個第二選擇信號以被導通或斷開。
如請求項1所述的三維記憶體裝置，其中對應至相同記憶胞行的各該位元線開關以及各該源極線開關的導通/斷開狀態相同。
如請求項1所述的三維記憶體裝置，其中該些記憶胞陣列區分為多條記憶胞列，該些記憶胞列分別接收多條字元線信號。
如請求項4所述的三維記憶體裝置，其中在讀取動作中，對應一選中記憶胞的一選中位元線開關被導通並提供一第一電壓至該選中記憶胞，對應該選中記憶胞的一選中源極線開關被導通並提供一第二電壓至該選中記憶胞，其中該第一電壓大於該第二電壓。
如請求項4所述的三維記憶體裝置，其中各該第一電晶體與各該第二電晶體均為具有三井區基底的N型電晶體，在程式化動作中，對應一選中記憶胞的一選中位元線開關被導通並提供負值的一第一電壓至該選中記憶胞，對應該選中記憶胞的一選中源極線開關被斷開，其餘的多個未選中源極線開關被導通並提供為正值的一第二電壓至多個未選中記憶胞，該些字元線信號中，對應該選中記憶胞的選中字元信號為正值的第三電壓，其餘的多個未選中字元信號為負值的第四電壓。
如請求項4所述的三維記憶體裝置，其中各該第一電晶體與各該第二電晶體均為具有三井區基底的N型電晶體，在位元組抹除動作中，對應一選中記憶胞的一選中位元線開關被導通並提供為正值的一第一電壓至該選中記憶胞，對應該選中記憶胞的一選中源極線開關被斷開，多個未選中源極線開關被導通並提供為負值的一第二電壓至多個未選中記憶胞，該些字元線信號中，對應該選中記憶胞的選中字元信號為負值的第三電壓，多個未選中字元信號為正值的第四電壓。
如請求項4所述的三維記憶體裝置，其中各該第一電晶體與各該第二電晶體均為具有三井區基底的N型電晶體，在區塊抹除動作中，該些位元線開關以及該些源極線開關均被導通，並分別提供為正值的一第一電壓至該些記憶胞，對應一選中記憶胞區塊的多條選中字元信號為負值的一第二電壓，對應至少一未選中記憶胞區塊的多條選中字元信號為正值的一第三電壓。
如請求項4所述的三維記憶體裝置，其中各該第一電晶體為具有三井區基底的N型電晶體，各該第二電晶體為P型電晶體，在程式化動作中，對應一選中記憶胞的一選中位元線開關被導通並提供負值的一第一電壓至該選中記憶胞，對應該選中記憶胞的一選中源極線開關被斷開，多個未選中源極線開關被導通並提供為正值的一第二電壓至多個未選中記憶胞，該些字元線信號中，對應該選中記憶胞的選中字元信號為正值的第三電壓，多個未選中字元信號為負值的第四電壓。
如請求項4所述的三維記憶體裝置，其中各該第一電晶體為具有三井區基底的N型電晶體，各該第二電晶體為P型電晶體，在位元組抹除動作中，對應一選中記憶胞的一選中位元線開關被斷開，多個未選中位元線開關被導通並提供負值的一第一電壓至多個未選中記憶胞，對應該選中記憶胞的一選中源極線開關被導通並提供為正值的一第二電壓至該選中記憶胞，該些字元線信號中，對應該選中記憶胞的選中字元信號為負值的第三電壓，多個未選中字元信號為正值的第四電壓。
如請求項4所述的三維記憶體裝置，其中各該第一電晶體為具有三井區基底的N型電晶體，各該第二電晶體為P型電晶體，在區塊抹除動作中，該些位元線開關以及該些源極線開關均被導通，並分別提供為正值的一第一電壓至該些記憶胞，對應一選中記憶胞區塊的多條選中字元信號為負值的一第二電壓，對應至少一未選中記憶胞區塊的多條選中字元信號為正值的一第三電壓。
如請求項4所述的三維記憶體裝置，其中各該第一電晶體為P型電晶體，各該第二電晶體為具有三井區基底的N型電晶體，在程式化動作中，對應一選中記憶胞的一選中位元線開關被導通並提供正值的一第一電壓至該選中記憶胞，對應該選中記憶胞的一選中源極線開關被導通並提供為負值的一第二電壓至該選中記憶胞，該些字元線信號中，對應該選中記憶胞的選中字元信號為正值的第三電壓，多個未選中字元信號為負值的第四電壓。
如請求項4所述的三維記憶體裝置，其中各該第一電晶體為P型電晶體，各該第二電晶體為具有三井區基底的N型電晶體，在位元組抹除動作中，對應一選中記憶胞的一選中位元線開關被導通並提供為正值的一第一電壓至該選中記憶胞，對應該選中記憶胞的一選中源極線開關被斷開，多個未選中源極線開關被導通並提供為負值的一第二電壓至多個未選中記憶胞，該些字元線信號中，對應該選中記憶胞的選中字元信號為負值的第三電壓，多個未選中字元信號為正值的第四電壓。
如請求項4所述的三維記憶體裝置，其中各該第一電晶體為P型電晶體，各該第二電晶體為具有三井區基底的N型電晶體，在區塊抹除動作中，該些位元線開關以及該些源極線開關均被導通，並分別提供為正值的一第一電壓至該些記憶胞，對應一選中記憶胞區塊的多條選中字元信號為負值的一第二電壓，對應至少一未選中記憶胞區塊的多條選中字元信號為正值的一第三電壓。
如請求項4所述的三維記憶體裝置，其中該些第一電晶體與該些第二電晶體均為P型電晶體，在程式化動作中，對應一選中記憶胞的一選中位元線開關被導通並提供負值的一第一電壓至該選中記憶胞，對應該選中記憶胞的一選中源極線開關被斷開，多個未選中源極線開關被導通並提供為正值的一第二電壓至多個未選中記憶胞，該些字元線信號中，對應該選中記憶胞的選中字元信號為正值的一第三電壓，多個未選中字元信號為負值的一第四電壓。
如請求項4所述的三維記憶體裝置，其中該些第一電晶體與該些第二電晶體均為P型電晶體，在位元組抹除動作中，對應一選中記憶胞的一選中位元線開關被導通並提供為正值的一第一電壓至該選中記憶胞，對應該選中記憶胞的一選中源極線開關被斷開，多個未選中源極線開關被導通並提供為負值的一第二電壓至多個未選中記憶胞，該些字元線信號中，對應該選中記憶胞的選中字元信號為負值的第三電壓，多個未選中字元信號為正值的第四電壓。
如請求項4所述的三維記憶體裝置，其中該些第一電晶體與該些第二電晶體均為P型電晶體，在區塊抹除動作中，該些位元線開關以及該些源極線開關均被導通，並分別提供為正值的一第一電壓至該些記憶胞，對應一選中記憶胞區塊的多條選中字元信號為負值的一第二電壓，對應至少一未選中記憶胞區塊的多條選中字元信號為正值的一第三電壓。
如請求項1所述的三維記憶體裝置，其中該些記憶胞陣列為及式快閃記憶胞陣列。
如請求項1所述的三維記憶體裝置，其中各該些源極線，僅透過對應的各該源極線開關以耦接至該共同源極線，各該些位元線，僅透過對應的各該位元線開關以耦接至該共同位元線。
如請求項1所述的三維記憶體裝置，其中為具有三井區基底的N型電晶體的各該第二電晶體包括：一N型深井區；一P型井區，形成在該N型深井區上；一N型井區，形成在該P型井區的側邊；一第一N型重摻雜區、一第二N型重摻雜區以及一P型重摻雜區，形成在該P型井區上，該第一N型重摻雜區與該第二N型重摻雜區間形成一通道，該P型重摻雜區用以接收一偏壓電壓；以及一閘極結構，形成在該第一N型重摻雜區、該第二N型重摻雜區以及該通道上。