[go: up one dir, main page]

TWI735319B - 記憶體裝置、記憶體陣列以及記憶體操作方法 - Google Patents

記憶體裝置、記憶體陣列以及記憶體操作方法 Download PDF

Info

Publication number
TWI735319B
TWI735319B TW109128964A TW109128964A TWI735319B TW I735319 B TWI735319 B TW I735319B TW 109128964 A TW109128964 A TW 109128964A TW 109128964 A TW109128964 A TW 109128964A TW I735319 B TWI735319 B TW I735319B
Authority
TW
Taiwan
Prior art keywords
memory
source line
gate
volatile memory
source
Prior art date
Application number
TW109128964A
Other languages
English (en)
Other versions
TW202101454A (zh
Inventor
春 陳
優倫 貝德薩
國棟 張
阿密柴 吉凡特
席范達 薛蒂
申慶 方
Original Assignee
美商賽普拉斯半導體公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商賽普拉斯半導體公司 filed Critical 美商賽普拉斯半導體公司
Publication of TW202101454A publication Critical patent/TW202101454A/zh
Application granted granted Critical
Publication of TWI735319B publication Critical patent/TWI735319B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/696—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes having at least one additional gate, e.g. program gate, erase gate or select gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

記憶體裝置包括按列和行所佈置的記憶體陣列。記憶體陣列可具有被耦合在記憶體陣列的同一行中的至少四個非揮發性記憶體（NVM）單元，其中每個NVM單元可包括記憶體閘極。至少四個NVM單元中的第一和第二NVM單元可共享第一源極區域，並且第三和第四NVM單元可共享第二源極區域。第一和第二NVM單元的記憶體閘極彼此可不經電性耦合，並且第一和第二源極區域彼此可不經電性耦合。第一和第二源極區域中的每一個可與記憶體陣列中的同一行的至少另一源極區域電性耦合。

Description

記憶體裝置、記憶體陣列以及記憶體操作方法
本發明內容一般涉及非揮發性記憶體（NVM）裝置，並且更具體地涉及編組和連接源極線路和記憶體閘極線路以減少程式干擾的影響的方法和實施例。優先權
本申請案主張在35 U.S.C. § 119(e)下於2016年12月8日所提交的美國臨時申請案第62/431,582號的優先權和利益，其全部內容通過引用方式併入本文。
即使當操作功率不可用時仍保留其數據的記憶體被分類為非揮發性記憶體。非揮發性記憶體的實例是nvSRAM，鐵電RAM（F-RAM），可編程唯讀記憶體（PROM），可擦寫可編程唯讀記憶體（EPROM），電可擦寫可編程唯讀記憶體（EEPROM）和快閃記憶體。一些記憶體陣列利用可包括電荷俘獲層的電晶體和閘極結構。電荷俘獲層可被編程為基於被施加到記憶體陣列或由記憶體陣列所接收的電壓來儲存數據。這種類別的記憶體可被用於在其中移除電源之後或在操作期間電源中斷時必須儲存關鍵數據的應用中。
本發明一個實施例是一種記憶體裝置，其包括：以列和行佈置的記憶體陣列，其包括：至少四個非揮發性記憶體（NVM）單元，其被耦合在記憶體陣列的同一行中，其中每個NVM單元包括記憶體閘極，並且其中至少四個NVM單元中的第一NVM單元和第二NVM單元共享第一源極區域，以及第三NVM單元和第四NVM單元共享第二源極區域，其中第一NVM單元和第二NVM單元的記憶體閘極彼此不經電性耦合，其中第一源極區域和第二源極區域彼此不經電性耦合，並且其中第一源極區域和第二源極區域中的每一個被電性耦合於同一行的至少另一個源極區域。
本發明另一個實施例是一種記憶體陣列，其包括：以列和行所佈置的非揮發性記憶體（NVM）單元，每個非揮發性記憶體單元包括記憶體閘極和選擇閘極，其中，共享源極區域的同一行的兩個相鄰NVM單元形成NVM對，其中源極區域被設置在兩個相鄰NVM單元的記憶體閘極之間，並且其中多個NVM對在同一行中彼此經耦合，同一列的NVM單元的至少兩個記憶體閘極共享記憶體閘極線路，同一列的NVM單元的至少兩個源極區域共享源極線路；以及源極線路連接佈線，其被配置為電性連接多個源極線路以形成多個源極線路群組，其中同一源極線路群組中的多個源極線路實體上彼此不相鄰。
本發明又另一個實施例是一種方法，包括：提供非揮發性記憶體（NVM）陣列，其中非揮發性記憶體陣列包括至少四個非揮發性記憶體（NVM）單元，其被耦合在NVM陣列的同一行中，其中每個NVM單元包括記憶體閘極和選擇閘極，其中至少四個NVM單元中的第一NVM單元和第二NVM單元共享第一源極線路，而第三NVM單元和第四NVM單元共享第二源極線路，並且其中第一源極線路和第二源極線路各自被電性耦合於至少另一個源極線路，其實體上分別不相鄰第一源極線路和第二源極線路；將高選擇電壓耦合到第一選擇閘極以選定第一記憶體單元用於程式操作；將低選擇電壓耦合到第二選擇閘極以未選定第二記憶體單元用於程式操作；將高程式電壓耦合到第一記憶體閘極並且將低抑制電壓耦合到第二記憶體閘極；以及從兩個不同的源極線路驅動器電路分別將兩個不同的源極電壓耦合到第一源極線路和第二源極線路。
為提供對本發明標的的若干實施例的良好理解，以下說明闡述許多具體細節，諸如特定系統、組件、方法等的實例。然而，對於本領域技術人員將顯而易見的是可在沒有這些具體細節下實踐至少一些實施例。在其它實例中，為避免不必要地模糊在本文所述的技術，而沒有詳細敘述或以簡單方塊圖格式來呈現眾所周知的組件或方法。因此，在下文所提出的具體細節僅僅是示例性。特定實施方式可從這些示例性的細節加以變化，並且仍然被認為落在本發明標的的精神和範圍內。
除非另外特別指出，否則從以下討論中顯而易見的是應理解到在整個［實施方式］ 中，利用諸如“處理”、“計算”、“推算”、“確定”等術語的討論涉及電腦或計算系統或類似電子計算裝置的操作和/或過程，其將在計算系統的暫存器和/或記憶體中以物理（例如電子）量所表示的數據進行操縱和/或轉換成其它數據，其類似地被表示為在計算系統的記憶體、暫存器或其它如此資訊儲存器、傳輸或顯示裝置內的物理量。本發明標的的概述
根據一個實施例，本發明標的的記憶體裝置可包括以列和行所佈置的記憶體陣列。記憶體陣列可具有被耦合或連接在記憶體陣列的同一行中的至少四個非揮發性記憶體（NVM）單元，其中每個NVM單元可包括記憶體閘極。在一個實施例中，此連接可沿著NVM單元的源極/汲極路徑。至少四個NVM單元中的第一和第二NVM單元可共享第一源極區域，並且第三和第四NVM單元可共享第二源極區域。在一個實施例中，第一和第二NVM單元的記憶體閘極彼此可不經電性耦合，並且第一和第二源極區域彼此可不經電性耦合。第一和第二源極區域中的每一個可與記憶體陣列的同一行中的至少另一源極區域電性耦合。
在一個實施例中，記憶體陣列可至少部分地通過連接多個NVM單元（諸如前述的至少四個NVM單元）來形成以形成第一行列。在一個實施例中，第一行的圖案可被複製在記憶體陣列的其它行中。
在一些替代實施例中，前述記憶體陣列的列和行的配置和連接可以相反。
在一個實施例中，前述第一NVM單元和第二NVM單元可具有鏡像定向，使得第一和第二記憶體閘極可彼此面對或相鄰地佈置，並且第一源極區域可被佈置在第一和第二記憶體閘極。
在一個實施例中，前述至少四個NVM單元中的一些可以是分離閘極記憶體單元。在另一個實施例中，NVM單元可以是具有MOSFET和SONOS電晶體的2T記憶體單元。在另一個實施例中，NVM單元可包括浮動閘極型電晶體。
在一個實施例中，當第一記憶體單元被選定用於程式操作而第二記憶體單元不被選定時，第一和第二記憶體閘極可被配置為分別從兩個不同的記憶體閘極驅動器電路接收高電壓和低電壓。
在一個實施例中，當第二記憶體單元被選定擇用於程式操作而第三記憶體單元不被選定時，第二和第三記憶體閘極可被配置為接收由一個記憶體閘極線路驅動器所提供的高電壓。第一源極和第二源極區域可被配置為分別從兩個不同的源極線路驅動器電路接收高和低源極電壓。在一個實施例中，被提供給記憶體閘極的高電壓可在大約5 V到10 V的範圍內，並且低電壓可在大約0 V到5 V的範圍內。
根據一個實施例，本發明標的的記憶體陣列可包括以列和行所佈置的非揮發性記憶體（NVM）單元，其中每個NVM單元可具有記憶體閘極和選擇閘極。在一個實施例中，共享被設置在兩個記憶體閘極之間的源極區域的同一行的兩個相鄰NVM單元可形成NVM對，並且同一行的多個NVM對可被耦合彼此。在一個實施例中，此耦合是沿著同一行的NVM單元的源極/汲極路徑。在一個實施例中，同一列的NVM單元的至少兩個記憶體閘極可共享記憶體閘極線路，並且同一列的NVM單元的至少兩個源極區域可共享源極線路。在一個實施例中，記憶體陣列還可具有源極線路連接佈線，其被配置為電性連接多條源極線路以形成多個源極線路群組，並且在同一源極線路群組中的多個源極線路實體上彼此不相鄰。
在一個實施例中，同一列的NVM單元的至少兩個選擇閘極可共享選擇閘極線路，並且同一行的NVM單元的至少兩個汲極區域可共享位元線路，其中，NVM單元中每一個的汲極區域被佈置為相鄰其相對應的選擇閘極。
在一個實施例中，多個源極線路群組中的每一個可被耦合於個別的源極線路驅動器電路，並且可被配置為接收個別的源極電壓。
在一個實施例中，本發明標的的記憶體陣列還可具有記憶體閘極連接佈線，其可被配置為電性連接多個記憶體閘極線路以形成多個記憶體閘極線路群組，並且位於同一記憶體閘極線路群組的多個記憶體閘極線路不共享任何源極線路或任何源極線路群組。在一個實施例中，多個記憶體閘極線路群組中的每一個可被耦合於個別的記憶體閘極線路驅動器電路，並且可被配置為接收個別的記憶體閘極電壓。在一個實施例中，同一源極線路群組的NVM單元不包括屬於同一記憶體閘極線路群組的記憶體閘極線路。
在一個實施例中，記憶體陣列可被佈置成2×N列（N是自然數）。在一個實施例中，包括第1到第（N-1）個源極線路的多個奇數源極線路可通過第一源極線路連接佈線而被電性連接，並且包括第0到第（N-2）個源極線路的多個偶數源極線路可通過第二源極線路連接佈線而被電性連接。在一個實施例中，第一和第二源極線路連接佈線可被耦合到兩個不同的源極線路驅動器電路。
在另一個實施例中，第0和第（2N-1）個記憶體閘極線路可通過第一記憶體閘極線路連接佈線而被電性連接，並且至少一個剩餘的奇數記憶體閘極線路可通過第二記憶體閘極線路連接佈線中的一個而被電性連接到其相鄰的偶數記憶體閘極線路。在一個實施例中，第一記憶體閘極線路連接佈線和第二記憶體閘極線路連接佈線中的至少一個可各自被耦合到個別的記憶體閘極驅動器電路。
在一個實施例中，記憶體閘極連接佈線可包括到記憶體閘極驅動器電路的金屬1（M1）連接。
根據一個實施例，操作本發明標的的NVM陣列的方法可包括用以提供或獲得NVM陣列的以下步驟，其中NVM陣列可包括被連接在NVM陣列的相同行中的至少四個NVM單元。在一個實施例中，每個NVM單元可包括記憶體閘極和選擇閘極。至少四個NVM單元中的第一和第二NVM單元可共享第一源極線路，並且第三和第四NVM單元可共享第二源極線路。第一源極線路和第二源極線路中的每一個可被電性耦合於至少另一源極線路，其實體上分別不相鄰第一和第二源極線路。
在一個實施例中，此方法還可具有將高選擇電壓耦合到第一選擇閘極以選擇用於程式操作的第一記憶體單元的步驟。
在一個實施例中，此方法還可具有將低選擇電壓耦合到第二選擇閘極以取消選擇用於程式操作的第二記憶體單元的步驟。
在一個實施例中，此方法還可具有將高程式電壓耦合到第一記憶體閘極和將低抑制電壓耦合到第二記憶體閘極的步驟。
在一個實施例中，此方法還可具有將兩個不同的源極電壓分別從兩個不同的源極線路驅動器電路耦合到第一源極線路和第二源極線路的步驟。
在一個實施例中，第二和第三NVM單元的記憶體閘極可被電性連接，並且第一和第二源極線路可在實體上彼此相鄰。
電腦和其它處理裝置可存儲在NVM中已經發展或更新的資訊或程式，諸如包括NAND和NOR的快閃記憶體、EEPROM、F-RAM。在關機、斷電或錯誤的情況下可檢索數據。圖1是說明根據一個實施例的NVM系統的方塊圖。NVM系統100可包括經由位址匯流排106，數據匯流排108和控制匯流排110被耦合到NVM裝置102的處理裝置104。本領域技術人員將理解到是為說明目的而已經簡化NVM系統100，而不是打算進行完整敘述。具體而言，在本文中不詳細敘述處理裝置104，列解碼器114，行解碼器118，感測放大器122以及命令和控制電路124的細節。應該要理解到的是NVM系統100可包括全部、一些或超過圖1中的實施例的組件。
也被稱為電源的外部電源150被耦合到NVM裝置102。外部電源150可以是NVM裝置102外部的電源，並且可被NVM裝置102用來產生電壓信號，諸如高於外部電源150的最高電壓或低於外部電源150的最低電壓（例如接地電壓）的高電壓（HV）信號。
處理裝置104可駐留在共用載子基板上，例如積體電路（“IC”）裸片基板、多裸片模組基板等。另或者，處理裝置104的組件可以是一個或多個個別的積體電路和/或離散組件。在一個例示性實施例中，處理裝置104可以是由加利福尼亞州聖何西的賽普拉斯半導體公司所開發的可編程片晶片上系統（PSoC® ）處理裝置。另或者，處理裝置104可以是本領域技術人員已知的一個或多個其它處理裝置，諸如微處理器或中央處理單元（“CPU”）、控制器、專用處理器、數位信號處理器（“DSP“）、特定應用積體電路（”ASIC“）、現場可編程閘極陣列（”FPGA“）等。
如下文所述，NVM裝置102包括被組構為非揮發性記憶體單元（在圖1中未出）的列和行的記憶體陣列112，諸如NVM陣列。記憶體陣列112經由多條選擇線路和讀取線路而直接地或通過命令和控制電路124被耦合到列解碼器114（對於記憶體陣列的每一列至少有一條選擇線路和一條讀取線路）。記憶體陣列112還經由多個位元線路（對於記憶體陣列的每一行各有一個）被耦合到行解碼器118。將理解到的是共用源極線路（CSL）可被實施為多條選擇線路和讀取線路和/或多條位元線路的一部分。記憶體陣列112可經由行解碼器118被耦合到多個感測放大器122以從其中讀取多個位元字組。NVM裝置102還包括命令和控制電路124，以接收來自處理裝置104的信號，並且將信號發送到列解碼器114，控制行解碼器118，感測放大器122，控制扇區選擇電路140，以及接收被施加到記憶體陣列112的控制電壓信號。命令和控制電路124包括用於具有通路電晶體或選擇閘極的記憶體陣列112的電壓控制電路126，以產生和控制用於NVM裝置102的操作的電壓信號。在一個實施例中，電壓信號可通過電壓控制電路126被路由繞送到行解碼器118，感測放大器122和/或扇區選擇電路140。電壓控制電路126操作上以在預程式、擦除、程式、讀取操作和/或其它操作期間將包括高電壓（HV）信號和低電壓（LV）信號的適當電壓施加到記憶體單元。
命令和控制電路124可被配置為通過將電壓施加到第一列中的第一選擇線路來選擇用於程式操作的記憶體陣列112的第一列，並且通過將另一個電壓施加到第二列中的第二選擇線路來取消選擇記憶體陣列的第二列。命令和控制電路124可進一步被配置為控制行解碼器118以通過將電壓施加到第一行中的第一位元線路來選擇用於編程的第一行中的記憶體單元，並且通過將另一電壓施加到第二行中的第二位元線路來抑制編程第一列中的未選定記憶體單元。命令和控制電路124，特別是電壓控制電路126，可被進一步配置為將電壓施加到一個或多個共用源極線路，其可被耦合到記憶體單元陣列112中所包括的記憶體單元，如下文所述。
在一個實施例中，如下文更詳細討論，NVM裝置102可包括被配置為儲存數據值的各種記憶體單元（未示出）。記憶體單元可用共用源極線路來實施，以減小每個記憶體單元的整體佔用面積。每個記憶體單元也可兼容於Fowler-Nordheim編程技術。
記憶體陣列112可包括一個或多個NVM扇區，諸如扇區A 131到扇區N 132。每個扇區可具有任意數量的列和行的NVM單元，例如4096行和256列。列可包括經水平佈置的多個NVM單元。行可包括經垂直佈置的多個NVM單元。記憶體陣列112可使用由記憶體陣列112的所有扇區共享的全局位元線路（GBL）。記憶體陣列112的每一行可具有GBL。舉例來說，由所有扇區（例如，扇區A 131到扇區N 132）共享的行0的特定GBL將在所有扇區的的行0中被耦合到記憶體陣列112的每一列。GBL被配置為在程式操作和擦除操作期間而不是在讀取操作期間將電壓信號提供到記憶體陣列112。
記憶體陣列112可使用扇區選擇電路140來將GBL耦合到特定扇區的行的相關位元線路（BL）。扇區中的每一行皆可具有此扇區特有的不與其它扇區共享的相關BL。扇區中的每一行皆可具有扇區選擇電路140以選擇性地將GBL耦合到相關BL。例如，對於扇區A 131的行0的扇區選擇電路140可在擦除操作和程式操作期間被用作開關，以將記憶體陣列112的行0的GBL上的電壓信號耦合到扇區A 131的行0的BL。
記憶體陣列112還可使用扇區選擇電路140以在讀取操作期間將扇區中的一列NVM單元耦合到感測放大器122。例如，扇區A 131的行0的扇區選擇電路140可在讀取操作期間被用作開關，以將扇區A的行0的NVM單元耦合到感測放大器122。
應該認識到是記憶體陣列的術語“列”和“行”被用於說明目的而非限制目的。在一個實施例中，列被水平佈置而行被垂直佈置。在另一個實施例中，記憶體陣列112的列和列的術語可被顛倒或以相反意義使用、或以任何定向來佈置。
最佳如圖2A所示，在一個實施例中，NVM單元可以是雙電晶體（2T）記憶體單元80。在2T記憶體單元80中，一個電晶體可以是具有記憶體閘極（MG）82的記憶體電晶體，而另一個電晶體可以是具有選擇閘極（SG）88的通路電晶體或選擇電晶體。2T記憶體單元80還可包括源極或源極區域86，汲極或汲極區域83，SG介電層81，以及在MG 82與SG 88之間的可選汲極區域85。通路電晶體可以是用作開關的場效應電晶體（FET），諸如金屬氧化物半導體場效應電晶體（MOSFET），以控制在NVM單元的節點處的電壓位準和/或電流位準（例如，在通路電晶體和/或記憶體電晶體的源極和/或汲極處）。記憶體電晶體可以是存儲二進制位元資訊的電晶體，例如通過改變在記憶體電晶體的電荷俘獲層84中所儲存的電荷。在其它實施方式中，NVM單元可包括其它數量的電晶體，諸如單一記憶體電晶體（1T）、三電晶體記憶體單元或其它數量單元。
圖2B說明根據本發明標的的另一實施例的分離閘極記憶體單元。如圖2B所示，分離閘極記憶體單元90包括被設置為相鄰選擇閘極（SG）98的記憶體閘極（MG）92，其中MG 92和SG 98可具有形成在基板97中的共用通道99，源極或源極區域96，汲極或汲極區域93和SG介電層91。可存在分隔MG 92和SG 98的介電層95。分離閘極記憶體單元90也可被定址作為1.5電晶體（1.5T）記憶體單元。
在各種實施例中，記憶體陣列112可包含2T記憶體單元80、分離閘極記憶體單元90、前述組合或其它類型的NVM單元。將理解到的是在後續段落中所討論的記憶體陣列配置細節和操作細節可適用於至少2T記憶體單元陣列，分離閘極記憶體單元陣列，以及具有其它記憶體單元組合的陣列。
在一個實施例中，記憶體陣列112可使用電荷俘獲記憶體電晶體來實施。電荷俘獲記憶體電晶體可被實施利用包括電荷俘獲層的電晶體和閘極結構，例如2T記憶體單元80中的電荷俘獲層84或分離閘極記憶體單元90中的電荷俘獲層94。電荷俘獲層可以是被用來俘獲電荷的絕緣體。電荷俘獲層可被編程為基於被施加到記憶體陣列112或被記憶體陣列112所接收的電壓來儲存數據。在一個實施例中，記憶體陣列112可包括以列和行佈置的各種不同NVM單元，並且每個NVM單元可具有儲存至少一個數據值（例如位元）的能力。電壓可被施加到每一個NVM單元以預編程NVM單元、編程NVM單元（例如程式操作-儲存邏輯“0”或“1”）、擦除NVM單元（例如擦除操作-儲存邏輯“1”或“0”）、或讀取NVM單元（例如讀取操作）。應該理解到的是記憶體陣列112可使用不同類型的記憶體電晶體（諸如浮動閘極記憶體電晶體）來實施。
在一個實施例中，電荷俘獲記憶體電晶體可使用不同材料來實施。電荷俘獲記憶體電晶體的一個實例是矽-氧化物-氮化物-氧化物-矽（SONOS）型電晶體。在SONOS型電晶體中，記憶體電晶體的電荷俘獲層可以是氮化物層，例如矽氮化層。而且，電荷俘獲層還可包括其它電荷俘獲材料，例如矽氧氮化物、鋁氧化物、鉿氧化物、鉿鋁氧化物、鋯氧化物、矽酸鉿、矽酸鋯、鉿氧氮化物、鉿鋯氧化物、鑭氧化物、或高K層。電荷俘獲層可經配置以可逆方式俘獲或保持從記憶體電晶體的通道所注入的載或電洞，並且可具有基於被施加到NVM單元的電壓而以可逆方式改變、修改或變更的一個或多個電性特徵。在另一個實施例中，可使用不同類型的電荷俘獲記憶體電晶體。為說明而非限制目的，將針對SONOS型電晶體來敘述本發明內容中的NVM單元的操作。應該要理解到的是其它類型的NVM電晶體可以使用本在本文中的發明內容來實施，諸如浮動閘極型電晶體。
電壓信號被使用於諸如快閃記憶體或相變記憶體的非揮發性記憶體（NVM）裝置的操作中。NVM裝置可包括一個或多個NVM單元。諸如2T記憶體單元80或分離閘極記憶體單元90的NVM單元可以是能夠儲存單一數據值（例如諸如邏輯“0”或邏輯“1”的單一位元）的記憶體單元。
在一個實施例中，通過從源極或汲極區域注入通道熱電子或電洞來實現諸如2T記憶體單元80或分離閘極記憶體單元90的NVM單元的程式操作。編程分離閘極記憶體單元的一個實例最佳顯示於圖2B。在程式操作期間，MG 92和源極（S）96都被耦合到高電壓（HV）以產生通道熱電子（例如MG = 9V，S = 5V）。選擇閘極（SG）被偏置在SG電晶體的閾值電壓之上（例如：SG = 0.9V）。因此，通道導通，並且電子可被注入並俘獲在記憶體電晶體的電荷俘獲層94中。
一些NVM陣列可採用專用源極線路（DSL）架構。DSL架構可包括用於每一NVM單元、NVM陣列中每一行或列的NVM單元（或NVM陣列的NVM扇區中每一行或列的NVM單元）的專用源極線路（SL）和/或SL驅動器。類似地，在一些實施例中，每個記憶體閘極（MG）線路可具有其專用MG驅動器。具有DSL驅動器和/或專用MG驅動器的主要優點之一是將對於未選定（用於編程）記憶體單元的編程干擾最小化，這將在後面內容中予以討論。但是，DSL架構或專用MG驅動器可能需要大量的額外驅動器和連接，導致更大的記憶體陣列尺寸和更高的晶片成本。
共用源極線路（CSL）架構允許在至少兩個相鄰NVM單元之間的共享源極線路，並且可被擴展為耦合NVM單元的多列和/或多行的源極線路。圖3A和3B分別說明具有共享SL或CSL的兩個相鄰2T記憶體單元和分離閘極記憶體單元。最佳如圖3B所示，兩個分離閘極記憶體單元90a和90b經並排設置，並且彼此鏡像定向。CSL 306可被形成在兩個相鄰的MG 302a和302b之間，以形成分離閘極記憶體對300，而不是每一個具有其擁有的源極或SL（例如DSL）。分離閘極記憶體單元90a和90b中的每一個分別可具有其擁有的汲極303a和303b。根據記憶體陣列的佈局，汲極303a和303b可被耦合到相同或兩個不同的位元線路（BL）。在一些實施例中，MG 302a和302b可被耦合到相同的MG線路驅動器電路，並且被配置為接收相同的電壓。參考圖3A，由2T記憶體單元80a和80b所形成的2T記憶體對200可具有與分離閘極記憶體對300相似的配置和連接。在一個實施例中，2T記憶體單元80a和80b中的每一個可分別具有其擁有的汲極203a和203b。根據記憶體陣列的佈局，汲極203a和203b可被耦合到相同或兩個不同的位元線路（BL）。CSL 206可被形成在兩個相鄰的MG 202a和202b之間，而不是每一個具有其擁有的源極或SL（例如DSL）。
圖4說明在分離閘極記憶體對300中的程式干擾效應。作為用於說明目的而非限制的實例，左側的分離閘極單元90b被選定用於編程，而右側的分離閘極記憶體單元90a未被選定用於編程（抑制）。在一個實施例中，MG 302a和302b被耦合到相同的MG驅動器電路並且被配置為接收相同的電壓。
可將在不同節點和終端之間（例如，閘極到汲極、閘極到源極、閘極到阱、或源極到汲極）的一組電壓差施加到記憶體裝置（NVM裝置）的NVM單元的電晶體，以執行不同的操作（例如預編程，擦除，編程和/或讀取）。在表1中顯示分離閘極記憶體對300中的各種終端的操作電壓，其中分離閘極單元90b被選定用於程式操作，而分離閘極單元90a未被選定。應當理解到的是在表1和下述圖式中所給出的電壓僅用於說明目的而非限制性，並且可根據系統要求而有所偏離。在其它實施方式中，通路電晶體和/或記憶體電晶體中的一些或全部可以是p型電晶體。此外，應該要理解到的是p型電晶體可具有不同於如表1所描述的偏置電壓和不同的電壓極性。
表1：
      電壓（位準和樣本電壓）
被選定用於編程的記憶體單元 MG 302b 高 – 9V
SG 308b 高– 1V
BL 303b 低 – 0.4V 或 V@Ipgm
共用/共享源極線路 CSL 306 高– 5.5V
未被選定用於編程的記憶體單元 MG 302a 高– 9V
SG 308a 低– 0V
BL 303a 低– 0.4V 或 V@Ipgm
參考圖4，由於MG 302b和SG 308b都被耦合於高電壓，所以分離閘極記憶體單元90b的通道被導通。另一方面，儘管MG 302a被正偏置，但是由於SG 308a被耦合於低電壓（低於其閾值電壓VT ）耦合，所以分離閘極記憶體單元90a的通道不導通。在一個實施例中，CSL 306被耦合到高電壓以用於編程。於是，熱通道電荷可被注入電荷俘獲層304b中以對分離閘極記憶體單元90b進行編程。在一個實施例中，分離閘極記憶體單元90a應該保持被擦除（抑制），因為MG 302a下方的通道不導通。在一個實施例中，BL 303a和303b兩者都被耦合於編程電壓或電流，其是電壓或電流供應以使分離閘極記憶體單元90a或90b被編程。在一個實施例中，電壓和/或電流幅度通常是針對每個NVM陣列所預先確定，並且可被註記為Vpgm或V@Ipgm或Ipgm。在另一個實施例中，類似電壓可被施加到2T記憶體對200的各個終端和節點（在此圖未示出），以實現編程2T記憶體單元80b的同時使2T記憶體單元80a被擦除（抑制）的類似結果。
再次參考圖4，所例示實施例可受到兩種類型的程式干擾，意即瞬態程式干擾（TPD）和程式干擾類型B（PDB）。如前文所述，由於SG 308a處於關斷狀態，所以分離閘極記憶體單元90a不打算被編程。然而，由於SG 308a的次閾值洩漏而可能發生PDB，其原因在於MG 302a和CSL 306都被耦合於高電壓。當電晶體關斷時（例如在選擇閘極上的電壓低於電晶體的電壓閾值（VT ）），次閾值洩漏電流可以是橫跨電晶體的通道（例如在源極和汲極之間）的電流。在一個實施例中，分離閘極單元90a中的相對較高的MG-BL電壓差（例如9 - 0.4 = 8.6V）和/或CSL-BL電壓差（例如5.5 - 0.4 = 5.1V）可導致熱電子從BL 303a加速朝向MG 302a。在一個實施例中，熱電子可被無意地俘獲在電荷俘獲層304a中，並且至少部分地編程分離閘極記憶體單元90a（被干擾）。
TPD機制可指出程式干擾起源於正被編程的分離閘極記憶體單元90b。在通道中的注入區域附近的熱電子可引起接近MG 302b的第一碰撞電離，而產生電子-電洞對。由於高MG電壓（9V）或正偏置CSL 306（5.5V），所產生的電洞可被強力的正垂直場加速。這些電洞可能變熱並且引起相對遠離MG 302b（程式單元MG）的第二碰撞電離。由第二碰撞電離所產生的二次電子接著可經受並且被加速朝向分離閘極記憶體單元90a的強力的正MG 302a偏壓（9V）。因此，二次電子可加速並且注入分離閘極記憶體單元90a的電荷俘獲層304a。在一個實施例中，二次電子的注入可無意地部分編程分離閘極記憶體單元90a。為說明和釐清目的，在實例中顯示具體的電壓位準。然而，可理解到的是TPD和PDB可普遍存在於不同的操作電壓下。在一個實施例中，TPD和PDB效應也可通過高溫來促進。同樣理解到的是在2T記憶體單元配置中可發生類似的TPD和PDB效應，諸如在圖3A中的2T記憶體對200。
當未選定分離閘極記憶體單元90a的MG 302a被耦合於諸如4V而不是8.5V的較低電壓時，TPD和PDB效應可被降低。如先前所討論，TPD機制可能需要兩個在基板87的兩個不同位置中的連串衝擊電離過程。TPD發生的可能性可能對相鄰記憶體單元之間的幾何路徑非常敏感。隨著記憶體單元變得越來越小並且封裝密度越來越高，TPD和PDB效應可能變得更為普遍。因此，在記憶體陣列中可能存在有特定方式來將多個MG和/或SL耦合/短路在一起，以最小化TPD和PDB影響。MG和/或SL亂序的各種方式將在後續內容中討論。
如先前所論述，CSL架構可在NVM單元扇區中的實質上所有NVM單元之間共享CSL。在其它實施例中，CSL架構可在NVM陣列中的實質上所有NVM單元之間共享CSL。在另一個實例中，CSL架構可在NVM扇區或陣列中的兩列或多列和/或兩行或多行的NVM單元之間共享CSL。CSL架構的實施允許減少用於每個記憶體單元的矽面積。圖5說明根據本發明標的的一個實施例的記憶體陣列400。在一個實施例中，記憶體陣列400可以是NVM裝置102的記憶體陣列112的一部分/扇區，如圖1較佳所示。在一些實施例中，記憶體陣列400可被配置成NAND快閃記憶體或NOR快閃記憶體扇區。如圖5較佳所示，記憶體陣列400被劃分成M行和2N列的記憶體單元450，其中每個記憶體單元450還包含記憶體電晶體和通路或選擇電晶體。在一個實施例中，每個記憶體單元450可攜帶一位元的數據。在另一個實施例中，每個單元可攜帶兩位元的數據。在每一行中，記憶體單元450被耦合或連接。在一個實施例中，兩個相鄰的記憶體單元450可共享SL（CSL）以形成記憶體對460，其可類似於如圖3A和3B較佳所示的2T記憶體對200或分離閘極記憶體對300。在一個實施例中，相同2列的記憶體對460可共享相同SL。在一些實施例中，每個SL0到SL N-1可被耦合到個別的SL驅動器，其被配置為接收潛在的不同操作電壓。在一個實施例中，同一行（例如行2）的記憶體單元450可共享位元線路465。在各種實施例中，記憶體單元的多個行和/或列可共享相同的位元線路、或者是它們可具有個別的位位元線路465。圖5中所例示的位元線路465僅用於說明目的而不是限制。
圖6說明根據本發明標的的一個實施例的NVM陣列500的一部分。在一個實施例中，NVM陣列500類似於記憶體陣列400，並且可按列和行來組構。同一列的記憶體單元可共享一個SL，並且同一行的相鄰列中的記憶體單元可具有被佈置在兩個MG之間的共用源極（例如SL1），其類似於分離閘極記憶體對200或2T記憶體對300。同一列的記憶體單元可共享一條共用選擇閘極（SG）線路和MG線路。在一個實施例中，同一行的記憶體單元可共享共用BL，並且超過一個BL可彼此經耦合。在另一個實施例中，同一行的記憶體單元可被耦合到不同和多個BL。NVM陣列500可被配置為快閃記憶體陣列，並且每個記憶體單元可通過列和行驅動器電路（諸如圖1中的列和行解碼器114和118）而由列和行位址進行隨機存取。在一些實施例中，出於各種目的，NVM陣列500在NVM陣列500的外圍附近可包括一些虛擬的SG線路、MG線路、參考MG線路或參考SL（在此圖中未示出）。
NVM陣列500的MG可在各種操作期間被耦合到相對較高的電壓（＞ 4V）。在一些實施例中，在MG驅動器電路中可能需要高電壓（HV）半導體裝置（例如具有厚閘極氧化物層的電晶體）以承受高電壓。為節省晶片面積，多個MG線路可被連接（或短路）到一個MG驅動器電路。參考圖6，在一個實施例中，兩個相鄰MG線路可被組合在一起並且被耦合到相同MG驅動器，諸如MG群組2到4。在一個實施例中，例如MG群組2，不共享相同SL（分別是SL0和SL1）兩個NVM單元的MG線路被耦合在一起，並且可被配置為從相同MG驅動器接收相同電壓信號。在一些實施例中，共享相同BL觸點502（諸如MG群組3）的MG線路可被一起耦合到相同MG驅動器電路。在其它實施例中，不同MG群組（例如MG群組2和4）可被耦合在一起以進一步減少MG驅動器電路的所需數量。在另一個實施例中，NVM陣列500的兩端（例如MG群組1）的MG線路可被一起耦合到相同MG驅動器電路。MG連接504可包括導電材料，例如多晶矽導線和金屬導線。
如先前所記載對於分組或亂序MG線路的益處之一是共享相同SL（例如SL2）的MG線路被耦合於不同MG群組（分別為MG群組3和4）。在一個實施例中，MG群組3和4可被配置為耦合到不同MG驅動器並且被不同地偏置，諸如一個是到HV而另一個是到LV。例如，在一個特定NVM單元的程式操作期間，選定NVM單元的MG可被偏置到HV。在一個實施例中，即使選定和未選定NVM單元共享可被偏置到HV的SL（例如SL2），同一NVM對中的未選定NVM單元的MG仍可被偏置到低電壓。如圖4較佳所示並且如先前所解釋，如果未選定NVM單元的MG被配置為接收LV信號，則由於TPD和PDB對未選定NVM單元的程式干擾可被大幅減小或最小化。
圖7說明根據本發明標的的一個實施例的NVM陣列600的一部分。在一個實施例中，NVM陣列600類似於記憶體陣列400，並且NVM單元可按列和行來組構。同一列的NVM單元可共享一個SL，並且相同行的相鄰列中的NVM單元可具有被佈置在兩個MG之間的共同源極（例如SL1），類似於分離閘極記憶體對200或2T記憶體對300。在一個實施例中，同一行的記憶體單元可共享共用BL，並且超過一個BL可彼此耦合。在另一個實施例中，同一行的NVM單元可被耦合到不同和多個BL。NVM陣列500可被配置為快閃記憶體陣列，並且每個NVM單元可通過列和行驅動器電路（諸如圖1中的列和行解碼器114和118）而由列和行位址進行隨機存取。在一些實施例中，出於各種目的，NVM陣列600在NVM陣列600的外圍附近可包括一些虛擬的SG線路、MG線路、參考MG線路或參考SL（在此圖中未示出）。
NVM陣列600的SL可在各種操作期間被耦合到相對高的電壓（＞ 4V）。在一些實施例中，在SL驅動器電路中可能需要高電壓（HV）半導體裝置（例如具有厚閘極氧化物層的電晶體）以承受高電壓。為節省晶片面積，多個SL可被連接（或短路）到一個SL驅動器電路。在一個實施例中，NVM電路600的SL可被劃分成兩群組，意即奇數和偶數群組。奇數群組可包括SL1，SL3，SL5等而偶數群組可包括SL0，SL2，SL4，SL6等。在一個實施例中，兩群組的一般概念是相鄰SL不被分組在一起。偶數群組或SL群組1和奇數群組或SL群組2的SL可過SL連接604被耦合在一起。SL群組1和2可被耦合到兩個不同SL驅動器，並且被配置為接收不同電壓信號以用於NVM單元的各種操作。在一個實施例中，SL連接或佈線604可包括導電材料，諸如多晶矽導線和金屬導線。在其它實施例中，只要每個SL群組不包含相鄰SL，則NVM陣列600的SL可包括超過兩個的SL群組。每個SL群組可被耦合到相同SL驅動器或不同SL驅動器。
類似於先前所討論的MG線路亂序，SL亂序可幫助減少SL驅動器電路的數量，並且因此減少所需晶片面積。在一個實施例中，SL亂序可幫助在其相鄰NVM單元的程式期間避免在未選定NVM單元的SL和MG上都具有HV信號。因此，可減少或最小化出於TPD和PDB在未選定用於編程的NVM單元上的程式干擾。
圖8A說明根據本發明標的的一個實施例的NVM陣列700的一部分。在一個實施例中，NVM陣列700同時實施圖6中所例示的MG線路亂序以及圖7中所例示的SL亂序。
圖8B說明圖8A中的NVM陣列700的部分750的代表性示意圖，其包括在同一行中的六個相鄰NVM單元。如圖8B所示，NVM 2和NVM 3共享源極（SL1），NVM 4和NVM 5共享SL2。SL1和SL2彼此相鄰。作為僅用於說明目的的實例，NVM 4可被選定進行編程，NVM 3和NVM 5未被選定（抑制）。SG 4可被導通（高於VT ）以進行編程，SG 3和SG 5被關斷（低於VT ）。在一個實施例中，MG群組3（MG4）和SL群組1（SL2）都被偏置到其相應的HV以對MG4進行編程。如前文所述，未選定MG中的HV偏置可導致由TPD和PDB所引起的較高機會和程度的程式干擾。在一個實施例中，MG 5（未選定）可被偏置到LV，因為其被耦合到不同MG群組（即MG群組4），其可被耦合到不同於MG群組3的MG驅動器電路。同樣如圖8B所示，NVM 3也未被選定用於編程。在一個實施例中，SG 3可被偏置在低於其VT 以關閉NVM 3的通道。然而，由於MG 3屬於MG群組3，所以它仍然可被偏置到HV。在這些實施例中，SL群組2可被耦合到LV，使得未選定單元NVM 3（SL1）的源極被偏置到LV以減少程式干擾。在一個實施例中，SL和MG亂序可以如下方式來實施：任何未選定NVM（諸如NVM 5和NVM 3）的SL和MG可不被同時偏置到其相應的HV。要理解到的是這些具體實例中的電壓位準僅用於說明目的而不具限制。
圖8C說明到MG驅動器電路的連接佈線的一個實施例。在一個實施例中，MG線路僅使用金屬1（M1）和/或多晶矽860被連接到MG驅動器電晶體的汲極接面。此配置可幫助避免陣列中的NVM單元的過程充電。通過這種連接配置，NVM單元的MG對VIA1及以上的後端處理步驟不進行過程充電。
圖9說明根據本發明標的的NVM陣列800的另一個實施例。在一個實施例中，一行中存在有64個NVM單元，並且兩個相鄰MG可共享一個SL。不共用同一個SL的同一行中的兩個相鄰MG可被耦合在一起，並且NVM陣列800的兩側上的兩個MG線路群組彼此進一步被耦合，諸如MG1、MG2等。在一個實施例中，每個MG線路群組可包括四條MG線路。可能是全部M1連接的MG線路群組MG1到MG15的連接佈線804彼此可能不交叉。最佳如圖9所示，處於NVM陣列800邊緣處（邊緣對）的兩條MG線路在一個MG線路群組（MG0）中被耦合在一起，並且接著進一步被耦合到NVM陣列800中間的兩條MG線路，諸如在MG線路群組MG15之間的兩條MG線路。在一個實施例中，邊緣對可經過導線橋接器850被連接到任何規則的中央MG線路對。導線橋接器850可允許邊緣對耦合到NVM陣列800中心的其它MG對，而不短路或切割其它MG線路群組，諸如MG1、MG2。在一個實施例中，導線橋接器850可由多晶矽或金屬線所製成。根據系統要求，每個MG線路群組（MG0到MG15）可被連接到不同MG驅動器電路。另或者，一些MG線路群組可進一步被耦合在一起並且被連接到一個MG驅動器電路以進一步節省晶片面積。
參考圖9，SL以與圖7中所討論的類似配置被亂序，其中奇數SL和偶數SL被耦合在一起。在一個實施例中，NVM陣列800上半部中的八個奇數SL（SL1，SL3，... SL15）通過SL連接佈線806播耦合在一起以形成SL群組SL1。類似地，八個偶數SL（SL0，SL2，...，SL14）被耦合在一起以形成SL群組SL0。在一個類似實施例中，SL群組SL2和SL3被形成在NVM陣列800的下半部中。SL群組SL0到SL3可被連接到其擁有的SL驅動電路，使得奇數和偶數SL可接收不同電壓信號。在另一個實施例中，SL群組中的一些可被耦合到相同SL驅動器電路以節省經片面積或根據其它系統要求。
圖9中所示的實施方式展示MG線路和/或SL亂序或分組如何可幫助減少或最小化未選定NVM單元上的程式干擾。由於未選定NVM單元的MG和/或SL可能不會同時被偏置到HV，因此TPD和PDB對未選定NVM單元的影響可被大大降低。應該要理解到的是儘管為清楚起見而顯示陣列的具體尺寸和配置，然而如本領域已知的得實施廣泛種類的尺寸和配置。
圖10是說明根據另一個實施例的非揮發性記憶體系統的方塊圖。電路1000是其中本發明內容可操作的另一個NVM系統。電路1000包括具有記憶體閘極線路和/或共用源極線路亂序或分組的記憶體陣列。
圖11是說明根據本發明標的的一個實施例中對一個或多個NVM單元進行編程的方法的代表性流程圖。參考圖11，諸如NVM陣列700或800的NVM陣列的第一NVM單元被選定用於程式操作。在一個實施例中，第一NVM單元可以是NVM陣列中的任何NVM單元。如先前所討論，第一NVM單元可與同一NVM對（例如200或300）中的第二NVM單元共享SL。然而，它們各自的MG可被個別地分組並且被連接到兩個不同MG驅動器電路。第一和第二MG所共享的SL（第一SL）也可與其兩個相鄰SL電性隔離。在一個實施例中，當第一NVM單元被選定用於編程而第二NVM單元未被選定時，第一SG可被偏置在其VT 之上而第二SG被偏置在其VT 之下。為編程第一NVM單元，第一MG可被提供有HV程式信號。第二MG可被提供有來自其擁有的MG驅動器電路的LV抑制信號，使得來自TPD和PDB的程式干擾可被減小或最小化。在一個實施例中，由第一和第二MG共享的SL可被耦合到HV信號以用於編程第一NVM單元。儘管高電壓被施加到第一SL，然而對於第二NVM單元的程式干擾可被最小化。這是因為第二MG被偏置到一個低抑制電壓。類似地，與第一MG共享相同MG驅動器電路的MG將被提供有相同HV程式信號。在一個實施例中，未選定MG的SL可不與第一SL分組在一起，使得來自個別SL驅動器的低抑制電壓可被予以提供來減少潛在的程式干擾效應。在一個實施例中，如果NVM單元中的一個被選定用於編程，則共享相同MG驅動器的多個MG線路可被偏置到相同HV。在這些實施例中，在共享相同MG驅動器電路的不同MG線路中的NVM單元可被分組為不同源極線路群組，從而耦合到不同SL驅動器電路。在程式操作期間，選定NVM單元可使其MG和源極區域都偏置到HV。由於與選定NVM單元共享相同MG驅動器，所以未選定NVM單元也可被提供有HV信號。未選定NVM單元可使其SL偏置到LV以最小化程式干擾的影響。
本發明標的的實施例包括在本文所述的各種操作。這些操作可由硬體組件、軟體、韌體或前述組合來執行。
雖然已經參考具體例示性實施例來敘述本發明內容，但將明顯的是可對這些實施例進行各種修改和改變而不脫離本發明內容的更廣泛精神和範圍。因此，說明書和圖式應該被認為是說明性而非限制性。
提供本發明內容的摘要以符合37C.F.R. §1.72（b），要求摘要能夠使讀者快速確定本發明技術內容的一個或多個實施例的性質。提交時的理解在於不會被用來解釋或限制請求項的範圍或意涵。另外，在前述面［實施方式］ 中，可看見的是出於簡化本發明內容的目的而在單一實施例中將各種特徵群組在一起。本發明內容的方法不是被解釋為反映所要求保護的實施例需要比每個請求項中所明確記載的特徵更多的意圖。相反，如以下請求項所反映，本發明標的依據少於單一記載實施例的所有特徵。因此，以下請求項以引用方式被併入［實施方式］ ，其中每個請求項本身作為單獨的實施例。
發明說明中對一個實施例或一實施例的引用意謂結合此實施例所述的特定特徵、結構或特性被包括在電路或方法的至少一個實施例中。說明書中各個地方出現的用語“一個實施例”並不一定都指向相同實施例。
在前述說明中，已經參考本發明的具體例示性實施例敘述本發明。然而，明顯的是可予以進行各種修改和改變，而不偏離如後附申請專利範圍中所闡述本發明更為廣泛的精神和範疇。因此，說明書和圖式被認為是說明性而非限制性。
80、80a、80b:雙電晶體（2T）記憶體單元 81:SG介電層 82:記憶體閘極（MG） 83:汲極/汲極區域 84:電荷俘獲層 85:汲極區域 86:源極/源極區域 87:基板 88:選擇閘極（SG） 90、90a、90b:分離閘極記憶體單元 91:SG介電層 92:記憶體閘極（MG） 93:汲極/汲極區域 94:電荷俘獲層 95:介電層 96:源極/源極區域 97:基板 98:選擇閘極（SG） 99:共用通道 100:NVM系統 102:NVM裝置 104:處理裝置 106:位址匯流排 108:數據匯流排 110:控制匯流排 112:記憶體陣列 114:列解碼器 118:行解碼器 122:感測放大器 124:命令和控制電路 126:電壓控制電路 131:扇區A 132:扇區N 140:扇區選擇器電路 150:外部電源 200:2T記憶體對 202a、202b:記憶體閘極（MG） 203a、203b:汲極 206:共用源極線路（CSL） 208a、208b:選擇閘極（SG） 300:分離閘極記憶體對 302a、302b:記憶體閘極（MG） 303a、303b:汲極 306:共用源極線路（CSL） 308a、308b:選擇閘極（SG） 400:記憶體陣列 450:記憶體單元 460:記憶體對 465:位元線路（BL） 500:NVM陣列 502:BL觸點 504:MG連接 600:NVM陣列 604:SL連接 700:NVM陣列 750:部分 800:NVM陣列 804:連接佈線 806:SL連接佈線 850:導線橋接器 860:金屬1（M1）/多晶矽 1000:電路
通過例示性而非限制性的方式以在後附圖式的各圖中說明本發明內容。 [圖1]是說明根據本發明標的的一個實施例的NVM系統的示意圖； [圖2A]是說明根據本發明標的的一個實施例的NVM單元（兩個電晶體記憶體單元）的示意圖； [圖2B]是說明根據本發明標的的另一實施例的NVM單元（分裂閘極記憶體單元）的示意圖 [圖3A]是說明根據本發明標的的一個實施例的NVM對（兩個電晶體記憶體單元）的示意圖； [圖3B]是說明根據本發明標的的另一實施例的NVM對（分離閘極記憶體單元）的示意圖； [圖4]是說明NVM對中的程式干擾的示意圖； [圖5]是說明根據本發明標的的一個實施例的NVM陣列的示意圖； [圖6]是說明根據包括記憶體閘極（MG）線路亂序的一個實施例的NVM陣列的一部分的示意圖； [圖7]是說明根據包括源極線路（SL）亂序的一個實施例的NVM陣列的一部分的示意圖； [圖8A]是說明根據包括MG線路和SL亂序的一個實施例的NVM陣列的一部分的示意圖； [圖8B]是說明根據本發明標的的一個實施例的一行NVM單元的一部分的示意圖； [圖8C]是說明MG線路連接佈線的一個實施例的示意圖； [圖9]是說明根據包括MG線路和SL亂序的一個實施例的NVM陣列的一部分的示意圖； [圖10]是說明根據本發明標的的一個實施例的NVM系統的示意圖；及 [圖11]是說明根據本發明標的的一個實施例的NVM陣列或系統的程式操作的流程圖。
700:NVM陣列

Claims (40)

  1. 一種記憶體裝置，其包括：以列和行佈置的多個非揮發性記憶體單元，每個非揮發性記憶體單元包括記憶體閘極，其中在第一行中的第一非揮發性記憶體單元的記憶體閘極和第二非揮發性記憶體單元的記憶體閘極彼此電絕緣，並且其中在所述第一行中的第三非揮發性記憶體單元的記憶體閘極和第四非揮發性記憶體單元的記憶體閘極彼此電絕緣；以及第一源極線路和第二源極線路，所述第一源極線路耦接到所述第一非揮發性記憶體單元和所述第二非揮發性記憶體單元，並且所述第二源極線路耦接到所述第一行中的所述第三非揮發性記憶體單元和所述第四非揮發性記憶體單元，其中所述第一源極線路和所述第二源極線路是相鄰的且彼此電絕緣，並且其中所述第一源極線路和所述第二源極線路中的每一個分別與所述第一行中的除了所述第一源極線路和所述第二源極線路之外的至少一個源極線路共享共同電性節點，以接收相同電壓信號，其中在所述至少一個源極線路和所述第一源極線路之間存在至少一個源極線路，並且在所述至少一個源極線路和所述第二源極線路之間存在至少一個源極線路。
  2. 根據請求項1所述的記憶體裝置，其中所述記憶體裝置的記憶體陣列至少部分地通過耦合多個所述第一、第二、第三和第四非揮發性記憶體單元而形成，其中第一多個所述第一、第二、第三和第四非揮發性記憶體單元經耦合以形成所述記憶體陣列的所述第一行，並且其中在所述第一行的圖案被複製在所述記憶體陣列的至少一個其餘行中。
  3. 根據請求項2所述的記憶體裝置，其中所述記憶體陣列的所述列和所述行的配置是相反的。
  4. 根據請求項1所述的記憶體裝置，其中所述第一非揮發性記憶體單元和所述第二非揮發性記憶體單元包括鏡像定向，所述第一記憶體閘極和所述第二記憶體閘極彼此面對，並且所述第一源極線路被設置在所述第一記憶體閘極和所述第二記憶體閘極之間，並且其中所述第三非揮發性記憶體單元和所述第四非揮發性記憶體單元包括所述鏡像定向，所述第三記憶體閘極和所述第四記憶體閘極彼此面對，並且所述第二源極線路被設置在所述第三記憶體閘極和所述第四記憶體閘極之間。
  5. 根據請求項1所述的記憶體裝置，其中所述第一、第二、第三和第四非揮發性記憶體單元包括分離閘極記憶體單元的配置。
  6. 根據請求項1所述的記憶體裝置，其中所述第一、第二、第三和第四非揮發性記憶體單元包括雙電晶體記憶體單元的配置，並且其中所述雙電晶體記憶體單元包括一個場效應電晶體和一個矽-氧化物-氮化物-氧化物-矽電晶體或一個浮動閘極電晶體。
  7. 根據請求項1所述的記憶體裝置，其中當所述第一記憶體單元被選定用於程式操作而所述第二記憶體單元未被選定用於所述程式操作時，所述第一記憶體閘極和所述第二記憶體閘極被配置為分別從兩個不同的記憶體閘極驅動器電路接收高電壓和低電位電壓。
  8. 根據請求項1所述的記憶體裝置，其中當所述第二記憶體單元被選定用於程式操作而所述第三記憶體單元未被選定用於所述程式操作時，所述第二記憶體閘極和所述第三記憶體閘極被配置為接收高電壓，其中所述第一源極線路和所述第二源極線路被配置為分別從兩個不同的源極線路驅動器電路接收高源極電壓和低源極電壓。
  9. 根據請求項8所述的記憶體裝置，其中所述高電壓在大約5V到10V的範圍內，並且所述低電壓在大約0V到5V的範圍內。
  10. 一種記憶體陣列，其包括：以列和行所佈置的非揮發性記憶體單元，每個非揮發性記憶體單元包括記憶體閘極和選擇閘極，其中，共享源極區域的同一行的兩個相鄰非揮發性記憶體單元形成非揮發性記憶體對，其中所述源極區域被設置在所述兩個相鄰非揮發性記憶體單元的記憶體閘極之間，並且其中多個非揮發性記憶體對在所述同一行中彼此經耦合，同一列的非揮發性記憶體單元的至少兩個記憶體閘極共享記憶體閘極線路，所述同一列的非揮發性記憶體單元的至少兩個源極區域共享源極線路；以及源極線路連接佈線，其被配置為提供多個共同電性節點，其中所述多個共同電性節點中的每一個在同一源極線路群組中的多個源極線路之間共享以接收相同電壓信號，以及其中在所述同一源極線路群組中的所述多個源極線路之間存在至少一個源極線路。
  11. 根據請求項10所述的記憶體陣列，其中：所述同一列的非揮發性記憶體單元的至少兩個選擇閘極共享選擇閘極線路；且所述同一行的非揮發性記憶體單元的至少兩個汲極區域共享位元線路，其中所述非揮發性記憶體單元中每一個的所述汲極區域被設置為相鄰所述選擇閘極。
  12. 根據請求項10所述的記憶體陣列，其中所述多個源極線路群組中的每一個被耦合於個別的源極線路驅動器電路，其經配置以接收個別的源極電壓。
  13. 根據請求項10所述的記憶體陣列，還包括： 記憶體閘極連接佈線，其被配置為電性連接多個記憶體閘極線路以形成多個記憶體閘極線路群組，其中在同一記憶體閘極線路群組中的所述多個記憶體閘極線路不共享處於同一源極線路群組中的任何源極線路，並且其中所述多個記憶體閘極線路群組中的每一個被耦合於個別的記憶體閘極線路驅動器電路，其被配置為接收個別的記憶體閘極電壓。
  14. 根據請求項13所述的記憶體陣列，其中在同一源極線路群組中的所述多個源極線路中的所述非揮發性記憶體單元不包括處於所述同一記憶體閘極線路群組中的記憶體閘極線路。
  15. 根據請求項10所述的記憶體陣列，其包括2N列的非揮發性記憶體單元，N是自然數，其中：多個奇數源極線路，其包括通過第一源極線路連接佈線進行電性連接的第1至第(N-1)個源極線路；多個偶數源極線路，其包括通過第二源極線路連接佈線進行電性連接的第0至第(N-2)個源極線路；且所述第一源極線路連接佈線和所述第二源極線路連接佈線被耦合到兩個不同的源極線路驅動器電路。
  16. 根據請求項10所述的記憶體陣列，其包括2N列的非揮發性記憶體單元，N是自然數，其中：第0和第(2N-1)個記憶體閘極線路通過第一記憶體閘極線路連接佈線被電性連接；至少一個其餘的奇數記憶體閘極線路通過第二記憶體閘極線路連接佈線被電性連接到其相鄰的偶數記憶體閘極線路；且所述第一記憶體閘極線路連接佈線和所述第二記憶體閘極線路連接佈線被各自耦合到個別的記憶體閘極驅動器電路。
  17. 根據請求項13所述的記憶體陣列，其中所述記憶體閘極連接佈線包含到所述記憶體閘極驅動器電路的金屬1(M1)連接。
  18. 根據請求項10所述的記憶體陣列，其中所述非揮發性記憶體單元包括雙電晶體記憶體單元。
  19. 根據請求項10所述的記憶體陣列，其中所述非揮發性記憶體單元包括分離閘極記憶體單元。
  20. 一種操作記憶體裝置的方法，包括：提供非揮發性記憶體(NVM)陣列，其中所述非揮發性記憶體陣列包括至少四個非揮發性記憶體(NVM)單元，其被耦合在所述非揮發性記憶體陣列的同一行中，其中每個非揮發性記憶體單元包括記憶體閘極和選擇閘極，其中所述至少四個非揮發性記憶體單元中的第一非揮發性記憶體單元和第二非揮發性記憶體單元共享第一源極線路，而第三非揮發性記憶體單元和第四非揮發性記憶體單元共享第二源極線路，並且其中所述第一源極線路和所述第二源極線路各自與所述同一行中的至少另一個源極線路共享共同電性節點以接收相同電壓信號，其中在所述至少另一個源極線路和所述第一源極線路之間存在至少一個源極線路，並且在所述至少另一個源極線路和所述第二源極線路之間存在至少一個源極線路；將高選擇電壓耦合到第一選擇閘極以選定所述第一記憶體單元用於程式操作；將低選擇電壓耦合到第二選擇閘極以未選定所述第二記憶體單元用於所述程式操作；將高程式電壓耦合到所述第一記憶體閘極並且將低抑制電壓耦合到所述第二記憶體閘極；以及從兩個不同的源極線路驅動器電路分別將兩個不同的源極電壓耦合到所述 第一源極線路和所述第二源極線路。
  21. 根據請求項20所述的方法，其中所述第二非揮發性記憶體單元的所述記憶體閘極和所述第三非揮發性記憶體單元的所述記憶體閘極經電性連接，並且其中所述第一源極線路和所述第二源極線路在實體上彼此相鄰。
  22. 一種操作記憶體裝置的方法，包括：提供非揮發性記憶體(NVM)陣列，其中所述非揮發性記憶體陣列包括至少四個非揮發性記憶體(NVM)單元，其被耦合在所述非揮發性記憶體陣列的同一行中，其中每個非揮發性記憶體單元包括記憶體閘極和選擇閘極，其中所述至少四個非揮發性記憶體單元中的第一非揮發性記憶體單元和第二非揮發性記憶體單元共享第一源極線路，而第三非揮發性記憶體單元和第四非揮發性記憶體單元共享第二源極線路；將所述第一源極線路耦合到第一共同電性節點以形成第一源極線路群組，其中所述第一源極線路群組包括在所述同一行的至少另一源極線路，其中在所述至少另一個源極線路和所述第一源極線路之間存在至少一個源極線路；將所述第二源極線路耦合到第二共同電性節點以形成第二源極線路群組，其中所述第二源極線路群組包括在所述同一行的至少另一源極線路，其中在所述至少另一個源極線路和所述第二源極線路之間存在至少一個源極線路；以及選定所述第一非揮發性記憶體單元用於程式操作，同時未選定所述第二非揮發性記憶體單元用於所述程式操作，包括：將高程式電壓耦合到所述第一非揮發性記憶體單元的第一記憶體閘極並且將低抑制電壓耦合到所述第二非揮發性記憶體單元的第二記憶體閘極；以及將兩個不同的源極電壓耦合到所述第一源極線路群組和所述第二源極線路群組。
  23. 根據請求項22所述的方法，其中所述兩個不同的源極電壓從 兩個不同的源極線路驅動器電路提供。
  24. 根據請求項22所述的方法，其進一步：將高選擇電壓耦合到所述第一非揮發性記憶體單元的第一選擇閘極以選定所述第一非揮發性記憶體單元用於程式操作。
  25. 根據請求項22所述的方法，其進一步：將低選擇電壓耦合到所述第二非揮發性記憶體單元的第二選擇閘極以未選定所述第二非揮發性記憶體單元用於所述程式操作。
  26. 根據請求項22所述的方法，其中所述第二非揮發性記憶體單元的所述第二記憶體閘極和所述第三非揮發性記憶體單元的第三記憶體閘極電性連接，並且其中所述第一源極線路和所述第二源極線路彼此實體上相鄰。
  27. 根據請求項22所述的方法，其中所述第二非揮發性記憶體單元的所述第二記憶體閘極和所述第三非揮發性記憶體單元的第三記憶體閘極電性連接。
  28. 根據請求項22所述的方法，其中所述第一源極線路和所述第二源極線路彼此實體上相鄰。
  29. 根據請求項22所述的方法，其進一步：將高源極電壓耦合到所述第一源極線路群組，並且將低源極電壓耦合到所述第二源極線路群組。
  30. 根據請求項22所述的方法，其進一步：將所述第二記憶體閘極和第三記憶體閘極電性耦合，以接收相同電壓。
  31. 根據請求項22所述的方法，其中所述高程式電壓在大約5V到10V的範圍內，並且所述低抑制電壓在大約0V到5V的範圍內。
  32. 一種操作記憶體陣列的方法，包括：提供所述記憶體陣列，其中所述記憶體陣列包括以列和行所佈置的非揮發 性記憶體(NVM)單元，其中每個非揮發性記憶體單元包括記憶體閘極和選擇閘極，其中：共享源極區域的同一行的兩個相鄰非揮發性記憶體單元形成非揮發性記憶體對，並且其中多個非揮發性記憶體對在所述同一行中彼此經耦合，同一列的非揮發性記憶體單元的至少兩個記憶體閘極共享記憶體閘極線路，所述同一列的非揮發性記憶體單元的至少兩個源極區域共享源極線路；以及配置源極線路連接佈線，所述源極線路連接佈線提供多個共同電性節點，以形成至少兩個源極線路群組，進一步包括：選擇多個源極線路以形成源極線路群組，其中在所述同一源極線路群組中的所述多個源極線路之間存在至少一個源極線路；形成至少兩個源極線路群組；以及將多個共同電性節點的每一個耦合到所述多個源極線路群組中的同一源極線路群組以接收相同電壓信號。
  33. 根據請求項32所述的方法，其中：所述同一列的非揮發性記憶體單元中的至少兩個選擇閘極共享選擇閘極線路；以及所述同一行的非揮發性記憶體單元中的至少兩個汲極區域共享位元線，其中所述非揮發性記憶體單元中的每一個的所述汲極區域配置成相鄰所述選擇閘極。
  34. 根據請求項32所述的方法，其進一步包括：將所述多個源極線路群組中的每一個耦合到個別的源極線路驅動器電路，其中所述多個源極線路群組中的每一個被配置成接收個別的源極電壓。
  35. 根據請求項32所述的方法，其進一步包括：配置記憶體閘極連接佈線，所述記憶體閘極連接佈線包括：選擇多個記憶體閘極線路以形成記憶體閘極線路群組，其中在同一記憶體閘極線路群組中與所述多個記憶體閘極線路相關的所述非揮發性記憶體單元不共享任何源極線路；形成多個記憶體閘極線路群組；以及將所述多個記憶體閘極線路群組中的每一個電性連接至個別的記憶體閘極線路驅動器電路，所述個別的記憶體閘極線路驅動器電路配置成提供個別的記憶體閘極電壓。
  36. 根據請求項32所述的方法，其中所述記憶體陣列包括2N列的非揮發性記憶體單元，N是自然數，其中：多個奇數源極線路，其包括通過第一源極線路連接佈線進行電性連接的第1至第(N-1)個源極線路；多個偶數源極線路，其包括通過第二源極線路連接佈線進行電性連接的第0至第(N-2)個源極線路；且所述第一源極線路連接佈線和所述第二源極線路連接佈線被耦合到兩個不同的源極線路驅動器電路。
  37. 根據請求項32所述的方法，其中所述記憶體陣列包括2N列的非揮發性記憶體單元，N是自然數，其中：第0和第(2N-1)個記憶體閘極線路通過第一記憶體閘極線路連接佈線被電性連接；至少一個其餘的奇數記憶體閘極線路通過第二記憶體閘極線路連接佈線被電性連接到其相鄰的偶數記憶體閘極線路；且所述第一記憶體閘極線路連接佈線和所述第二記憶體閘極線路連接佈線被 各自耦合到個別的記憶體閘極驅動器電路。
  38. 根據請求項35所述的方法，其中所述記憶體閘極連接佈線包含到所述記憶體閘極驅動器電路的金屬1(M1)連接。
  39. 根據請求項32所述的方法，其中所述非揮發性記憶體單元包括雙電晶體記憶體單元。
  40. 根據請求項32所述的方法，其中所述非揮發性記憶體單元包括分離閘極記憶體單元。
TW109128964A 2016-12-08 2017-11-30 記憶體裝置、記憶體陣列以及記憶體操作方法 TWI735319B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662431582P 2016-12-08 2016-12-08
US62/431,582 2016-12-08
US15/471,418 2017-03-28
US15/471,418 US9997253B1 (en) 2016-12-08 2017-03-28 Non-volatile memory array with memory gate line and source line scrambling

Publications (2)

Publication Number Publication Date
TW202101454A TW202101454A (zh) 2021-01-01
TWI735319B true TWI735319B (zh) 2021-08-01

Family

ID=62455234

Family Applications (2)

Application Number Title Priority Date Filing Date
TW106141889A TWI704571B (zh) 2016-12-08 2017-11-30 記憶體裝置、記憶體陣列以及記憶體操作方法
TW109128964A TWI735319B (zh) 2016-12-08 2017-11-30 記憶體裝置、記憶體陣列以及記憶體操作方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW106141889A TWI704571B (zh) 2016-12-08 2017-11-30 記憶體裝置、記憶體陣列以及記憶體操作方法

Country Status (6)

Country Link
US (3) US9997253B1 (zh)
JP (2) JP6899901B2 (zh)
CN (1) CN110050306B (zh)
DE (1) DE112017006196T5 (zh)
TW (2) TWI704571B (zh)
WO (1) WO2018106294A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190019472A1 (en) * 2017-07-13 2019-01-17 Vanguard International Semiconductor Corporation Display system and method for forming an output buffer of a source driver
US10812084B2 (en) * 2018-11-06 2020-10-20 The Regents Of The University Of California Reconfigurable physically unclonable functions based on analog non-volatile memories
US11742024B2 (en) 2020-05-27 2023-08-29 Taiwan Semiconductor Manufacturing Company Limited Memory device comprising source line coupled to multiple memory cells and method of operation
DE102021106752B4 (de) * 2020-05-29 2023-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Speichervorichtung, integrierte schaltungsvorrichtung und verfahren
DE102021106756A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum testen einer speicherschaltung und speicherschaltung
US11521663B2 (en) * 2020-07-27 2022-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory circuit and method of operating same
WO2022219703A1 (ja) * 2021-04-13 2022-10-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
US12488821B2 (en) 2022-05-02 2025-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including reference cells and a method of operating thereof
US20240070059A1 (en) * 2022-08-30 2024-02-29 Micron Technology, Inc. Memory devices including logic non-volatile memory

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040190343A1 (en) * 2003-03-25 2004-09-30 Jongmin Park Nonvolatile memories with asymmetric transistors, nonvolatile memories with high voltage lines extending in the column direction, and nonvolatile memories with decoding circuits sharing a common area
US20060262603A1 (en) * 2005-05-18 2006-11-23 Stmicroelectronics Sa EEPROM memory architecture
US20080008003A1 (en) * 2006-07-04 2008-01-10 Samsung Electronics Co., Ltd. Non-Volatile memory device
US20080212373A1 (en) * 2004-03-19 2008-09-04 Takehiro Hasegawa Semiconductor integrated circuit device with a stacked gate including a floating gate and a control gate

Family Cites Families (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970051170A (ko) * 1995-12-29 1997-07-29 김주용 메모리 셀 어레이 및 그를 이용한 프로그램 방법
US5706228A (en) 1996-02-20 1998-01-06 Motorola, Inc. Method for operating a memory array
US5721704A (en) 1996-08-23 1998-02-24 Motorola, Inc. Control gate driver circuit for a non-volatile memory and memory using same
US5945717A (en) 1997-03-11 1999-08-31 Micron Technology, Inc. Segmented non-volatile memory array having multiple sources
US5978267A (en) 1998-10-20 1999-11-02 Advanced Micro Devices, Inc. Bit line biasing method to eliminate program disturbance in a non-volatile memory device and memory device employing the same
JP4012341B2 (ja) 1999-07-14 2007-11-21 株式会社ルネサステクノロジ 半導体集積回路装置
EP1242889B1 (en) 1999-09-13 2013-10-09 Silicon Storage Technology, Inc. A single chip embedded microcontroller having multiple non-volatile erasable proms sharing a single high voltage generator
US6258668B1 (en) 1999-11-24 2001-07-10 Aplus Flash Technology, Inc. Array architecture and process flow of nonvolatile memory devices for mass storage applications
US6400603B1 (en) 2000-05-03 2002-06-04 Advanced Technology Materials, Inc. Electronically-eraseable programmable read-only memory having reduced-page-size program and erase
JP2002133881A (ja) * 2000-08-03 2002-05-10 Sharp Corp 不揮発性半導体記憶装置およびその記憶消去方法
US6438030B1 (en) * 2000-08-15 2002-08-20 Motorola, Inc. Non-volatile memory, method of manufacture, and method of programming
JP4715024B2 (ja) 2001-05-08 2011-07-06 セイコーエプソン株式会社 不揮発性半導体記憶装置のプログラム方法
US6563733B2 (en) 2001-05-24 2003-05-13 Winbond Electronics Corporation Memory array architectures based on a triple-polysilicon source-side injection non-volatile memory cell
KR100355662B1 (ko) 2001-08-25 2002-10-11 최웅림 반도체 비휘발성 메모리 및 어레이 그리고 그것의 동작 방법
US6597609B2 (en) 2001-08-30 2003-07-22 Micron Technology, Inc. Non-volatile memory with test rows for disturb detection
US6584018B2 (en) * 2001-10-05 2003-06-24 Mosel Vitelic, Inc. Nonvolatile memory structures and access methods
US6639842B1 (en) * 2002-05-15 2003-10-28 Silicon Storage Technology, Inc. Method and apparatus for programming non-volatile memory cells
US6850438B2 (en) 2002-07-05 2005-02-01 Aplus Flash Technology, Inc. Combination nonvolatile memory using unified technology with byte, page and block write and simultaneous read and write operations
US6646924B1 (en) * 2002-08-02 2003-11-11 Macronix International Co, Ltd. Non-volatile memory and operating method thereof
JP4601287B2 (ja) 2002-12-26 2010-12-22 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US6859397B2 (en) 2003-03-05 2005-02-22 Sandisk Corporation Source side self boosting technique for non-volatile memory
US7057228B2 (en) 2003-07-21 2006-06-06 Taiwan Semiconductor Manufacturing Company Memory array with byte-alterable capability
JP4545423B2 (ja) * 2003-12-09 2010-09-15 ルネサスエレクトロニクス株式会社 半導体装置
US7049652B2 (en) 2003-12-10 2006-05-23 Sandisk Corporation Pillar cell flash memory technology
JP4335659B2 (ja) 2003-12-19 2009-09-30 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US7042044B2 (en) 2004-02-18 2006-05-09 Koucheng Wu Nor-type channel-program channel-erase contactless flash memory on SOI
US7072215B2 (en) 2004-02-24 2006-07-04 Taiwan Semiconductor Manufacturing Company Array structure of two-transistor cells with merged floating gates for byte erase and re-write if disturbed algorithm
JP4422556B2 (ja) * 2004-06-10 2010-02-24 株式会社ルネサステクノロジ 不揮発性半導体記憶装置およびその書き込み方法
JP4758625B2 (ja) 2004-08-09 2011-08-31 ルネサスエレクトロニクス株式会社 半導体装置
JP4659527B2 (ja) 2005-06-20 2011-03-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7567458B2 (en) 2005-09-26 2009-07-28 Silicon Storage Technology, Inc. Flash memory array having control/decode circuitry for disabling top gates of defective memory cells
US7286406B2 (en) 2005-10-14 2007-10-23 Sandisk Corporation Method for controlled programming of non-volatile memory exhibiting bit line coupling
WO2007104335A1 (en) 2006-03-16 2007-09-20 Freescale Semiconductor, Inc. A wordline driver for a non-volatile memory device, a non-volatile memory device and method
JP5191633B2 (ja) 2006-04-04 2013-05-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7696038B1 (en) 2006-04-26 2010-04-13 Spansion Llc Methods for fabricating flash memory devices
US7495960B2 (en) * 2006-09-20 2009-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Program methods for split-gate memory
US7511996B2 (en) 2006-11-30 2009-03-31 Mosaid Technologies Incorporated Flash memory program inhibit scheme
US7668018B2 (en) 2007-04-03 2010-02-23 Freescale Semiconductor, Inc. Electronic device including a nonvolatile memory array and methods of using the same
JP2008270343A (ja) * 2007-04-17 2008-11-06 Renesas Technology Corp 不揮発性半導体記憶装置
JP5149539B2 (ja) * 2007-05-21 2013-02-20 ルネサスエレクトロニクス株式会社 半導体装置
JP5205011B2 (ja) * 2007-08-24 2013-06-05 ルネサスエレクトロニクス株式会社 不揮発性半導体装置およびその製造方法
JP2009054707A (ja) 2007-08-24 2009-03-12 Renesas Technology Corp 半導体記憶装置およびその製造方法
US8045373B2 (en) 2007-10-02 2011-10-25 Cypress Semiconductor Corporation Method and apparatus for programming memory cell array
US8492826B2 (en) 2007-10-09 2013-07-23 Genusion, Inc. Non-volatile semiconductor memory device and manufacturing method thereof
US8369148B2 (en) 2007-11-06 2013-02-05 Macronix International Co., Ltd. Operation methods for memory cell and array thereof immune to punchthrough leakage
US7952927B2 (en) 2007-12-05 2011-05-31 Micron Technology, Inc. Adjusting program and erase voltages in a memory device
US7733705B2 (en) 2008-03-13 2010-06-08 Micron Technology, Inc. Reduction of punch-through disturb during programming of a memory device
JP2009266946A (ja) 2008-04-23 2009-11-12 Toshiba Corp 三次元積層不揮発性半導体メモリ
US8653581B2 (en) 2008-12-22 2014-02-18 Spansion Llc HTO offset for long Leffective, better device performance
JP2010211889A (ja) 2009-03-12 2010-09-24 Renesas Electronics Corp 半導体集積回路装置
CN102498475A (zh) 2009-07-10 2012-06-13 柰米闪芯积体电路有限公司 高速高密度以nand为基础的双晶体管-nor闪存的新构成
JP5554973B2 (ja) * 2009-12-01 2014-07-23 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
WO2012033533A1 (en) 2010-09-09 2012-03-15 Aplus Flash Technology, Inc. Compact flotox-based combo nvm design without sacrificing endurance cycles for 1-die data and code storage
US8325521B2 (en) * 2010-10-08 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and inhibited operation of flash memory with split gate
FR2968453B1 (fr) 2010-12-02 2013-01-11 Commissariat Energie Atomique Cellule memoire electronique a double grille et dispositif a cellules memoires electroniques a double grille
US8848415B2 (en) 2010-12-14 2014-09-30 Sandisk 3D Llc Three dimensional non-volatile storage with multi block row selection
US8731337B2 (en) 2011-08-05 2014-05-20 Adobe Systems Incorporated Denoising and artifact removal in image upscaling
US8638607B2 (en) 2011-10-06 2014-01-28 Micron Technology, Inc. Disturb verify for programming memory cells
KR20130098643A (ko) * 2012-02-28 2013-09-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 임베디드 메모리 시스템
US8902659B2 (en) 2012-03-26 2014-12-02 SanDisk Technologies, Inc. Shared-bit-line bit line setup scheme
JP5983236B2 (ja) * 2012-09-25 2016-08-31 株式会社ソシオネクスト 半導体記憶装置
US9123401B2 (en) 2012-10-15 2015-09-01 Silicon Storage Technology, Inc. Non-volatile memory array and method of using same for fractional word programming
US9142306B2 (en) * 2013-01-11 2015-09-22 Atmel Corporation Selecting memory cells using source lines
EP2973583B1 (en) 2013-03-14 2019-05-01 Silicon Storage Technology Inc. Non-volatile memory program algorithm device and method
US9123425B2 (en) 2013-04-02 2015-09-01 Sandisk Technologies Inc. Adjusting control gate overdrive of select gate transistors during programming of non-volatile memory
US9202578B2 (en) * 2013-10-02 2015-12-01 Conversant Intellectual Property Management Inc. Vertical gate stacked NAND and row decoder for erase operation
US9355725B2 (en) * 2013-12-12 2016-05-31 Cypress Semiconductor Corporation Non-volatile memory and method of operating the same
US9508396B2 (en) 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
KR102185079B1 (ko) 2014-04-21 2020-12-01 에스케이하이닉스 주식회사 불휘발성 메모리소자 및 그 동작방법
US9418744B2 (en) 2014-05-12 2016-08-16 Silicon Storage Technology, Inc. System and method to reduce disturbances during programming of flash memory cells
WO2016028717A1 (en) 2014-08-17 2016-02-25 Aplus Flash Technology, Inc Vsl-based vt-compensation and analog program scheme for nand array without csl
US9590059B2 (en) 2014-12-24 2017-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Interdigitated capacitor to integrate with flash memory
JP6495024B2 (ja) 2015-01-29 2019-04-03 ルネサスエレクトロニクス株式会社 半導体装置
US9508430B2 (en) 2015-03-10 2016-11-29 Kabushiki Kaisha Toshiba Three dimensional memory device including memory cells with resistance change layers
US9536614B2 (en) 2015-04-24 2017-01-03 Nxp Usa, Inc. Common source architecture for split gate memory
US9860355B2 (en) 2015-11-23 2018-01-02 International Business Machines Corporation Call context metadata
US10535409B2 (en) 2015-12-30 2020-01-14 Texas Instruments Incorporated Method for suppressing gate oxide tunnel current in non-volatile memory to reduce disturbs
US9673210B1 (en) 2016-02-25 2017-06-06 Globalfoundries Inc. Semiconductor structure including a nonvolatile memory cell having a charge trapping layer and method for the formation thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040190343A1 (en) * 2003-03-25 2004-09-30 Jongmin Park Nonvolatile memories with asymmetric transistors, nonvolatile memories with high voltage lines extending in the column direction, and nonvolatile memories with decoding circuits sharing a common area
US20080212373A1 (en) * 2004-03-19 2008-09-04 Takehiro Hasegawa Semiconductor integrated circuit device with a stacked gate including a floating gate and a control gate
US20060262603A1 (en) * 2005-05-18 2006-11-23 Stmicroelectronics Sa EEPROM memory architecture
US20080008003A1 (en) * 2006-07-04 2008-01-10 Samsung Electronics Co., Ltd. Non-Volatile memory device

Also Published As

Publication number Publication date
WO2018106294A1 (en) 2018-06-14
JP2021121981A (ja) 2021-08-26
CN110050306B (zh) 2020-06-12
TW201822198A (zh) 2018-06-16
JP6899901B2 (ja) 2021-07-07
US20180261295A1 (en) 2018-09-13
JP7312782B2 (ja) 2023-07-21
US9997253B1 (en) 2018-06-12
CN110050306A (zh) 2019-07-23
US10192627B2 (en) 2019-01-29
JP2020501292A (ja) 2020-01-16
US10446245B2 (en) 2019-10-15
DE112017006196T5 (de) 2019-09-05
TWI704571B (zh) 2020-09-11
TW202101454A (zh) 2021-01-01
US20190198124A1 (en) 2019-06-27
US20180166141A1 (en) 2018-06-14

Similar Documents

Publication Publication Date Title
TWI735319B (zh) 記憶體裝置、記憶體陣列以及記憶體操作方法
US20250037767A1 (en) 3d memory device including shared select gate connections between memory blocks
US11862238B2 (en) Multi-deck memory device including buffer circuitry under array
US10181341B1 (en) Memory device including current generator plate
US11785787B2 (en) 3D vertical nand memory device including multiple select lines and control lines having different vertical spacing
US11974440B2 (en) Page buffer circuit and memory device including the same
US11227660B2 (en) Memory device and operating method thereof
US11250916B2 (en) Vertical memory device having improved electrical characteristics and method of operating the same
US10347690B2 (en) Semiconductor memory device with efficient inclusion of control circuits
US20250006264A1 (en) Memory device and operating method thereof
CN120727064A (zh) 包括虚设存储器块的存储器件