[go: up one dir, main page]

TWI861839B - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法 Download PDF

Info

Publication number
TWI861839B
TWI861839B TW112115644A TW112115644A TWI861839B TW I861839 B TWI861839 B TW I861839B TW 112115644 A TW112115644 A TW 112115644A TW 112115644 A TW112115644 A TW 112115644A TW I861839 B TWI861839 B TW I861839B
Authority
TW
Taiwan
Prior art keywords
layer
work function
type work
function adjustment
nanostructure
Prior art date
Application number
TW112115644A
Other languages
English (en)
Other versions
TW202406140A (zh
Inventor
李欣怡
陳智城
張文
志安 徐
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202406140A publication Critical patent/TW202406140A/zh
Application granted granted Critical
Publication of TWI861839B publication Critical patent/TWI861839B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

在實施例中，一種半導體裝置包括：第一奈米結構；第一奈米結構周圍的閘極介電層；閘極介電層上的第一p型功函數調整層；第一p型功函數調整層上的介電阻障層；及介電阻障層上的第二p型功函數調整層，介電阻障層比第一p型功函數調整層及第二p型功函數調整層更薄。

Description

半導體裝置及其形成方法
本揭露係關於一種半導體裝置，且特別係關於電晶體閘極結構及其形成方法。
半導體裝置用於多種電子應用，諸如舉例而言，個人電腦、手機、數位相機、及其他電子設備。半導體裝置通常係藉由在半導體基板上方順序沉積材料的絕緣層或介電層、導電層、及半導體層，並使用微影製程圖案化各種材料層以在其上形成電路組件及元件來製造的。
半導體行業藉由不斷減小最小特徵尺寸而不斷提高各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，從而允許更多元件整合至給定面積中。然而，隨著最小特徵尺寸的減小，出現了應解決的其他問題。
在一些實施例中，一種半導體裝置包括第一奈米結構；第一奈米結構周圍的閘極介電層；閘極介電層上的第一p型功函數調整層；第一p型功函數調整層上的介電阻障層；及介電阻障層上的第二p型功函數調整層，介電阻障層比第一p型功函數調整層及第二p型功函數調整層更薄。
在一些實施例中，一種半導體裝置包括第一奈米結構；第二奈米結構；第一奈米結構及第二奈米結構周圍的第一閘極介電層；第一閘極介電層上的第一p型功函數調整層；第一p型功函數調整層上的介電阻障層；及介電阻障層上的第二p型功函數調整層，第一奈米結構與第二奈米結構之間的第一區域由第一閘極介電層、第一p型功函數調整層、介電阻障層、及第二p型功函數調整層完全填充。
在一些實施例中，一種半導體裝置之形成方法包括：在閘極介電層上沉積第一p型功函數調整層；在第一p型功函數調整層上沉積保護層；退火第一p型功函數調整層及閘極介電層，同時保護層覆蓋第一p型功函數調整層；在退火之後，移除保護層的至少一部分，在保護層之移除期間在第一p型功函數調整層上形成阻障層；及在阻障層上沉積第二p型功函數調整層。
50:基板
50A:區域
50B:區域
50I:區域
50N:n型區
50P:p型區
52:多層堆疊
54:第一半導體層
56:第二半導體層
58:通道區
62:鰭片
64:第一奈米結構
66:第二奈米結構
68:絕緣材料
70:STI區
72:虛設介電層
74:虛設閘極層
76:遮罩層
82:虛設介電質
84:虛設閘極
86:遮罩
90:閘極間隔物
92:鰭片間隔物
94:源極/汲極凹槽
96:內部間隔物
98:磊晶源極/汲極區
98A:襯裡層
98B:主層
98C:最終層
102:CESL
104:第一ILD
106:凹槽
108:開口
112:閘極介電層
112A:介面層
112B:高k介電層
114:閘電極層
114A:第一p型功函數調整層
114B:阻障層
114C:第二p型功函數調整層
114D:n型功函數調整層
114E:膠合層
114F:填充層
116:保護層
122:閘極介電質
124:閘電極
132:ESL
134:第二ILD
142:閘極觸點
144:源極/汲極觸點
本揭露的態樣在與隨附圖式一起研讀時自以下詳 細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。
第1圖繪示根據一些實施例的三維視圖中的奈米結構場效電晶體(奈米結構FET)之範例。
第2圖至第24B圖係根據一些實施例的製造奈米結構場效電晶體的中間階段之視圖。
第25A圖至第25B圖係根據一些實施例的FinFET之視圖。
以下揭示內容提供用於實施本揭露的不同特徵的許多不同實施例、或範例。下文描述組件及組態的特定範例以簡化本揭露。當然，這些僅為範例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種範例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在......下方」、「在......之下」、「下部」、「在......之上」、「上部」及類似者，來描述諸圖中繪示 之一個元件或特徵與另一(多個)元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。器件可另外定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述符可類似地加以相應解釋。
根據各種實施例，藉由在功函數調整層上形成保護層來形成p型裝置的閘電極層。隨後執行退火製程以修改下方的閘極介電層的功函數。保護層在退火製程期間保護下方的功函數調整層。用含氧蝕刻劑移除保護層，其促進在功函數調整層上形成介電阻障層。介電阻障層可保護下方的功函數調整層在後續處理中免受修改。針對p型裝置，介電阻障層及功函數調整層未移除且保留於閘電極層中。省略這樣的移除製程可能有助於避免對p型區中的閘極介電層的損壞，從而提高所得裝置的性能。
在特定上下文中描述實施例，即包括奈米結構場效電晶體(奈米結構FET)的晶粒。然而，各種實施例可應用於包括其他類型之電晶體(例如，鰭式場效電晶體(fin field-effect transistor，FinFET)、平面電晶體、或類似者)以代替奈米結構FET或與奈米結構FET組合的晶粒。
第1圖繪示根據一些實施例的奈米結構FET(例如，奈米線FET、奈米片FET、多橋通道(multi bridge channel，MBC)FET、奈米帶FET、閘極全環繞(gate-all-around，GAA)FET、或類似者)之範例。 第1圖係三維視圖，其中為了便於說明，奈米結構FET的一些特徵經省略。
奈米結構FET包括基板50(例如，半導體基板)上的鰭片62上方的奈米結構66(例如，奈米片、奈米線、或類似者)，其中奈米結構66係半導體特徵，做為奈米結構FET的通道區。隔離區70，諸如淺溝槽隔離(shallow trench isolation，STI)區，設置於相鄰鰭片62之間，鰭片62可自相鄰隔離區70上方及之間突出。奈米結構66設置於相鄰隔離區70上方及之間。儘管隔離區70描述/繪示為與基板50分離，如本文所用，術語「基板」可指單獨半導體基板或半導體基板與隔離區之組合。此外，儘管鰭片62的底部部分繪示為如基板50的單一連續材料，但鰭片62及/或基板50的底部部分可包含單一材料或複數個材料。在這種情況下，鰭片62係指在相鄰隔離區70之間延伸的部分。
閘極介電質122在鰭片62的頂表面上方，並沿著奈米結構66的頂表面、側壁、及底表面。閘電極124在閘極介電質122上方。磊晶源極/汲極區98設置於鰭片62上閘極介電質122與閘電極124的相對側上。源極/汲極區(多個)可指源極或汲極，單獨或集體取決於上下文。在磊晶源/汲區98上方形成層間介電質(inter-layer dielectric，ILD)104。將穿過ILD 104形成至磊晶源極/汲極區98的觸點(隨後描述)。磊晶源極/汲極區98可在各種奈米結構66之間共用。舉例而言，相鄰的磊 晶源極/汲極區98可電連接，諸如經由藉由磊晶生長來合併磊晶源極/汲極區98，或經由將磊晶源極/汲極區98與同一源極/汲極觸點耦合。
第1圖進一步繪示在後續諸圖中使用的參考剖面。剖面A-A'沿著閘電極124的縱軸，並在例如垂直於奈米結構FET的磊晶源極/汲極區98之間的電流流動方向的方向上。剖面B-B'垂直於剖面A-A'，且平行於奈米結構FET的鰭片62的縱軸，並在例如奈米結構FET的磊晶源極/汲極區98之間的電流流動方向上。剖面C-C'平行於剖面A-A'，並延伸穿過奈米結構FET的磊晶源極/汲極區98。為了清楚起見，後續諸圖參考這些參考剖面。
本文討論的一些實施例在使用後閘極製程形成的奈米結構場效電晶體的上下文中討論。在其他實施例中，可使用先閘極製程。此外，一些實施例設想在諸如平面FET的平面裝置、或在鰭式場效電晶體(fin field-effect transistor，FinFET)中使用的態樣。舉例而言，FinFET可包括基板上的半導體鰭片，其中半導體鰭片係做為FinFET的通道區的半導體特徵。類似地，平面FET可包括基板，其中基板的平面部分為半導體特徵，其做為平面FET的通道區。
第2圖至第24B圖係根據一些實施例的製造奈米結構FET的中間階段之視圖。第2圖、第3圖、第4圖、第5圖、第6圖、及第7圖係三維視圖，顯示與第1圖類似的三維視圖。第8A圖、第9A圖、第10A圖、第11A 圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖、及第24A圖係沿第1圖中參考剖面A-A'的類似剖面繪示的剖面圖。第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖、第22A圖、第23B圖、及第24B圖係沿第1圖中參考剖面B-B'的類似剖面繪示的剖面圖。第10C圖及第10D圖係沿第1圖中參考剖面C-C'的類似剖面繪示的剖面圖。
在第2圖中，提供基板50。基板50可係半導體基板，諸如體半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板、或類似者，其可經摻雜(例如，使用p型或n型摻雜劑)或無摻雜。基板50可係晶圓，諸如矽晶圓。一般而言，SOI基板係在絕緣體層上形成的半導體材料層。舉例而言，絕緣體層可係埋入式氧化物(buried oxide，BOX)層、氧化矽層、或類似者。絕緣體層在基板上提供，通常為矽或玻璃基板。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板50的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦；或其組合。
基板50具有n型區50N及p型區50P。n型區50N可用於形成n型裝置，諸如NMOS電晶體，例如，n型奈米結構FET，而p型區50P可用於形成p型裝置，諸如PMOS電晶體，例如，p型奈米結構FET。n型區50N可自p型區50P實體分離(未分開繪示)，並可在n型區50N與p型區50P之間設置任意數目的裝置特徵(例如，其他活性裝置、摻雜區、隔離結構等)。儘管一個n型區50N及一個p型區50P經繪示，但可提供任意數目的n型區50N及p型區50P。
在基板50上方形成多層堆疊52。多層堆疊52包括交替的第一半導體層54與第二半導體層56。第一半導體層54由第一半導體材料形成，且第二半導體層56由第二半導體材料形成。半導體材料可各個自基板50的候選半導體材料選擇。
在所示的實施例中，且如隨後將更詳細地描述的，將移除第一半導體層54，並將圖案化第二半導體層56以在n型區50N及p型區50P兩者中形成用於奈米結構FET的通道區。在此類實施例中，n型區50N及p型區50P兩者中的通道區可具有相同的材料組成(例如，矽或另一半導體材料)，並可同時形成。第一半導體層54係犧牲層(或虛設層)，將在後續處理中移除以曝光第二半導體層56的頂表面及底表面。第一半導體層54的第一半導體材料係對第二半導體層56的蝕刻具有高蝕刻選擇性的材料，諸如矽鍺。第二半導體層56的第二半導體材料係適 用於n型及p型裝置的材料(諸如矽)。
在另一實施例(未分開繪示)中，將圖案化第一半導體層54以在一個區域(例如，p型區50P)中形成用於奈米結構FET的通道區，並將圖案化第二半導體層56以在另一區域(例如，n型區50N)中形成用於奈米結構FET的通道區。第一半導體層54的第一半導體材料可係適合於p型裝置的材料，諸如矽鍺(例如，SixGe1-x，其中x可在0至1的範圍內)、純鍺、III-V化合物半導體、II-VI化合物半導體、或類似物。第二半導體層56的第二半導體材料可係適合於n型裝置的材料，諸如矽、碳化矽、III-V化合物半導體、II-VI化合物半導體、或類似物。第一半導體材料與第二半導體材料可對彼此的蝕刻具有高蝕刻選擇性，從而可移除第一半導體層54，而不顯著移除n型區50N中的第二半導體層56，且可移除第二半導體層56，而不顯著移除p型區50P中的第一半導體層54。
多層堆疊52繪示為包括第一半導體層54及第二半導體層56各三個層。應理解，多層堆疊52可包括任何數目的第一半導體層54及第二半導體層56。多層堆疊52的各個層可藉由諸如氣相磊晶(vapor phase epitaxy，VPE)或分子束磊晶(molecular beam epitaxy，MBE)的製程生長，藉由諸如化學氣相沉積(chemical vapor deposition，CVD)或原子層沉積(atomic layer deposition，ALD)、或類似者的製程沉積。在一些實施例中，多層堆疊52的一些層(例如，第二半導體層56) 形成為比多層堆疊52的其他層(例如，第一半導體層54)更薄。
在第3圖中，鰭片62形成於基板50中，且奈米結構64、66形成於多層堆疊52中。在一些實施例中，奈米結構64、66及鰭片62可藉由在多層堆疊52及基板50中蝕刻溝槽而分別形成於多層堆疊52及基板50中。蝕刻可係任何可接受的蝕刻製程，諸如反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者、或其組合。蝕刻可係非等向性的。藉由蝕刻多層堆疊52形成奈米結構64、66可進一步自第一半導體層54界定第一奈米結構64，並自第二半導體層56界定第二奈米結構66。
鰭片62及奈米結構64、66可藉由任何適合的方法來圖案化。舉例而言，鰭片62及奈米結構64、66可使用一或多個光學微影製程來圖案化，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程將光學微影製程與自對準製程組合，允許產生具有例如比使用單一直接光學微影製程以其他方式獲得的節距更小節距的圖案。舉例而言，在一個實施例中，在基板上方形成犧牲層，並使用光學微影製程來圖案化。使用自對準製程沿經圖案化犧牲層形成間隔物。接著移除犧牲層，接著可使用剩餘間隔物來圖案化鰭片62。
鰭片62在n型區50N及p型區50P兩者中具有基本相等的寬度。在一些實施例中，n型區50N中鰭片62 的寬度可大於或小於p型區50P中鰭片62的寬度。此外，雖然鰭片62及奈米結構64、66中之各者均繪示為具有一致的寬度，但在其他實施例中，鰭片62及/或奈米結構64、66可具有漸縮側壁，使得鰭片62及/或奈米結構64、66中之各者的寬度在朝向基板50的方向上連續增加。在此類實施例中，奈米結構64、66中之各者可具有不同的寬度，且形狀為梯形。
在第4圖中，絕緣材料68沉積於基板50、鰭片62、及奈米結構64、66上方、以及相鄰鰭片62之間。絕緣材料68可係氧化物，諸如氧化矽、氮化物、類似物、或其組合，並可藉由高密度電漿CVD(high-density plasma CVD，HDP-CVD)、可流動CVD(flowable CVD，FCVD)、類似者、或其組合形成。可使用藉由任何可接受製程形成的其他絕緣材料。在一些實施例中，絕緣材料68係藉由FCVD製程形成的氧化矽。一旦形成絕緣材料68，則可執行退火製程。在一個實施例中，形成絕緣材料68使得多餘的絕緣材料68覆蓋奈米結構64、66。儘管絕緣材料68繪示為單層，但一些實施例可利用多層。舉例而言，在一些實施例中，可首先沿基板50、鰭片62、及奈米結構64、66的表面形成襯裡(未分開繪示)。此後，可在襯裡上方形成填充材料，諸如先前描述的絕緣材料中之一者。
接著對絕緣材料68施加移除製程，以移除奈米結構64、66上方的多餘的絕緣材料68。在一些實施例中， 可利用平坦化製程，諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合、或類似者。平坦化製程曝光奈米結構64、66，使得奈米結構64、66及絕緣材料68的頂表面在平坦化製程完成之後保持平齊。
在第5圖中，使絕緣材料68凹陷以形成STI區70。STI區70與鰭片62相鄰。絕緣材料68凹陷使得鰭片62的上部部分自相鄰的STI區70之間突出。此外，STI區70的頂表面可具有如圖所示的平坦表面、凸表面、凹表面(諸如碟形)、或其組合。STI區70的頂表面可藉由適當的蝕刻形成為平的、凸的、及/或凹的。STI區70可使用可接受的蝕刻製程來凹陷，諸如對絕緣材料68的材料具有選擇性的蝕刻製程(例如，以比蝕刻鰭片62及奈米結構64、66的材料更快的速度蝕刻絕緣材料68的材料)。舉例而言，可使用使用例如稀氫氟酸(dHF)的氧化物來移除。
先前描述的製程係如何形成鰭片62及奈米結構64、66的僅一個範例。在一些實施例中，可使用遮罩及磊晶生長製程來形成鰭片62及/或奈米結構64、66。舉例而言，可在基板50的頂表面上方形成介電層，並可穿過介電層蝕刻溝槽以曝光下方的基板50。可在溝槽中磊晶生長磊晶結構，且介電層可凹陷，使得磊晶結構自介電層突出以形成鰭片62及/或奈米結構64、66。磊晶結構可包含先前描述的交替半導體材料，諸如第一半導體材料與第二 半導體材料。在磊晶生長磊晶結構的一些實施例中，磊晶生長材料可在生長期間經原位摻雜，這可避免先前及/或後續的植入，儘管原位摻雜與植入摻雜可一起使用。
此外，可在鰭片62、奈米結構64、66、及/或STI區70中形成適當的井(未分開圖示)。在具有不同井類型的實施例中，可使用光阻劑或其他遮罩(未分開繪示)達成n型區50N及p型區50P的不同植入步驟。舉例而言，可在n型區50N及p型區50P中的鰭片62、奈米結構64、66、及STI區70上方形成光阻劑。光阻劑經圖案化以曝光p型區50P。光阻劑可藉由使用旋裝技術形成，並可使用可接受的光學微影製程來圖案化。一旦光阻劑經圖案化，則在p型區50P中執行n型雜質植入，且光阻劑可做為遮罩以基本防止n型雜質植入n型區50N中。n型雜質可係植入該區域的磷、砷、銻、或類似物，其濃度在1013原子/cm3至1014原子/cm3的範圍內。在植入之後，移除光阻劑，諸如藉由可接受的灰化製程。
在植入p型區50P之後或之前，在p型區50P及n型區50N中的鰭片62、奈米結構64、66、以及STI區70上方形成光阻劑或其他遮罩(未分開繪示)。光阻劑經圖案化以曝光n型區50N。光阻劑可使用旋裝技術形成，並可使用可接受的微影製程來圖案化。一旦光阻劑經圖案化，則可在n型區50N中執行p型雜質植入，且光阻劑可做為遮罩，以基本防止p型雜質植入p型區50P中。p型雜質可係植入該區域的硼、氟化硼、銦、或類似物，其濃 度在1013原子/cm3至1014原子/cm3的範圍內。在植入之後，可移除光阻劑，諸如藉由可接受的灰化製程。
在植入n型區50N及p型區50P之後，可執行退火以修復植入損傷並活化植入之p型及/或n型雜質。在一些實施例中，磊晶鰭片的生長材料可在生長期間原位摻雜，這可避免植入，儘管原位摻雜與植入摻雜可一起使用。
在第6圖中，在鰭片62及/或奈米結構64、66上形成虛設介電層72。虛設介電層72可由氧化矽、氮化矽、其組合、或類似物形成，可根據可接受的技術來沉積或熱生長。在虛設介電層72上方形成虛設閘極層74，及在虛設閘極層74上方形成遮罩層76。虛設閘極層74可沉積於虛設介電層72上方，接著經平坦化，諸如藉由CMP。虛設閘極層74可由導電或非導電材料形成，並可選自包括非晶矽、多晶矽(聚矽)、多晶矽鍺(聚SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、及金屬的群組。虛設閘極層74的材料可藉由CVD、物理氣相沉積(physical vapor deposition，PVD)、濺射沉積、或用於沉積所選材料的其他技術來沉積。虛設閘極層74可由對絕緣材料的蝕刻具有高蝕刻選擇性的其他材料製成，例如，STI區70及/或虛設介電層72。遮罩層76可沉積於虛設閘極層74上方。遮罩層76可由諸如氮化矽、氧氮化矽、或類似物的介電材料形成。在這一範例中，跨n型區50N及p型區50P形成單個虛設閘極層74及單個遮罩層76。在所示實施例中，虛設介電層72覆蓋STI區70，使得虛設介電 層72在虛設閘極層74與STI區70之間延伸。在另一實施例中，虛設介電層72僅覆蓋鰭片62及奈米結構64、66。
在第7圖中，使用可接受的光學微影製程及蝕刻技術來圖案化遮罩層76，以形成遮罩86。接著，遮罩86的圖案可轉移至虛設閘極層74及虛設介電層72，以分別形成虛設閘極84及虛設介電質82。虛設閘極84覆蓋鰭片62的個別通道區58(見第8A圖至第8B圖)。遮罩86的圖案可用於將虛設閘極84中之各者與相鄰虛設閘極84實體分離開。虛設閘極84亦可具有基本垂直於個別鰭片62的縱向方向的縱向方向。遮罩86可在圖案化之後選擇性地移除，諸如藉由任何可接受的蝕刻技術。
第8A圖至第24B圖繪示製造實施例裝置中的各種額外步驟。第8A圖至第24B圖繪示n型區50N及p型區50P中任一者的特徵。舉例而言，所示結構可適用於n型區50N及p型區50P。在各個圖的描述中解釋n型區50N與p型區50P的結構中的差異(若有)。
在第8A圖至第8B圖中，閘極間隔物90形成於奈米結構64、66上方，在遮罩86(若存在)、虛設閘極84、及虛設介電質82的經曝光側壁上。閘極間隔物90可藉由共形地形成一或多個介電材料(多個)並隨後蝕刻介電材料(多個)來形成。可接受的介電材料可包括氧化矽、氮化矽、氧氮化矽、氧碳氮化矽、或類似物，其可藉由諸如化學氣相沉積(chemical vapor deposition，CVD)、 原子層沉積(atomic layer deposition，ALD)、或類似者的沉積製程形成。可使用藉由任何可接受製程形成的其他絕緣材料。可執行任何可接受的蝕刻製程，諸如乾式蝕刻、濕式蝕刻、類似者、或其組合，以圖案化介電材料(多個)。蝕刻可係非等向性的。當蝕刻時，介電材料(多個)具有留在虛設閘極84的側壁上的部分(從而形成閘極間隔物90)。如下文將更詳細描述的，當蝕刻時，介電材料(多個)亦可具有留在鰭片62及/或奈米結構64、66的側壁上的部分(從而形成鰭片間隔物92，見第10C圖至第10D圖)。蝕刻之後，鰭片間隔物92及/或閘極間隔物90可具有直側壁(如圖所示)或可具有彎曲側壁(未分開繪示)。
此外，可執行用於輕摻雜源極/汲極(lightly doped source/drain，LDD)區(未分開繪示)的植入。在具有不同裝置類型的實施例中，類似於用於前述井的植入，可在n型區50N上方形成遮罩，諸如光阻劑，同時曝光p型區50P，且可將適當類型(例如，p型)雜質植入曝光於p型區50P中的鰭片62及奈米結構64、66中。接著可移除遮罩。隨後，可在曝光n型區50N的同時在p型區50P上方形成遮罩，諸如光阻劑，且可將適當類型(例如，n型)雜質植入曝光於n型區50N中的鰭片62及奈米結構64、66中。接著可移除遮罩。n型雜質可係先前討論的任何n型雜質，而p型雜質可係先前討論的任何p型雜質。輕摻雜源極/汲極區可具有1015原子/cm3至1019 原子/cm3範圍內的雜質濃度。退火可用於修復植入損傷並活化植入雜質。
注意，先前的揭示內容通常描述形成間隔物及LDD區的製程。可使用其他製程及順序。舉例而言，可利用更少或額外的間隔物，可利用不同的步驟順序，可形成及移除額外間隔物、或類似者。此外，可使用不同的結構及步驟來形成n型裝置及p型裝置。
在第9A圖至第9B圖中，源極/汲極凹槽94形成於鰭片62、奈米結構64、66、以及基板50中。磊晶源極/汲極區隨後將形成於源極/汲極凹槽94中。源極/汲極凹槽94可延伸穿過奈米結構64、66並進入基板50中。在一些實施例中，可蝕刻鰭片62，使得源極/汲極凹槽94的底表面設置於STI區70的頂表面之下。可藉由使用非等向性蝕刻製程(諸如RIE、NBE、或類似者)蝕刻鰭片62、奈米結構64、66、以及基板50來形成源極/汲極凹槽94。閘極間隔物90及虛設閘極84在用於形成源極/汲極凹槽94的蝕刻製程期間遮蔽鰭片62、奈米結構64、66、以及基板50的部分。可使用單個蝕刻製程或多個蝕刻製程來蝕刻奈米結構64、66、及/或鰭片62的各個層。定時蝕刻製程可用於在源極/汲極凹槽94達到所需深度之後終止對源極/汲極凹槽94的蝕刻。
可選地，在第一奈米結構64的剩餘部分的側壁上形成內部間隔物96，例如，由源極/汲極凹槽94曝光的那些側壁。如下文將更詳細地描述的，源極/汲極區隨後將形 成於源極/汲極凹槽94中，且第一奈米結構64隨後將由相應閘極結構替換。內部間隔物96做為隨後形成之源極/汲極區與隨後形成之閘極結構之間的隔離特徵。此外，內部間隔物96可用於防止由後續蝕刻製程(諸如用於後續移除第一奈米結構64的蝕刻製程)對後續形成之源極/汲極區造成損壞。
作為形成內部間隔物96的範例，源極/汲極凹槽94可側向擴展。具體地，由源極/汲極凹槽94曝光的第一奈米結構64的側壁的部分可凹陷以形成側壁凹槽。儘管第一奈米結構64的側壁繪示為直的，但側壁可係凹的或凸的。側壁可藉由任何可接受的蝕刻製程來凹陷，諸如對第一奈米結構64的材料具有選擇性的蝕刻製程(例如，以比蝕刻第二奈米結構66的材料更快的速度選擇性蝕刻第一奈米結構64的材料)。蝕刻可係等向性的。舉例而言，當第二奈米結構66由矽形成且第一奈米結構64由矽鍺形成時，蝕刻製程可係使用四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)、或類似物的濕式蝕刻。在另一實施例中，蝕刻製程可係使用基於氟的氣體(諸如氟化氫(HF)氣體)的乾式蝕刻。在一些實施例中，可連續執行相同的蝕刻製程，以形成源極/汲極凹槽94並使第一奈米結構64的側壁凹陷。接著可藉由在源極/汲極凹槽94中共形地形成絕緣材料、接著蝕刻絕緣材料來形成內部間隔物96。絕緣材料可係氮化矽或氧氮化矽，儘管可利用任何適合的材料，諸如具有小於約3.5的k值的低介電常數(低k)材料。絕緣 材料可藉由沉積製程來形成，諸如ALD、CVD、或類似者。絕緣材料的蝕刻可係非等向性的。舉例而言，蝕刻製程可係乾式蝕刻，諸如RIE、NBE、或類似者。
儘管內部間隔物96的外側壁繪示為與第二奈米結構66的側壁平齊，但內部間隔物96的外側壁可延伸超出第二奈米結構66的側壁或自第二奈米結構66的側壁凹陷。換言之，內部間隔物96可部分填充、完全填充、或過度填充側壁凹槽。此外，儘管內部間隔物96的側壁繪示為直的，但內部間隔物96的側壁可係凹的或凸的。
在第10A圖至第10D圖中，磊晶源極/汲極區98形成於源極/汲極凹槽94中。在一些實施例中，磊晶源極/汲極區98在個別通道區58中施加應力，從而提高性能。磊晶源極/汲極區98形成於源極/汲極凹槽94中，使得各個虛設閘極84設置於磊晶源極/汲極區98的個別相鄰對之間。在一些實施例中，閘極間隔物90用於將磊晶源極/汲極區98與虛設閘極84分離開，且內部間隔物96用於將磊晶源極/汲極區98與奈米結構64藉由適當的側向距離分離開，從而磊晶源極/汲極區98不會與後續形成之奈米結構FET的閘極短路。
n型區50N中的磊晶源極/汲極區98可藉由遮蔽p型區50P來形成。接著，在n型區50N的源極/汲極凹槽94中磊晶生長磊晶源極/汲極區98。磊晶源極/汲極區98可包括適用於n型奈米結構FET的任何可接受材料。舉例而言，若第二奈米結構66由矽形成，則磊晶源極/汲 極區98可包括在第二奈米結構66上施加拉伸應變的材料，諸如矽、碳化矽、磷摻雜碳化矽、磷化矽、或類似物。n型區50N中的磊晶源極/汲極區98可稱為「n型源極/汲極區」。磊晶源極/汲極區98可具有自奈米結構64、66的個別上表面凸起的表面，並可具有多個小平面(facets)。
p型區50P中的磊晶源極/汲極區98可藉由遮蔽n型區50N來形成。接著，在p型區50P的源極/汲極凹槽94中磊晶生長磊晶源極/汲極區98。磊晶源極/汲極區98可包括適用於p型奈米結構FET的任何可接受材料。舉例而言，若第二奈米結構66由矽形成，則磊晶源極/汲極區98可包含在第一奈米結構64上施加壓縮應變的材料，諸如矽鍺、硼摻雜矽鍺、鍺、鍺錫、或類似物。p型區50P中的磊晶源極/汲極區98可稱為「p型源極/汲極區」。磊晶源極/汲極區98亦可具有自奈米結構64、66的個別表面凸起的表面，並可具有多個小平面。
磊晶源極/汲極區98、奈米結構64、66、及/或鰭片62可植入有摻雜劑以形成源極/汲極區，類似於先前討論的形成輕摻雜源極/汲極區的製程，接著進行退火。源極/汲極區可具有1019原子/cm3與1021原子/cm3之間的雜質濃度。源極/汲極區的n型及/或p型雜質可係先前討論的任何雜質。在一些實施例中，磊晶源極/汲極區98可在生長期間原位摻雜。
由於用於形成磊晶源極/汲極區98的磊晶製程， 磊晶源極/汲極區98的上表面具有側向向外擴展超出奈米結構64、66的側壁的小平面。在一些實施例中，這些小平面導致相同奈米結構FET的相鄰磊晶源極/汲極區98合併，如第10C圖中所示。在其他實施例中，在磊晶製程完成之後，相鄰磊晶源極/汲極區98保持分離，如第10D圖中所示。在所示實施例中，鰭片間隔物92形成於STI區70的頂表面上，從而阻擋磊晶生長。在一些其他實施例中，鰭片間隔物92可覆蓋奈米結構64、66、及/或鰭片62的側壁的部分，進一步阻擋磊晶生長。在另一實施例中，將用於形成閘極間隔物90的間隔物蝕刻調整為不形成鰭片間隔物，從而允許磊晶源極/汲極區98延伸至STI區70的表面。
磊晶源極/汲極區98可包含一或多個半導體材料層。舉例而言，磊晶源極/汲極區98可包含襯裡層98A、主層98B、及最終層98C(或更一般地，第一半導體材料層、第二半導體材料層、及第三半導體材料層)。可將任意數目的半導體材料層用於磊晶源極/汲極區98。襯裡層98A、主層98B、及最終層98C中之各者可由不同的半導體材料形成，並可摻雜至不同的摻雜濃度。在一些實施例中，襯裡層98A可具有低於主層98B且高於最終層98C的摻雜濃度。在磊晶源極/汲極區98包含三個半導體材料層的實施例中，可沉積襯裡層98A，可在襯裡層98A上方沉積主層98B，且可在主層98B上方沉積最終層98C。在磊晶源極/汲極區98包括三個半導體材料層的實施例中， 可在源極/汲極凹槽94中生長襯裡層98A，可在襯裡層98A上方生長主層98B，且可在主層98B上方生長最終層98C。
在第11A圖至第11B圖中，第一ILD 104沉積於磊晶源極/汲極區98、閘極間隔物90、及遮罩86(若存在)或虛設閘極84上。第一ILD 104可由介電材料形成，可藉由任何適合的方法沉積，諸如CVD、電漿增強CVD(plasma-enhanced CVD，PECVD)、或FCVD。介電材料可包括磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼磷矽玻璃(BPSG)、無摻雜矽玻璃(USG)、或類似物。可使用藉由任何可接受製程形成的其他絕緣材料。
在一些實施例中，在第一ILD 104與磊晶源極/汲極區98、閘極間隔物90、及遮罩86(若存在)或虛設閘極84之間形成接觸蝕刻終止層(contact etch stop layer，CESL)102。CESL 102可由具有高蝕刻選擇性的介電材料形成，諸如氮化矽、氧化矽、氧氮化矽、或類似物，可藉由任何適合的沉積製程形成，諸如CVD、ALD、或類似者。
在第12A圖至第12B圖中，執行移除製程，以使第一ILD 104的頂表面與閘極間隔物90及遮罩86(若存在)或虛設閘極84的頂表面平齊。在一些實施例中，可使用平坦化製程，諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合、或類似者。平坦化製程亦可移除虛設閘極84上的遮罩86、及 沿著遮罩86的側壁的閘極間隔物90的部分。在平坦化製程之後，第一ILD 104、閘極間隔物90、及遮罩86(若存在)或虛設閘極84的頂表面基本共面(在製程變化範圍內)。因此，遮罩86(若存在)或虛設閘極84的頂表面經由第一ILD 104曝光。
在第13A圖至第13B圖中，在一或多個蝕刻步驟中移除遮罩86(若存在)及虛設閘極84，從而形成凹槽106。凹槽106中的虛設介電質82的部分亦經移除。在一些實施例中，藉由非等向性乾式蝕刻製程移除虛設閘極84及虛設介電質82。舉例而言，蝕刻製程可包括使用反應氣體(多個)的乾式蝕刻製程，反應氣體以比蝕刻第一ILD 104及閘極間隔物90的材料更快的速度選擇性地蝕刻虛設閘極84的材料。各個凹槽106曝光及/或上覆奈米結構64、66的部分，其在後續完成之奈米結構FET中做為通道區58。做為通道區58的奈米結構64、66的部分設置於相鄰對的磊晶源極/汲極區98之間。在移除期間，當蝕刻虛設閘極84時，虛設介電質82可用作蝕刻終止層。接著，可在移除虛設閘極84之後移除虛設介電質82。
接著移除第一奈米結構64的剩餘部分，以在第二奈米結構66之間的區域50I中形成開口108。可藉由任何可接受的蝕刻製程移除第一奈米結構64的剩餘部分，該蝕刻製程以比蝕刻第二奈米結構66的材料更快的速度選擇性地蝕刻第一奈米結構64的材料。蝕刻可係等向性的。舉例而言，當第一奈米結構64由矽鍺形成而第二奈米結構 66由矽形成時，蝕刻製程可係使用四甲基氫氧化銨(TMAH)、氫氧化銨(NH4OH)、或類似物的濕式蝕刻。在一些實施例中，執行修整製程(未分開繪示)以減小第二奈米結構66的經曝光部分的厚度並擴展開口108。
在另一實施例中(未分開繪示)，可分別形成n型區50N及p型區50P中的通道區58，舉例而言，藉由移除n型區50N中的第一奈米結構64及移除p型區50P中的第二奈米結構66。在此類實施例中，n型區50N及p型區50P中的通道區58可具有不同的材料組成。
在第14A圖至第14B圖中，在凹槽106及開口108中形成閘極介電層112。接著在閘極介電層112上形成閘電極層114。閘極介電層112及閘電極層114係用於替換閘極的層，並包覆於第二奈米結構66的所有(例如，四個)側面周圍。
閘極介電層112設置於鰭片62的頂表面上；在第二奈米結構66的頂表面、側壁、及底表面上；及閘極間隔物90的側壁上。閘極介電層112亦可形成於第一ILD 104及閘極間隔物90的頂表面上，且可形成於鰭片62的側壁上(例如，在STI區70的頂表面低於鰭片62的頂表面的實施例中)。閘極介電層112可包括諸如氧化矽或金屬氧化物的氧化物、諸如金屬矽酸鹽的矽酸鹽、其組合、其多層、或類似物。閘極介電層112可包括具有大於約7.0的k值的高介電常數(高k)材料，諸如鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的金屬氧化物或矽酸鹽、及其組合。儘管 在第14A圖至第14B圖中繪示單層的閘極介電層112，如隨後將更詳細地描述的，閘極介電層112可包括多層，諸如介面層及上覆高k介電層。
閘電極層114設置於閘極介電層112上。閘電極層114可包括一或多個含金屬材料，諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、其組合、其多層、或類似物。儘管在第14A圖至第14B圖中繪示單層的閘電極層114，如隨後將更詳細地描述的，閘電極層114可包括任意數目的功函數調整層、任意數目的膠合層、及填充層。
n型區50N及p型區50P中的閘極介電層112之形成可同時發生，使得各個區域中的閘極介電層112由相同的材料形成，且閘電極層114之形成可同時發生，使得各個區域中的閘電極層114由相同的材料形成。在一些實施例中，各個區域中的閘極介電層112可藉由不同的製程形成，使得閘極介電層112可係不同的材料及/或具有不同數目的層，及/或各個區域中的閘電極層114可藉由不同的製程形成，使得閘電極層114可係不同的材料及/或具有不同數目的層。當使用不同的製程時，可使用各種遮蔽步驟來遮蔽及曝光適當的區域。在以下描述中，分別形成n型區50N中的閘電極層114及p型區50P中的閘電極層114的至少部分。
第15A圖至第20B圖繪示一種製程，其中在p型區50P的凹槽106及開口108中形成用於替換閘極的 閘極介電層112及閘電極層114。第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、及第20A繪示第14A圖中區域50A中的特徵。第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、及第20B圖繪示第14B中區域50B中的特徵。p型區50P中的閘電極層114包括由薄阻障層分離開的兩個p型功函數調整層。在p型區50P中形成閘電極層114的部分時，可至少遮蔽n型區50N。
在第15A圖至第15B圖中，閘極介電層112共形地形成於第二奈米結構66的通道區58上，使得其與p型區50P中的凹槽106及開口108共形地排列。閘極介電層112亦可沉積於第一ILD 104及閘極間隔物90的頂表面上(見第14B圖)。閘極介電層112的形成方法可包括分子束沉積(molecular-beam deposition，MBD)、ALD、PECVD、及類似者。閘極介電層112包覆於第二奈米結構66的所有(例如，四個)側面周圍。在所示實施例中，閘極介電層112係多層的，包括介面層112A(或更一般地，第一閘極介電層)及上覆高k介電層112B(或更一般地，第二閘極介電層)。在一些實施例中，介面層112A由氧化矽形成，且高k介電層112B由氧化鉿形成。閘極介電層112可包括任何可接受數目的層。
在第16A圖至第16B圖中，第一p型功函數調整層114A共形地形成於閘極介電層112上，使得其與p型區50P中的凹槽106及開口108共形地排列。第一p型功函數調整層114A由p型功函數材料(p-type work function material，PWFM)形成，PWFM對於將奈米結構FET的功函數調整至給定待形成裝置的應用所需的量係可接受的，並可藉由任何可接受的沉積製程形成。在一些實施例中，第一p型功函數調整層114A由氮化鈦、氮化鉭、其組合、或類似物形成，其可藉由諸如PVD、ALD、CVD、或類似者的沉積製程形成。在一些實施例中，第一p型功函數調整層114A具有5Å至25Å範圍內的厚度。
第一p型功函數調整層114A的PWFM包括功函數調整元件。功函數調整元件可係金屬，且PWFM可係該金屬的氮化物。因此，PWFM可係金屬氮化物。在一些實施例中，功函數調整元件為鈦，PWFM為氮化鈦，第一p型功函數調整層114A藉由PVD沉積。
在第17A圖至第17B圖中，在第一p型功函數調整層114A上共形地形成保護層116，使得其與p型區50P中的凹槽106及開口108共形地排列。保護層116由犧牲材料形成，諸如非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、或類似物，其可藉由CVD、PVD、濺射沉積、或類似者沉積。在一些實施例中，保護層116具有7Å至35Å範圍內的厚度。保護層116係將用於在後續退火製程期間保護第一p型功函數調整層114A的犧牲層。此外，第一p型功函數調整層114A可做為保護層116的黏附層。
在形成保護層116之後，對第一p型功函數調整 層114A及閘極介電層112進行退火以修改閘極介電層112的功函數，從而調整所得奈米結構FET的功函數。退火製程可係快速熱退火、尖峰退火、或類似者。退火製程可在550℃至1400℃的溫度範圍內執行，持續時間為0.1毫秒至5分鐘範圍內。退火製程可在含有製程氣體(諸如含氧製程氣體、含氮製程氣體、或類似物)的環境中執行。退火製程可藉由修改閘極介電層112及第二奈米結構66的介面、將氮/氧擴散至閘極介電層112中、或類似者來修改閘極介電層112的功函數。保護層116可保護第一p型功函數調整層114A在退火製程期間免受氧化。
在第18A圖至第18B圖中，保護層116至少部分移除。保護層116的至少一部分可使用對保護層116有選擇性(例如，以比蝕刻第一p型功函數調整層114A的材料更快的速度選擇性蝕刻保護層116的犧牲材料)的任何可接受的蝕刻製程來移除。蝕刻製程可係等向性的。蝕刻劑可係含氧蝕刻劑。在一些實施例中，藉由使用氫氧化鉀(KOH)、四甲基氫氧化銨(TMAH)、乙酸(CH3COOH)、過氧化氫(H2O2)、其組合、或類似物的濕式蝕刻來蝕刻保護層116。定時蝕刻製程可用於在保護層116已蝕刻所需量之後終止蝕刻。在一些實施例中，執行蝕刻製程的持續時間在1秒至3600秒的範圍內。如上所述，開口108很小。此外，所得閘極結構的正確操作不需要保護層116。在退火製程之後移除保護層116允許釋放開口108中的空間以用於後續形成之功函數調整層。
在第一p型功函數調整層114A上形成阻障層114B。阻障層114B係由於蝕刻保護層116而形成的介電阻障層。阻障層114B由保護層116的氧化及/或氮化殘餘材料形成。作為形成阻障層114B的範例，保護層116可如上所述地經蝕刻，具體地，藉由使用含氧蝕刻劑蝕刻保護層116。選擇含氧蝕刻劑來控制蝕刻製程，以形成阻障層114B。在保護層116由非晶矽形成的一些實施例中，用於蝕刻保護層116的含氧蝕刻劑係過氧化氫(H2O2)與氯化氫(HCl)之混合物。在保護層116之蝕刻期間，保護層116可經減薄，直到其經基本移除(在製程變化範圍內)。舉例而言，剩餘的保護層116的材料可經移除，直到剩餘材料的量足夠小，使得蝕刻基本終止(在製程變化範圍內)。在一些實施例中，保護層116經減薄，直到減薄速度小於目標速度(例如，小於預定臨限值)。保護層116的殘餘材料由含氧蝕刻劑氧化。當第一p型功函數調整層114A係金屬氮化物時，亦可藉由自金屬氮化物吸收氮來氮化保護層116的殘餘材料。因此，阻障層114B係保護層116的材料的氧化物或氧氮化物。在保護層116由非晶矽形成且第一p型功函數調整層114A由氮化鈦形成的一些實施例中，阻障層114B由氧氮化矽形成。阻障層114B經減薄，且比第一p型功函數調整層114A更薄，並隨後形成上覆層。在一些實施例中，阻障層114B具有小於約5Å的厚度，諸如在1Å至5Å範圍內的厚度。將阻障層114B形成為小厚度允許其對所得閘極結構的電阻具有可忽略的 影響，即使阻障層114B係介電層。阻障層114B可保護第一p型功函數調整層114A在後續處理中不經修改。
第一p型功函數調整層114A未自p型區50P移除並下方的阻障層114B。隨後將在阻障層114B上形成另一功函數調整層。因此，p型區50P中的所得閘極結構包括由薄介電層(例如，阻障層114B)分離開的不同厚度的多個功函數調整層。藉由控制各種層的厚度，可更精細地調整所得閘極結構的功函數。此外，省略p型區50P中第一p型功函數調整層114A之移除製程可有利地允許將p型區50P中的所得閘極結構的功函數調整至所需量，而不會過衝目標功函數。此外，省略p型區50P中第一p型功函數調整層114A之移除可幫助避免對p型區50P中的閘極介電層112的損壞，這可避免所得閘極結構的功函數的退化。在一些實施例中，省略p型區50P中第一p型功函數調整層114A之移除(使得第一p型功函數調整層114A及阻障層114B包括於p型區50P中的所得閘極結構中)將p型區50P中的所得閘極結構的功函數增加約40mv。
在第19A圖至第19B圖中，第二p型功函數調整層114C共形地形成於阻障層114B上，使得其與p型區50P中的凹槽106及開口108共形地排列。第二p型功函數調整層114C由p型功函數材料(p-type work function material，PWFM)形成，PWFM對於將奈米結構FET的功函數調整至給定待形成裝置的應用所需的量 係可接受的，並可藉由任何可接受的沉積製程形成。在一些實施例中，第二p型功函數調整層114C由氮化鈦、氮化鉭、其組合、或類似物形成，其可藉由諸如PVD、ALD、CVD、或類似者的沉積製程形成。在一些實施例中，第二p型功函數調整層114C具有在10Å至45Å範圍內的厚度。第二p型功函數調整層114C比阻障層114B及第一p型功函數調整層114A更厚。
第二p型功函數調整層114C的PWFM包括功函數調整元件。功函數調整元件可係金屬，且PWFM可係該金屬的氮化物。在一些實施例中，功函數調整元件為鈦，PWFM為氮化鈦，且第二p型功函數調整層114C藉由PVD沉積。因此，PWFM可係金屬氮化物。在一些實施例中，第二p型功函數調整層114C由與第一p型功函數調整層114A相同的PWFM形成。舉例而言，第一p型功函數調整層114A及第二p型功函數調整層114C均可由氮化鈦形成。第一p型功函數調整層114A及第二p型功函數調整層114C可各個具有相同濃度的功函數調整元件，或可具有不同濃度的功函數調整元件。在一些實施例中，第二p型功函數調整層114C由與第一p型功函數調整層114A不同的PWFM形成。
第二p型功函數調整層114C填充p型區50P中第二奈米結構66之間的區域50I的剩餘部分(例如，p型區50P中開口108的剩餘部分)。具體地，第二p型功函數調整層114C沉積於阻障層114B上，直到其足夠厚 以在開口108中合併在一起。如上所述，第一p型功函數調整層114A比第二p型功函數調整層114C更薄，這可避免第一p型功函數調整層114A的合併，並促進第二p型功函數調整層114C的合併。介面118可藉由接觸第二p型功函數調整層114C的相鄰部分(例如，p型區50P中第二奈米結構66周圍的那些部分)來共用。因此，p型區50P中的開口108由閘極介電層112、第一p型功函數調整層114A、阻障層114B、及第二p型功函數調整層114C的個別部分完全填充。具體地，閘極介電層112的個別部分包覆於p型區50P中個別第二奈米結構66周圍，第一p型功函數調整層114A的個別部分包覆於閘極介電層112的個別部分周圍，阻障層114B的個別部分包覆於第一p型功函數調整層114A的個別部分周圍，且第二p型功函數調整層114C的個別部分包覆於阻障層114B的個別部分周圍，從而完全填充個別第二奈米結構66之間的區域。p型區50P中的各個開口108的大部分由第二p型功函數調整層114C的個別部分填充，使得第二p型功函數調整層114C主導p型區50P中的所得閘極結構的功函數。
在第20A圖至第20B圖中，閘電極層114的剩餘部分形成於p型區50P的凹槽106中。在所示實施例中，膠合層114E沉積於第二p型功函數調整層114C上，且填充層114F沉積於膠合層114E上。形成完成之後，p型區50P中的閘電極層114包括第一p型功函數調整層 114A、阻障層114B、第二p型功函數調整層114C、膠合層114E、及填充層114F。
膠合層114E可共形地形成於第二p型功函數調整層114C上。膠合層114E可由導電材料形成，諸如氮化鈦、氮化鉭、碳化鈦、碳化鉭、或類似物，其可藉由沉積製程形成，諸如CVD、ALD、PECVD、PVD、或類似者。膠合層114E可做為填充層114F的黏附層。
填充層114F可共形地形成於膠合層114E上。在一些實施例中，填充層114F可由導電材料形成，諸如鈷、釕、鋁、鎢、其組合、或類似物，其可藉由沉積製程形成，諸如CVD、ALD、PECVD、PVD、或類似者。填充層114F填充p型區50P中凹槽106的剩餘部分。
第21A圖至第21B圖繪示用於替換閘極的閘極介電層112及閘電極層114，其形成於n型區50N的凹槽106及開口108中。第21A繪示第14A圖中區域50A中的特徵。第21B圖繪示第14B圖中區域50B中的特徵。在一些實施例中，同時形成n型區50N及p型區50P中的閘極介電層112，且分開形成n型區50N及p型區50P中的閘電極層114的至少部分。因此，n型區50N中的閘電極層114可包括與p型區50P中的閘電極層114不同的材料。舉例而言，n型區50N中的閘電極層114可包括n型功函數調整層114D、膠合層114E、及填充層114F。n型功函數調整層114D由n型功函數材料(n-type work function material，NWFM)形成，NWFM對於將奈 米結構FET的功函數調整至給定待形成裝置的應用所需的量係可接受的，並可藉由任何可接受的沉積製程形成。在一些實施例中，n型功函數調整層114D由鈦鋁、碳化鈦鋁、鉭鋁、碳化鉭、其組合、或類似物形成，其可藉由沉積製程形成，諸如ALD、CVD、PVD、或類似者。在一些實施例中，n型功函數調整層114D具有10Å至60Å範圍內的厚度。n型功函數調整層114D由與第一p型功函數調整層114A、阻障層114B、及第二p型功函數調整層114C不同的材料形成。n型區50N中的膠合層114E可(或不可)由與p型區50P中的膠合層114E相同的材料形成，且可(或不可)與p型區50P中的膠合層114E同時形成。n型區50N中的填充層114F可(或不可)由與p型區50P中的填充層114F相同的材料形成，且可(或不可)與p型區50P中的填充層114F同時形成。
n型功函數調整層114D填充n型區50N中第二奈米結構66之間的區域50I的剩餘部分(例如，n型區50N中開口108的剩餘部分)。具體地，n型功函數調整層114D沉積於閘極介電層112上，直到其足夠厚以在開口108中合併並縫合在一起。介面120可藉由接觸n型功函數調整層114D的相鄰部分(例如，n型區50N中第二奈米結構66周圍的那些部分)來形成。因此，n型區50N中的開口108由閘極介電層112及n型功函數調整層114D的個別部分完全填充。具體地，閘極介電層112的個別部分包覆於n型區50N中個別第二奈米結構66周圍， 而n型功函數調整層114D的個別部分包覆於閘極介電層112的個別部分周圍，從而完全填充個別第二奈米結構66之間的區域。n型區50N中的各個開口108的大部分由n型功函數調整層114D的個別部分填充，使得n型功函數調整層114D主導n型區50N中的所得閘極結構的功函數。
閘極介電層112及n型功函數調整層114D填充n型區50N中的區域50I。閘極介電層112、第一p型功函數調整層114A、阻障層114B、及第二p型功函數調整層114C填充p型區50P中的區域50I。區域50I中n型功函數調整層114D的部分的厚度等於區域50I中第一p型功函數調整層114A、阻障層114B、及第二p型功函數調整層114C的部分的總厚度。僅p型區50P中的閘電極層114包括阻障層114B。n型區50N中的閘電極層114沒有阻障層114B。
n型區50N中的閘電極層114的至少部分可在p型區50P中形成閘電極層114之前或之後形成，且可至少在n型區50N中形成閘電極層114的部分時遮蔽p型區50P。舉例而言，可在n型區50N及p型區50P兩者中形成第一p型功函數調整層114A、阻障層114B、及第二p型功函數調整層114C。接著，可自n型區50N移除第一p型功函數調整層114A、阻障層114B、及第二p型功函數調整層114C，使得其保留於p型區50P中。接著，可在n型區50N中形成n型功函數調整層114D，同 時遮蔽p型區50P。接著可在n型區50N及p型區50P兩者中形成膠合層114E及填充層114F。
在第22A圖至第22B圖中，執行移除製程以移除閘極介電層112及閘電極層114的材料的多餘部分，這些多餘部分在第一ILD 104及閘極間隔物90的頂表面上，從而形成閘極介電質122及閘電極124。在一些實施例中，可使用平坦化製程，諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合、或類似者。當經平坦化時，閘極介電層112具有留在凹槽106及開口108中的部分(從而形成閘極介電質122)。當經平坦化時，閘電極層114具有留在凹槽106及開口108中的部分(從而形成閘電極124)。閘極間隔物90；CESL 102；第一ILD 104；閘極介電質122(例如，介面層112A及高k介電層112B；見第15A圖至第21B圖)；及閘電極124(例如，第一p型功函數調整層114A、阻障層114B、第二p型功函數調整層114C、n型功函數調整層114D、膠合層114E、及填充層114F；見第15A圖至第21B圖)的頂表面基本共面(在製程變化範圍內)。閘極介電質122與閘電極124形成所得奈米結構FET的替換閘極。閘極介電質122與閘電極124的各個個別對可統稱為「閘極結構」。閘極結構各個沿第二奈米結構66的通道區58的頂表面、側壁、及底表面延伸。
在第23A圖至第23B圖中，第二ILD 134沉積於閘極間隔物90、CESL 102、第一ILD 104、閘極介 電質122、及閘電極124上方。在一些實施例中，第二ILD 134係藉由流動CVD方法形成的可流動薄膜。在一些實施例中，第二ILD 134由介電材料形成，諸如PSG、BSG、BPSG、USG、或類似者，其可藉由任何適合的沉積製程形成，諸如CVD、PECVD、或類似者。
在一些實施例中，蝕刻終止層(etch stop layer，ESL)132形成於第二ILD 134與閘極間隔物90、CESL 102、第一ILD 104、閘極介電質122、及閘電極124之間。ESL 132可由具有高蝕刻選擇性的介電材料形成，諸如氮化矽、氧化矽、氧氮化矽、或類似物，其可藉由任何適合的沉積製程形成，諸如CVD、ALD、或類似者。
在第24A圖至第24B圖中，閘極觸點142及源極/汲極觸點144分別與閘電極124及磊晶源極/汲極區98接觸。閘極觸點142與閘電極124實體耦合及電耦合。源極/汲極觸點144與磊晶源極/汲極區98實體耦合及電耦合。
作為形成閘極觸點142及源極/汲極觸點144的範例，閘極觸點142的開口穿過第二ILD 134及ESL 132形成，且源極/汲極觸點144的開口穿過第二ILD 134、ESL 132、第一ILD 104、及CESL 102形成。可使用可接受的光學微影製程及蝕刻技術形成開口。在開口中形成諸如擴散阻障層、黏附層、或類似者的襯裡(未分開繪示)、及導電材料。襯裡可包括鈦、氮化鈦、鉭、氮化鉭、或類似物。導電材料可係銅、銅合金、銀、金、鎢、鈷、 鋁、鎳、或類似物。可執行平坦化製程，諸如CMP，以自第二ILD 134的表面移除多餘的材料。剩餘的襯裡及導電材料在開口中形成閘極觸點142及源極/汲極觸點144。閘極觸點142及源極/汲極觸點144可在不同的製程中形成，或可在相同的製程中形成。儘管顯示為在相同的剖面中形成，但應瞭解，閘極觸點142及源極/汲極觸點144中之各者可在不同的剖面中形成，這可避免觸點短路。
可選地，金屬半導體合金區146形成於磊晶源極/汲極區98與源極/汲極觸點144之間的介面處。金屬半導體合金區146可係由金屬矽化物形成的矽化物區(例如，鈦矽化物、鈷矽化物、鎳矽化物等)、由金屬鍺化物形成的鍺化物區(例如，鈦鍺化物、鈷鍺化物、鎳鍺化物等)、由金屬矽化物及金屬鍺化物兩者形成的矽鍺化物區、或類似者。藉由在源極/汲極觸點144的開口中沉積金屬、接著執行熱退火製程，可在源極/汲極觸點144的材料(多個)之前形成金屬-半導體合金區146。金屬可係能夠與磊晶源極/汲極區98的半導體材料(例如，矽、碳化矽、矽鍺、鍺等)反應以形成低電阻金屬半導體合金的任何金屬，諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬、或其合金。金屬可藉由沉積製程形成，諸如ALD、CVD、PVD、或類似者。在熱退火製程之後，可執行清洗製程，諸如濕式清洗，以自源極/汲極觸點144的開口中移除任何殘留金屬，諸如自金屬半導體合金區146的表面。接著可在金屬半導體合金區146上形成源極/汲極觸點 144的材料(多個)。
第25A圖至第25B圖係根據一些實施例的FinFET之視圖。除省略奈米結構64、66以外，FinFET可藉由與前述奈米結構FET類似的製程來製造。相反，鰭片62係做為FinFET的通道區58的半導體特徵。閘極結構(包括閘極介電質122及閘電極124)形成為沿鰭片62的通道區58的頂表面及側壁延伸。
實施例可達成優點。保護層116在用於修改閘極介電層112的功函數的退火製程期間保護第一p型功函數調整層114A免受氧化。用含氧蝕刻劑移除保護層116會促進阻障層114B之形成。阻障層114B可保護第一p型功函數調整層114A在後續處理中免受修改。此外，將第一p型功函數調整層114A留在p型區50P中的閘極結構中(而非將其自p型區50P移除)可係有利的。省略自p型區50P移除第一p型功函數調整層114A可幫助避免對p型區50P中的閘極介電層112的損壞，這可避免閘極結構的功函數的退化。形成具有所需功函數的閘極結構可提高所得裝置的性能。
在實施例中，一種半導體裝置包括：第一奈米結構；第一奈米結構周圍的閘極介電層；閘極介電層上的第一p型功函數調整層；第一p型功函數調整層上的介電阻障層；及介電阻障層上的第二p型功函數調整層，介電阻障層比第一p型功函數調整層及第二p型功函數調整層更薄。在半導體裝置的一些實施例中，第二p型功函數調整層比第 一p型功函數調整層更厚。在半導體裝置的一些實施例中，第一p型功函數調整層包括與第二p型功函數調整層相同的p型功函數材料。在半導體裝置的一些實施例中，第一p型功函數調整層包括與第二p型功函數調整層不同的p型功函數材料。在半導體裝置的一些實施例中，第一p型功函數調整層及第二p型功函數調整層各個包括金屬氮化物。在半導體裝置的一些實施例中，介電阻障層包括氧氮化矽。在半導體裝置的一些實施例中，介電阻障層具有小於約5Å的厚度。
在實施例中，一種半導體裝置包括：第一奈米結構；第二奈米結構；第一奈米結構及第二奈米結構周圍的第一閘極介電層；第一閘極介電層上的第一p型功函數調整層；第一p型功函數調整層上的介電阻障層；及介電阻障層上的第二p型功函數調整層，第一奈米結構與第二奈米結構之間的第一區域由第一閘極介電層、第一p型功函數調整層、介電阻障層、及第二p型功函數調整層完全填充。在一些實施例中，半導體裝置進一步包括：第三奈米結構；第四奈米結構；第三奈米結構及第四奈米結構周圍的第二閘極介電層；及第二閘極介電層上的n型功函數調整層，第三奈米結構與第四奈米結構之間的第二區域由第二閘極介電層及n型功函數調整層完全填充。在半導體裝置的一些實施例中，第三奈米結構與第四奈米結構之間的第二區域沒有介電阻障層。在半導體裝置的一些實施例中，第二區域中的n型功函數調整層的厚度等於第一區域中的第一 p型功函數調整層、介電阻障層、及第二p型功函數調整層的總厚度。在半導體裝置的一些實施例中，第一區域中的第二p型功函數調整層的相鄰部分共用一個介面。
在實施例中，一種半導體裝置之形成方法包括：在閘極介電層上沉積第一p型功函數調整層；在第一p型功函數調整層上沉積保護層；退火第一p型功函數調整層及閘極介電層，同時保護層覆蓋第一p型功函數調整層；在退火之後，移除保護層的至少一部分，在保護層之移除期間在第一p型功函數調整層上形成阻障層；及在阻障層上沉積第二p型功函數調整層。在方法的一些實施例中，保護層包括一材料，阻障層包括保護層的材料的氧氮化物。在方法的一些實施例中，保護層的材料係矽，且第一p型功函數調整層包括金屬氮化物。在方法的一些實施例中，保護層之移除包括減薄保護層，直到減薄速度小於目標速度。在方法的一些實施例中，保護層之移除包括用含氧蝕刻劑蝕刻保護層的材料。在方法的一些實施例中，含氧蝕刻劑係過氧化氫與氯化氫之混合物。在方法的一些實施例中，將第一p型功函數調整層沉積至第一厚度，將第二p型功函數調整層沉積至第二厚度，將阻障層形成至第三厚度，且第三厚度大於第一厚度及第二厚度。在方法的一些實施例中，第二厚度大於第一厚度。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中 引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。
50:基板
50N:n型區
50P:p型區
58:通道區
62:鰭片
70:STI區
122:閘極介電質
124:閘電極
132:ESL
134:第二ILD

Claims (10)

  1. 一種半導體裝置，包含：一第一奈米結構；一閘極介電層，於該第一奈米結構周圍；一第一p型功函數調整層，於該閘極介電層上；一介電阻障層，於該第一p型功函數調整層上，其中該第一p型功函數調整層的整個下表面與該介電阻障層接觸；及一第二p型功函數調整層，於該介電阻障層上，該介電阻障層比該第一p型功函數調整層及該第二p型功函數調整層更薄。
  2. 如請求項1所述之半導體裝置，其中該第二p型功函數調整層比該第一p型功函數調整層更厚。
  3. 如請求項1所述之半導體裝置，其中該介電阻障層包含氧氮化矽。
  4. 一種半導體裝置，包含：一第一奈米結構；一第二奈米結構；一第一閘極介電層，於該第一奈米結構及該第二奈米結構周圍；一第一p型功函數調整層，於該第一閘極介電層上； 一介電阻障層，於該第一p型功函數調整層上，其中該第一p型功函數調整層的整個下表面與該介電阻障層接觸；及一第二p型功函數調整層，於該介電阻障層上，該第一奈米結構與該第二奈米結構之間的一第一區域由該第一閘極介電層、該第一p型功函數調整層、該介電阻障層、及該第二p型功函數調整層完全填充。
  5. 如請求項4所述之半導體裝置，更包含：一第三奈米結構；一第四奈米結構；一第二閘極介電層，於該第三奈米結構及該第四奈米結構周圍；及一n型功函數調整層，於該第二閘極介電層上，該第三奈米結構與該第四奈米結構之間的一第二區域由該第二閘極介電層及該n型功函數調整層完全填充。
  6. 如請求項5所述之半導體裝置，其中該第三奈米結構與該第四奈米結構之間的該第二區域沒有該介電阻障層。
  7. 一種半導體裝置之形成方法，包含：在一閘極介電層上沉積一第一p型功函數調整層；在該第一p型功函數調整層上沉積一保護層； 退火該第一p型功函數調整層及該閘極介電層，同時該保護層覆蓋該第一p型功函數調整層；在該退火之後，移除該保護層的至少一部分，在該保護層之移除期間在該第一p型功函數調整層上形成一阻障層；及在該阻障層上沉積一第二p型功函數調整層。
  8. 如請求項7所述之方法，其中該保護層包含一材料且該阻障層包含該保護層的該材料的一氧氮化物。
  9. 如請求項7所述之方法，其中移除該保護層之步驟包含：減薄該保護層，直到該減薄的一速度小於一目標速度。
  10. 如請求項7所述之方法，其中該第一p型功函數調整層沉積至一第一厚度，該第二p型功函數調整層沉積至一第二厚度，該阻障層形成至一第三厚度，且該第三厚度大於該第一厚度及該第二厚度。
TW112115644A 2022-04-26 2023-04-26 半導體裝置及其形成方法 TWI861839B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202263363587P 2022-04-26 2022-04-26
US63/363,587 2022-04-26
US17/867,804 US12426321B2 (en) 2022-04-26 2022-07-19 Transistor gate structures and methods of forming the same
US17/867,804 2022-07-19

Publications (2)

Publication Number Publication Date
TW202406140A TW202406140A (zh) 2024-02-01
TWI861839B true TWI861839B (zh) 2024-11-11

Family

ID=88238148

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112115644A TWI861839B (zh) 2022-04-26 2023-04-26 半導體裝置及其形成方法

Country Status (4)

Country Link
US (2) US12426321B2 (zh)
KR (1) KR102859527B1 (zh)
DE (1) DE102023104976A1 (zh)
TW (1) TWI861839B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210407995A1 (en) * 2020-06-29 2021-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of Tuning Threshold Voltages of Transistors
US20210407862A1 (en) * 2020-06-29 2021-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure of a semiconductor device and method of forming same
US20210407861A1 (en) * 2020-06-26 2021-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Trench isolation with intermediate structures

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10497571B2 (en) 2018-04-27 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Device having work function metal stack and method of forming the same
US11342231B2 (en) 2019-09-17 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device with low threshold voltage

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210407861A1 (en) * 2020-06-26 2021-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Trench isolation with intermediate structures
US20210407995A1 (en) * 2020-06-29 2021-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of Tuning Threshold Voltages of Transistors
US20210407862A1 (en) * 2020-06-29 2021-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure of a semiconductor device and method of forming same

Also Published As

Publication number Publication date
US20250311333A1 (en) 2025-10-02
TW202406140A (zh) 2024-02-01
US12426321B2 (en) 2025-09-23
KR20230151900A (ko) 2023-11-02
KR102859527B1 (ko) 2025-09-12
DE102023104976A1 (de) 2023-10-26
US20230343822A1 (en) 2023-10-26

Similar Documents

Publication Publication Date Title
US12300728B2 (en) Semiconductor devices
US12513957B2 (en) Transistor gate structures and methods of forming the same
TWI854640B (zh) 奈米結構場效電晶體及其製造方法
US12107149B2 (en) Air spacer and method of forming same
TWI860699B (zh) 半導體裝置以及其形成之方法
US20250351453A1 (en) Transistor gate structures
TWI861664B (zh) 半導體裝置及其製造方法
US20250344462A1 (en) Semiconductor Device Comprising First Etch Stop Layer Over First Conductive Feature Over Source/Drain Region
US20250279317A1 (en) Semiconductor devices and methods
US20230043635A1 (en) Semiconductor device and method
TWI861839B (zh) 半導體裝置及其形成方法
US20220238687A1 (en) Transistor Gate Structures and Methods of Forming the Same
KR20210098830A (ko) 반도체 디바이스 및 방법
US12419072B2 (en) Transistor source/drain contacts and methods of forming the same
US20250364309A1 (en) Isolation structures in transistor devices and methods of forming
US20250203967A1 (en) Semiconductor device and method of manufacture
US20230115634A1 (en) Transistor Gate Structures and Methods of Forming the Same
CN116705852A (zh) 晶体管栅极结构及其形成方法