[go: up one dir, main page]

TWI844275B - 暫態電壓抑制裝置 - Google Patents

暫態電壓抑制裝置 Download PDF

Info

Publication number
TWI844275B
TWI844275B TW112105915A TW112105915A TWI844275B TW I844275 B TWI844275 B TW I844275B TW 112105915 A TW112105915 A TW 112105915A TW 112105915 A TW112105915 A TW 112105915A TW I844275 B TWI844275 B TW I844275B
Authority
TW
Taiwan
Prior art keywords
type
lightly doped
region
well region
suppression device
Prior art date
Application number
TW112105915A
Other languages
English (en)
Other versions
TW202431588A (zh
Inventor
陳致維
林冠宇
范美蓮
林昆賢
Original Assignee
晶焱科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 晶焱科技股份有限公司 filed Critical 晶焱科技股份有限公司
Application granted granted Critical
Publication of TWI844275B publication Critical patent/TWI844275B/zh
Publication of TW202431588A publication Critical patent/TW202431588A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/80—PNPN diodes, e.g. Shockley diodes or break-over diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
    • H10D89/713—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base region coupled to the collector region of the other transistor, e.g. silicon controlled rectifier [SCR] devices

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thyristors (AREA)

Abstract

一種暫態電壓抑制裝置，其包含至少一個N型輕摻雜結構、一第一P型井區、一第二P型井區、一第一N型重摻雜區與一第二N型重摻雜區。第一P型井區與第二P型井區設於N型輕摻雜結構中，第一N型重摻雜區與第二N型重摻雜區分別設於第一P型井區與第二P型井區中，第一P型井區之摻雜濃度高於第二P型井區之摻雜濃度。第一P型井區與第二P型井區可以P型輕摻雜井區來取代，其中P型輕摻雜井區分別具有位於N型重摻雜區之下方的P型重摻雜區。

Description

暫態電壓抑制裝置
本發明係關於一種抑制裝置，且特別關於一種暫態電壓抑制裝置。
因為積體電路裝置縮小到奈米等級，所以一些電子產品，如筆記型電腦或手機亦作的比以前更加輕薄短小，對靜電放電（ESD）衝擊的承受能力更為降低。對於這些電子產品，若沒有利用適當的ESD保護裝置來進行保護，則電子產品很容易受到ESD的衝擊，而造成電子產品發生系統重新啟動，甚至硬體受到傷害而無法復原的問題。目前，所有的電子產品都被要求能通過IEC 61000-4-2標準之ESD測試需求。對於電子產品的ESD問題，使用暫態電壓抑制器（TVS）是較為有效的解決方法，讓ESD能量快速透過TVS予以釋放，避免電子產品受到ESD的衝擊而造成傷害。
暫態電壓抑制裝置的工作原理如第1圖所示，在積體電路晶片上，暫態電壓抑制裝置10並聯欲保護電路12，當ESD情況發生時，暫態電壓抑制裝置10瞬間被觸發，同時，暫態電壓抑制裝置10亦可提供一低電阻路徑，以供暫態之ESD電流進行放電，讓ESD暫態電流之能量透過暫態電壓抑制裝置10得以釋放。如第2圖所示，先前技術之暫態電壓抑制裝置包含一N型基板14、兩個P型摻雜井區16、兩個N型重摻雜區18與一電流阻擋結構20。P型摻雜井區16設於N型基板14中，N型重摻雜區18設於P型摻雜井區16中。此暫態電壓抑制裝置具有一放電路徑。放電路徑由N型基板14、兩個P型摻雜井區16與兩個N型重摻雜區18所形成。N型基板14、兩個P型摻雜井區16與兩個N型重摻雜區18形成兩個串聯之NPN雙極性接面電晶體。電流阻擋結構20能阻擋沿著N型基板14之上表面流動之靜電放電電流。因此，靜電放電電流流至N型基板14之較深區域，從而增加箝位電壓。
因此，本發明係在針對上述的困擾，提出一種暫態電壓抑制裝置，以解決習知所產生的問題。
本發明提供一種暫態電壓抑制裝置，其具有低寄生電容、低箝位電壓與強健的靜電放電耐受度。
在本發明之一實施例中，提供一種暫態電壓抑制裝置，其包含至少一個N型輕摻雜結構、一第一P型井區、一第二P型井區、一第一N型重摻雜區與一第二N型重摻雜區。第一P型井區與第二P型井區設於N型輕摻雜結構中，第一N型重摻雜區與第二N型重摻雜區分別設於第一P型井區與第二P型井區中，其中第一P型井區之摻雜濃度高於第二P型井區之摻雜濃度。
在本發明之一實施例中，N型輕摻雜結構為N型輕摻雜基板。
在本發明之一實施例中，第一N型重摻雜區與第二N型重摻雜區分別耦接一第一接腳與一第二接腳。
在本發明之一實施例中，第二P型井區之側壁位於第一P型井區與第二N型重摻雜區之間，第二N型重摻雜區相距第二P型井區之側壁有一第一最短距離，第二N型重摻雜區相距第二P型井區之底部有一第二最短距離，第一最短距離大於或等於第二最短距離。
在本發明之一實施例中，暫態電壓抑制裝置更包含一P型輕摻雜基板，至少一個N型輕摻雜結構包含兩個N型輕摻雜結構，兩個N型輕摻雜結構為N型輕摻雜井區，N型輕摻雜井區設於P型輕摻雜基板中，第一P型井區與第二P型井區分別設於N型輕摻雜井區中。
在本發明之一實施例中，一種暫態電壓抑制裝置包含至少一個N型輕摻雜結構、兩個P型井區、一第一N型重摻雜區、一第二N型重摻雜區與兩個P型摻雜區。P型井區設於N型輕摻雜結構中，第一N型重摻雜區與第二N型重摻雜區分別設於兩個P型井區中。兩個P型摻雜區分別設於兩個P型井區中，並分別直接接觸第一N型重摻雜區與第二N型重摻雜區之底部，其中P型摻雜區之摻雜濃度高於P型井區之摻雜濃度。
在本發明之一實施例中，第一N型重摻雜區與第二N型重摻雜區之佈局尺寸分別大於或等於兩個P型摻雜區之佈局尺寸。
在本發明之一實施例中，N型輕摻雜結構為N型輕摻雜基板。
在本發明之一實施例中，第一N型重摻雜區與第二N型重摻雜區分別耦接一第一接腳與一第二接腳。
在本發明之一實施例中，暫態電壓抑制裝置更包含一P型輕摻雜基板，至少一個N型輕摻雜結構包含兩個N型輕摻雜結構，兩個N型輕摻雜結構為N型輕摻雜井區，N型輕摻雜井區設於P型輕摻雜基板中，兩個P型井區分別設於N型輕摻雜井區中。
基於上述，暫態電壓抑制裝置將矽控整流器嵌於雙極性接面電晶體中，以具有低寄生電容、低箝位電壓與強健的靜電放電耐受度。
茲為使　貴審查委員對本發明的結構特徵及所達成的功效更有進一步的瞭解與認識，謹佐以較佳的實施例圖及配合詳細的說明，說明如後：
本發明之實施例將藉由下文配合相關圖式進一步加以解說。盡可能的，於圖式與說明書中，相同標號係代表相同或相似構件。於圖式中，基於簡化與方便標示，形狀與厚度可能經過誇大表示。可以理解的是，未特別顯示於圖式中或描述於說明書中之元件，為所屬技術領域中具有通常技術者所知之形態。本領域之通常技術者可依據本發明之內容而進行多種之改變與修改。
除非特別說明，一些條件句或字詞，例如「可以(can)」、「可能(could)」、「也許(might)」，或「可(may)」，通常是試圖表達本案實施例具有，但是也可以解釋成可能不需要的特徵、元件，或步驟。在其他實施例中，這些特徵、元件，或步驟可能是不需要的。
於下文中關於“一個實施例”或“一實施例”之描述係指關於至少一實施例內所相關連之一特定元件、結構或特徵。因此，於下文中多處所出現之“一個實施例”或 “一實施例”之多個描述並非針對同一實施例。再者，於一或多個實施例中之特定構件、結構與特徵可依照一適當方式而結合。
在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語， 故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。
揭露特別以下述例子加以描述，這些例子僅係用以舉例說明而已，因為對於熟習此技藝者而言，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。在通篇說明書與申請專利範圍中，除非內容清楚指定，否則「一」以及「該」的意義包含這一類敘述包括「一或至少一」該元件或成分。此外，如本揭露所用，除非從特定上下文明顯可見將複數排除在外，否則單數冠詞亦包括複數個元件或成分的敘述。而且，應用在此描述中與下述之全部申請專利範圍中時，除非內容清楚指定，否則「在其中」的意思可包含「在其中」與「在其上」。在通篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供從業人員(practitioner)在有關本揭露之描述上額外的引導。在通篇說明書之任何地方之例子，包含在此所討論之任何用詞之例子的使用，僅係用以舉例說明，當然不限制本揭露或任何例示用詞之範圍與意義。同樣地，本揭露並不限於此說明書中所提出之各種實施例。
在下面的描述中，將提供一種暫態電壓抑制裝置，其將矽控整流器嵌於雙極性接面電晶體中，以具有低寄生電容、低箝位電壓與強健的靜電放電耐受度。
第3圖為本發明之暫態電壓抑制裝置之第一實施例之結構剖視圖。請參閱第3圖，以下介紹本發明之暫態電壓抑制裝置之第一實施例。暫態電壓抑制裝置3包含至少一個N型輕摻雜結構30、一第一P型井區31、一第二P型井區32、一第一N型重摻雜區33與一第二N型重摻雜區34。為了方便與清晰度，N型輕摻雜結構30之數量以一為例。N型輕摻雜結構30以N型輕摻雜基板實現。第一P型井區31與第二P型井區32設於N型輕摻雜結構30中。第一N型重摻雜區33與第二N型重摻雜區34分別設於第一P型井區31與第二P型井區32中。第一N型重摻雜區33與第二N型重摻雜區34分別耦接一第一接腳35與一第二接腳36。由於N型輕摻雜結構30的存在，N型輕摻雜結構30與第一P型井區31的接面電容及N型輕摻雜結構30與第二P型井區32的接面電容是低的。此外，暫態電壓抑制裝置3包含互相串聯之第一N型重摻雜區33與第一P型井區31的接面電容、N型輕摻雜結構30與第一P型井區31的接面電容、第二N型重摻雜區34與第二P型井區32的接面電容及N型輕摻雜結構30與第二P型井區32的接面電容。因此，暫態電壓抑制裝置3具有低寄生電容。第一P型井區31的摻雜濃度高於第二P型井區32的摻雜濃度。具體而言，第一P型井區31可具有10 16~10 19個數/立方公分(cm -3) 的摻雜濃度，第二P型井區32可具有10 14~10 18cm -3的摻雜濃度。
在正靜電放電電壓施加在第一接腳35，且低於正靜電放電電壓之參考電壓施加在第二接腳36時，靜電放電電流從第一接腳35經由第一N型重摻雜區33、第一P型井區31、N型輕摻雜結構30、第二P型井區32與第二N型重摻雜區34流至第二接腳36。在某些實施例中，第二P型井區32可具有位於第一P型井區31與第二N型重摻雜區34之間的側壁。第二N型重摻雜區34相距第二P型井區32之側壁有一第一最短距離d1，第二N型重摻雜區34相距第二P型井區32之底部有一第二最短距離d2，第一最短距離d1大於或等於第二最短距離d2，以抑制沿著N型輕摻雜結構30之表面流動之靜電放電電流。因此，當大部分之靜電放電電流流經第二P型井區32之底部，並遠離N型輕摻雜結構30之上表面時，得以有較佳散熱表現及增進暫態電壓抑制裝置3之靜電放電耐受度。
第4圖為本發明之暫態電壓抑制裝置之第一實施例之等效電路圖。請參閱第3圖與第4圖，第一N型重摻雜區33、第一P型井區31與N型輕摻雜結構30形成一寄生NPN雙極性接面電晶體B1。第一P型井區31、 N型輕摻雜結構30與第二P型井區32形成一寄生PNP雙極性接面電晶體B2。N型輕摻雜結構30、第二P型井區32與第二N型重摻雜區34形成一寄生NPN雙極性接面電晶體B3。第一P型井區31作為寄生PNP雙極性接面電晶體B2之射極，並具有較高摻雜濃度，以增加寄生PNP雙極性接面電晶體B2之電流增益。第二P型井區32作為寄生NPN雙極性接面電晶體B3之基極，並具有較低摻雜濃度，以增加寄生NPN雙極性接面電晶體B3之電流增益。寄生PNP雙極性接面電晶體B2與寄生NPN雙極性接面電晶體B3形成一矽控整流器。在靜電放電電流產生時，靜電放電電流流經路徑-1與路徑-2。路徑-1經過寄生NPN雙極性接面電晶體B1與寄生NPN雙極性接面電晶體B3。路徑-2經過寄生NPN雙極性接面電晶體B1與矽控整流器。由於寄生矽控整流器之驟回(snapback)特性，暫態電壓抑制裝置3具有低握持電壓與低箝位電壓。此外，因為寄生矽控整流器形成路徑-2，故暫態電壓抑制裝置3具有強健之靜電放電耐受度。
第5圖為第2圖與第3圖之暫態電壓抑制裝置之電流與電壓曲線圖，第6圖為第2圖與第3圖之暫態電壓抑制裝置之電容與電壓曲線圖。請參閱第5圖與第6圖，比較先前技術之串聯耦接的NPN雙極性接面電晶體與暫態電壓抑制裝置之第一實施例。相較串聯耦接之先前技術之NPN雙極性接面電晶體，暫態電壓抑制裝置之第一實施例具有低寄生電容、低箝位電壓與強健之靜電放電耐受度。
第7圖為本發明之暫態電壓抑制裝置之第二實施例之結構剖視圖。請參閱第7圖，以下介紹暫態電壓抑制裝置之第二實施例。暫態電壓抑制裝置4包含至少一個N型輕摻雜結構40、兩個P型井區41、一第一N型重摻雜區42、一第二N型重摻雜區43與兩個P型摻雜區44。為了方便與清晰度，N型輕摻雜結構40之數量以一為例。N型輕摻雜結構40以N型輕摻雜基板實現。P型井區41設於N型輕摻雜結構40中，第一N型重摻雜區42與第二N型重摻雜區43分別設於兩個P型井區41中。兩個P型摻雜區44分別設於兩個P型井區41中，並分別直接接觸第一N型重摻雜區42與第二N型重摻雜區43之底部，即第一N型重摻雜區42與第二N型重摻雜區43之每一者與P型摻雜區44之間呈無結構設置。此外，第一N型重摻雜區42與第二N型重摻雜區43之佈局尺寸可分別大於或等於兩個P型摻雜區41之佈局尺寸。也就是說，第一N型重摻雜區42與第二N型重摻雜區43之每一者之側壁與P型井區41之間呈無結構設置。第一N型重摻雜區42與第二N型重摻雜區43分別耦接一第一接腳45與一第二接腳46。由於P型井區41以輕摻雜井區實現，所以N型輕摻雜結構40與P型井區41之接面電容是低的。因此，暫態電壓抑制裝置4之等效電容小於暫態電壓抑制裝置之第一實施例之等效電容。暫態電壓抑制裝置4具有低寄生電容。P型摻雜區44之摻雜濃度高於P型井區41之摻雜濃度。具體而言，P型井區41可具有10 14~10 18cm -3之摻雜濃度，P型摻雜區44可具有10 16~10 19cm -3之摻雜濃度。
在正靜電放電電壓施加在第一接腳45，且小於正靜電放電電壓之參考電壓施加在第二接腳46時，靜電放電電流從第一接腳45經由第一N型重摻雜區42、P型摻雜區44、P型井區41、N型輕摻雜結構40、P型井區41與第二N型重摻雜區43流至第二接腳46。在正靜電放電電壓施加在第二接腳46，且小於正靜電放電電壓之參考電壓施加在第一接腳45時，靜電放電電流從第二接腳46經由第二N型重摻雜區43、P型摻雜區44、P型井區41、N型輕摻雜結構40、P型井區41與第一N型重摻雜區42流至第一接腳45。因為P型摻雜區44分別位於第一N型重摻雜區42與第二N型重摻雜區43之下方，所以沿著N型輕摻雜結構40之上表面流動之靜電放電電流被抑制。因此，當靜電放電電流流經P型摻雜區44，並遠離N型輕摻雜結構40之上表面時，得以有較佳散熱表現，並增進暫態電壓抑制裝置4之靜電放電耐受度。此外，因為靜電放電電流從第一接腳45流到第二接腳46之結構與靜電放電電流從第二接腳46流到第一接腳45之結構相同，所以暫態電壓抑制裝置4具有電性對稱之特性。
第8圖為本發明之暫態電壓抑制裝置之第二實施例之等效電路圖。請參閱第7圖與第8圖，第一N型重摻雜區42、P型摻雜區44、P型井區41與N型輕摻雜結構40形成一寄生NPN雙極性接面電晶體T1，P型摻雜區44、P型井區41、N型輕摻雜結構40與P型井區41形成一寄生PNP雙極性接面電晶體T2，第二N型重摻雜區43、P型摻雜區44、P型井區41與N型輕摻雜結構40形成一寄生NPN雙極性接面電晶體T3。P型摻雜區44作為寄生PNP雙極性接面電晶體T2之射極，並具有較高摻雜濃度，以增加寄生PNP雙極性接面電晶體T2之電流增益。P型井區41作為寄生NPN雙極性接面電晶體T1或T3之基極，並具有較低摻雜濃度，以增加寄生NPN雙極性接面電晶體T1或T3之電流增益。寄生PNP雙極性接面電晶體T2與寄生NPN雙極性接面電晶體T3形成第一寄生矽控整流器。寄生PNP雙極性接面電晶體T2與寄生NPN雙極性接面電晶體T1形成第二寄生矽控整流器。在產生靜電放電電流時，靜電放電電流流經路徑-1與路徑-2。路徑-1經過NPN雙極性接面電晶體T1與寄生NPN雙極性接面電晶體T3。路徑-2經過NPN雙極性接面電晶體T1與第一寄生矽控整流器，或經過第二寄生矽控整流器與寄生NPN雙極性接面電晶體T3。由於寄生矽控整流器之驟回特性，暫態電壓抑制裝置4具有低握持電壓與低箝位電壓。此外，因為路徑-2由寄生矽控整流器所形成，所以暫態電壓抑制裝置4具有強健之靜電放電耐受度。因為第一寄生矽控整流器之結構對稱第二寄生矽控整流器之結構，所以暫態電壓抑制裝置4具有電性對稱之特性。
第9圖為第2圖、第3圖與第7圖之暫態電壓抑制裝置之電容與電壓曲線圖。請參閱第9圖，暫態電壓抑制裝置之第二實施例具有比暫態電壓抑制裝置之第一實施例更低的寄生電容。
第10圖為本發明之暫態電壓抑制裝置之第三實施例之結構剖視圖。請參閱第10圖，以下介紹暫態電壓抑制裝置之第三實施例。相較第一實施例，暫態電壓抑制裝置3之第三實施例更包含一P型輕摻雜基板37。此外，第三實施例之N型輕摻雜結構30之數量為二。兩個N型輕摻雜結構30以N型輕摻雜井區實現。N型輕摻雜井區設於P型輕摻雜基板37中。第一P型井區31與第二P型井區32分別設於N型輕摻雜井區中。由於N型輕摻雜結構30與P型輕摻雜基板37之存在，N型輕摻雜結構30與P型輕摻雜基板37之間的接面電容是低的。相較第一實施例，第三實施例增加兩個寄生電容，即N型輕摻雜結構30與P型輕摻雜基板37之間的接面電容。因此，暫態電壓抑制裝置3之第三實施例具有較低寄生電容。
在正靜電放電電壓施加在第一接腳35，且小於正靜電放電電壓之參考電壓施加在第二接腳36時，靜電放電電流從第一接腳35經由第一N型重摻雜區33、第一P型井區31、N型輕摻雜結構30、P型輕摻雜基板37、N型輕摻雜結構30、第二P型井區32與第二N型重摻雜區34流至第二接腳36。
第11圖為本發明之暫態電壓抑制裝置之第三實施例之等效電路圖。請參閱第10圖與第11圖，第一P型井區31、N型輕摻雜結構30與P型輕摻雜基板37形成一寄生PNP雙極性接面電晶體B4，第二P型井區32、N型輕摻雜結構30與P型輕摻雜基板37形成一寄生PNP雙極性接面電晶體B5，N型輕摻雜結構30、 P型輕摻雜基板37與N型輕摻雜結構30形成一寄生NPN雙極性接面電晶體B6。第一P型井區31作為寄生PNP雙極性接面電晶體B4之射極，並具有較高摻雜濃度，以增加寄生PNP雙極性接面電晶體B4之電流增益。寄生PNP雙極性接面電晶體B4與寄生NPN雙極性接面電晶體B6形成第一寄生矽控整流器，寄生PNP雙極性接面電晶體B5與寄生NPN雙極性接面電晶體B3形成第二寄生矽控整流器。在正靜電放電電壓施加在第一接腳35，且小於正靜電放電電壓之參考電壓施加在第二接腳36時，靜電放電電流流經路徑-1與路徑-2。路徑-1經過寄生NPN雙極性接面電晶體B1、寄生NPN雙極性接面電晶體B6與寄生NPN雙極性接面電晶體B3。路徑-2經過寄生NPN雙極性接面電晶體B1、第一寄生矽控整流器與第二寄生矽控整流器。由於寄生矽控整流器之驟回特性，暫態電壓抑制裝置3具有低握持電壓與低箝位電壓。此外，因為路徑-2由寄生矽控整流器所形成，所以暫態電壓抑制裝置3具有強健之靜電放電耐受度。
第12圖為第2圖、第3圖、第7圖與第10圖之暫態電壓抑制裝置之電容與電壓曲線圖。請參閱第12圖，暫態電壓抑制裝置之第三實施例具有比暫態電壓抑制裝置之第二實施例更低的寄生電容。
第13圖為本發明之暫態電壓抑制裝置之第四實施例之結構剖視圖。請參閱第13圖，以下介紹暫態電壓抑制裝置之第四實施例。相較第二實施例，暫態電壓抑制裝置4之第四實施例更包含一P型輕摻雜基板47。此外，N型輕摻雜結構40之數量為二。兩個N型輕摻雜結構40以N型輕摻雜井區實現。N型輕摻雜井區設於P型輕摻雜基板47中。P型井區41分別設於N型輕摻雜井區中。由於N型輕摻雜結構40與P型輕摻雜基板47之存在，N型輕摻雜結構40與P型輕摻雜基板47之間的接面電容是低的。此外，因為P型井區41由輕摻雜井區實現，所以N型輕摻雜結構40與P型井區41之接面電容是低的。因此，第四實施例之暫態電壓抑制裝置4之等效電容小於第三實施例之暫態電壓抑制裝置之等效電容。
在正靜電放電電壓施加在第一接腳45，且小於正靜電放電電壓之參考電壓施加在第二接腳46時，靜電放電電流從第一接腳45經由第一N型重摻雜區42、P型摻雜區44、P型井區41、N型輕摻雜結構40、P型輕摻雜基板47、N型輕摻雜結構40、P型井區41與第二N型重摻雜區43流至第二接腳46。在正靜電放電電壓施加在第二接腳46，且小於正靜電放電電壓之參考電壓施加在第一接腳45時，靜電放電電流從第二接腳46經由第二N型重摻雜區43、P型摻雜區44、P型井區41、N型輕摻雜結構40、P型輕摻雜基板47、N型輕摻雜結構40、P型井區41與第一N型重摻雜區42流至第一接腳45。因為P型摻雜區44分別位於第一N型重摻雜區42與第二N型重摻雜區43之下方，所以沿著P型輕摻雜基板47之上表面流動之靜電放電電流被抑制。因此，當靜電放電電流流經P型摻雜區44，並遠離P型輕摻雜基板47之上表面時，得以有較佳散熱表現，並增進暫態電壓抑制裝置4之靜電放電耐受度。此外，因為靜電放電電流從第一接腳45流到第二接腳46之結構與靜電放電電流從第二接腳46流到第一接腳45之結構相同，所以暫態電壓抑制裝置4具有電性對稱之特性。
第14圖為本發明之暫態電壓抑制裝置之第四實施例之等效電路圖。請參閱第13圖與第14圖，P型摻雜區44、P型井區41、N型輕摻雜結構40與P型輕摻雜基板47形成一寄生PNP雙極性接面電晶體T4，P型輕摻雜基板47、N型輕摻雜結構40、P型摻雜區44與P型井區41形成一寄生PNP雙極性接面電晶體T5，N型輕摻雜結構40、P型輕摻雜基板47與N型輕摻雜結構40形成一寄生NPN雙極性接面電晶體T6。P型摻雜區44作為寄生PNP雙極性接面電晶體T4或T5之射極，並具有較高之摻雜濃度，以增加寄生PNP雙極性接面電晶體T4或T5之電流增益。寄生PNP雙極性接面電晶體T4與寄生NPN雙極性接面電晶體T6形成第一寄生矽控整流器，寄生NPN雙極性接面電晶體T3與寄生PNP雙極性接面電晶體T5形成第二寄生矽控整流器。寄生PNP雙極性接面電晶體T5與寄生NPN雙極性接面電晶體T6形成第三寄生矽控整流器。寄生NPN雙極性接面電晶體T1與寄生PNP雙極性接面電晶體T4形成第四寄生矽控整流器。在產生靜電放電電流時，靜電放電電流流經路徑-1與路徑-2。路徑-1通過寄生NPN雙極性接面電晶體T1、寄生NPN雙極性接面電晶體T6與寄生NPN雙極性接面電晶體T3。在正靜電放電電壓與小於正靜電放電電壓之參考電壓分別施加在第一接腳45與第二接腳46時，路徑-2通過寄生NPN雙極性接面電晶體T1、第一寄生矽控整流器與第二矽控整流器。在正靜電放電電壓與小於正靜電放電電壓之參考電壓分別施加在第二接腳46與第一接腳45時，路徑-2通過寄生NPN雙極性接面電晶體T3、第三寄生矽控整流器與第四矽控整流器。由於寄生矽控整流器之驟回特性，暫態電壓抑制裝置4具有低握持電壓與低箝位電壓。此外，因為路徑-2由寄生矽控整流器所形成，所以暫態電壓抑制裝置4具有強健之靜電放電耐受度。因為第一寄生矽控整流器之結構對稱於第三寄生矽控整流器之結構，以及第二寄生矽控整流器之結構對稱於第四寄生矽控整流器之結構，所以暫態電壓抑制裝置4具有電性對稱之特性。
第15圖為第2圖、第3圖、第7圖、第10圖與第13圖之暫態電壓抑制裝置之電容與電壓曲線圖。請參閱第15圖，暫態電壓抑制裝置之第四實施例具有比暫態電壓抑制裝置之第三實施例更低的寄生電容。
根據上述實施例，暫態電壓抑制裝置將矽控整流器嵌於雙極性接面電晶體中，以具有低寄生電容、低箝位電壓與強賤的靜電放電耐受度。
以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。
10:暫態電壓抑制裝置 12:欲保護電路 14:N型基板 16:P型摻雜井區 18:N型重摻雜區 20:電流阻擋結構 3:暫態電壓抑制裝置 30:N型輕摻雜結構 31:第一P型井區 32:第二P型井區 33:第一N型重摻雜區 34:第二N型重摻雜區 35:第一接腳 36:第二接腳 37:P型輕摻雜基板 4:暫態電壓抑制裝置 40:N型輕摻雜結構 41:P型井區 42:第一N型重摻雜區 43:第二N型重摻雜區 44:P型摻雜區 45:第一接腳 46:第二接腳 47:P型輕摻雜基板 d1:第一最短距離 d2:第二最短距離 B1:寄生NPN雙極性接面電晶體 B2:寄生PNP雙極性接面電晶體 B3:寄生NPN雙極性接面電晶體 B4:寄生PNP雙極性接面電晶體 B5:寄生PNP雙極性接面電晶體 B6:寄生NPN雙極性接面電晶體 T1:寄生NPN雙極性接面電晶體 T2:寄生PNP雙極性接面電晶體 T3:寄生NPN雙極性接面電晶體 T4:寄生PNP雙極性接面電晶體 T5:寄生PNP雙極性接面電晶體 T6:寄生NPN雙極性接面電晶體
第1圖為先前技術之連接積體電路晶片上之欲保護電路之暫態電壓抑制裝置之示意圖。 第2圖為先前技術之暫態電壓抑制裝置之結構剖視圖。 第3圖為本發明之暫態電壓抑制裝置之第一實施例之結構剖視圖。 第4圖為本發明之暫態電壓抑制裝置之第一實施例之等效電路圖。 第5圖為第2圖與第3圖之暫態電壓抑制裝置之電流與電壓曲線圖。 第6圖為第2圖與第3圖之暫態電壓抑制裝置之電容與電壓曲線圖。 第7圖為本發明之暫態電壓抑制裝置之第二實施例之結構剖視圖。 第8圖為本發明之暫態電壓抑制裝置之第二實施例之等效電路圖。 第9圖為第2圖、第3圖與第7圖之暫態電壓抑制裝置之電容與電壓曲線圖。 第10圖為本發明之暫態電壓抑制裝置之第三實施例之結構剖視圖。 第11圖為本發明之暫態電壓抑制裝置之第三實施例之等效電路圖。 第12圖為第2圖、第3圖、第7圖與第10圖之暫態電壓抑制裝置之電容與電壓曲線圖。 第13圖為本發明之暫態電壓抑制裝置之第四實施例之結構剖視圖。 第14圖為本發明之暫態電壓抑制裝置之第四實施例之等效電路圖。 第15圖為第2圖、第3圖、第7圖、第10圖與第13圖之暫態電壓抑制裝置之電容與電壓曲線圖。
3:暫態電壓抑制裝置
30:N型輕摻雜結構
31:第一P型井區
32:第二P型井區
33:第一N型重摻雜區
34:第二N型重摻雜區
35:第一接腳
36:第二接腳
d1:第一最短距離
d2:第二最短距離

Claims (4)

  1. 一種暫態電壓抑制裝置，包含：至少一個N型輕摻雜結構；一第一P型井區與一第二P型井區，設於該至少一個N型輕摻雜結構中；以及一第一N型重摻雜區與一第二N型重摻雜區，分別設於該第一P型井區與該第二P型井區中，其中該第一P型井區之摻雜濃度高於該第二P型井區之摻雜濃度；其中該第一N型重摻雜區與該第二N型重摻雜區分別耦接一第一接腳與一第二接腳，在正靜電放電電壓與低於該正靜電放電電壓之參考電壓分別施加在該第一接腳與該第二接腳時，靜電放電電流從該第一接腳依序通過該第一N型重摻雜區、該第一P型井區、該N型輕摻雜結構、該第二P型井區及該第二N型重摻雜區流向該第二接腳。
  2. 如請求項1所述之暫態電壓抑制裝置，其中該至少一個N型輕摻雜結構為N型輕摻雜基板。
  3. 如請求項1所述之暫態電壓抑制裝置，其中該第二P型井區之側壁位於該第一P型井區與該第二N型重摻雜區之間，該第二N型重摻雜區相距該第二P型井區之該側壁有一第一最短距離，該第二N型重摻雜區相距該第二P型井區之底部有一第二最短距離，該第一最短距離大於或等於該第二最短距離。
  4. 如請求項1所述之暫態電壓抑制裝置，更包含一P型輕摻雜基板，該至少一個N型輕摻雜結構包含兩個N型輕摻雜結構，該兩個N型輕摻雜結構為N型輕摻雜井區，該N型輕摻雜井區 設於該P型輕摻雜基板中，該第一P型井區與該第二P型井區分別設於該N型輕摻雜井區中。
TW112105915A 2023-01-18 2023-02-18 暫態電壓抑制裝置 TWI844275B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US18/098,517 US12471383B2 (en) 2023-01-18 2023-01-18 Transient voltage suppression device
US18/098,517 2023-01-18

Publications (2)

Publication Number Publication Date
TWI844275B true TWI844275B (zh) 2024-06-01
TW202431588A TW202431588A (zh) 2024-08-01

Family

ID=86340348

Family Applications (1)

Application Number Title Priority Date Filing Date
TW112105915A TWI844275B (zh) 2023-01-18 2023-02-18 暫態電壓抑制裝置

Country Status (3)

Country Link
US (2) US12471383B2 (zh)
CN (1) CN116153927A (zh)
TW (1) TWI844275B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202105723A (zh) * 2019-07-16 2021-02-01 力智電子股份有限公司 暫態電壓抑制元件
TW202207410A (zh) * 2020-08-14 2022-02-16 晶焱科技股份有限公司 垂直式靜電放電保護裝置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7875933B2 (en) 2005-03-29 2011-01-25 Infineon Technologies Ag Lateral bipolar transistor with additional ESD implant
US8350355B2 (en) 2010-03-01 2013-01-08 Infineon Technologies Ag Electrostatic discharge devices
US8552530B2 (en) 2010-08-02 2013-10-08 Amazing Microelectronics Corp. Vertical transient voltage suppressors
US8431999B2 (en) * 2011-03-25 2013-04-30 Amazing Microelectronic Corp. Low capacitance transient voltage suppressor
CN104205345B (zh) 2012-02-07 2018-02-13 索菲克斯公司 具有交替导电类型的区域的用于静电放电保护的半导体装置
US10573635B2 (en) 2018-07-23 2020-02-25 Amazing Microelectronics Corp. Transient voltage suppression device with improved electrostatic discharge (ESD) robustness

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202105723A (zh) * 2019-07-16 2021-02-01 力智電子股份有限公司 暫態電壓抑制元件
TW202207410A (zh) * 2020-08-14 2022-02-16 晶焱科技股份有限公司 垂直式靜電放電保護裝置

Also Published As

Publication number Publication date
TW202431588A (zh) 2024-08-01
US20260033011A1 (en) 2026-01-29
CN116153927A (zh) 2023-05-23
US20240243119A1 (en) 2024-07-18
US12471383B2 (en) 2025-11-11

Similar Documents

Publication Publication Date Title
US11784488B2 (en) Electrical overstress protection with low leakage current for high voltage tolerant high speed interfaces
US8000124B2 (en) Symmetric blocking transient voltage suppressor (TVS) using bipolar transistor base snatch
CN104205345B (zh) 具有交替导电类型的区域的用于静电放电保护的半导体装置
KR101847227B1 (ko) Esd 트랜지스터
TW202008588A (zh) 改善靜電放電防護能力之暫態電壓抑制裝置
TWI725481B (zh) 暫態電壓抑制裝置
TW201327779A (zh) 具有可調式保持電壓之矽控整流器
US8859361B1 (en) Symmetric blocking transient voltage suppressor (TVS) using bipolar NPN and PNP transistor base snatch
CN102208455B (zh) 硅控整流器
TW201322424A (zh) 避免漏電流之暫態電壓抑制器
TWI844275B (zh) 暫態電壓抑制裝置
TWI807931B (zh) 暫態電壓抑制裝置
US11837600B2 (en) Electrostatic discharge protection apparatus and its operating method
US7053452B2 (en) Metal oxide semiconductor device for electrostatic discharge protection circuit
CN101901831A (zh) 具有高维持电压的scr esd保护结构
TWI714297B (zh) 靜電放電保護裝置
TWI842356B (zh) 靜電放電保護裝置
TWI869020B (zh) 靜電放電保護裝置
CN112670279B (zh) 静电放电保护装置
TWI743981B (zh) 雙向靜電放電保護裝置
Li et al. A novel double-trench LVTSCR used in the ESD protection of a RFIC
Fan et al. A novel SCR structure integrated with power clamp for ESD protection at I/O pad