[go: up one dir, main page]

CN116153927A - 瞬时电压抑制装置 - Google Patents

瞬时电压抑制装置 Download PDF

Info

Publication number
CN116153927A
CN116153927A CN202310129624.2A CN202310129624A CN116153927A CN 116153927 A CN116153927 A CN 116153927A CN 202310129624 A CN202310129624 A CN 202310129624A CN 116153927 A CN116153927 A CN 116153927A
Authority
CN
China
Prior art keywords
type
lightly doped
region
well region
transient voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310129624.2A
Other languages
English (en)
Inventor
陈致维
林冠宇
范美莲
林昆贤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Amazing Microelectronic Corp
Original Assignee
Amazing Microelectronic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Amazing Microelectronic Corp filed Critical Amazing Microelectronic Corp
Publication of CN116153927A publication Critical patent/CN116153927A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/80—PNPN diodes, e.g. Shockley diodes or break-over diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
    • H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
    • H10D89/711—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements
    • H10D89/713—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base region coupled to the collector region of the other transistor, e.g. silicon controlled rectifier [SCR] devices

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thyristors (AREA)

Abstract

本发明公开一种瞬时电压抑制装置，其包括至少一个N型轻掺杂结构、一第一P型井区、一第二P型井区、一第一N型重掺杂区与一第二N型重掺杂区。第一P型井区与第二P型井区设于N型轻掺杂结构中，第一N型重掺杂区与第二N型重掺杂区分别设于第一P型井区与第二P型井区中，第一P型井区的掺杂浓度高于第二P型井区的掺杂浓度。第一P型井区与第二P型井区可以P型轻掺杂井区来取代，其中P型轻掺杂井区分别具有位于N型重掺杂区的下方的P型重掺杂区。

Description

瞬时电压抑制装置
技术领域
本发明是涉及一种抑制装置，且特别是涉及一种瞬时电压抑制装置。
背景技术
因为集成电路装置缩小到纳米等级，所以一些电子产品，如笔记本电脑或手机亦做的比以前更加轻薄短小，对静电放电(ESD)冲击的承受能力更为降低。对于这些电子产品，若没有利用适当的ESD保护装置来进行保护，则电子产品很容易受到ESD的冲击，而造成电子产品发生系统重新启动，甚至硬件受到伤害而无法复原的问题。目前，所有的电子产品都被要求能通过IEC 61000-4-2标准的ESD测试需求。对于电子产品的ESD问题，使用瞬时电压抑制器(TVS)是较为有效的解决方法，让ESD能量快速通过TVS予以释放，避免电子产品受到ESD的冲击而造成伤害。
瞬时电压抑制装置的工作原理如图1所示，在集成电路芯片上，瞬时电压抑制装置10并联欲保护电路12，当ESD情况发生时，瞬时电压抑制装置10瞬间被触发，同时，瞬时电压抑制装置10亦可提供一低电阻路径，以供瞬时的ESD电流进行放电，让ESD瞬时电流的能量通过瞬时电压抑制装置10得以释放。如图2所示，现有技术的瞬时电压抑制装置包括一N型基板14、两个P型掺杂井区16、两个N型重掺杂区18与一电流阻挡结构20。P型掺杂井区16设于N型基板14中，N型重掺杂区18设于P型掺杂井区16中。此瞬时电压抑制装置具有一放电路径。放电路径由N型基板14、两个P型掺杂井区16与两个N型重掺杂区18所形成。N型基板14、两个P型掺杂井区16与两个N型重掺杂区18形成两个串联的NPN双极性接面晶体管。电流阻挡结构20能阻挡沿着N型基板14的上表面流动的静电放电电流。因此，静电放电电流流至N型基板14的较深区域，从而增加箝位电压。
因此，本发明是在针对上述的困扰，提出一种瞬时电压抑制装置，以解决现有技术所产生的问题。
发明内容
本发明提供一种瞬时电压抑制装置，其具有低寄生电容、低箝位电压与强健的静电放电耐受度。
在本发明的一实施例中，提供一种瞬时电压抑制装置，其包括至少一个N型轻掺杂结构、一第一P型井区、一第二P型井区、一第一N型重掺杂区与一第二N型重掺杂区。第一P型井区与第二P型井区设于N型轻掺杂结构中，第一N型重掺杂区与第二N型重掺杂区分别设于第一P型井区与第二P型井区中，其中第一P型井区的掺杂浓度高于第二P型井区的掺杂浓度。
在本发明的一实施例中，N型轻掺杂结构为N型轻掺杂基板。
在本发明的一实施例中，第一N型重掺杂区与第二N型重掺杂区分别耦接一第一接脚与一第二接脚。
在本发明的一实施例中，第二P型井区的侧壁位于第一P型井区与第二N型重掺杂区之间，第二N型重掺杂区相距第二P型井区的侧壁有一第一最短距离，第二N型重掺杂区相距第二P型井区的底部有一第二最短距离，第一最短距离大于或等于第二最短距离。
在本发明的一实施例中，瞬时电压抑制装置还包括一P型轻掺杂基板，至少一个N型轻掺杂结构包括两个N型轻掺杂结构，两个N型轻掺杂结构为N型轻掺杂井区，N型轻掺杂井区设于P型轻掺杂基板中，第一P型井区与第二P型井区分别设于N型轻掺杂井区中。
在本发明的一实施例中，一种瞬时电压抑制装置包括至少一个N型轻掺杂结构、两个P型井区、一第一N型重掺杂区、一第二N型重掺杂区与两个P型掺杂区。P型井区设于N型轻掺杂结构中，第一N型重掺杂区与第二N型重掺杂区分别设于两个P型井区中。两个P型掺杂区分别设于两个P型井区中，并分别直接接触第一N型重掺杂区与第二N型重掺杂区的底部，其中P型掺杂区的掺杂浓度高于P型井区的掺杂浓度。
在本发明的一实施例中，第一N型重掺杂区与第二N型重掺杂区的布局尺寸分别大于或等于两个P型掺杂区的布局尺寸。
在本发明的一实施例中，N型轻掺杂结构为N型轻掺杂基板。
在本发明的一实施例中，第一N型重掺杂区与第二N型重掺杂区分别耦接一第一接脚与一第二接脚。
在本发明的一实施例中，瞬时电压抑制装置还包括一P型轻掺杂基板，至少一个N型轻掺杂结构包括两个N型轻掺杂结构，两个N型轻掺杂结构为N型轻掺杂井区，N型轻掺杂井区设于P型轻掺杂基板中，两个P型井区分别设于N型轻掺杂井区中。
基于上述，瞬时电压抑制装置将硅控整流器嵌于双极性接面晶体管中，以具有低寄生电容、低箝位电压与强健的静电放电耐受度。
附图说明
图1为现有技术的连接集成电路芯片上的欲保护电路的瞬时电压抑制装置的示意图。
图2为现有技术的瞬时电压抑制装置的结构剖视图。
图3为本发明的瞬时电压抑制装置的第一实施例的结构剖视图。
图4为本发明的瞬时电压抑制装置的第一实施例的等效电路图。
图5为图2与图3的瞬时电压抑制装置的电流与电压曲线图。
图6为图2与图3的瞬时电压抑制装置的电容与电压曲线图。
图7为本发明的瞬时电压抑制装置的第二实施例的结构剖视图。
图8为本发明的瞬时电压抑制装置的第二实施例的等效电路图。
图9为图2、图3与图7的瞬时电压抑制装置的电容与电压曲线图。
图10为本发明的瞬时电压抑制装置的第三实施例的结构剖视图。
图11为本发明的瞬时电压抑制装置的第三实施例的等效电路图。
图12为图2、图3、图7与图10的瞬时电压抑制装置的电容与电压曲线图。
图13为本发明的瞬时电压抑制装置的第四实施例的结构剖视图。
图14为本发明的瞬时电压抑制装置的第四实施例的等效电路图。
图15为图2、图3、图7、图10与图13的瞬时电压抑制装置的电容与电压曲线图。
附图标记说明：10-瞬时电压抑制装置；12-欲保护电路；14-N型基板；16-P型掺杂井区；18-N型重掺杂区；20-电流阻挡结构；3-瞬时电压抑制装置；30-N型轻掺杂结构；31-第一P型井区；32-第二P型井区；33-第一N型重掺杂区；34-第二N型重掺杂区；35-第一接脚；36-第二接脚；37-P型轻掺杂基板；4-瞬时电压抑制装置；40-N型轻掺杂结构；41-P型井区；42-第一N型重掺杂区；43-第二N型重掺杂区；44-P型掺杂区；45-第一接脚；46-第二接脚；47-P型轻掺杂基板；d1-第一最短距离；d2-第二最短距离；B1-寄生NPN双极性接面晶体管；B2-寄生PNP双极性接面晶体管；B3-寄生NPN双极性接面晶体管；B4-寄生PNP双极性接面晶体管；B5-寄生PNP双极性接面晶体管；B6-寄生NPN双极性接面晶体管；T1-寄生NPN双极性接面晶体管；T2-寄生PNP双极性接面晶体管；T3-寄生NPN双极性接面晶体管；T4-寄生PNP双极性接面晶体管；T5-寄生PNP双极性接面晶体管；T6-寄生NPN双极性接面晶体管。
具体实施方式
本发明的实施例将通过下文配合相关图式进一步加以解说。尽可能的，于图式与说明书中，相同标号代表相同或相似构件。于图式中，基于简化与方便标示，形状与厚度可能经过夸大表示。可以理解的是，未特别显示于图式中或描述于说明书中的元件，为所属技术领域中具有通常技术者所知的形态。本领域的通常技术者可依据本发明的内容而进行多种的改变与修改。
除非特别说明，一些条件句或字词，例如“可以(can)”、“可能(could)”、“也许(might)”，或“可(may)”，通常是试图表达本案实施例具有，但是也可以解释成可能不需要的特征、元件，或步骤。在其他实施例中，这些特征、元件，或步骤可能是不需要的。
于下文中关于“一个实施例”或“一实施例”的描述是指关于至少一实施例内所相关连的一特定元件、结构或特征。因此，于下文中多处所出现的“一个实施例”或“一实施例”的多个描述并非针对同一实施例。此外，于一个或多个实施例中的特定构件、结构与特征可依照一适当方式而结合。
在说明书及权利要求书中使用了某些词汇来指称特定的元件。然而，所属技术领域中具有通常知识者应可理解，同样的元件可能会用不同的名词来称呼。说明书及权利要求书并不以名称的差异做为区分元件的方式，而是以元件在功能上的差异来做为区分的基准。在说明书及权利要求书所提及的“包括”为开放式的用语，故应解释成“包括但不限定于”。另外，“耦接”在此包括任何直接及间接的连接手段。因此，若文中描述第一元件耦接于第二元件，则代表第一元件可通过电性连接或无线传输、光学传输等信号连接方式而直接地连接于第二元件，或者通过其他元件或连接手段间接地电性或信号连接至所述第二元件。
本发明特别以下述例子加以描述，这些例子仅用以举例说明而已，因为对于熟习此技艺者而言，在不脱离本揭示内容的精神和范围内，当可作各种的更动与润饰，因此本揭示内容的保护范围当视权利要求书所界定者为准。在通篇说明书与权利要求书中，除非内容清楚指定，否则“一”以及“所述”的意义包括这一类叙述包括“一或至少一”所述元件或成分。此外，如本发明所用，除非从特定上下文明显可见将复数排除在外，否则单数冠词亦包括复数个元件或成分的叙述。而且，应用在此描述中与全部权利要求书中时，除非内容清楚指定，否则“在其中”的意思可包括“在其中”与“在其上”。在通篇说明书与权利要求书所使用的用词(terms)，除有特别注明，通常具有每个用词使用在此领域中、在此发明的内容中与特殊内容中的平常意义。某些用以描述本发明的用词将于下或在此说明书的别处讨论，以提供从业人员(practitioner)在有关本发明的描述上额外的引导。在通篇说明书的任何地方的例子，包括在此所讨论的任何用词的例子的使用，仅用以举例说明，当然不限制本发明或任何例示用词的范围与意义。同样地，本发明并不限于此说明书中所提出的各种实施例。
在下面的描述中，将提供一种瞬时电压抑制装置，其将硅控整流器嵌于双极性接面晶体管中，以具有低寄生电容、低箝位电压与强健的静电放电耐受度。
图3为本发明的瞬时电压抑制装置的第一实施例的结构剖视图。请参阅图3，以下介绍本发明的瞬时电压抑制装置的第一实施例。瞬时电压抑制装置3包括至少一个N型轻掺杂结构30、一第一P型井区31、一第二P型井区32、一第一N型重掺杂区33与一第二N型重掺杂区34。为了方便与清晰度，N型轻掺杂结构30的数量以一个为例。N型轻掺杂结构30以N型轻掺杂基板实现。第一P型井区31与第二P型井区32设于N型轻掺杂结构30中。第一N型重掺杂区33与第二N型重掺杂区34分别设于第一P型井区31与第二P型井区32中。第一N型重掺杂区33与第二N型重掺杂区34分别耦接一第一接脚35与一第二接脚36。由于N型轻掺杂结构30的存在，N型轻掺杂结构30与第一P型井区31的接面电容及N型轻掺杂结构30与第二P型井区32的接面电容是低的。此外，瞬时电压抑制装置3包括互相串联的第一N型重掺杂区33与第一P型井区31的接面电容、N型轻掺杂结构30与第一P型井区31的接面电容、第二N型重掺杂区34与第二P型井区32的接面电容及N型轻掺杂结构30与第二P型井区32的接面电容。因此，瞬时电压抑制装置3具有低寄生电容。第一P型井区31的掺杂浓度高于第二P型井区32的掺杂浓度。具体而言，第一P型井区31可具有1016～1019个数/立方厘米(cm-3)的掺杂浓度，第二P型井区32可具有1014～1018cm-3的掺杂浓度。
在正静电放电电压施加在第一接脚35，且低于正静电放电电压的参考电压施加在第二接脚36时，静电放电电流从第一接脚35经由第一N型重掺杂区33、第一P型井区31、N型轻掺杂结构30、第二P型井区32与第二N型重掺杂区34流至第二接脚36。在某些实施例中，第二P型井区32可具有位于第一P型井区31与第二N型重掺杂区34的间的侧壁。第二N型重掺杂区34相距第二P型井区32的侧壁有一第一最短距离d1，第二N型重掺杂区34相距第二P型井区32的底部有一第二最短距离d2，第一最短距离d1大于或等于第二最短距离d2，以抑制沿着N型轻掺杂结构30的表面流动的静电放电电流。因此，当大部分的静电放电电流流经第二P型井区32的底部，并远离N型轻掺杂结构30的上表面时，得以有较佳散热表现及增进瞬时电压抑制装置3的静电放电耐受度。
图4为本发明的瞬时电压抑制装置的第一实施例的等效电路图。请参阅图3与图4，第一N型重掺杂区33、第一P型井区31与N型轻掺杂结构30形成一寄生NPN双极性接面晶体管B1。第一P型井区31、N型轻掺杂结构30与第二P型井区32形成一寄生PNP双极性接面晶体管B2。N型轻掺杂结构30、第二P型井区32与第二N型重掺杂区34形成一寄生NPN双极性接面晶体管B3。第一P型井区31作为寄生PNP双极性接面晶体管B2的射极，并具有较高掺杂浓度，以增加寄生PNP双极性接面晶体管B2的电流增益。第二P型井区32作为寄生NPN双极性接面晶体管B3的基极，并具有较低掺杂浓度，以增加寄生NPN双极性接面晶体管B3的电流增益。寄生PNP双极性接面晶体管B2与寄生NPN双极性接面晶体管B3形成一硅控整流器。在静电放电电流产生时，静电放电电流流经路径-1与路径-2。路径-1经过寄生NPN双极性接面晶体管B1与寄生NPN双极性接面晶体管B3。路径-2经过寄生NPN双极性接面晶体管B1与硅控整流器。由于寄生硅控整流器的骤回(snapback)特性，瞬时电压抑制装置3具有低握持电压与低箝位电压。此外，因为寄生硅控整流器形成路径-2，故瞬时电压抑制装置3具有强健的静电放电耐受度。
图5为图2与图3的瞬时电压抑制装置的电流与电压曲线图，图6为图2与图3的瞬时电压抑制装置的电容与电压曲线图。请参阅图5与图6，比较现有技术的串联耦接的NPN双极性接面晶体管与瞬时电压抑制装置的第一实施例。相较串联耦接的现有技术的NPN双极性接面晶体管，瞬时电压抑制装置的第一实施例具有低寄生电容、低箝位电压与强健的静电放电耐受度。
图7为本发明的瞬时电压抑制装置的第二实施例的结构剖视图。请参阅图7，以下介绍瞬时电压抑制装置的第二实施例。瞬时电压抑制装置4包括至少一个N型轻掺杂结构40、两个P型井区41、一第一N型重掺杂区42、一第二N型重掺杂区43与两个P型掺杂区44。为了方便与清晰度，N型轻掺杂结构40的数量以一个为例。N型轻掺杂结构40以N型轻掺杂基板实现。P型井区41设于N型轻掺杂结构40中，第一N型重掺杂区42与第二N型重掺杂区43分别设于两个P型井区41中。两个P型掺杂区44分别设于两个P型井区41中，并分别直接接触第一N型重掺杂区42与第二N型重掺杂区43的底部，即第一N型重掺杂区42与第二N型重掺杂区43的每一个与P型掺杂区44之间呈无结构设置。此外，第一N型重掺杂区42与第二N型重掺杂区43的布局尺寸可分别大于或等于两个P型掺杂区41的布局尺寸。也就是说，第一N型重掺杂区42与第二N型重掺杂区43的每一个的侧壁与P型井区41之间呈无结构设置。第一N型重掺杂区42与第二N型重掺杂区43分别耦接一第一接脚45与一第二接脚46。由于P型井区41以轻掺杂井区实现，所以N型轻掺杂结构40与P型井区41的接面电容是低的。因此，瞬时电压抑制装置4的等效电容小于瞬时电压抑制装置的第一实施例的等效电容。瞬时电压抑制装置4具有低寄生电容。P型掺杂区44的掺杂浓度高于P型井区41的掺杂浓度。具体而言，P型井区41可具有1014～1018cm-3的掺杂浓度，P型掺杂区44可具有1016～1019cm-3的掺杂浓度。
在正静电放电电压施加在第一接脚45，且小于正静电放电电压的参考电压施加在第二接脚46时，静电放电电流从第一接脚45经由第一N型重掺杂区42、P型掺杂区44、P型井区41、N型轻掺杂结构40、P型井区41与第二N型重掺杂区43流至第二接脚46。在正静电放电电压施加在第二接脚46，且小于正静电放电电压的参考电压施加在第一接脚45时，静电放电电流从第二接脚46经由第二N型重掺杂区43、P型掺杂区44、P型井区41、N型轻掺杂结构40、P型井区41与第一N型重掺杂区42流至第一接脚45。因为P型掺杂区44分别位于第一N型重掺杂区42与第二N型重掺杂区43的下方，所以沿着N型轻掺杂结构40的上表面流动的静电放电电流被抑制。因此，当静电放电电流流经P型掺杂区44，并远离N型轻掺杂结构40的上表面时，得以有较佳散热表现，并增进瞬时电压抑制装置4的静电放电耐受度。此外，因为静电放电电流从第一接脚45流到第二接脚46的结构与静电放电电流从第二接脚46流到第一接脚45的结构相同，所以瞬时电压抑制装置4具有电性对称的特性。
图8为本发明的瞬时电压抑制装置的第二实施例的等效电路图。请参阅图7与图8，第一N型重掺杂区42、P型掺杂区44、P型井区41与N型轻掺杂结构40形成一寄生NPN双极性接面晶体管T1，P型掺杂区44、P型井区41、N型轻掺杂结构40与P型井区41形成一寄生PNP双极性接面晶体管T2，第二N型重掺杂区43、P型掺杂区44、P型井区41与N型轻掺杂结构40形成一寄生NPN双极性接面晶体管T3。P型掺杂区44作为寄生PNP双极性接面晶体管T2的射极，并具有较高掺杂浓度，以增加寄生PNP双极性接面晶体管T2的电流增益。P型井区41作为寄生NPN双极性接面晶体管T1或T3的基极，并具有较低掺杂浓度，以增加寄生NPN双极性接面晶体管T1或T3的电流增益。寄生PNP双极性接面晶体管T2与寄生NPN双极性接面晶体管T3形成第一寄生硅控整流器。寄生PNP双极性接面晶体管T2与寄生NPN双极性接面晶体管T1形成第二寄生硅控整流器。在产生静电放电电流时，静电放电电流流经路径-1与路径-2。路径-1经过NPN双极性接面晶体管T1与寄生NPN双极性接面晶体管T3。路径-2经过NPN双极性接面晶体管T1与第一寄生硅控整流器，或经过第二寄生硅控整流器与寄生NPN双极性接面晶体管T3。由于寄生硅控整流器的骤回特性，瞬时电压抑制装置4具有低握持电压与低箝位电压。此外，因为路径-2由寄生硅控整流器所形成，所以瞬时电压抑制装置4具有强健的静电放电耐受度。因为第一寄生硅控整流器的结构对称第二寄生硅控整流器的结构，所以瞬时电压抑制装置4具有电性对称的特性。
图9为图2、图3与图7的瞬时电压抑制装置的电容与电压曲线图。请参阅图9，瞬时电压抑制装置的第二实施例具有比瞬时电压抑制装置的第一实施例更低的寄生电容。
图10为本发明的瞬时电压抑制装置的第三实施例的结构剖视图。请参阅图10，以下介绍瞬时电压抑制装置的第三实施例。相较第一实施例，瞬时电压抑制装置3的第三实施例还包括一P型轻掺杂基板37。此外，第三实施例的N型轻掺杂结构30的数量为两个。两个N型轻掺杂结构30以N型轻掺杂井区实现。N型轻掺杂井区设于P型轻掺杂基板37中。第一P型井区31与第二P型井区32分别设于N型轻掺杂井区中。由于N型轻掺杂结构30与P型轻掺杂基板37的存在，N型轻掺杂结构30与P型轻掺杂基板37之间的接面电容是低的。相较第一实施例，第三实施例增加两个寄生电容，即N型轻掺杂结构30与P型轻掺杂基板37之间的接面电容。因此，瞬时电压抑制装置3的第三实施例具有较低寄生电容。
在正静电放电电压施加在第一接脚35，且小于正静电放电电压的参考电压施加在第二接脚36时，静电放电电流从第一接脚35经由第一N型重掺杂区33、第一P型井区31、N型轻掺杂结构30、P型轻掺杂基板37、N型轻掺杂结构30、第二P型井区32与第二N型重掺杂区34流至第二接脚36。
图11为本发明的瞬时电压抑制装置的第三实施例的等效电路图。请参阅图10与图11，第一P型井区31、N型轻掺杂结构30与P型轻掺杂基板37形成一寄生PNP双极性接面晶体管B4，第二P型井区32、N型轻掺杂结构30与P型轻掺杂基板37形成一寄生PNP双极性接面晶体管B5，N型轻掺杂结构30、P型轻掺杂基板37与N型轻掺杂结构30形成一寄生NPN双极性接面晶体管B6。第一P型井区31作为寄生PNP双极性接面晶体管B4的射极，并具有较高掺杂浓度，以增加寄生PNP双极性接面晶体管B4的电流增益。寄生PNP双极性接面晶体管B4与寄生NPN双极性接面晶体管B6形成第一寄生硅控整流器，寄生PNP双极性接面晶体管B5与寄生NPN双极性接面晶体管B3形成第二寄生硅控整流器。在正静电放电电压施加在第一接脚35，且小于正静电放电电压的参考电压施加在第二接脚36时，静电放电电流流经路径-1与路径-2。路径-1经过寄生NPN双极性接面晶体管B1、寄生NPN双极性接面晶体管B6与寄生NPN双极性接面晶体管B3。路径-2经过寄生NPN双极性接面晶体管B1、第一寄生硅控整流器与第二寄生硅控整流器。由于寄生硅控整流器的骤回特性，瞬时电压抑制装置3具有低握持电压与低箝位电压。此外，因为路径-2由寄生硅控整流器所形成，所以瞬时电压抑制装置3具有强健的静电放电耐受度。
图12为图2、图3、图7与图10的瞬时电压抑制装置的电容与电压曲线图。请参阅图12，瞬时电压抑制装置的第三实施例具有比瞬时电压抑制装置的第二实施例更低的寄生电容。
图13为本发明的瞬时电压抑制装置的第四实施例的结构剖视图。请参阅图13，以下介绍瞬时电压抑制装置的第四实施例。相较第二实施例，瞬时电压抑制装置4的第四实施例还包括一P型轻掺杂基板47。此外，N型轻掺杂结构40的数量为两个。两个N型轻掺杂结构40以N型轻掺杂井区实现。N型轻掺杂井区设于P型轻掺杂基板47中。P型井区41分别设于N型轻掺杂井区中。由于N型轻掺杂结构40与P型轻掺杂基板47的存在，N型轻掺杂结构40与P型轻掺杂基板47之间的接面电容是低的。此外，因为P型井区41由轻掺杂井区实现，所以N型轻掺杂结构40与P型井区41的接面电容是低的。因此，第四实施例的瞬时电压抑制装置4的等效电容小于第三实施例的瞬时电压抑制装置的等效电容。
在正静电放电电压施加在第一接脚45，且小于正静电放电电压的参考电压施加在第二接脚46时，静电放电电流从第一接脚45经由第一N型重掺杂区42、P型掺杂区44、P型井区41、N型轻掺杂结构40、P型轻掺杂基板47、N型轻掺杂结构40、P型井区41与第二N型重掺杂区43流至第二接脚46。在正静电放电电压施加在第二接脚46，且小于正静电放电电压的参考电压施加在第一接脚45时，静电放电电流从第二接脚46经由第二N型重掺杂区43、P型掺杂区44、P型井区41、N型轻掺杂结构40、P型轻掺杂基板47、N型轻掺杂结构40、P型井区41与第一N型重掺杂区42流至第一接脚45。因为P型掺杂区44分别位于第一N型重掺杂区42与第二N型重掺杂区43的下方，所以沿着P型轻掺杂基板47的上表面流动的静电放电电流被抑制。因此，当静电放电电流流经P型掺杂区44，并远离P型轻掺杂基板47的上表面时，得以有较佳散热表现，并增进瞬时电压抑制装置4的静电放电耐受度。此外，因为静电放电电流从第一接脚45流到第二接脚46的结构与静电放电电流从第二接脚46流到第一接脚45的结构相同，所以瞬时电压抑制装置4具有电性对称的特性。
图14为本发明的瞬时电压抑制装置的第四实施例的等效电路图。请参阅图13与图14，P型掺杂区44、P型井区41、N型轻掺杂结构40与P型轻掺杂基板47形成一寄生PNP双极性接面晶体管T4，P型轻掺杂基板47、N型轻掺杂结构40、P型掺杂区44与P型井区41形成一寄生PNP双极性接面晶体管T5，N型轻掺杂结构40、P型轻掺杂基板47与N型轻掺杂结构40形成一寄生NPN双极性接面晶体管T6。P型掺杂区44作为寄生PNP双极性接面晶体管T4或T5的射极，并具有较高的掺杂浓度，以增加寄生PNP双极性接面晶体管T4或T5的电流增益。寄生PNP双极性接面晶体管T4与寄生NPN双极性接面晶体管T6形成第一寄生硅控整流器，寄生NPN双极性接面晶体管T3与寄生PNP双极性接面晶体管T5形成第二寄生硅控整流器。寄生PNP双极性接面晶体管T5与寄生NPN双极性接面晶体管T6形成第三寄生硅控整流器。寄生NPN双极性接面晶体管T1与寄生PNP双极性接面晶体管T4形成第四寄生硅控整流器。在产生静电放电电流时，静电放电电流流经路径-1与路径-2。路径-1通过寄生NPN双极性接面晶体管T1、寄生NPN双极性接面晶体管T6与寄生NPN双极性接面晶体管T3。在正静电放电电压与小于正静电放电电压的参考电压分别施加在第一接脚45与第二接脚46时，路径-2通过寄生NPN双极性接面晶体管T1、第一寄生硅控整流器与第二硅控整流器。在正静电放电电压与小于正静电放电电压的参考电压分别施加在第二接脚46与第一接脚45时，路径-2通过寄生NPN双极性接面晶体管T3、第三寄生硅控整流器与第四硅控整流器。由于寄生硅控整流器的骤回特性，瞬时电压抑制装置4具有低握持电压与低箝位电压。此外，因为路径-2由寄生硅控整流器所形成，所以瞬时电压抑制装置4具有强健的静电放电耐受度。因为第一寄生硅控整流器的结构对称于第三寄生硅控整流器的结构，以及第二寄生硅控整流器的结构对称于第四寄生硅控整流器的结构，所以瞬时电压抑制装置4具有电性对称的特性。
图15为图2、图3、图7、图10与图13的瞬时电压抑制装置的电容与电压曲线图。请参阅图15，瞬时电压抑制装置的第四实施例具有比瞬时电压抑制装置的第三实施例更低的寄生电容。
根据上述实施例，瞬时电压抑制装置将硅控整流器嵌于双极性接面晶体管中，以具有低寄生电容、低箝位电压与强建的静电放电耐受度。
以上所述仅为本发明一优选实施例而已，并非用来限定本发明实施的范围，故举凡依本发明权利要求书所述的形状、构造、特征及精神所为的均等变化与修饰，均应包括于本发明的保护范围内。

Claims (10)

1.一种瞬时电压抑制装置，其特征在于，包括：
至少一个N型轻掺杂结构；
一第一P型井区与一第二P型井区，设于所述至少一个N型轻掺杂结构中；以及
一第一N型重掺杂区与一第二N型重掺杂区，分别设于所述第一P型井区与所述第二P型井区中，其中所述第一P型井区的掺杂浓度高于所述第二P型井区的掺杂浓度。
2.如权利要求1所述的瞬时电压抑制装置，其特征在于，所述至少一个N型轻掺杂结构为N型轻掺杂基板。
3.如权利要求1所述的瞬时电压抑制装置，其特征在于，所述第一N型重掺杂区与所述第二N型重掺杂区分别耦接一第一接脚与一第二接脚。
4.如权利要求1所述的瞬时电压抑制装置，其特征在于，所述第二P型井区的侧壁位于所述第一P型井区与所述第二N型重掺杂区之间，所述第二N型重掺杂区相距所述第二P型井区的所述侧壁有一第一最短距离，所述第二N型重掺杂区相距所述第二P型井区的底部有一第二最短距离，所述第一最短距离大于或等于所述第二最短距离。
5.如权利要求1所述的瞬时电压抑制装置，其特征在于，还包括一P型轻掺杂基板，所述至少一个N型轻掺杂结构包括两个N型轻掺杂结构，所述两个N型轻掺杂结构为N型轻掺杂井区，所述N型轻掺杂井区设于所述P型轻掺杂基板中，所述第一P型井区与所述第二P型井区分别设于所述N型轻掺杂井区中。
6.一种瞬时电压抑制装置，其特征在于，包括：
至少一个N型轻掺杂结构；
两个P型井区，设于所述至少一个N型轻掺杂结构中；
一第一N型重掺杂区与一第二N型重掺杂区，分别设于所述两个P型井区中；以及
两个P型掺杂区，分别设于所述两个P型井区中，并分别直接接触所述第一N型重掺杂区与所述第二N型重掺杂区的底部，其中所述P型掺杂区的掺杂浓度高于所述P型井区的掺杂浓度。
7.如权利要求6所述的瞬时电压抑制装置，其特征在于，所述第一N型重掺杂区与所述第二N型重掺杂区的布局尺寸分别大于或等于所述两个P型掺杂区的布局尺寸。
8.如权利要求6所述的瞬时电压抑制装置，其特征在于，所述至少一个N型轻掺杂结构为N型轻掺杂基板。
9.如权利要求6所述的瞬时电压抑制装置，其特征在于，所述第一N型重掺杂区与所述第二N型重掺杂区分别耦接一第一接脚与一第二接脚。
10.如权利要求6所述的瞬时电压抑制装置，其特征在于，还包括一P型轻掺杂基板，所述至少一个N型轻掺杂结构包括两个N型轻掺杂结构，所述两个N型轻掺杂结构为N型轻掺杂井区，所述N型轻掺杂井区设于所述P型轻掺杂基板中，所述两个P型井区分别设于所述N型轻掺杂井区中。
CN202310129624.2A 2023-01-18 2023-02-17 瞬时电压抑制装置 Pending CN116153927A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US18/098,517 2023-01-18
US18/098,517 US12471383B2 (en) 2023-01-18 2023-01-18 Transient voltage suppression device

Publications (1)

Publication Number Publication Date
CN116153927A true CN116153927A (zh) 2023-05-23

Family

ID=86340348

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310129624.2A Pending CN116153927A (zh) 2023-01-18 2023-02-17 瞬时电压抑制装置

Country Status (3)

Country Link
US (2) US12471383B2 (zh)
CN (1) CN116153927A (zh)
TW (1) TWI844275B (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7875933B2 (en) 2005-03-29 2011-01-25 Infineon Technologies Ag Lateral bipolar transistor with additional ESD implant
US8350355B2 (en) 2010-03-01 2013-01-08 Infineon Technologies Ag Electrostatic discharge devices
US8552530B2 (en) 2010-08-02 2013-10-08 Amazing Microelectronics Corp. Vertical transient voltage suppressors
US8431999B2 (en) * 2011-03-25 2013-04-30 Amazing Microelectronic Corp. Low capacitance transient voltage suppressor
EP2812922B1 (en) 2012-02-07 2023-12-20 Sofics BVBA Semiconductor device for electrostatic discharge protection having regions of alternating conductivity types
US10573635B2 (en) 2018-07-23 2020-02-25 Amazing Microelectronics Corp. Transient voltage suppression device with improved electrostatic discharge (ESD) robustness
TWI765166B (zh) 2019-07-16 2022-05-21 源芯半導體股份有限公司 暫態電壓抑制元件
US20220052035A1 (en) 2020-08-14 2022-02-17 Amazing Microelectronic Corp. Vertical electrostatic discharge protection device

Also Published As

Publication number Publication date
US20260033011A1 (en) 2026-01-29
TWI844275B (zh) 2024-06-01
TW202431588A (zh) 2024-08-01
US20240243119A1 (en) 2024-07-18
US12471383B2 (en) 2025-11-11

Similar Documents

Publication Publication Date Title
CN109256416B (zh) 改善静电放电防护能力的瞬时电压抑制装置
CN104205345B (zh) 具有交替导电类型的区域的用于静电放电保护的半导体装置
US8710627B2 (en) Uni-directional transient voltage suppressor (TVS)
US8981426B2 (en) Electrostatic discharge protection device
US7554839B2 (en) Symmetric blocking transient voltage suppressor (TVS) using bipolar transistor base snatch
JP2010129893A (ja) 半導体集積回路
TW201419490A (zh) 靜電放電防護裝置及靜電放電防護方法
TWI725481B (zh) 暫態電壓抑制裝置
EP3051591B1 (en) Electrostatic discharge protection device and electrostatic discharge protection system
CN107359159B (zh) 瞬态电压抑制器及其制作方法
TWI511262B (zh) 無閂鎖靜電放電保護
US8859361B1 (en) Symmetric blocking transient voltage suppressor (TVS) using bipolar NPN and PNP transistor base snatch
TW202329387A (zh) 雙向靜電放電保護裝置
TW202224137A (zh) 暫態電壓抑制裝置
CN108511435A (zh) 静电放电（esd）保护装置和操作esd保护装置的方法
CN108063135A (zh) 瞬态电压抑制器及其制作方法
CN111952299A (zh) 具有二极管及硅控整流器的半导体元件
CN116153927A (zh) 瞬时电压抑制装置
TWI807931B (zh) 暫態電壓抑制裝置
CN111403382A (zh) 一种双向硅控整流器及其制备方法
TW202008600A (zh) 散熱式齊納二極體
CN107316864B (zh) 瞬态电压抑制器及其制作方法
CN106298653A (zh) 双向瞬态电压抑制器件及其制造方法
CN112670279B (zh) 静电放电保护装置
TWI714297B (zh) 靜電放電保護裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination