TWI842356B

TWI842356B - 靜電放電保護裝置

Info

Publication number: TWI842356B
Application number: TW112102992A
Authority: TW
Inventors: 林昆賢; 陳子平; 楊敦智
Original assignee: 晶焱科技股份有限公司
Priority date: 2023-01-10
Filing date: 2023-01-30
Publication date: 2024-05-11
Also published as: TW202429679A; US20240234408A1; CN116013923A; CN116013923B

Abstract

一種靜電放電保護裝置，其包含一N型半導體基板、一P型半導體層、一第一N型井區、一P型井區、一第二N型井區、一第一P型重摻雜區、一第一N型重摻雜區與一第二P型重摻雜區。半導體層設於基板上，井區設於半導體層中。第二N型井區直接接觸基板，第一P型重摻雜區設於第一N型井區中。第一N型重摻雜區與第二P型重摻雜區設於P型井區中，第二P型重摻雜區經由一外部導線耦接第二N型井區。第二P型重摻雜區可以第二N型重摻雜區取代。

Description

靜電放電保護裝置

本發明係關於一種保護裝置，且特別關於一種靜電放電保護裝置。

靜電放電（ESD）損壞已成為以奈米級互補式金氧半(CMOS)工藝製造的CMOS積體電路(IC)產品的主要可靠性問題。靜電放電保護裝置通常設計為用於釋放靜電放電能量，因此可以防止積體電路晶片受到靜電放電損壞。

靜電放電保護裝置的工作原理如第1圖所示，在積體電路晶片上，靜電放電保護裝置1並聯欲保護電路2，當ESD情況發生時，靜電放電保護裝置1瞬間被觸發，同時，靜電放電保護裝置1亦可提供一低電阻路徑，以供暫態之ESD電流進行放電，讓ESD暫態電流之能量透過靜電放電保護裝置1得以釋放。在美國專利號10896903B2中，第1圖顯示一半導體裝置，其包含一P型輕摻雜陽極區域與一N型陰極區域。在靜電放電電流從陰極流至陽極時，P型輕摻雜陽極區域與N型陰極區域具有高崩潰電壓。因此，半導體裝置無法用於低電壓應用。在靜電放電電流從陽極流至陰極時，半導體裝置由於P型輕摻雜陽極區域與一N型陰極區域之低摻雜濃度，故具有高箝位電壓。在美國專利號10923466B2中，在第一接腳與第二接腳分別耦合一高電壓與一低電壓時，靜電放電電流流經一寄生NPN雙極性接面電晶體。由於此NPN雙極性接面電晶體之高握持電壓，所以導通之雙極性接面電晶體具有一高箝位電壓。

因此，本發明係在針對上述的困擾，提出一種靜電放電保護裝置，以解決習知所產生的問題。

本發明提供一種靜電放電保護裝置，其具有低觸發(trigger-on)電壓與低箝位電壓，並用於低電壓應用。

在本發明之一實施例中，提供一種靜電放電保護裝置，其包含一N型半導體基板、一P型半導體層、一第一N型井區、一P型井區、一第二N型井區、一第一P型重摻雜區、一第一N型重摻雜區與一第二P型重摻雜區。P型半導體層設於N型半導體基板上，第一N型井區、P型井區與第二N型井區設於P型半導體層中，其中第二N型井區直接接觸N型半導體基板。第一P型重摻雜區設於第一N型井區中，第一N型重摻雜區與第二P型重摻雜區設於P型井區中，其中第二P型重摻雜區經由一外部導線耦接第二N型井區。

在本發明之一實施例中，第二N型井區為N型重摻雜井區。

在本發明之一實施例中，靜電放電保護裝置更包含一N型重摻雜區，其設於第二N型井區中。

在本發明之一實施例中，靜電放電保護裝置更包含一第二N型重摻雜區，其設於第一N型井區中。

在本發明之一實施例中，第一N型重摻雜區、第一P型重摻雜區與第二N型重摻雜區耦接一第一接腳，且N型半導體基板耦接一第二接腳。

在本發明之一實施例中，第一P型重摻雜區、第一N型井區、P型半導體層與N型半導體基板形成一寄生矽控整流器。第一N型重摻雜區、P型井區、P型半導體層與N型半導體基板形成一寄生雙極性接面電晶體。在第一接腳與第二接腳分別接收一正靜電放電電壓與一接地電壓時，靜電放電電流從第一接腳通過寄生矽控整流器與寄生雙極性接面電晶體流至第二接腳。

在本發明之一實施例中，P型井區、第一N型重摻雜區與第二P型重摻雜區形成一寄生二極體。在第一接腳與第二接腳分別接收一負靜電放電電壓與一接地電壓時，靜電放電電流從第二接腳通過N型半導體基板、第二N型井區、外部導線與寄生二極體流至第一接腳。

在本發明之一實施例中，第一N型重摻雜區、第一P型重摻雜區與第二N型重摻雜區耦接一第一接腳，外部導線耦接一第二接腳。

在本發明之一實施例中，第一P型重摻雜區、第一N型井區、P型半導體層、N型半導體基板與第二N型井區形成一寄生矽控整流器，第一N型重摻雜區、P型井區、P型半導體層、N型半導體基板與第二N型井區形成一寄生雙極性接面電晶體。在第一接腳與第二接腳分別接收一正靜電放電電壓與一接地電壓時，靜電放電電流從第一接腳通過寄生矽控整流器與寄生雙極性接面電晶體流至第二接腳。

在本發明之一實施例中，P型井區、第一N型重摻雜區與第二P型重摻雜區形成一寄生二極體，靜電放電電流從第二接腳通過外部導線與寄生二極體流至第一接腳。

在本發明之一實施例中，靜電放電保護裝置更包含一第三P型重摻雜區，其設於P型井區中，第三P型重摻雜區直接接觸第一N型重摻雜區之底部。

在本發明之一實施例中，一種靜電放電保護裝置包含一N型半導體基板、一P型半導體層、一第一N型井區、一P型井區、一第二N型井區、一第一P型重摻雜區、一第一N型重摻雜區與一第二N型重摻雜區。P型半導體層設於N型半導體基板上，第一N型井區、P型井區與第二N型井區設於P型半導體層中，其中第二N型井區直接接觸N型半導體基板。第一P型重摻雜區設於第一N型井區中，第一N型重摻雜區與第二N型重摻雜區設於P型井區中，其中第二N型重摻雜區經由一外部導線耦接第二N型井區。

在本發明之一實施例中，第二N型井區為N型重摻雜井區。

在本發明之一實施例中，靜電放電保護裝置更包含一第三N型重摻雜區，其設於第一N型井區中。

在本發明之一實施例中，第一N型重摻雜區、第一P型重摻雜區與第三N型重摻雜區耦接一第一接腳，N型半導體基板耦接一第二接腳。

在本發明之一實施例中，第一P型重摻雜區、第一N型井區、P型半導體層與N型半導體基板形成一寄生矽控整流器，第一N型重摻雜區、P型井區、P型半導體層與N型半導體基板形成一寄生垂直雙極性接面電晶體。在第一接腳與第二接腳分別接收一正靜電放電電壓與一接地電壓時，靜電放電電流從第一接腳通過寄生矽控整流器與寄生垂直雙極性接面電晶體流至第二接腳。

在本發明之一實施例中，P型井區、第一N型重摻雜區與第二N型重摻雜區形成一寄生橫向雙極性接面電晶體。在第一接腳與第二接腳分別接收一負靜電放電電壓與一接地電壓時，靜電放電電流從第二接腳通過N型半導體基板、第二N型井區、外部導線與寄生橫向雙極性接面電晶體流至第一接腳。

在本發明之一實施例中，第一N型重摻雜區、第一P型重摻雜區與第三N型重摻雜區耦接一第一接腳，外部導線耦接一第二接腳。

在本發明之一實施例中，第一P型重摻雜區、第一N型井區、P型半導體層、N型半導體基板與第二N型井區形成一寄生矽控整流器，第一N型重摻雜區、P型井區、P型半導體層、N型半導體基板與第二N型井區形成一寄生垂直雙極性接面電晶體。在第一接腳與第二接腳分別接收一整靜電放電電壓與一接地電壓時，靜電放電電流從第一接腳通過寄生矽控整流器與寄生垂直雙極性接面電晶體流至第二接腳。

在本發明之一實施例中，P型井區、第一N型重摻雜區與第二N型重摻雜區形成一寄生橫向雙極性接面電晶體。在第一接腳與第二接腳分別接收一負靜電放電電壓與一接地電壓時，靜電放電電流從第二接腳通過外部導線與寄生橫向雙極性接面電晶體流至第一接腳。

在本發明之一實施例中，靜電放電保護裝置更包含一第二P型重摻雜區，其設於P型井區中，第二P型重摻雜區直接接觸第一N型重摻雜區之底部。

在本發明之一實施例中，靜電放電保護裝置更包含一第三P型重摻雜區，其設於P型井區中，第三P型重摻雜區直接接觸第二N型重摻雜區之底部。

基於上述，靜電放電保護裝置利用一寄生雙極性接面電晶體幫助導通一寄生矽控整流器，從而降低觸發電壓與箝位電壓。靜電放電保護裝置亦形成一橫向二極體或雙極性接面電晶體，以降低箝位電壓。因此，靜電放電保護裝置用於低電壓應用。

茲為使　貴審查委員對本發明的結構特徵及所達成的功效更有進一步的瞭解與認識，謹佐以較佳的實施例圖及配合詳細的說明，說明如後：

本發明之實施例將藉由下文配合相關圖式進一步加以解說。盡可能的，於圖式與說明書中，相同標號係代表相同或相似構件。於圖式中，基於簡化與方便標示，形狀與厚度可能經過誇大表示。可以理解的是，未特別顯示於圖式中或描述於說明書中之元件，為所屬技術領域中具有通常技術者所知之形態。本領域之通常技術者可依據本發明之內容而進行多種之改變與修改。

除非特別說明，一些條件句或字詞，例如「可以(can)」、「可能(could)」、「也許(might)」，或「可(may)」，通常是試圖表達本案實施例具有，但是也可以解釋成可能不需要的特徵、元件，或步驟。在其他實施例中，這些特徵、元件，或步驟可能是不需要的。

於下文中關於“一個實施例”或“一實施例”之描述係指關於至少一實施例內所相關連之一特定元件、結構或特徵。因此，於下文中多處所出現之“一個實施例”或 “一實施例”之多個描述並非針對同一實施例。再者，於一或多個實施例中之特定構件、結構與特徵可依照一適當方式而結合。

在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語，故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。

揭露特別以下述例子加以描述，這些例子僅係用以舉例說明而已，因為對於熟習此技藝者而言，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。在通篇說明書與申請專利範圍中，除非內容清楚指定，否則「一」以及「該」的意義包含這一類敘述包括「一或至少一」該元件或成分。此外，如本揭露所用，除非從特定上下文明顯可見將複數排除在外，否則單數冠詞亦包括複數個元件或成分的敘述。而且，應用在此描述中與下述之全部申請專利範圍中時，除非內容清楚指定，否則「在其中」的意思可包含「在其中」與「在其上」。在通篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供從業人員(practitioner)在有關本揭露之描述上額外的引導。在通篇說明書之任何地方之例子，包含在此所討論之任何用詞之例子的使用，僅係用以舉例說明，當然不限制本揭露或任何例示用詞之範圍與意義。同樣地，本揭露並不限於此說明書中所提出之各種實施例。

在下面的描述中，將提供一種靜電放電保護裝置，其利用一寄生雙極性接面電晶體來幫助導通一寄生矽控整流器，從而降低一觸發(trigger-on)電壓與一箝位電壓。靜電放電保護裝置亦形成一橫向二極體或雙極性接面電晶體來降低箝位電壓。因此，靜電放電保護裝置用於低電壓應用。

第2圖為本發明之靜電放電保護裝置之第一實施例之結構剖視圖。請參閱第2圖，以下介紹本發明之靜電放電保護裝置3之第一實施例。第一實施例為單向靜電放電保護裝置。靜電放電保護裝置3包含一N型半導體基板30、一P型半導體層31、一第一N型井區32、一P型井區33、一第二N型井區34、一第一P型重摻雜區35、一第一N型重摻雜區36與一第二P型重摻雜區37。P型半導體層31設於N型半導體基板30上。第一N型井區32、P型井區33與第二N型井區34設於P型半導體層31中。第二N型井區34直接接觸N型半導體基板30，即第二N型井區34與N型半導體基板30之間呈無結構設置。靜電放電保護裝置3更可包含一N型重摻雜區340，其設於第二N型井區34中，以形成歐姆接觸。可選擇地，第二N型井區34可為N型重摻雜井區，以形成歐姆接觸。第一P型重摻雜區35設於第一N型井區32中。第一N型重摻雜區36與第二P型重摻雜區37設於P型井區33中。第二P型重摻雜區37經由外部導線4耦接N型重摻雜區340或第二N型井區34。在某些實施例中，P型井區33可設於第一N型井區32與第二N型井區34之間。為了形成第一N型井區32之歐姆接觸，靜電放電保護裝置3更可包含一第二N型重摻雜區38，其設於第一N型井區32中。第一N型重摻雜區36、第一P型重摻雜區35與第二N型重摻雜區38耦接一第一接腳5，且N型半導體基板30耦接一第二接腳6。

第一P型重摻雜區35、第一N型井區32、P型半導體層31與N型半導體基板30形成一寄生矽控整流器。第一N型重摻雜區36、P型井區33、P型半導體層31與N型半導體基板30形成一寄生雙極性接面電晶體。寄生矽控整流器與寄生雙極性接面電晶體必須共享相同的P型半導體層31。在第一接腳5與第二接腳6分別接收一正靜電放電電壓與一接地電壓時，靜電放電電流從第一接腳5通過寄生矽控整流器與寄生雙極性接面電晶體流至第二接腳6。因為第一N型重摻雜區36與P型井區33之間的接面的崩潰事件造成P型半導體層31之電位提升，所以順向偏壓施加在P型半導體層31與N型半導體基板30上。寄生雙極性接面電晶體能幫助導通寄生矽控整流器，從而降低觸發電壓與箝位電壓。需注意的是，因為寄生雙極性接面電晶體之觸發電壓小於寄生矽控整流器之觸發電壓，所以靜電放電保護裝置3之觸發電壓取決於寄生雙極性接面電晶體之觸發電壓。因此，靜電放電保護裝置3適用於低電壓應用。

P型井區33、第一N型重摻雜區36與第二P型重摻雜區37形成一橫向寄生二極體。在第一接腳5與第二接腳6分別接收一負靜電放電電壓與一接地電壓時，靜電放電電流從第二接腳6通過N型半導體基板30、第二N型井區34、N型重摻雜區340、外部導線4與寄生二極體流至第一接腳5。寄生二極體之路徑具有低箝位電壓。

第3圖為本發明之靜電放電保護裝置之第二實施例之結構剖視圖。請參閱第3圖，以下介紹本發明之靜電放電保護裝置3之第二實施例。第二實施例與第一實施例差別在於靜電放電保護裝置3之第二實施例更包含一第三P型重摻雜區39，其設於P型井區33中，第三P型重摻雜區39直接接觸第一N型重摻雜區36之底部。也就是說，第三P型重摻雜區39與第一N型重摻雜區36之底部之間呈無結構設置。第二實施例之其餘特徵已於第一實施例中描述過，於此不再贅述。第三P型重摻雜區39與第一N型重摻雜區36之間的接面的崩潰事件造成P型半導體層31之電位增加，故第三P型重摻雜區39能進一步降低寄生雙極性接面電晶體之觸發電壓。因此，順向偏壓施加在P型半導體層31與N型半導體基板30。寄生雙極性接面電晶體能幫助導通寄生矽控整流器，從而降低觸發電壓與箝位電壓。需注意的是，因為寄生雙極性接面電晶體之觸發電壓低於寄生矽控整流器之觸發電壓，所以靜電放電保護裝置3之觸發電壓取決於寄生雙極性接面電晶體之觸發電壓。

第4圖為本發明之靜電放電保護裝置之第三實施例之結構剖視圖。請參閱第4圖，以下介紹本發明之靜電放電保護裝置7之第三實施例。第三實施例為雙向靜電放電保護裝置。靜電放電保護裝置7包含一N型半導體基板70、一P型半導體層71、一第一N型井區72、一P型井區73、一第二N型井區74、一第一P型重摻雜區75、一第一N型重摻雜區76與一第二N型重摻雜區77。P型半導體層71設於N型半導體基板70上，第一N型井區72、P型井區73與第二N型井區74設於P型半導體層71中。第二N型井區74直接接觸N型半導體基板70，即第二N型井區74與N型半導體基板70之間呈無結構設置。靜電放電保護裝置7可更包含一N型重摻雜區740，其設於第二N型井區74中，以形成歐姆接觸。可選擇地，第二N型井區74可為N型重摻雜井區，以形成歐姆接觸。第一P型重摻雜區75設於第一N型井區72中。第一N型重摻雜區76與第二N型重摻雜區77設於P型井區73中。第二N型重摻雜區77經由外部導線4’耦接第二N型井區74。在某些實施例中，P型井區73可設於第一N型井區72與第二N型井區74之間。為了形成第一N型井區72之歐姆接觸，靜電放電保護裝置7可更包含一第三N型重摻雜區78，其設於第一N型井區72中。第一N型重摻雜區76、第一P型重摻雜區75與第三N型重摻雜區78耦接一第一接腳5’，N型半導體基板70耦接一第二接腳6’。

第一P型重摻雜區75、第一N型井區72、P型半導體層71與N型半導體基板70形成一寄生矽控整流器。第一N型重摻雜區76、P型井區73、P型半導體層71與N型半導體基板70形成一寄生垂直雙極性接面電晶體。寄生矽控整流器與寄生垂直雙極性接面電晶體必須共享相同之P型半導體層71。在第一接腳5’與第二接腳6’分別接收一正靜電放電電壓與一接地電壓時，靜電放電電流從第一接腳5’通過寄生矽控整流器與寄生垂直雙極性接面電晶體流至第二接腳6’。第一N型重摻雜區76與P型井區73之間的接面的崩潰事件造成P型半導體層71之電位增加，因此順向偏壓施加在P型半導體層71與N型半導體基板70上。寄生垂直雙極性接面電晶體能幫助導通寄生矽控整流器，從而降低觸發電壓與箝位電壓。需注意的是，因為寄生垂直雙極性接面電晶體之觸發電壓小於寄生矽控整流器之觸發電壓，所以靜電放電保護裝置7之觸發電壓取決於寄生垂直雙極性接面電晶體之觸發電壓。因此，靜電放電保護裝置7適用於低電壓應用。

P型井區73、第一N型重摻雜區76與第二N型重摻雜區77形成一寄生橫向雙極性接面電晶體。在第一接腳5’與第二接腳6’分別接收一負靜電放電電壓與一接地電壓時，靜電放電電流從第二接腳6’通過N型半導體基板70、第二N型井區74、N型重摻雜區740、外部導線4’與寄生橫向雙極性接面電晶體流至第一接腳5’。寄生橫向雙極性接面電晶體之路徑具有低箝位電壓。

第5圖為本發明之靜電放電保護裝置之第四實施例之結構剖視圖。請參閱第5圖，以下介紹本發明之靜電放電保護裝置7之第四實施例。第四實施例與第三實施例差別在於靜電放電保護裝置7之第四實施例更包含一第二P型重摻雜區79，其設於P型井區73中。第二P型重摻雜區79直接接觸第一N型重摻雜區76之底部，即第二P型重摻雜區79與第一N型重摻雜區76之底部之間呈無結構設置。第四實施例之其餘技術特徵已於第三實施例中描述過，於此不再贅述。第一N型重摻雜區76與第二P型重摻雜區79之間的接面的崩潰事件造成P型半導體層71之電位增加，故第二P型重摻雜區79能降低寄生垂直雙極性接面電晶體之觸發電壓。因此順向偏壓施加在P型半導體層71與N型半導體基板70上。寄生垂直雙極性接面電晶體能幫助導通寄生矽控整流器，從而降低觸發電壓與箝位電壓。需注意的是，因為寄生垂直雙極性接面電晶體之觸發電壓小於寄生矽控整流器之觸發電壓，所以靜電放電保護裝置7之觸發電壓取決於寄生垂直雙極性接面電晶體之觸發電壓。因此，靜電放電保護裝置7適用於低電壓應用。

此外，靜電放電保護裝置7更可包含一第三P型重摻雜區79’，其設於P型井區73中。第三P型重摻雜區79’直接接觸第二N型重摻雜區77之底部，即第三P型重摻雜區79’與第二N型重摻雜區77之底部之間呈無結構設置。第三P型重摻雜區79’能進一步降低寄生橫向雙極性接面電晶體之觸發電壓與箝位電壓。

第6圖為本發明之靜電放電保護裝置之第五實施例之結構剖視圖。請參閱第6圖，以下介紹本發明之靜電放電保護裝置3之第五實施例。第五實施例與第一實施例差別在於第二接腳6之位置，其餘特徵已於前面描述過，於此不再贅述。

第一P型重摻雜區35、第一N型井區32、P型半導體層31、N型半導體基板30、第二N型井區34與N型重摻雜區340形成一寄生矽控整流器。第一N型重摻雜區36、P型井區33、P型半導體層31、N型半導體基板30、第二N型井區34與N型重摻雜區340形成一寄生雙極性接面電晶體。在第一接腳5與第二接腳6分別接收一正靜電放電電壓與一接地電壓時，靜電放電電流從第一接腳5通過寄生矽控整流器與寄生雙極性接面電晶體流至第二接腳6。因為第一N型重摻雜區36與P型井區33之間的接面的崩潰事件造成P型半導體層31之電位提升，所以順向偏壓施加在P型半導體層31與N型半導體基板30上。寄生雙極性接面電晶體能幫助導通寄生矽控整流器，從而降低觸發電壓與箝位電壓。需注意的是，因為寄生雙極性接面電晶體之觸發電壓小於寄生矽控整流器之觸發電壓，所以靜電放電保護裝置3之觸發電壓取決於寄生雙極性接面電晶體之觸發電壓。因此，靜電放電保護裝置3適用於低電壓應用。

P型井區33、第一N型重摻雜區36與第二P型重摻雜區37形成一橫向寄生二極體。在第一接腳5與第二接腳6分別接收一負靜電放電電壓與一接地電壓時，靜電放電電流從第二接腳6通過外部導線4與寄生二極體流至第一接腳5。寄生二極體之路徑具有低箝位電壓。

第7圖為本發明之靜電放電保護裝置之第六實施例之結構剖視圖。請參閱第7圖，以下介紹本發明之靜電放電保護裝置3之第六實施例。第六實施例與第五實施例差別在於靜電放電保護裝置3之第六實施例更包含一第三P型重摻雜區39，其設於P型井區33中，第三P型重摻雜區39直接接觸第一N型重摻雜區36之底部。也就是說，第三P型重摻雜區39與第一N型重摻雜區36之底部之間呈無結構設置。第六實施例之其餘特徵已於第五實施例中描述過，於此不再贅述。第三P型重摻雜區39與第一N型重摻雜區36之間的接面的崩潰事件造成P型半導體層31之電位增加，故第三P型重摻雜區39能進一步降低寄生雙極性接面電晶體之觸發電壓。因此，順向偏壓施加在P型半導體層31與N型半導體基板30。寄生雙極性接面電晶體能幫助導通寄生矽控整流器，從而降低觸發電壓與箝位電壓。需注意的是，因為寄生雙極性接面電晶體之觸發電壓低於寄生矽控整流器之觸發電壓，所以靜電放電保護裝置3之觸發電壓取決於寄生雙極性接面電晶體之觸發電壓。

第8圖為本發明之靜電放電保護裝置之第七實施例之結構剖視圖。請參閱第8圖，以下介紹本發明之靜電放電保護裝置7之第七實施例。第七實施例與第三實施例差別在於第二接腳6’之位置。在第七實施例中，第二接腳6’耦接外部導線4’。

第一P型重摻雜區75、第一N型井區72、P型半導體層71、N型半導體基板70、第二N型井區74與N型重摻雜區740形成一寄生矽控整流器。第一N型重摻雜區76、P型井區73、P型半導體層71、N型半導體基板70、第二N型井區74與N型重摻雜區740形成一寄生垂直雙極性接面電晶體。寄生矽控整流器與寄生垂直雙極性接面電晶體必須共享相同之P型半導體層71。在第一接腳5’與第二接腳6’分別接收一正靜電放電電壓與一接地電壓時，靜電放電電流從第一接腳5’通過寄生矽控整流器與寄生垂直雙極性接面電晶體流至第二接腳6’。第一N型重摻雜區76與P型井區73之間的接面的崩潰事件造成P型半導體層71之電位增加，因此順向偏壓施加在P型半導體層71與N型半導體基板70上。寄生垂直雙極性接面電晶體能幫助導通寄生矽控整流器，從而降低觸發電壓與箝位電壓。需注意的是，因為寄生垂直雙極性接面電晶體之觸發電壓小於寄生矽控整流器之觸發電壓，所以靜電放電保護裝置7之觸發電壓取決於寄生垂直雙極性接面電晶體之觸發電壓。因此，靜電放電保護裝置7適用於低電壓應用。

P型井區73、第一N型重摻雜區76與第二N型重摻雜區77形成一寄生橫向雙極性接面電晶體。在第一接腳5’與第二接腳6’分別接收一負靜電放電電壓與一接地電壓時，靜電放電電流從第二接腳6’通過外部導線4’與寄生橫向雙極性接面電晶體流至第一接腳5’。寄生橫向雙極性接面電晶體之路徑具有低箝位電壓。

第9圖為本發明之靜電放電保護裝置之第八實施例之結構剖視圖。請參閱第9圖，以下介紹本發明之靜電放電保護裝置7之第八實施例。第八實施例與第七實施例差別在於靜電放電保護裝置7之第八實施例更包含一第二P型重摻雜區79，其設於P型井區73中。第二P型重摻雜區79直接接觸第一N型重摻雜區76之底部，即第二P型重摻雜區79與第一N型重摻雜區76之底部之間呈無結構設置。第八實施例之其餘技術特徵已於第七實施例中描述過，於此不再贅述。第一N型重摻雜區76與第二P型重摻雜區79之間的接面的崩潰事件造成P型半導體層71之電位增加，故第二P型重摻雜區79能降低寄生垂直雙極性接面電晶體之觸發電壓。因此順向偏壓施加在P型半導體層71與N型半導體基板70上。寄生垂直雙極性接面電晶體能幫助導通寄生矽控整流器，從而降低觸發電壓與箝位電壓。需注意的是，因為寄生垂直雙極性接面電晶體之觸發電壓小於寄生矽控整流器之觸發電壓，所以靜電放電保護裝置7之觸發電壓取決於寄生垂直雙極性接面電晶體之觸發電壓。因此，靜電放電保護裝置7適用於低電壓應用。

根據上述實施例，靜電放電保護裝置具有低觸發電壓與低箝位電壓，並能用於低電壓應用。

以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。

1:靜電放電保護裝置 2:欲保護電路 3:靜電放電保護裝置 30:N型半導體基板 31:P型半導體層 32:第一N型井區 33:P型井區 34:第二N型井區 340:N型重摻雜區 35:第一P型重摻雜區 36:第一N型重摻雜區 37:第二P型重摻雜區 38:第二N型重摻雜區 39:第三P型重摻雜區 4:外部導線 5:第一接腳 6:第二接腳 7:靜電放電保護裝置 70:N型半導體基板 71:P型半導體層 72:第一N型井區 73:P型井區 74:第二N型井區 740:N型重摻雜區 75:第一P型重摻雜區 76:第一N型重摻雜區 77:第二N型重摻雜區 78:第三N型重摻雜區 79:第二P型重摻雜區 79’:第三P型重摻雜區 4’:外部導線 5’:第一接腳 6’:第二接腳

第1圖為先前技術之連接積體電路晶片上之欲保護電路之靜電放電保護裝置之示意圖。第2圖為本發明之靜電放電保護裝置之第一實施例之結構剖視圖。第3圖為本發明之靜電放電保護裝置之第二實施例之結構剖視圖。第4圖為本發明之靜電放電保護裝置之第三實施例之結構剖視圖。第5圖為本發明之靜電放電保護裝置之第四實施例之結構剖視圖。第6圖為本發明之靜電放電保護裝置之第五實施例之結構剖視圖。第7圖為本發明之靜電放電保護裝置之第六實施例之結構剖視圖。第8圖為本發明之靜電放電保護裝置之第七實施例之結構剖視圖。第9圖為本發明之靜電放電保護裝置之第八實施例之結構剖視圖。

3:靜電放電保護裝置

30:N型半導體基板

31:P型半導體層

32:第一N型井區

33:P型井區

34:第二N型井區

340:N型重摻雜區

35:第一P型重摻雜區

36:第一N型重摻雜區

37:第二P型重摻雜區

38:第二N型重摻雜區

4:外部導線

5:第一接腳

6:第二接腳

Claims

一種靜電放電保護裝置，包含：一N型半導體基板；一P型半導體層，設於該N型半導體基板上；一第一N型井區、一P型井區與一第二N型井區，設於該P型半導體層中，其中該第二N型井區直接接觸該N型半導體基板；一第一P型重摻雜區，設於該第一N型井區中；以及一第一N型重摻雜區與一第二P型重摻雜區，設於該P型井區中，其中該第二P型重摻雜區經由一外部導線耦接該第二N型井區。
如請求項1所述之靜電放電保護裝置，其中該第二N型井區為N型重摻雜井區。
如請求項1所述之靜電放電保護裝置，更包含一N型重摻雜區，其設於該第二N型井區中。
如請求項1所述之靜電放電保護裝置，更包含一第二N型重摻雜區，其設於該第一N型井區中。
如請求項4所述之靜電放電保護裝置，其中該第一N型重摻雜區、該第一P型重摻雜區與該第二N型重摻雜區耦接一第一接腳，且該N型半導體基板耦接一第二接腳。
如請求項5所述之靜電放電保護裝置，其中該第一P型重摻雜區、該第一N型井區、該P型半導體層與該N型半導體基板形成一寄生矽控整流器，該第一N型重摻雜區、該P型井區、該P型半導體層與該N型半導體基板形成一寄生雙極性接面電晶體，在該第一接腳與該第二接腳分別接收一正靜電放電電壓與一接地電壓時，靜電放電電流從該第一接腳通過該寄生矽控整流器與該寄生雙極性接面電晶體流至該第二接腳。
如請求項5所述之靜電放電保護裝置，其中該P型井區、該第一N型重摻雜區與該第二P型重摻雜區形成一寄生二極體，在該第一接腳與該第二接腳分別接收一負靜電放電電壓與一接地電壓時，靜電放電電流從該第二接腳通過該N型半導體基板、該第二N型井區、該外部導線與該寄生二極體流至該第一接腳。
如請求項4所述之靜電放電保護裝置，其中該第一N型重摻雜區、該第一P型重摻雜區與該第二N型重摻雜區耦接一第一接腳，該外部導線耦接一第二接腳。
如請求項8所述之靜電放電保護裝置，其中該第一P型重摻雜區、該第一N型井區、該P型半導體層、該N型半導體基板與該第二N型井區形成一寄生矽控整流器，該第一N型重摻雜區、該P型井區、該P型半導體層、該N型半導體基板與該第二N型井區形成一寄生雙極性接面電晶體，在該第一接腳與該第二接腳分別接收一正靜電放電電壓與一接地電壓時，靜電放電電流從該第一接腳通過該寄生矽控整流器與該寄生雙極性接面電晶體流至該第二接腳。
如請求項8所述之靜電放電保護裝置，其中該P型井區、該第一N型重摻雜區與該第二P型重摻雜區形成一寄生二極體，靜電放電電流從該第二接腳通過該外部導線與該寄生二極體流至該第一接腳。
如請求項1所述之靜電放電保護裝置，更包含一第三P型重摻雜區，其設於該P型井區中，該第三P型重摻雜區直接接觸該第一N型重摻雜區之底部。
一種靜電放電保護裝置，包含：一N型半導體基板；一P型半導體層，設於該N型半導體基板上；一第一N型井區、一P型井區與一第二N型井區，設於該P型半導體層中，其中該第二N型井區直接接觸該N型半導體基板；一第一P型重摻雜區，設於該第一N型井區中；以及一第一N型重摻雜區與一第二N型重摻雜區，設於該P型井區中，其中該第二N型重摻雜區經由一外部導線耦接該第二N型井區。
如請求項12所述之靜電放電保護裝置，其中該第二N型井區為N型重摻雜井區。
如請求項12所述之靜電放電保護裝置，更包含一N型重摻雜區，其設於該第二N型井區中。
如請求項12所述之靜電放電保護裝置，更包含一第三N型重摻雜區，其設於該第一N型井區中。
如請求項15所述之靜電放電保護裝置，其中該第一N型重摻雜區、該第一P型重摻雜區與該第三N型重摻雜區耦接一第一接腳，該N型半導體基板耦接一第二接腳。
如請求項16所述之靜電放電保護裝置，其中該第一P型重摻雜區、該第一N型井區、該P型半導體層與該N型半導體基板形成一寄生矽控整流器，該第一N型重摻雜區、該P型井區、該P型半導體層與該N型半導體基板形成一寄生垂直雙極性接面電晶體，在該第一接腳與該第二接腳分別接收一正靜電放電電壓與一接地電壓時，靜電放電電流從該第一接腳通過該寄生矽控整流器與該寄生垂直雙極性接面電晶體流至該第二接腳。
如請求項16所述之靜電放電保護裝置，其中該P型井區、該第一N型重摻雜區與該第二N型重摻雜區形成一寄生橫向雙極性接面電晶體，在該第一接腳與該第二接腳分別接收一負靜電放電電壓與一接地電壓時，靜電放電電流從該第二接腳通過該N型半導體基板、該第二N型井區、該外部導線與該寄生橫向雙極性接面電晶體流至該第一接腳。
如請求項15所述之靜電放電保護裝置，其中該第一N型重摻雜區、該第一P型重摻雜區與該第三N型重摻雜區耦接一第一接腳，該外部導線耦接一第二接腳。
如請求項19所述之靜電放電保護裝置，其中該第一P型重摻雜區、該第一N型井區、該P型半導體層、該N型半導體基板與該第二N型井區形成一寄生矽控整流器，該第一N型重摻雜區、該P型井區、該P型半導體層、該N型半導體基板與該第二N型井區形成一寄生垂直雙極性接面電晶體，在該第一接腳與該第二接腳分別接收一整靜電放電電壓與一接地電壓時，靜電放電電流從該第一接腳通過該寄生矽控整流器與該寄生垂直雙極性接面電晶體流至該第二接腳。
如請求項19所述之靜電放電保護裝置，其中該P型井區、該第一N型重摻雜區與該第二N型重摻雜區形成一寄生橫向雙極性接面電晶體，在該第一接腳與該第二接腳分別接收一負靜電放電電壓與一接地電壓時，靜電放電電流從該第二接腳通過該外部導線與該寄生橫向雙極性接面電晶體流至該第一接腳。
如請求項12所述之靜電放電保護裝置，更包含一第二P型重摻雜區，其設於該P型井區中，該第二P型重摻雜區直接接觸該第一N型重摻雜區之底部。
如請求項22所述之靜電放電保護裝置，更包含一第三P型重摻雜區，其設於該P型井區中，該第三P型重摻雜區直接接觸該第二N型重摻雜區之底部。