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TWI844085B - 標準元件單元 - Google Patents

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TWI844085B
TWI844085B TW111132681A TW111132681A TWI844085B TW I844085 B TWI844085 B TW I844085B TW 111132681 A TW111132681 A TW 111132681A TW 111132681 A TW111132681 A TW 111132681A TW I844085 B TWI844085 B TW I844085B
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盧超群
闕壯穎
黃立平
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新加坡商發明與合作實驗室有限公司
鈺創科技股份有限公司
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Abstract

一種標準元件單元包括複數個電晶體、電性連接至複數個電晶體的一組接觸結構、電性連接至複數個電晶體的至少一條輸入線、電性連接至複數個電晶體的一條輸出線、電性連接至複數個電晶體的一條高壓VDD接觸線和電性連接至複數個電晶體的一條低壓VSS接觸線。其中，隨著標準元件單元的最小特徵尺寸(λ)從22nm逐漸微縮，由最小特徵尺寸的平方表示之該標準元件單元的面積尺寸仍維持相同或基本相同。

Description

標準元件單元
本發明是有關於一種建構於半導體單晶粒(monolithic semiconductor die)中的半導體元件，特別是有關於一種通過積體電路微縮和拉伸(scaling and stretching)平台，在半導體單晶粒中所構建的優化標準元件單元。其可以有效地微縮建構在半導體單晶粒中的邏輯電路的尺寸，而不會微縮最小特徵尺寸。
積體電路的性能和成本的改進，主要是藉由根據摩爾定律的製程微縮技術來實現的，但是隨著電晶體的尺寸微縮到 28奈米(或更小)，其製程變異就變成一種挑戰。特別是，藉由微縮邏輯電路的尺寸來提高儲存密度、藉由降低操作電壓 (VDD)來降低待機功耗以及藉由提高良率來得到更大容量的邏輯電路，都變得越來越難以實現。
標準元件是邏輯電路中常用的基本元件之一。標準元件單元通常包括多個如第1(a)圖至第1(f)圖所繪示的基本邏輯功能單元(例如，反相器單元(inverter cell)、NOR單元(NOR cell)和NAND單元(NAND cell)、反相器單元×2、NOR單元×2和NAND單元×2)。然而，由於接觸結構的尺寸和金屬線佈局之間的干擾，即使將製程尺寸(所謂的「最小特徵尺寸」、「λ」或「F」)微縮至22 nm 或更小，當最小特徵尺寸微縮時，的標準元件單元的總面積，以 λ 2或 F 2表示，仍會顯著增加。
當最小特徵尺寸減小時，以λ 2或F 2所表示的標準元件單元的總面積會顯著增加的原因可以描述如下。傳統標準元件單元，以第1(a)圖所示的反相器為例，通過多層內連線連接。其中，第一內連線金屬層 M1 連接至電晶體的(源極區和汲極區)的擴散層 (diffusion level)。有需要增加第二內連線金屬層M2和/或第三內連線金屬層M3以促進信號傳輸(例如，輸入Input或輸出Output)。可以只使用第一內連線金屬層M1，之後形成由某些類型的導電材料所組成的插塞結構Via-1，來連接第二內連線金屬層M2和第一內連線金屬層M1，而不擴大晶粒尺寸。因此，就產生了由擴散區Diffusion 通過接觸結構(Con) 連接到第一內連線金屬層 M1 形成的垂直連接結構，即「Diffusion-Con-M1」結構。類似地，也形成另一種，藉由接觸結構(Con)將閘極(Gate)連接到第一內連線金屬層 M1 的連接結構，即「Gate-Con-M1」結構。
另外，如果需要，亦可形成連接結構「M1-Via1-M2」，藉由插塞結構Via1從第一內連線金屬層 M1連接到第二內連線金屬層 M2。從閘極層Gate-level到第二內連線金屬層M2之間更複雜的內連線結構可以描述為「Gate-Con-M1-Via1-M2」。 此外，堆疊的內連線系統還可以具有「M1-Via1-M2-Via2-M3」或「M1-Via1-M2-Via2-M3-Via3-M4」等結構。由於兩個存取電晶體(如第1(a)圖所繪示的兩個NMOS導通-閘電晶體PG-1 和 PG -2)中的閘極(Gate)和擴散區(Diffusion)必須連接到設置在第二內連線金屬層M2中的輸入端Input。而在傳統反相器中這種金屬內連線結構必須先穿過第一內連線金屬層M1。也就是說，反相器中最先進的內連線系統，可能不允許閘極(Gate)或擴散區(Diffusion)在不經過第一內連線金屬層M1的情況下，直接連接到第二內連線金屬層 M2。結果，一個與第一內連線金屬層 M1連接的內連線結構和另一個與第一內連線金屬層 M1連接的內連線結構之間必須保留空間，而這將會增加晶粒的尺寸，並且在某些情況下，而且這種內連線結構的佈線方式，可能會阻礙直接形成有效通道，穿過第一內連線金屬層 M1連接至第二內連線金屬層 M2的意圖。此外，也難以在插塞Via1與接觸結構Contact之間形成自對準結構，其中插塞Via1與接觸結構Contact彼此分別連接到各自的內連線系統。
此外，在傳統標準元件單元(如第1(a)圖所繪示的反相器的)中，至少會有一個NMOS電晶體11和一個PMOS電晶體12分別位於p型基材(p-substrate)的一些鄰接區域(例如，n型井區(n-well) 或p型井區(p-well))之中。而這些區域已經形成在一個彼此相鄰的緊密鄰接區域內，進而形成n+/p/n/p+ 寄生雙極元件的寄生接面結構(parasitic junction structure)。其輪廓從 NMOS 電晶體11的 n+ 摻雜區開始，到p型井區 (p-well)到相鄰的n型井區(n-well)，再到PMOS電晶體12的 p+摻雜區，如第2圖所繪示。由於n+/p接面或p+/n接面都會產生現明顯的噪聲，當異常大的電流異常流過此n+/p/n/p+接面時，可能會關閉互補式金屬-氧化物半導體(Complementary Metal-Oxide-Semiconductor，CMOS)電路的某些操作，並導致整個晶片(chip)故障。這種被稱為閂鎖(Latch-up)的異常現像對互補式金屬-氧化物半導體電路的操作是有害的，必須避免。
增加對閂鎖的抵抗力的其中一種方法，是增加從 n+摻雜區到 p+摻雜區的距離。但這對於互補式金屬-氧化物半導體電路來說無疑是一個弱點。因為，增加從n+摻雜區到 p+摻雜區的距離以避免閂鎖問題，會實質上擴大標準元件單元的尺寸。
第3(a)圖係繪示一家半導體公司(三星)的5nm(UHD)標準元件單元中PMOS和NMOS電晶體的布局連線棒狀圖(stick diagram)。此狀棒圖只繪示出包括主動區(水平的紅色粗線)和閘極線(垂直的藍色粗線)。在本文中，主動區可以被稱為「鰭片(fin)」。當然，仍有許多接觸結構，其一端直接耦合到PMOS和NMOS電晶體，另一端耦合到輸入端、輸出端、高壓源Vdd端和低壓源Vss(或接地GND)等，未被繪示出來。特別是，每個電晶體包括兩個主動區或鰭片(用深紅色粗線標記)以形成電晶體的通道，使得W/L比(W/L ratio)可以保持在可接受的範圍內。反相器單元的面積大小等於X×Y，其中X=2×Cpp，Y=Cell_Height，Cpp為接觸結構到閘極之間的間隔(Contact to Poly Pitch)距離。需要注意的是，標準元件單元的PMOS/NMOS電晶體中含有一些未被使用的主動區或鰭片(用淺紅色標記，稱為「虛擬鰭片(dummy fins)」)，其存在的原因與解決PMOS電晶體和NMOS電晶體之間的閂鎖問題有關。第3(a)圖中PMOS電晶體和NMOS電晶體之間的閂鎖距離為3×Fp-λ(例如，＝14λ)，其中Fp是鰭片的間距(例如，＝5λ)。
根據三星 5nm (UHD) 標準元件單元中的可用數據:Cpp (為54nm) 和 Cell_Height (為216 nm)，可以通過 X×Y 計算標準元件單元的面積等於 23328nm 2(或 933.12λ 2，其中 λ(Lambda) 為 最小特徵尺寸為 5nm)。第3(b)圖說明三星5nm (UHD) 標準元件單元及其尺寸。如第3(b)圖所繪示，PMOS電晶體和 NMOS電晶體之間的閂鎖距離約為15λ，Cpp為10.8λ，單元高度Cell_Height為43.2λ。
此外，根據目前已公開的相關信息，不同的製程技術節點(process technology node)(或最小特徵尺寸)的Cpp和Cell_Height標示如下表：
TSMC (台積電) 5 7 10 16
Cpp (nm) 50 57 66 90
Cell_Height (nm) 180 240 360 576
Samsung (三星) 5 7 10 14
Cpp (nm) 54 54 NA 78.3
Cell_Height (nm) 216 243 NA 576
Intel(英特爾) 10 14 22 22
Cpp (nm) 54 70 90 108
Cell_Height (nm) 272 399 840 540
使用上表，上述三個廠商關於面積尺寸(2×Cpp×Cell_Height)與不同製程技術節點的微縮趨勢，可以在第4圖中顯示出來。隨著製程技術節點的微縮(例如從22nm微縮到5nm)，傳統標準元件單元的面積(2×Cpp×Cell_Height)，以λ 2為單位，會急劇增加。在傳統標準元件單元中，製程技術節點越小，以λ 2表示的單元面積則越大。傳統標準元件單元的面積之所以顯著增加的原因，可能是由於閘極接觸結構/源極接觸結構/閘極接觸結構的尺寸，難以隨著λ的微縮而按比例縮小、PMOS電晶體和 NMOS電晶體之間的閂鎖距離，難以隨著λ的微縮而按比例縮小；以及金屬層中的干擾，難以隨著λ的微縮而按比例縮小。
因此，有需要提供一種先進的標準元件單元，以解決該技術領域所面臨的上述問題。
本說明書的一實施例是提供一種標準元件單元，此標準元件單元包括複數個電晶體、一組接觸結構、至少一條輸入線、至少一條輸出線、高壓VDD接觸線以及低壓VSS接觸線。此組(多個)接觸結構電性連接至複數個電晶體。輸入線電性連接至複數個電晶體。輸出線電性連接至複數個電晶體。高壓VDD接觸線電性連接至複數個電晶體。低壓VSS接觸線電性連接至複數個電晶體。其中，隨著標準元件單元的最小特徵尺寸(λ)在不同的製程技術節點逐步微縮(例如從22nm逐步微縮)，由最小特徵尺寸的平方表示之該標準元件單元的面積尺寸仍維持相同或基本相同。
根據本說明書的一個面向，標準元件單元可以是(但不限定為)反相器單元、NAND單元或NOR單元。
根據本說明書的一個面向，標準元件單元更包括金屬接觸線，電性連接至此組接觸結構中的第一接觸結構；其中第一接觸結構未被金屬接觸線完全覆蓋。
根據本說明書的一個面向，金屬接觸線與第一接觸結構具有相同或基本相同的寬度。
根據本說明書的一個面向，標準元件單元，更包括重摻雜矽插塞，形成於第一接觸結構未被金屬接觸線覆蓋的一部分上，其中重摻雜矽插塞與金屬接觸線接觸。
根據本說明書的一個面向，標準元件單元更包括電性連接至複數個電晶體的第一金屬線和第二金屬線。其中，第二金屬線位於第一金屬線上方；此組接觸結構中的至少一者直接連接至第二金屬線，而不通過第一金屬。
根據本說明書的一個面向，此組接觸結構中的至少一者是一種閘極接觸結構。
本說明書的一實施例是提供一種標準元件單元，此標準元件單元包括半導體基材、複數個電晶體、一組接觸結構、第一金屬線以及第二金屬線。半導體基材具有一個原始表面。此組(多個)接觸結構、第一金屬線和第二金屬線都電性連接至複數個電晶體。其中，複數個電晶體形成於半導體基材上，複數個電晶體中的至少一者，包括通道層和導電區。通道層或導電區獨立於半導體基材之外，且不會被離子注入製程所摻雜。
根據本說明書的一個面向，複數個電晶體至少一者包括一個鰭片結構；通道層包括覆蓋鰭片結構的第一側壁和第二側壁，並未覆蓋鰭片結構的頂面。
根據本說明書的一個面向，複數個電晶體至少一者包括一個鰭片結構；通道層包括一個覆蓋鰭片結構頂面的頂部和一個覆蓋該鰭片結構的第一側壁和第二側壁的側部，且頂部和側部不是同時形成的。
根據本說明書的一個面向，導電區是從半導體基材的側邊藉由選擇性生長製程所形成。
根據本說明書的一個面向，標準元件單元，更包括一個溝槽及一個隔離區。溝槽形成於半導體基材的原始表面下方。隔離區位於溝槽之中。其中，導電區設置於溝槽之中，且導電區的底面藉由隔離區與半導體基材隔離。
根據本說明書的一個面向，導電區只有一邊與該半導體基材接觸。
根據本說明書的一個面向，標準元件單元更包括一個金屬區，與導電區接觸，其中金屬區位於溝槽之中，且金屬區的底面藉由隔離區與半導體基材隔離。
本說明書的又再一實施例是提供一種標準元件單元，此標準元件單元包括具有井區的基材、複數個電晶體、複數個接觸結構、至少一條輸入線、一條輸出線、高壓VDD接觸線以及低壓VSS接觸線。複數個電晶體包括第一類型電晶體和第二類型電晶體，其中第一類型電晶體形成於井區之中，且第二類型電晶體形成在井區之外。複數個接觸結構電性連接至複數個電晶體。至少一條輸入線電電性連接至複數個電晶體。輸出線電性連接至複數個電晶體。 高壓VDD接觸線電性連接至複數個電晶體。低壓VSS接觸線電性連接至複數個電晶體。第一類型電晶體包括彼此電性連接的第一組鰭片結構，第二類型電晶體包括彼此電性連接的第二組鰭片結構，且第一類型電晶體和第二類型電晶體之間的間隙(gap)等於或基本等於3×Fp-Fp，其中Fp為第一類型電晶體中相鄰兩個鰭片結構之間的間距(pitch) ，Fw為該鰭片結構的一鰭片寬度；第一類型電晶體中相鄰的兩個鰭片結構之間的間距介於3λ至5λ之間，例如3λ，λ為一最小特徵尺寸。
根據本說明書的一個面向，第一類型電晶體和第二類型電晶體之間的間隙介於8λ至12λ之間，例如實質上等於8λ。
本說明書的再另一實施例是提供一種標準元件單元，此標準元件單元包括一組接觸結構、第一金屬線和第二金屬線。第一金屬線和第二金屬線電性連接至複數個電晶體。其中，第二金屬線位於第一金屬線上方；此組(多個)接觸結構中的至少一者直接連接至第二金屬線，而不通過第一金屬。
根據本說明書的一個面向，此組(多個)接觸結構中的至少一者是一種閘極接觸結構。
在傳統的標準元件單元中，即使最小特徵尺寸或製程技術節點微縮至28奈米或更小，電晶體的尺寸也沒辦法按比例縮小。本發明公開了一種在單晶片半導體晶粒(monolithic semiconductor die)中，具有緊湊佈局樣式的新型的標準元件單元。藉由採用新佈局樣式，可以使標準元件單元的面積尺寸，相對於製程技術節點的微縮，仍保持一致或不太敏感，且不會擴大閂鎖問題。
第5(a)圖係根據本發明的一實施例繪示一種新型反相器標準單元500的佈局樣式的棒狀圖。第5(b)圖係繪示第5(a)圖中新型反相器標準單元500各項尺寸的棒狀圖。為了清楚簡明地描述元件結構，僅描繪了反相器標準單元500的閘極層(gate-level)和擴散層(diffusion level)。
其中，反相器標準單元500包括NMOS電晶體和PMOS電晶體，其中PMOS電晶體具有第一鰭片結構和覆蓋鰭片結構的閘極，第一鰭片結構係由形成在半導體基材(未繪示)的n型井區n_well 的二個鰭片(它們二者之間的間距 Fp為3λ)所組成。NMOS電晶體具有第二鰭片結構和覆蓋鰭片結構的閘極，第二鰭片結構係由形成在半導體基材(未繪示)的p型井區p_well 的二個鰭片(它們二者之間的間距 Fp為3λ)所組成。NMOS電晶體與PMOS電晶體NMOS以大於鰭片間距(fin pitch)的間隙隔開，並且在NMOS電晶體和PMOS電晶體之間設置有兩個虛擬鰭片(dummy fins)。
反相器標準單元500的面積尺寸可實現緊湊設計。隨著反相器標準單元500的最小特徵尺寸(λ)，針對不同的製程技術節點逐漸微縮(例如，從22nm微縮到16nm，或從22nm微縮到5nm)，以λ 2表示的反相器標準單元500的面積尺寸仍保持相同或基本相同。在本實施例中，主動區或鰭片的寬度為λ，閘極線(或多晶矽線Poly)的寬度為λ，Cpp為4λ，Cell_Height為24λ，反相器標準單元500的單元面積(2×Cpp×Cell_Height，如圖示中黑色虛線矩形所標示的面積)為192     λ 2。
第5(c)圖至第5(f)圖係繪示形成第5(a)圖和第5(b)圖所繪示之反相器標準單元500的一系列製程佈局圖。如第5(a)圖所繪示，在半導體基材(未繪示)上形成有多組鰭片結構(例如多個水平鰭)，其中形成在半導體基材之n型井區n_well中的兩個相鄰鰭片501用來作為PMOS電晶體的主動區；形成在半導體基材中並與PMOS電晶體相鄰的兩個相鄰鰭片502用來作為NMOS電晶體的主動區。形成在半導體基材中，且位於NMOS電晶體和PMOS電晶體之間的兩個相鄰鰭片503可以作為兩個虛擬鰭片。如第5(c)圖所繪示，PMOS電晶體與NMOS電晶體之間的間隙等於或大致等於3×Fp-Fw，其中Fp為第5(a)圖所繪示，相鄰兩個鰭結構之間的鰭片間距(例如，Fp =3λ)；Fw為鰭片結構的鰭片寬度。在本實施例中，鰭片寬Fw被設置為λ(最小特徵尺寸)。因此，PMOS電晶體和PMOS電晶體之間的間隙等於或基本等於3×Fp-λ(例如，間隙＝8λ)。
此外，多條閘極線504(或多晶矽閘極線(Poly-lines))形成在半導體基材上，並且橫跨在PMOS電晶體和PMOS電晶體的鰭片結構以及虛擬鰭上方。在本實施例中，兩條閘極線或多晶矽閘極線之間的間隙(如第5(a)圖所繪示的Cpp) 可以微縮至4λ。在第5(c)圖中，有多個源極/汲極接觸結構 AA_CT 505(形成於罩幕層開口中，用於連接源/汲極主動區至第一內連線金屬層M1的插塞(VIA))和閘極接觸結構 Gate_CT 506(用於連接多晶矽閘極線至第二內連線金屬層M2的插塞(VIA)開口罩幕層)形成。在第5(d)圖中，形成多個第一內連線金屬層507(寬度：λ或更大)，用以連接多個源極/汲極接觸結構 AA_CT 505(AA_CT罩幕)，但閘極接觸結構(Gate_C)506不與第一內連線金屬層507連接。在第5(e)圖中，在第一內連線金屬層507的頂部形成多個用於將第一內連線金屬層507連接到第二內連線金屬層M2的第一插塞(VIA1)508。在第5(f)圖中， 形成多個第二內連線金屬層509以將多個第一插塞(VIA1)508分別連接到高壓源Vdd、輸出端和低壓源Vss；其中，形成一個額外的第二內連線金屬層M2 510，用以將閘極接觸結構(Gate_C)506直接連接到輸入端。
傳統標準元件單元可能不允許閘極或源極/汲極，在不經過第一內連線金屬層M1的前提下，直接連接到第二內連線金屬層M2。 本發明公開了一種新的標準元件單元，其中閘極/源極/汲可以通過一個垂直的導電插塞，以自對準方式，直接連接到第二內連線金屬層M2，而無需以第一內連線金屬層M1作為過渡層，如下：
第5(c)圖至第5(f)圖中，縮寫符號的含義如下：
M2 第二內連線金屬層。
VIA1 形成在罩幕層的開口中，用於連接第一內連線金屬層和第二內連線金屬層的插塞。
M1 第一內連線金屬層。
CT_AA to M1 形成在罩幕層的開口中，用於將主動區(或Poly)連接至第一內連線金屬層的插塞，其中「AA」表示主動區(源極或汲極)，「Poly」表示閘極區。
Gate_CT to M2 形成在罩幕層開的口中，用於將主動區(或Poly)連接至第二內連線金屬層的插塞。
Poly 多晶矽閘極或金屬閘極。
Active Area 主動區(例如，源極或汲極) 。
n_well n型井區。
Vdd 高壓源。
Vss 低壓源。
此外，通過精確控制新的反相器標準單元500中的PMOS電晶體和NMOS電晶體的源極、汲極和閘極的線性尺寸，可以輕易地實現反相器標準單元500的尺寸。且無論當前可用製程技術節點的尺寸(或最小特徵尺寸)如何，線性維度都可以微縮到最小特徵尺寸Lambda (λ)。
在傳統的標準元件單元中，即使製程技術的微縮化已降至28 nm (所謂的「最小特徵尺寸」、「λ」或「F」)或更低，標準元件單元中所使用的微縮化金屬-氧化物-半導體場效應電晶體(mMOSFET)的尺寸無法按比例減少。然而，在本實施例中，當兩個相鄰的電晶體(例如，第5(a)圖中的PMOS電晶體和NMOS電晶體)通過汲極/源極連接在一起時，兩相鄰電晶體的閘極邊緣之間的距離(即閂鎖距離)可以微縮至8λ。另外，源極、汲極和閘極的接觸孔的線性尺寸可以小於λ，例如0.6λ至0.8λ，可以在汲極區域內實現(同樣也能在源極區域和閘極區域內實現)。
如第5(b)圖所述，PMOS電晶體和NMOS電晶體中的每一者都包括多個主動區以保持合理的W/L比。可以在主動區中形成汲極/源極接觸結構AA_CT(用於連接至第一內連線金屬層M1)。本發明是利用形成在閘極層罩幕Gate-Level Mask上的臨時虛擬遮蔽閘極，藉由避使用免微影錯位容差(Photolithographic Misalignment Tolerances ，MTP)的方式，使從閘極至源極區和隔離區之間的邊界邊緣(Gate Edge to the Boundary Edge between the Source Region and the Isolation Region，GEBESI)的距離更加明顯。
第6(a)圖係根據說明書的一實施例，繪示一種用於新型標準元件單元中的微縮化-金屬-氧化物半導體場效應電晶體600的結構上視圖。如第6(a)圖所繪示。微縮化-金屬-氧化物半導體場效應電晶體600包括：(1)閘極結構610，具有閘極長度G(L)和閘極寬度G(W)，(2)位於閘極結構610左側的源極603，具有從閘極結構610的邊緣到隔離區605邊緣的源極長度S(L)(其為線性尺寸)以及 源極寬度S(W)，(3)位於閘極結構610右側的汲極607，具有從閘極結構610的邊緣到隔離區605邊緣的汲極長度D(L)(其為線性尺寸)以及汲極寬度D(W)，(4)位於源極603的中心處，藉由自對準技術所形成的接觸孔609，其具有分別被標記為C-S(L)和C-S(W)的開口長度和開口寬度，以及(5)同樣位於汲極607中心處，藉由自對準技術所形成的接觸孔611，其具有分別被標記為C-D(L)和C-D(W)的開口長度和開口寬度。其中閘極長度G(L)、汲極長度D(L)和源極長度S(L)可以精確控製到最小特徵尺寸λ。此外，被標記為C-S(L)和C-S(W)的開口長度和開口寬度可以小於λ，例如介於0.6λ至0.8λ之間。
下面簡要描述用於製作本發明的標準元件單元中的微縮化-金屬-氧化物半導體場效應電晶體600的製造過程。微縮化-金屬-氧化物半導體場效應電晶體600的結構及其製程的詳細描述，可見於 2020 年 12 月 31 日提交的美國專利申請案，編號 17/138,918，名稱為:「MINIATURIZED TRANSISTOR STRUCTURE WITH CONTROLLED DIMENSIONS OF SOURCE/DRAIN AND CONTACT-OPENING AND RELATED MANUFACTURE METHOD」。且此編號為17/138,918的美國專利申請案，其全部內容通過引用併入的方式全文收載於本說明書之中。
如第6(b)圖所繪示，形成墊氧化矽層602，並且在基材601上沉積墊氮化矽層604。微縮化-金屬-氧化物半導體場效應電晶體600的主動區係藉由移除主動區外部的一部分矽質材料來定義以產生溝槽結構來加以定義。第一矽氧化物層被沉積在溝槽結構中並被回蝕以在矽質基材的原始水平表面(horizontal surface of the silicon substrate，HSS)下方形成第一淺溝隔離-矽氧化物層606。
移除墊氧化矽層602和墊氮化矽層604，並在矽質基材的原始水平表面HSS上方形成介電絕緣體612。然後，在矽質基材的原始水平表面HSS上方沉積閘極層610和氮化矽層614，並蝕刻閘極層610和氮化矽層614以形成微縮化-金屬-氧化物半導體場效應電晶體600的真實閘極TG和虛擬遮蔽閘極DSG，與真實閘極TG之間具有特定的直線距離，如圖如第6(c)圖所繪示，真實閘極TG的長度為λ，虛擬遮蔽閘極DSG的長度也為λ，真實閘極TG和虛擬遮蔽閘極DSG之間的距離也是λ。
然後，沉積一層旋塗電介電材料712，再對旋塗電介電材料712進行回蝕。藉由微影罩幕技術形成設計良好的閘極罩幕層802，如第6(d)圖所繪示。之後，利用非等向性蝕刻技術移除位於虛擬遮蔽閘極DSG上方的氮化矽層614，並移除虛擬遮蔽閘極DSG、對應於虛擬遮蔽閘極DSG的一部分介電絕緣體612以及對應於虛擬遮蔽閘極DSG的一部分p型基材601，如第6(e)圖所繪示。
此外，還移除閘極罩幕層802，蝕刻旋塗電介電材料712，然後沉積並回蝕第二淺溝隔離-矽氧化物層1002，如第6(f)圖所繪示。接著，沉積並回蝕第三矽氧化物層以形成第三矽氧化物間隙壁1502，在p型基材601中形成輕摻雜汲極1504，沉積並回蝕氮化矽層以形成氮化矽間隙壁1506，並移除未被氮化矽間隙壁1506、第三矽氧化物間隙壁1502和真實閘極TG所覆蓋的一部分介電絕緣體612，如第6(g)圖所繪示。
再利用選擇性磊晶生長技術來生長本徵矽質電極1602，如第6(h)圖所繪示。然後沉積並回蝕第三淺溝隔離-矽氧化物層(CVD-STI-oxide3)1702，移除本徵矽質電極1602，形成微縮化-金屬-氧化物半導體場效應電晶體600的源極區(n+源極摻雜區)1704和汲極區(n+汲極摻雜區)1706，如第6(i)圖所繪示。由於源極區(n+源極摻雜區)1704和汲極區(n+汲極摻雜區)1706形成在真實閘極TG和第三淺溝隔離-矽氧化物層1702之間，其位置最初是被虛擬遮蔽閘極DSG所佔據，因此源極區(n+源極摻雜區)1704和汲極區(n+汲極摻雜區)1706的長度和寬度與λ一樣小。源極區(n+源極摻雜區)1704(或汲極區(n+汲極摻雜區)1706)的開口可以小於λ，例如0.8λ。如果進一步形成矽氧化物間隙壁1802，則開口可以再被縮小，如第6(j)圖所繪示。
此外，新型標準元件單元可以使第一內連線金屬層M1通過小型化的自對準觸結構直接連至閘極、源極區和/或汲極區，而無需使用傳統的接觸開口罩幕和/或與第一內連線金屬層M1連接的第零金屬轉換層(Metal-0 translation layer)。在第6(i)圖的步驟之後，沉積一層旋塗電介電材料1901以填充基材上的空隙，該空隙包括位於源極區(n+源極摻雜區)1704和汲極區(n+汲極摻雜區)1706中的開口1804。然後進行化學機械研磨製成使表面平整，如第6(k)圖所繪示。第6(l)圖係根據第6(k)圖所繪示的結構上視圖，其係繪示水平方向上的多個指狀結構。
此外，使用預先設計好的罩幕(例如，光阻層1902)進行蝕刻，形成沿第6(l)圖中X軸方向延伸的一些條紋圖案，其具有長度為GROC(L)的間距，以暴露出閘極沿著Y軸延伸的延伸區。其結果繪示於第6(m)圖的上視圖中。如第7(m)所繪示，最激進的設計規則為GROC(L)=λ。然後，使用非等向性蝕刻技術移除位於暴露於外的閘極延伸區1903內部的氮化矽覆蓋層，從而將導電的金屬閘極層暴露出來(如第6(n)圖所繪示)。
此後，移除光阻層1902，然後移除旋塗電介電材料1901，使源極區1704和汲極區1706頂部的開口再次暴露於外。再沉積一層具有預設厚度的矽氧化物1904，並使用非等向性蝕刻技術在源極區1704和汲極區1706頂部的開口以及暴露於外的閘極延伸區1903的四個側壁上形成間隙壁。因此，可以分別在暴露於外的閘極延伸區1903、源極區1704和汲極區1706中形成自然形成的接觸開口。第6(o)圖係繪示這種電晶體的結構剖面圖。第6(p)圖係根據第6(o)圖所繪示的結構上視圖。其中，位於暴露於外之閘極延伸區1903中的開口，其垂直長度CRMG(L)小於長度為λ的GROC(L)。
最後，形成一層具有預設厚度的第一內連線金屬層M11905，以填充所有接觸開口，並根據晶片表面的形貌，形成光滑的表面。然後，使用微影罩幕蝕刻技術分別在這些接觸開口之間形成所有連接結構，以實現第一內連線金屬層M1必要的內連線網絡，如第6(q)圖所繪示。第6(r)圖係根據第6(q)圖所繪示的微縮化-金屬-氧化物半導體場效應電晶體600結構上視圖。因此，第一內連線金屬層M1可以實現接觸填充(contact-filling)，並作為插塞藉連接(plug-connection)至閘極和源極/汲極的功能，以及直接連接至所有電晶體的內連線功能。無需使用昂貴且非常嚴格控制的常規接觸開口罩幕，也無需進行後續非常困難的接觸開口鑽孔製程。尤其是在進一步微縮數十億個電晶體的水平幾何尺寸時，這變成是最困難的挑戰。此外，也免除了在接觸開口中製作金屬插塞，並進行化學機械研磨製程，以形成金屬栓柱(Metal stud)所需要的復雜積體電路加工步驟(例如，為形成第零層金屬結構所需要的某些先進技術)。
因此，無論製程技術節點(或最小特徵尺寸) 如何，源極/汲極接觸結構(CT_A罩幕，繪示於第5(b)圖以紅色圓圈標記的部分)的尺寸可以微縮到λ×λ。同理，可以在閘極線或多晶矽閘極線上方形成閘極接觸結構(用於直接連接至第二內連線金屬層M2的閘極接觸結構(CT_A)，如第5(b)圖所繪示)，使閘極接觸結構的尺寸也是λ×λ。也就是說，電晶體(如第5(a)圖所繪示的PMOS電晶體和NMOS電晶體)中的源極、汲極、閘極及其接觸結構的線性尺寸可以得到精確控制，此線性尺寸可以小到最小特徵尺寸λ(λ)。在本實施例中，源極/汲極接觸尺寸會更大，例如λ(Y方的向寬度)×2λ(X方向的長度)，並且兩條閘極線或多晶矽線Poly閘極線之間的間隙會大於3λ，例如4λ或5λ。
此外，如前所述，傳統的標準元件單元可能不允許閘極或擴散區在不經過第一內連線金屬層M1 結構的情況下，直接連接到第二內連線金屬層M2結構。本發明公開了一種新型標準元件單元，其中閘極或擴散區(源極區/汲極區)通過一個由Contact-A和Via1-A組成的垂直導電插塞，以自對準方式直接連接到第二內連線金屬層M2，而沒有通過第一內連線金屬層M1進行轉接。其中，垂直導電插塞Contact-A 和 Via1-A係分別在同一個晶粒上的不同位置構建其他導電插塞Contact 和 Via1的階段時一起形成的。藉此，可以縮小一部分第一內連線金屬層M1與另一部分第一內連線金屬層M1之間的必要間隔，而且也會減少內連線結構之間的佈線阻礙。
下面根據本發明另一實施例，簡要描一種用於新型標準元件單元中的微縮化-金屬-氧化物半導體場效應電晶體 700。其中微縮化-金屬-氧化物半導體場效應電晶體700的閘極或擴散區 (源極區/汲極區)係藉由自對準的方式，直接連接到第二內連線金屬層M2，而沒有通過第一內連線金屬層M1進行轉接。第7(a)圖係根據說明書的另一實施例，繪示一種用於標準元件單元中的微縮化-金屬-氧化物半導體場效應電晶體700的結構上視圖。第7(b)圖和第7(c)圖係沿著第7(a)圖中的切線C7A1和C7A2所分別繪示的兩個構成電晶體的結構剖面圖。
如第7(b)圖和第7(c)圖所繪示，微縮化-金屬-氧化物半導體場效應電晶體700是由淺溝隔離結構705來加以定義。微縮化-金屬-氧化物半導體場效應電晶體700具有閘極端子702、位於閘極端子702下方的電晶體通道區703和源極/汲極區704。閘極端子702包括閘極介電層702a、形成於閘極介電層702a上方的閘極導電層702b以及形成於閘極導電層702b上方的矽質區(或晶種區(seed region))702c。矽質區702c可以由多晶矽或非晶矽所構成。閘極端子702還包括位於矽質區702c頂部上方的覆蓋層702d(例如氮化矽層)，並且進一步包括位於閘極介電層702a、閘極導電層702b、矽質區702c和覆蓋層702d的側壁上方的至少一個間隙壁(例如，包括氮化矽間隙壁702sl和熱氧化矽間隙壁702s2)。第一介電層720形成在半導體基材701上，至少覆蓋微縮化-金屬-氧化物半導體場效應電晶體700的主動區，包括覆蓋閘極端子702、源極/汲極區704以及淺溝隔離結構705。
多個開孔(例如開孔707a和707b)形成在第一介電層720中，藉以將矽質區702c的頂部71和源極/汲極區704的頂部72暴露於外。在一些實施例中，開孔707a和707b矽藉由微影蝕刻製程移除一部分第一介電層720所形成，用以暴露出一部分的矽質區702c和源極/汲極區704的矽質區。在一些實施例中，每一個開孔707a 和707b 的尺寸可以等於最小特徵尺寸(例如 微縮化-金屬-氧化物半導體場效應電晶體700的臨界尺寸)。當然，開孔707a和707b的尺寸也可以大於最小特徵尺寸。開孔707a和707b的底部(即矽質區702c暴露在外的頂部71和源極/汲極區704暴露在外的頂部72)，分別由具有多晶矽/非晶矽或具有高導電率的重摻雜濃度的晶體矽材料所構成。閘極端子中暴露於外的矽質區702c和源極/汲極端子中暴露於外的矽質區，可以在後續所進行的選擇性磊晶生長製程中作為晶種區，並基於此晶種區生長出柱狀體(pillars)。
然後，如第7(d)圖至第7(f)圖所繪示。通過選擇性磊晶生長技術，於矽質區702c暴露在外的頂部71和源極/汲極區704暴露在外的頂部72上生長重摻雜導電矽質插塞(或導電柱)，形成第一導體柱部分731a和第三導體柱部分731b。然後在第一介電層720上方形成第一介電子層740以使第一介電子層740的頂表面740s與第一導體柱部分731a和第三導體柱部分731b的頂表面基本共面。而第一導體柱部分731a和第三導體柱部分731b的那些「暴露於外的頭部」(或暴露於外的頂部表面)可以用來作為後續進行選擇性磊晶生長製程的晶種區。再者，由於第一導體柱部分731a及第三導體柱部分731b的上方具有晶種區或晶種柱，而該晶種區或晶種柱可用於後續選擇性磊晶生長。隨後，可以藉由第二次選擇性磊晶生長，在第一導體柱部分731a上方形成第二導體柱部分732a；並在第三導體柱部分731b上方形成第四導體柱部分732b。第7(d)圖係根據說明書的一實施例，繪示在第一導體柱部分731a和第三導體柱部分731b上方分別形成第二導體柱部分732a和第四導體柱部分732b之後的結構的俯視圖。 第7(e)圖係沿著第7(d)圖中的切線C7D1所繪示的結構剖面圖。
如第7(g)圖至第7(i)圖所繪示，可以在第一介電子層740的頂面740s上，以例如銅(Cu)、鋁(Al)、鎢(W)或其他合適的導電材料，沉積第一導電層750。然後在第一導電層750上沉積第二介電子層760。圖案化第一導電層750和第二介電子層760以定義出開口709，其中第一導體柱730A穿過開口709而不與第一導電層750和第二介電子層760接觸。第7(g)圖係根據說明書的一實施例，繪示在第一介電層740上方形成於第一導電層750與第二介電子層760之後的結構俯視圖。第7(h)圖係沿著第7(g)圖中的切線C7G1所繪示的結構剖面圖。第7(i)圖係沿著第7(g)圖中的切線C7G2所繪示的結構剖面圖。
如第7(j)圖至第7(l) 圖所繪示，沉積一個上方介電層770以覆蓋第二介電子層760和第一介電子層740並填充開口709。上方介電層770的頂面770s低於第一導體柱730A(包括第一導體柱部分731a和第二導體柱部分732a)和第二導體柱730B(包括第三導體柱部分731b和第四導體柱部分732b)的頂面730t。然後，在上方介電層770上形成上方導電層780。其中，第一導體柱730A連接到上方導電層780但與第一導電層750斷開。第7(j)圖係根據說明書的一實施例，繪示在上方介電層770上形成上方導電層780之後的結構俯視圖。第7(k)圖係沿著第7(j)圖中的切線C7J1所繪示的結構剖面圖。第7(l)圖係沿著第7(j)圖中的切線C7J2所繪示的結構剖面圖。
如上所述，閘極端子暴露於外的矽質區702c和源極/汲極端子暴露於外的矽質區中的每一者，都具有晶種區，可以在後續進行的選擇性磊晶生長製程中，基於晶種區而生長出柱狀體。此外，第一導體柱部分731a和第三導體柱部分731b的上部還可以具有晶種區或晶種柱，該晶種區或晶種柱也可用於後續的選擇性磊晶生長製程。在本實施例中，只要在導電端子的上部具有晶種子部分或晶種柱，且這些晶種子部分或晶種柱可被應用於後續所進行的選擇性磊晶生長製程中；即可以通過一個垂直導電或導體插塞，以自對準方式，使第一內連線金屬層M1或導電層直接連接至第X內連線金屬層MX (而不連接到其他的內連線金屬層導電層M2、M3、..MX-1)。其中，這些晶種子部分或晶種柱的材質不限於矽質，任何一種可以在後續進行的選擇性磊晶生長製程中，被用作晶種的材料都未脫離本說明書的發明精神。
綜上所述，新型標準元件單元至少具有以下優點： (1) 標準元件單元中電晶體的源極、汲極和閘極的線性尺寸可以被精確控制，線性尺寸可以微縮到最小特徵尺寸Lamda(λ)。因此，當兩個相鄰電晶體通過汲極/源極連接在一起時，電晶體的長度尺寸將可以微縮至3λ，而相鄰兩個電晶體的閘極邊緣之間的距離可以微縮至2λ。當然，若考慮公差，電晶體的長度尺寸會介於3λ至6λ之間或更大，兩個相鄰電晶體的閘極邊緣之間的距離可以介於3λ至5λ之間或更大。 (2) 第一內連線金屬層M1可以通過自對準的微型接觸結構直接連接至閘極、源極和/或汲極區，而無需使用傳統的接觸開口罩幕和/或使用連接第一內連線金屬層M1的第零內連線金屬轉換層M0。 (3) 閘極和/或擴散區可以直接連接到第二內連線金屬層M2，而無需以自對準方式連接至第一內連線金屬層M1。因此，可以縮小一部分第一內連線金屬層M1與另一部分第一內連線金屬層M1之間的必要間隔，而且也會減少內連線結構之間的佈線阻礙。此外，同樣的結構可以應用於藉由導體柱將下方金屬層直接連接到位於其上方的上方金屬層，但導體柱不會與位於下方金屬層和上方金屬層之間的任何中間金屬層電連接。 (4) 新型標準元件單元中用於高電位VDD金屬線和/或低電位VSS金屬線可以被分佈在矽基材的原始矽表面下方。因此，即使微縮新型標準元件單元的尺寸，仍可避免造成連接至高電位VDD金屬線和/或低電位VSS的金屬線等的接觸結構尺寸和其佈局之間的相互干擾。此外，在新型標準元件單元中，最初用來將源極/汲極區電性連接至第二內連線金屬層M2或第三內連線金屬層M3，以作為高電位VDD金屬線或接地連接線的源極/汲極區開口，也可以省略。
在一些實施例中，導體柱可以是金屬導體柱，也可以是金屬導體柱與位於其上部的晶種部分或晶種柱組合而成的複合導體柱。第8(a)圖係根據說明書的又一實施例，繪示一種用於新型標準元件單元中的微縮化-金屬-氧化物半導體場效應電晶體800的結構上視圖。第8(b)圖係沿著第8(a)圖中的切線C8A1所繪示的結構剖面圖。第8(c)圖係沿著第8(a)圖中的切線C8A2所繪示的結構剖面圖。在本實施例中，微縮化-金屬-氧化物半導體場效應電晶體800用於連接內連線層的導體柱，包括鎢柱和第一高摻雜矽柱，以及位於其上部的晶種區或晶種柱。
例如，如第8(a)圖至第8(c)圖所繪示，可以移除第7(j)圖至第7(k)圖所繪示的高摻雜N+多晶矽質導體柱部分731a、732a、731b、732b，並以鎢質柱狀體830w、氮化鈦層830n和高摻雜的矽質柱狀體來替代。第一導體柱包括金屬柱部分830A(其包括鎢質柱狀體830w和氮化鈦層830n)和高摻雜的矽質柱狀體810a，第二導體柱包括金屬柱部分830B(其包括鎢質柱狀體830w和氮化鈦層830n)和高摻雜的矽質柱狀體810b。高摻雜的矽質柱狀體810a和810b是被配置來作為生長導體柱的晶種區域或晶種柱，這些導體柱與後續形成的金屬內連線連接。例如，高摻雜的矽質柱狀體810a和810b可以做為後續選擇性磊晶生長製程的晶種區域或晶種柱，進而在其上生長出另一個矽質柱狀體，而此導體柱可配置來連接形成在第一介電子層840上方的第一導電層850(例如第一金屬子層850a或第二金屬子層850b))，使第一導電層850電連接至高摻雜矽質柱狀體810a和810b。而這個導體柱的上部又可以具有晶種區或晶種柱。由於高摻雜的矽質柱狀體810a和810b被配置來作為後續選擇性磊晶生長製程生長另一個導體柱的晶種區域或晶種柱，因此可以滿足無限延長的接觸結構。
在一些實施例中，金屬導線(例如第一金屬子層850a或850b)的寬度可以與接觸結構(例如高摻雜的矽質柱狀體810a和810b)的寬度相同或基本相同。當然，金屬導線的寬度可以與第一接觸結構的寬度不同。如第8(d)圖至第8(f)圖所繪示，即使金屬導電層850(例如，第一金屬子層850a或第二金屬子層850b)的寬度與位於其下方的接觸插塞的寬度並不相同(可以被微縮到矽質柱狀體810a和810b的最小特徵尺寸)。然而，雖然不必擔心導電層和接觸結構之間因為接觸面積不足而產生電阻過高的問題。但是，金屬導線和位於下方的接觸塞之間，仍有可能沒有對準。微影罩幕的錯位容差仍可能導致金屬導電層850(例如，第一金屬子層850a或第二金屬子層850b)不能完全覆蓋接觸結構(如第8(e)圖和第8(f)圖所繪示)。
為了讓金屬導線和下方接觸結構之間的電阻可以得到很好的控制。本發明進一步使用選擇性磊晶生長製程生來生長一些額外的高摻雜矽質材料，用以連接金屬導線和位於下方的接觸插塞，藉以改善由金屬導線和下方接觸插塞之間因未對準所引起的電阻問題。在本實施例中，進一步使用選擇性磊晶生長製程生長高摻雜的矽材料(側柱820)，附著於金屬導電層850(例如，第一金屬子層850a或第二金屬子層850b)的垂直壁上。在第8(d)圖係根據說明書的再一實施例，繪示一種用於新型標準元件單元中的微縮化-金屬-氧化物半導體場效應電晶體800’的結構上視圖。第8(e)圖係沿著第8(d)圖中的切線C8D1所繪示的結構剖面圖。第8(f)圖係沿著第8(d)圖中的切線C8D2所繪示的結構剖面圖。
傳統標準元件單元並不允許閘極或源極/汲極在不經過第一內連線金屬層M1的情況下，直接連接到第二內連線金屬層M2。本發明公開了一種新的標準元件單元，其中閘極或源極/汲極可以藉由一個垂直方向的導電插塞，以自對準的方式，連接到第二內連線金屬層M2，而無需以第一內連線金屬層M1作為過渡層。有關閘極或源極/汲極直接連接至第二內連線金屬層M2的技術，可參考 2021 年 11 月 17 日提交，編號為17/528,957的美國專利申請案，標題為「INTERCONNECTION STRUCTURE AND MANUFACTURE METHOD THEREOF」。此編號為17/528,957的美國專利申請案，其全部內容通過引用併入的方式，全文收載於本說明書之中。
另外，本發明公開了一種新型互補式金屬-氧化物半導體電晶體結構，其中源極和汲極區被絕緣體完全隔離，這樣的絕緣體不僅可以增加電晶體元件對閂鎖問題的抵抗力，而且且可以增加基材中的隔離距離，藉以將相鄰電晶體的接面加以分隔，從而可以減小各個接面之間的表面距離(例如，縮小至3λ)，從而減小標準元件單元的尺寸。下面簡要介紹一種新型互補式金屬-氧化物半導體電晶體結構，其中NMOS電晶體的源極/汲極區的n+摻雜區被絕緣體完全隔離。
請參照第9圖，第9圖係根據說明書的又再一實施例，繪示一種用於新型標準元件單元中的NMOS電晶體52的結構剖面圖。其閘極結構33包括有閘極介電層331和閘極導電層332(例如閘極金屬)，形成於半導體基材(例如矽質基材)的水平表面或原始表面之上。介電覆蓋層333(例如矽氧化物層和氮化矽層的複合物)位於閘極導電層332上方。此外，可以包括由矽氧化物層341和氮化矽層342的複合物所構成的間隙壁34，用於覆蓋在閘極結構33的側壁上。在矽質基材中形成溝槽，源極區55和汲極區56的全部或至少一部分分別位於對應的溝槽之中。NMOS電晶體52中的源極區55(或汲極區56)可以包括N+摻雜區552(或汲極區56的N+摻雜區562)或其他合適的摻雜分佈區(例如，摻雜濃度從P-摻雜區至P+摻雜區漸層或逐步改變的摻雜區)。
此外，包括一個位於溝槽之中且位於源極區下方(例如，氮化矽或其他高介電係數介電材料所構成)的局部隔離結構(localized isolation)48，以及位於另一溝槽之中，並位於汲極區下方的另一局部隔離結構48。這種局部隔離結構48位於在矽質基材的原始水平表面HSS的下方，並且可以稱為矽基材中的局部隔離結構(localized isolation into silicon substrate ，LISS)48。此矽基材中的局部隔離結構48可以是厚氮化矽層或介電層的複合物所構成。例如，局部隔離結構或矽基材中的局部隔離結構48可以包括複合局部隔離結構，其包括覆蓋溝槽的至少一部分側壁上的矽氧化物層(第三矽氧化物側壁(Oxide-3V)層481)和覆蓋在溝槽的至少一部分底壁上的另一個矽氧化物層(第三矽氧化物底壁(Oxide-3B)層482)。第三矽氧化物側壁層481和第三矽氧化物底壁層482可以藉由熱氧化製程來形成。
複合局部隔離結構48還包括第三氮化矽層483(Nitride-3)，其位於第三矽氧化物底壁層482上方並與第三矽氧化物側壁層481接觸。值得注意的是，只要第三矽氧化物側壁層481保持最佳狀態並且設計得當，氮化矽層483或第三氮化矽層(Nitride-3)可以用任何合適的絕緣材料來加以代替。此外，第9圖中的淺溝隔離結構可以包括一種複合的淺溝隔離結構49，其包括第一淺溝隔離層491和第二淺溝隔離層492。其中，第一淺溝隔離層491和第二淺溝隔離層492可以分別由不同製程所形成的厚矽氧化物材料來構成。
此外，第9圖中的源極(或汲極)區可以包括複合的源極區55和/或汲極區56。例如，在NMOS電晶體51中，複合源極區55(或汲極區56)至少包括輕摻雜汲極551和位於溝槽中的N+重摻雜區552。值得注意的是，輕摻雜汲極551是以均勻的(110)晶格緊靠於暴露於外的矽質表面。暴露於外的矽質表面具有合適的凹陷厚度，其垂直邊界可以對應閘極結構的邊緣。在第9圖中凹陷厚度被標示為TEC(即電晶體本替被蝕刻掉的厚度，可明確定義為有效通道長度的銳邊(Sharp Edge of Effective Channel Length))。暴露於外的矽質表面基本上與閘極結構對齊。暴露於外的矽質表面可以是電晶體通道的端面(terminal face)。
輕摻雜汲極551和N+重摻雜區552可以是基於選擇性磊晶生長製程(或原子層沉積(Atomic Layer Deposition，ALD)或其他合適選擇性生長製程)從用作晶種區暴露於外的TEC 區中所生長出來的矽質區。其是在局部隔離結構 LISS上形成具有組織良好的(110)晶格區，這對於改變在複合源極區55或汲極區56中新形成的(110)晶格結構不起晶種作用(seeding effect)。這種新形成的晶體(包括輕摻雜汲極551和N+重摻雜區552)可以被命名為TEC-Si，如第9圖所繪示。
在一實施例中，TEC與閘極結構33的邊緣對齊或大致對齊，輕摻雜汲極551的長度可以調整，輕摻雜汲極551與TEC相對的側壁，與間隙壁34的側壁對齊或大致對齊。複合源極區55(或複合汲極區56)還可以包括一些鎢質(或其他合適的金屬材料)插塞553(或複合汲極區56的鎢質插塞563)，與一部分TEC-Si形成水平連接，以完成整個源極/汲極區，如第9圖所繪示。流向金屬內連線(例如第一內連線金屬層M1)的主動通道電流，通過輕摻雜汲極551和N+重摻雜導電區552到達鎢質(或其他金屬材料)插塞553。其中，鎢質插塞553係藉由一些良好的金屬對金屬歐姆接觸結構(Metal-to-Metal Ohmic contact)直接連接到第一內連線金屬層M1。金屬對金屬歐姆接觸結構的電阻比傳統的矽對接觸結構(Silicon-to-Metal contact)低很多。
NMOS電晶體51的源極/汲極接觸電阻可以根據源極/汲極結構中所使用的融合金屬-半導體接面(merged metal-semiconductor junction)的結構而保持在合理的範圍之內，如第9圖所示。 這種源極/汲極結構中的融合金屬-半導體接面可以改善電流聚集效應並降低接觸電阻。此外，由於，源極/汲極結構的底部藉由第三矽氧化物底壁層482與基材隔離(如第9圖所繪示)，所以n+到n+或p+到p+的隔離可以保持在合理的範圍之內。因此，PMOS電晶體(未顯示)的兩個相鄰主動區間的間距可以微縮小到2λ。第三矽氧化物底壁層482可以顯著降低源極/汲極源接面的漏電流(source/drain junction leakage current)，然後降低n+到n+或p+到p+的漏電流。
此外，在目前現有的標準元件單元中，用於連接高壓源Vdd和低壓源Vss(或接地)的金屬線，係分佈在矽基材的原始矽表面之上。如果這些金屬線之間沒有足夠的空間，這樣的分佈會干擾其他金屬線。本發明提供一種新型標準元件單元，其中用於連接高壓源Vdd和低壓源Vss)的金屬線分佈在矽基材的原始矽表面下方。因此，即使縮小標準元件單元的尺寸，也可以避免接觸結構的尺寸、連接高壓源Vdd和低壓源Vss的金屬線等佈局等之間的干擾。
以第9圖為例，位於NMOS電晶體51汲極區中的鎢質(或其他金屬材料)插塞553，可以直接電性連接至與高電位VDD金屬線電性連接的P型井區Pwell。在另一個實施例中，位於NMOS電晶體51源極區中的鎢質(或其他金屬材料)插塞563，可以電性連接至接地的P型井或P型-基材。因此，新型標準元件單元，可以省略位於源極/汲極區中。原本是用來將源極/汲極區與第二內連線金屬層M2或第三內連線金屬層(M3)電性連接，用以作為高電位VDD金屬線或接地連接線，的開口。上述結構的及其製造方法的詳細描述可參見2020年8月12日提交，編號為16/991,044的美國專利申請案，標題為「TRANSISTOR STRUCTURE AND RELATED INVERTER」。此編號為16/991,044的美國專利申請案，其全部內容通過引用併入的方式，全文收載於本說明書之中。
第10(a)圖係根據說明書的更再一實施例，繪示一種用於新型標準元件單元中的NMOS電晶體51和PMOS電晶體52的組合結構剖面圖。第10(b)圖是沿第10(a)圖中的切線(X軸)所繪示的NMOS電晶體51和PMOS電晶體52的結構剖面圖。第10(c)圖是沿第10(a)圖中的切線(Y軸)所繪示的NMOS電晶體51和PMOS電晶體52的結構剖面圖。如第10(b)圖所繪示，從N+摻雜區/p型井區接面通過p型井區(或p型基材)/n型井區到n型井區/P+摻雜區接面的路徑變得更長。從n型輕摻雜汲極(LDD-n)/p型井區接面，通過(p型井區/n型井區接面到n型井區/n型輕摻雜汲極(LDD-p)接面的可能閂鎖路徑(Latch-up path)，包括如第10(b)圖所繪示的長度①、長度②(一個LISS區底壁的長度)、長度③、長度④、長度⑤、長度⑥、長度⑦(另一個LISS區的底壁長度)以及長度⑧。另一方面，在結合第2圖所繪示的PMOS電晶體12和NMOS電晶體11的傳統互補式金屬-氧化物半導體結構中，從N+摻雜區/p型井區接面，通過p型井區/n型井區接面，到n型井區/P+摻雜區接面的可能閂鎖路徑只包括(如第2圖所繪示的)長度d、長度e、長度f和長度 g。第10(b)圖所繪示的可能閂鎖路徑比第2圖所繪示的可能閂鎖路徑長。因此，從元件佈局的角度來看，第10(b)圖中PMOS電晶體52和NMOS電晶體51之間的保留邊緣距離(Xn+Xp)小於第2圖所繪示的保留邊緣距離。例如，保留邊緣距離(Xn+Xp)可以介於2λ至4λ之間，例如3λ。
此外，與上述傳統標準元件單元不同之處在於，本發明在標準元件單元的PMOS電晶體52和NMOS電晶體51之間，使用了十字形的矽基材中的局部隔離結構(LISS) (例如，第三氮化矽層(Nitride-3)+第三矽氧化物層 (Oxide-3)，使得PMOS電晶體52和NMOS電晶體51之間的可能閂鎖路徑比傳統互補式金屬-氧化物半導體結構中的可能閂鎖路徑更長，進而使得PMOS電晶體52和NMOS電晶體51之間所需的閂鎖距離或保留邊緣距離，可以比傳統標準元件單元中所需要的閂鎖距離或保留邊緣距離要短。
因此，無論製程技術節點的尺寸(或最小特徵尺寸)為何，本發明的PMOS電晶體52和NMOS電晶體51之間的閂鎖距離可微縮至8λ。在本發明中，PMOS電晶體52和NMOS電晶體51的源極和汲極區的N+摻雜和P+摻雜區分別被絕緣體完全隔離，這樣的絕緣體不僅可以增加元件對於閂鎖問題的抵抗力，而且還可以增加進入矽基材中的隔離距離，以分離PMOS電晶體52和NMOS電晶體51中的接面，從而可以減小接面之間的表面距離。PMOS電晶體和MNOS電晶體的新型組合結構的詳細描述，可以參見2021 年 5 月 12 日提交，編號為 17/318,097的美國專利申請案，標題為「COMPLEMENTARY MOSFET STRUCTURE WITH LOCALIZED ISOLATIONS IN SILICON SUBSTRATE TO REDUCE LEAKAGES AND PREVENT LATCH-UP」。此編號為17/318,097的美國專利申請案，其全部內容通過引用併入的方式，全文收載於本說明書之中。
為了解決當源極/汲極接觸結構尺寸微縮時I-on電流過小的問題，本發明可進一步使用選擇性磊晶生長技術生長覆蓋在主動區(例如 在PMOS電晶體52(或NMOS電晶體51)的閘極結構33下方的鰭片結構1003)以增強電子/電動遷移率。例如，第10(c)圖是沿第10(a)圖中的切線(Y軸)所繪示的NMOS電晶體51和PMOS52電晶體的結構剖面圖。其中，薄通道層1001是一種未進行離子植入製程所形成的摻雜通道層。此外，薄通道層1001不是原始矽基材的一部分，因此，薄通道層1001獨立於半導體基材。 此外，在一個實施例中，薄通道層1001覆蓋鰭片結構1003的第一側壁和第二側壁，但不覆蓋鰭片結構1003的頂面。在另一個實施例中，薄通道層1001包括覆蓋鰭片結構1003頂面的一個頂部(未繪示)以及覆蓋鰭片結構的第一側壁和第二側壁的一個側部，且頂部和側部不是同時形成的。電晶體改進 I-on 電流的詳細描述，請參照2021年7月29 日提交，編號為第63/226,787號，的美國臨時申請案，標題為「New Transistor Structure and Processing Method Thereof」。此編號為第63/226,787號的美國臨時申請案，其全部內容通過引用併入的方式，全文收載於本說明書之中。
如上所述，在本發明的結構中，包含有反相器的標準元件單元(如第5(a)圖和第5(b)圖所繪示的新型反相器標準單元500)的面積尺寸(2 ×Cpp×Cell_Height)為192λ 2。且與各公司(例如A公司、B公司和C公司)所提供的常規產品相比，隨著製程技術節點微縮(至少從22nm微縮至5nm)，反相器的標準元件單元的面積尺寸(以λ 2表示)幾乎保持一致，如第11圖所繪示。第11圖係繪示本發明所提供的新型標準元件單元之面積尺寸與其他各公司所提供之現有產品的面積尺寸比較結果。
然而，新型標準元件單元的佈局方式和面積尺寸並不局限於此。在一些其他實施例中，本發明的技術精神可以適用於各種具有不同佈局樣式和單元尺寸(例如， 3×Cpp×Cell_Height或 5×Cpp×Cell_Height)的標準元件單元(例如，標準元件單元可以是一種單一NOR單元、單一NAND單元、NOR單元×2或NAND單元×2)。
例如，第12(a)圖至第12(c)圖是根據本說明書的一些實施例，繪示一種具有單一NOR單元、單一NAND單元和反相器單元×2的標準元件單元的結構俯視圖和對應的等效電路圖。根據說明書的一些實施例。第12圖(d)至第12(e)圖是根據本說明書的一些實施例，繪示一種具有NOR單元×2和NAND單元×2的標準元件單元的結構俯視圖和對應的等效電路圖。其中，單一NOR單元、單一NAND單元和反相器單元×2的標準元件單元的單元尺寸可以為3×Cpp×Cell_Height；NOR單元×2和NAND單元×2的標準元件單元的單元尺寸可以為5×Cpp×Cell_Height。
本發明在新型標準元件單元設計中開發了緊湊的佈局樣式。在本說明書的一些實施，新的緊湊佈局樣式可以使標準元件單元具有λ 2的面積尺寸，其可以獨立於以λ的微縮化(其中，λ是製程技術節點的最小特徵尺寸)。通過本說明書所描述的佈局設計，可以使標準元件單元的面積尺寸，相對於不同製程技術節點的微縮，仍保持一致或不太敏感，且不會隨著標準元件單元的面積尺寸的微縮小而擴大閂鎖問題。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
Active Area:主動區 M1:第一內連線金屬層 M2:第二內連線金屬層 VIA1:第一插塞 Poly:多晶矽線 Input:輸入 Output:輸出 GND:接地 Vdd:高壓源 Vss:低壓源 Fw:鰭片寬度 Fp:鰭片間距 STI:淺溝隔離層 P+:p+摻雜區 N+:n+摻雜區 n_well:n型井區 P_well:p型井區 LDD:輕摻雜汲極 AA_CT:源極/汲極接觸結構 Gate_CT:閘極接觸結構 Cpp:接觸結構到閘極之間的間隔 Cell_Height:單元高度 C-D(L):開口長度 C-D(W):開口寬度 C-S(L):開口長度 C-S(W):開口寬度 D(L):汲極長度 D(W):汲極寬度 G(L):閘極長度 G(W):閘極寬度 S(L):源極長度 S(W):源極寬度 GROC(L):間距 CRMG(L):垂直長度 HSS:基材的原始水平表面 TG:實閘極 DSG:擬遮蔽閘極 TEC:凹陷厚度 Xp:保留邊緣距離 Xn:保留邊緣距離 11:NMOS電晶體 12:PMOS電晶體 33:閘極結構 34:複合物間隙壁 48:局部隔離結構 49:淺溝隔離結構 51:NMOS電晶體 52:PMOS電晶體 55:源極區 56:汲極區 331:閘極介電層 332:閘極導電層 333:介電覆蓋層 341:氧化物層 342:氮化矽層 491:第一淺溝隔離層 492:第二淺溝隔離層 481:第三矽氧化物側壁層 482:第三矽氧化物底壁層 483:第三氮化矽層 491:第一淺溝隔離層 492:第二淺溝隔離層 500:反相器標準單元 501:鰭片 502:鰭片 503:鰭片 504:閘極線 505:源極/汲極接觸結構 506:閘極接觸結構 507:第一內連線金屬層 508:第一插塞 509:第二內連線金屬層 551:輕摻雜汲極 552:P+重摻雜區 553:插塞 600:微縮化-金屬-氧化物半導體場效應電晶體 601:p型基材 602:墊氧化矽層 604:墊氮化矽層 605:隔離區 606:第一淺溝隔離-矽氧化物層 607:汲極 609:接觸孔 610:閘極層 611:接觸孔 612:介電絕緣體 614:氮化矽層 700:微縮化-金屬-氧化物半導體場效應電晶體 701:半導體基材 702:閘極端子 702a:閘極介電層 702b:閘極導電層 702c:矽質區 702d:覆蓋層 702sl:氮化矽間隙壁 702s2:熱氧化矽間隙壁 703:電晶體通道區 704:源極/汲極區 705:淺溝隔離結構 707a:開孔 707b:開孔 709:開口 712:旋塗電介電材料 720:第一介電層 730A:第一導體柱 730B:第二導體柱 730t:第一導體柱和第二導體柱的頂面 731a:第一導體柱部分 731b:第三導體柱部分 732a:第二導體柱部分 732b:第四導體柱部分 740:第一介電子層 740s:第一介電子層的頂表面 750:第一導電層 760:第二介電子層 770:上層介電層 770s:上層介電層的頂面 780:上方導電層 802:閘極罩幕層 810a:高摻雜的矽質柱狀體 810b:高摻雜的矽質柱狀體 820:側柱 830A:金屬柱部分 830B:金屬柱部分 830w:鎢質柱狀體 830n:氮化鈦層 850:第一導電層 850a:第一金屬子層 850b:第二金屬子層 840:第一介電子層 1002:第二淺溝隔離-矽氧化物層 1502:第三矽氧化物間隙壁 1504:輕摻雜汲極 1506:氮化矽間隙壁 1602:本徵矽質電極 1704:源極區 1706:汲極區 1802:矽氧化物間隙壁 1804:開口 1901:旋塗電介電材料 1902:光阻層 1903:閘極延伸區 1901:旋塗電介電材料 1902:光阻層 1904:矽氧化物
本專利申請文件包含至少一幅以彩色繪製的圖式。呈請  鈞局根據申請，並收取必要費用提供並出版本專利申請案的副本以及所附彩色圖式。 為了對本說明書之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下： 第1(a)圖至第1(f)圖係分別繪示習知的基本邏輯功能單元，包括反相器單元、NOR單元和NAND單元的等效電路圖。 第2圖係繪示傳統標準元件單元中的NMOS電晶體和PMOS電晶體的結構剖面圖。 第3(a)圖係繪示一家半導體公司(三星)的5nm(UHD)標準元件單元中PMOS電晶體和NMOS電晶體的布局連線棒狀圖。 第3(b)圖係繪示第3(a)圖中三星5nm(UHD)標準元件單元各項尺寸的棒狀圖。 第4圖係繪示三個廠商關於面積尺寸(2×Cpp×Cell_Height)與不同製程技術節點的微縮趨勢圖。 第5(a)圖係根據本發明的一實施例繪示一種新型反相器標準單元的佈局樣式的棒狀圖。 第5(b)圖係繪示第5(a)圖中新型反相器標準單元各項尺寸的棒狀圖。 第5(c)圖至第5(f)圖係繪示形成第5(a)圖和第5(b)圖之反相器標準單元的一系列製程佈局圖。 第6(a)圖係根據本發明的一實施例繪示一種新型標準元件單元中所使用的微縮化金屬-氧化物-半導體場效應電晶體 (miniaturized metal-oxide-semiconductor field-effect transistor ，mMOSFET)的結構俯視圖。 第6(b)圖係繪示位於基材上方的墊氧化矽(pad-oxide)層和墊氮化矽(pad-nitride)層，以及形成在基材中的第一淺溝隔離-矽氧化物層的結構剖面圖。 第6(c)圖係繪示在主動區上方形成真實閘極(true gate，TG)和虛擬遮蔽閘極(dummy shield gate，DSG)之後的結構剖面圖。 第6(d)圖係繪示在形成旋塗電介電材料(spin-on dielectrics，SOD)以及沉積並蝕刻閘極罩幕層之後的結構剖面圖。 第6(e)圖係繪示在移除位於虛擬遮蔽閘極上方的氮化矽層、虛擬遮蔽閘極、對應於虛擬遮蔽閘極的一部分介電絕緣材料以及對應於虛擬遮蔽閘極的p型基材之後的結構剖面圖。 第6(f)圖係繪示移除閘極罩幕層、蝕刻旋塗電介電材料以及沉積第二矽氧化物層以形成第二淺溝隔離-矽氧化物層之後的結構剖面圖。 第6(g)圖係繪示沉積並蝕刻第三矽氧化物層以形成第三矽氧化物間隙壁(spacer)，在p型基材中形成輕摻雜汲極(lightly Doped drains，LDD)，沉積並回蝕氮化矽層以形成氮化矽間隙壁，並移除介電絕緣材料之後的結構剖面圖。 第6(h)圖係繪示藉由選擇性磊晶生長(selective epitaxy growth，SEG)技術生長本徵矽質電極(intrinsic silicon electrode)之後的結構剖面圖。 第6(i)圖係繪示沉積並回蝕CVD-第三淺溝隔離-矽氧化物層層、移除本徵矽電極，並且形成微縮化-金屬-氧化物半導體場效應電晶體的源極(n+源極)和汲極(n+汲極)之後的結構剖面圖。 第6(j)圖係繪示沉積並蝕刻矽氧化物間隙壁以形成接觸開口之後的結構剖面圖。 第6(k)圖係繪示沉積一層旋塗電介電材料以填充基材上的空隙(vacancies)，並使用化學機械研磨(CMP)進行平坦化之後的結構剖面圖。 第6(l)圖係根據第6(k)圖所繪示的結構上視圖。 第6(m)圖係繪示在第6(l)圖的結構上形成光阻層之後的結構上視圖。 第6(n)圖係繪示以非等向性蝕刻(anisotropic etching)技術移除位於暴露於外的閘極延伸區內的氮化矽覆蓋層，以露出導電金屬閘極層之後的結構上視圖。 第6(o)圖係繪示移除光阻層和旋塗電介電材料層，藉以在源極區和汲極區的頂部形成開口，以及形成間隙壁間之後的結構剖面圖。 第6(p)圖係根據第6(o)圖所繪示的結構上視圖。 第6(q)圖係繪示形成第一金屬(Metal-1，M1)內連線層之後的結構剖面圖。 第6(r)圖係根據第6(q)圖所繪示的結構上視圖。其中閘極通過第一金屬內連線層連接到源極區。 第7(a)圖係根據說明書的另一實施例，繪示一種用於新型標準元件單元中的微縮化-金屬-氧化物半導體場效應電晶體的結構上視圖。 第7(b)圖和第7(c)圖係沿著第7(a)圖中的切線C7A1和C7A2所分別繪示的兩個構成電晶體的結構剖面圖。 第7(d)圖係根據說明書的一實施例，繪示在第一導體柱部分和第三導體柱部分上方分別形成第二導體柱部分和第四導體柱部分之後的結構的俯視圖。 第7(e)圖係沿著第7(d)圖中的切線C7D1所繪示的結構剖面圖。 第7(f)圖係沿著第7(d)圖中的切線C7D2所繪示的結構剖面圖。 第7(g)圖係根據說明書的一實施例，繪示在第一介電層上方形成於第一導電層與第二介電子層之後的結構俯視圖。 第7(h)圖係沿著第7(g)圖中的切線C7G1所繪示的結構剖面圖。 第7(i)圖係沿著第7(g)圖中的切線C7G2所繪示的結構剖面圖。 第7(j)圖係根據說明書的一實施例，繪示在上方介電層(upper dielectric layer)上形成上方導電層之後的結構俯視圖。 第7(k)圖係沿著第7(j)圖中的切線C7J1所繪示的結構剖面圖。 第7(l)圖係沿著第7(j)圖中的切線C7J2所繪示的結構剖面圖。 第8(a)圖係根據說明書的又一實施例，繪示一種用於新型標準元件單元中的微縮化-金屬-氧化物半導體場效應電晶體的結構上視圖。 第8(b)圖係沿著第8(a)圖中的切線C8A1所繪示的結構剖面圖。 第8(c)圖係沿著第8(a)圖中的切線C8A2所繪示的結構剖面圖。 第8(d)圖係根據說明書的再一實施例，繪示一種用於新型標準元件單元中的微縮化-金屬-氧化物半導體場效應電晶體的結構上視圖。 第8(e)圖係沿著第8(d)圖中的切線C8D1所繪示的結構剖面圖。 第8(f)圖係沿著第8(d)圖中的切線C8D2所繪示的結構剖面圖。 第9圖係根據說明書的又再一實施例，繪示一種用於新型標準元件單元中的NMOS電晶體的結構剖面圖。 第10(a)圖係根據說明書的更再一實施例，繪示一種用於新型標準元件單元中的NMOS電晶體和PMOS電晶體的組合結構剖面圖。 第10(b)圖是沿第10(a)圖中的切線(X軸)所繪示的NMOS電晶體和PMOS電晶體的結構剖面圖。 第10(c)圖是沿第10(a)圖中的切線(Y軸)所繪示的NMOS電晶體和PMOS電晶體的結構剖面圖。 第11圖係繪示本發明所提供的新型標準元件單元之面積尺寸與其他各公司所提供之現有產品的面積尺寸比較結果。 第12(a)圖至第12(c)圖是根據本說明書的一些實施例，繪示一種具有單一NOR單元、單一NAND單元和反相器單元×2的標準元件單元的結構俯視圖和對應的等效電路圖。 第12圖(d)至第12(e)圖是根據本說明書的一些實施例，繪示一種具有NOR單元×2和NAND單元×2的標準元件單元的結構俯視圖和對應的等效電路圖。
無。
500:反相器標準單元
501:鰭片
502:鰭片
503:鰭片
504:閘極線
Cell_Height:單元高度
Cpp:接觸結構到閘極之間的間隔
Fp:鰭片間距
n_well:n型井區

Claims (18)

  1. 一種標準元件單元(standard cell)，包括： 複數個電晶體； 一組接觸結構，電性連接至該複數個電晶體； 至少一輸入線，電性連接至該複數個電晶體； 至少一輸出線，電性連接至該複數個電晶體； 一高壓VDD接觸線，電性連接至該複數個電晶體；以及 一低壓VSS接觸線，電性連接至該複數個電晶體； 其中，隨著該標準元件單元的一最小特徵尺寸(λ)在不同的製程技術節點逐步微縮，由最小特徵尺寸的平方表示之該標準元件單元的面積尺寸仍維持相同或基本相同。
  2. 如請求項1所述之標準元件單元，其中該標準元件單元係一反相器單元、一NAND單元或一NOR單元。
  3. 如請求項1所述之標準元件單元，更包括一金屬接觸線，電性連接至該組接觸結構中的一第一接觸結構；其中，該第一接觸結構未被該金屬接觸線完全覆蓋。
  4. 如請求項3所述之標準元件單元，其中該金屬接觸線與該第一接觸結構具有相同或基本相同的一寬度。
  5. 如請求項3所述之標準元件單元，更包括一重摻雜矽插塞，形成於該第一接觸結構未被該金屬接觸線覆蓋的一部分上，其中該重摻雜矽插塞與該金屬接觸線接觸。
  6. 如請求項1所述之標準元件單元，更包括: 一第一金屬線，電性連接至該複數個電晶體；以及 一第二金屬線，電性連接至該複數個電晶體； 其中，該第二金屬線位於該第一金屬線上方；該組接觸結構中的至少一者直接連接至該第二金屬線，而不通過該第一金屬。
  7. 如請求項6所述之標準元件單元，其中該組接觸結構中的至少一者係一閘極接觸結構。
  8. 一種標準元件單元，包括： 一半導體基材，具有一原始表面； 複數個電晶體； 一組接觸結構，電性連接至該複數個電晶體； 一第一金屬線，電性連接至該複數個電晶體；以及 一第二金屬線，電性連接至該複數個電晶體； 其中，該複數個電晶體形成於一半導體基材上，該複數個電晶體中的至少一者，包括一通道層和一導電區； 其中，該通道層或該導電區獨立於該半導體基材之外，且不會被一離子注入製程來所摻雜。
  9. 如請求項8所述之標準元件單元，其中該複數個電晶體至少一者包括一鰭片結構；該通道層包括覆蓋該鰭片結構的一第一側壁和一第二側壁，並未覆蓋該鰭片結構的一頂面。
  10. 如請求項8所述之標準元件單元，其中該複數個電晶體至少一者包括一鰭片結構；該通道層包括覆蓋該鰭片結構一頂面的一頂部和覆蓋該鰭片結構的一第一側壁和一第二側壁的一側部，且該頂部和該側部不是同時形成的。
  11. 如請求項8所述之標準元件單元，其中該導電區是從該半導體基材的一側邊藉由一選擇性生長製程所形成。
  12. 如請求項11所述之標準元件單元，更包括: 一溝槽，形成於該半導體基材的該原始表面下方；以及 一隔離區，位於該溝槽之中； 其中，該導電區設置於該溝槽之中，且該導電區的一底面藉由該隔離區與該半導體基材隔離。
  13. 如請求項12所述之標準元件單元，其中該導電區只有一邊與該半導體基材接觸。
  14. 如請求項12所述之標準元件單元，更包括一金屬區，與該導電區接觸，其中該金屬區位於該溝槽之中，且該金屬區的一底面藉由該隔離區與該半導體基材隔離。
  15. 一種標準元件單元，包括： 一基材，具有一井區； 複數個電晶體，包括一第一類型電晶體和一第二類型電晶體，其中該第一類型電晶體形成於該井區之中，且該第二類型電晶體形成在該井區之外； 複數個接觸結構，電性連接至該複數個電晶體； 至少一輸入線，電性連接至該複數個電晶體； 一輸出線，電性連接至該複數個電晶體； 一高壓VDD接觸線，電性連接至該複數個電晶體；以及 一低壓VSS接觸線，電性連接至該複數個電晶體； 其中，該第一類型類型電晶體包括彼此電性連接的一第一組鰭片結構，該第二類型電晶體包括彼此電性連接的一第二組鰭片結構，且該第一類型電晶體和該第二類型電晶體之間的一間隙(gap)實質為3×Fp-Fw，其中Fp為該第一類型電晶體中相鄰兩個鰭片結構之間的間距(pitch)，Fw為該鰭片結構的一鰭片寬度；該第一類型電晶體中相鄰的該兩個鰭片結構之間的間距介於3λ至5λ之間，λ為一最小特徵尺寸。
  16. 如請求項11所述之標準元件單元，其中該第一類型電晶體和該第二類型電晶體之間的該間隙介於8λ至12λ之間。
  17. 一種標準元件單元，包括： 複數個電晶體； 一組接觸結構，電性連接至該複數個電晶體； 一第一金屬線，電性連接至該複數個電晶體；以及 一第二金屬線，電性連接至該複數個電晶體； 其中，該第二金屬線位於該第一金屬線上方；該組接觸結構中的至少一者直接連接至該第二金屬線，而不通過該第一金屬。
  18. 如請求項17所述之標準元件單元，其中該組接觸結構中的至少一者係一閘極接觸結構。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230299069A1 (en) * 2021-09-27 2023-09-21 Invention And Collaboration Laboratory Pte. Ltd. Standard cell structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9069926B2 (en) * 2005-05-06 2015-06-30 Tela Innovations, Inc. Standard cells having transistors annotated for gate-length biasing
CN109817614A (zh) * 2017-11-21 2019-05-28 台湾积体电路制造股份有限公司 标准单元结构和放置及布线标准单元结构的方法
TWI663521B (zh) * 2017-08-29 2019-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. 提供積體電路佈局的方法
TW202002230A (zh) * 2018-06-14 2020-01-01 台灣積體電路製造股份有限公司 積體電路

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5477467A (en) * 1989-07-17 1995-12-19 Motorola, Inc. Shrinkable BiCMOS circuit layout
US5212104A (en) * 1991-04-26 1993-05-18 Siemens Aktiengesellschaft Method for manufacturing an mos transistor
JPH09213801A (ja) * 1996-01-29 1997-08-15 Sony Corp 接続孔の形成工程を有する半導体装置の製造方法
JP2002170884A (ja) * 2000-12-04 2002-06-14 Sony Corp 多層配線構造を有する半導体装置の製造方法
JP4585197B2 (ja) 2003-12-22 2010-11-24 ルネサスエレクトロニクス株式会社 レイアウト設計方法およびフォトマスク
JP2006165480A (ja) * 2004-12-10 2006-06-22 Toshiba Corp 半導体装置
KR100855977B1 (ko) * 2007-02-12 2008-09-02 삼성전자주식회사 반도체 소자 및 그 제조방법
JP2011114014A (ja) * 2009-11-24 2011-06-09 Elpida Memory Inc 半導体装置
WO2011064891A1 (ja) * 2009-11-30 2011-06-03 富士通セミコンダクター株式会社 半導体装置の製造方法、ダイナミックスレッショルドトランジスタの製造方法
JP5581795B2 (ja) * 2010-05-07 2014-09-03 ルネサスエレクトロニクス株式会社 スタンダードセル、スタンダードセルを備えた半導体装置、およびスタンダードセルの配置配線方法
US8890207B2 (en) * 2011-09-06 2014-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET design controlling channel thickness
US9576978B2 (en) * 2012-10-09 2017-02-21 Samsung Electronics Co., Ltd. Cells including at least one fin field effect transistor and semiconductor integrated circuits including the same
KR20140126625A (ko) * 2013-04-23 2014-10-31 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9142650B2 (en) * 2013-09-18 2015-09-22 Taiwan Semiconductor Manufacturing Company Limited Tilt implantation for forming FinFETs
KR102246880B1 (ko) * 2015-02-10 2021-04-30 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
US9594864B2 (en) * 2015-04-22 2017-03-14 Qualcomm Incorporated Method for asymmetrical geometrical scaling
US9768178B2 (en) * 2015-11-11 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device, static random access memory cell and manufacturing method of semiconductor device
US10366196B2 (en) * 2016-06-22 2019-07-30 Qualcomm Incorporated Standard cell architecture for diffusion based on fin count
JP6970348B2 (ja) * 2016-08-01 2021-11-24 株式会社ソシオネクスト 半導体チップ
US10186510B2 (en) * 2017-05-01 2019-01-22 Advanced Micro Devices, Inc. Vertical gate all around library architecture
US10636910B2 (en) * 2017-05-30 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method of forming the same
CN110945656B (zh) * 2017-08-17 2024-05-24 英特尔公司 晶体管制造中的集成的纳米线及纳米带图案化
US10756114B2 (en) * 2017-12-28 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor circuit with metal structure and manufacturing method
US11152347B2 (en) * 2018-04-13 2021-10-19 Qualcomm Incorporated Cell circuits formed in circuit cells employing offset gate cut areas in a non-active area for routing transistor gate cross-connections
US11521968B2 (en) * 2018-06-29 2022-12-06 Intel Corporation Channel structures with sub-fin dopant diffusion blocking layers
US10505025B1 (en) * 2018-08-02 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Tunnel field-effect transistor and method for forming the same
US12308072B2 (en) * 2021-03-10 2025-05-20 Invention And Collaboration Laboratory Pte. Ltd. Integrated scaling and stretching platform for optimizing monolithic integration and/or heterogeneous integration in a single semiconductor die

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9069926B2 (en) * 2005-05-06 2015-06-30 Tela Innovations, Inc. Standard cells having transistors annotated for gate-length biasing
TWI663521B (zh) * 2017-08-29 2019-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. 提供積體電路佈局的方法
CN109817614A (zh) * 2017-11-21 2019-05-28 台湾积体电路制造股份有限公司 标准单元结构和放置及布线标准单元结构的方法
TWI721294B (zh) * 2017-11-21 2021-03-11 台灣積體電路製造股份有限公司 標準單元結構與放置及佈線標準單元結構的方法
TW202002230A (zh) * 2018-06-14 2020-01-01 台灣積體電路製造股份有限公司 積體電路

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