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TWI840699B - 具有直接連接到閘極、汲極和源極的金屬互連的電晶體結構 - Google Patents

具有直接連接到閘極、汲極和源極的金屬互連的電晶體結構 Download PDF

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TWI840699B
TWI840699B TW110133516A TW110133516A TWI840699B TW I840699 B TWI840699 B TW I840699B TW 110133516 A TW110133516 A TW 110133516A TW 110133516 A TW110133516 A TW 110133516A TW I840699 B TWI840699 B TW I840699B
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Abstract

一種電晶體結構包含一半導體基底、一閘極結構、一通道區以及一第一導電區。該半導體基底具有一半導體表面。該閘極結構位於該半導體表面上方，其中形成一第一凹槽以露出該閘極結構。該通道區位於該半導體表面下方。該第一導電區電耦接該通道區，其中形成一第二凹槽以露出該第一導電區。在一光刻製程中的光罩圖案是用以定義該第一凹槽，以及該光罩圖案僅用以定義該第一凹槽的一維長度。

Description

具有直接連接到閘極、汲極和源極的金屬互連的電晶體結構
本發明是有關於一種電晶體結構，尤指一種具有直接連接到閘極、汲極和源極的金屬互連的電晶體結構。
因為在1974年，由R.Dennard等人所發表的論文中，公開了縮小金氧半場效電晶體(metal-oxide-semiconductor field-effect transistor,MOSFET))的所有尺寸的設計準則，所以如何縮小該金氧半場效電晶體的尺寸成為主要的技術需求，其中該主要的技術需求已改變矽晶圓的線性尺寸的最小特徵尺寸(minimum feature size)。
請參照第1A-1C圖，第1A-1C圖是說明傳統的鰭式場效應電晶體(fin field-effect transistor,FinFET)的示意圖，其中第1A圖是說明該鰭式場效應電晶體的俯視圖結構，第1B圖是沿第1A圖所示X軸方向的切割線1的橫截面圖，以及第1C圖是沿第1A圖所示X軸方向的切割線2的橫截面圖。如第1B圖所示，該鰭式場效應電晶體的源極和汲極連接至第零金屬層(Metal-0 Active Area layer)102，其中第零金屬層102的頂部有接觸孔104，且接觸孔104被導電材料(例如金屬)完全填 充。另外，在第1C圖中，該鰭式場效應電晶體的閘極連接至第零金屬閘極(Metal-0 gate)106，其中第零金屬閘極106將連接至接觸孔108。
今天該金氧半場效電晶體上的矽製程已從28奈米(nm)快速縮小至尚在研究和設計階段的3奈米，但是如何縮小該金氧半場效電晶體必須取決於複雜的技術，例如使用非常昂貴的光刻設備(例如極紫外光光刻(extreme ultraviolet lithography,EUV)，深紫外光光刻(deep ultraviolet lithography,DUV)等)，多層昂貴的光罩，複雜的蝕刻技術，竭盡的接觸孔開口(exhausted contact-hole opening)，金屬化技術(metallization technologies)等。
尤其是在半導體製程中所使用的傳統接觸孔光罩中，有很多光罩圖案應用於該接觸孔光罩，其中每個光罩圖案都是長方形或正方形，以及這些光罩圖案將基於光刻製程被複製以定義連接到電晶體的閘極/汲極/源極的接觸孔開口的二維長度。隨著該最小特徵尺寸或技術製程節點縮小到幾奈米(nm)尺度，此時需要昂貴的極紫外光光刻設備，複雜的蝕刻技術，接觸孔光罩上的竭盡的接觸孔開口，以及極端緊繃的設計規則來避免或適應電晶體的閘極/汲極/源極和接觸孔之間的未對準。因此，電晶體的製造成本急劇增加，並且當該最小特徵尺寸或該技術製程節點縮小時，電晶體的面積卻不能成比例地縮小。
因此，如何有效地縮小該金氧半場效電晶體的尺寸以在該矽晶圓的平面區域內整合更多金氧半場效電晶體已成為該金氧半場效電晶體的設計者的一項重要課題。
本發明提供一種形成對應金氧半場效電晶體(metal-oxide-semiconductor field-effect transistor,MOSFET))的閘極/汲極/源極的接觸孔的新方法。本發明可降低接觸孔與閘極/汲極/源極之間的光刻製程敏感性和未對準問題。另外，本發明提供一維光罩圖案(例如條狀)以減少由用於小接觸孔開口的二維光罩圖案引起的未對準問題，以及也減少了傳統光罩流程的光衍射效應和較少的光子進入小接觸孔的問題。
本發明的一實施例公開一種電晶體結構。該電晶體結構包含一半導體基底、一閘極結構、一通道區以及一第一導電區。該半導體基底具有一半導體表面。該閘極結構位於該半導體表面上方，其中形成一第一凹槽於該半導體表面上以露出該閘極結構。該通道區位於該半導體表面下方。該第一導電區電耦接該通道區，其中形成一第二凹槽於該半導體表面上以露出該第一導電區，且該第一導電區是該電晶體結構的一汲極或一源極。在一光刻製程中的光罩圖案是用以定義該第一凹槽，以及該光罩圖案僅用以定義該第一凹槽的一維長度。
在本發明的另一個實施例中，該第一凹槽被一第一介電層圍繞以及該第二凹槽被一第二介電層圍繞。
在本發明的另一個實施例中，該第一介電層和該第二介電層是同時通過一氧化沉積製程形成。
在本發明的另一個實施例中，該第一凹槽的長度或該第二凹槽的長度小於一最小特徵尺寸(minimum feature size)，且該最小特徵尺寸是受限於一特定製程節點的設備的光刻解析度。
在本發明的另一個實施例中，該第一凹槽的垂直長度和該第二凹槽的水平長度相同或實質上相同。
在本發明的另一個實施例中，該電晶體結構另包含一第一隔離區。該第一隔離區相鄰於該第一導電區；其中一單一光刻製程(photolithography process)是用以定義該閘極結構的長度，且該第一導電區介於該閘極結構和該第一隔離區之間的長度是由同一該單一光刻製程(photolithography process)所控制。
本發明的另一實施例公開一種電晶體結構。該電晶體結構包含一半導體基底、一閘極結構、一通道區以及一第一導電區。該半導體基底具有一半導體表面。該閘極結構具有一長度，其中一第一凹槽位於該閘極結構上方。該通道區位於該半導體表面下方。該第一導電區電耦接該通道區，其中一第二凹槽位於第一導電區上方。在一光刻製程中的光罩圖案是用以定義該第一凹槽，以及該光罩圖案的形狀是不同於該第一凹槽的形狀。
在本發明的另一實施例中，該光罩圖案的形狀是條狀，以及該第一凹槽的形狀是長方形或正方形。
在本發明的另一個實施例中，該第一導電區包含與該半導體基底鄰接的高摻雜區(highly doped region)，以及包含與該高摻雜區鄰接的芯金屬柱(core metal column)。
在本發明的另一個實施例中，該芯金屬柱與該半導體基底鄰接，以 及該高摻雜區通過該半導體基底電耦接一電壓源。
本發明的另一實施例公開一種電晶體結構。該電晶體結構包含一半導體基底、複數個鰭式結構以及一閘極結構。該複數個鰭式結構從該半導體基底形成，其中每一鰭式結構包含一通道區和耦接該通道區的一第一導電區。該閘極結構跨越該複數個鰭式結構中的每一鰭式結構，其中形成一第一凹槽於該半導體基底的一半導體表面上以露出該閘極結構，以及形成一第二凹槽於該半導體表面上以露出一鰭式結構的第一導電區，其中該第二凹槽是用以露出該每一鰭式結構所包含的第一導電區，且該每一鰭式結構所包含的第一導電區是一汲極或一源極。另外，每一鰭式結構的第一導電區在實體上彼此分開。
在本發明的另一個實施例中，該第一凹槽的垂直長度和該第二凹槽的水平長度實質上相同。
在本發明的另一個實施例中，該電晶體結構另包含一金屬連接層，且該金屬連接層是用以填充該第一凹槽和該第二凹槽。
在本發明的另一個實施例中，形成一第三凹槽於該半導體表面上以露出另一鰭式結構的第一導電區，以及該金屬連接層填充該第三凹槽且至少從該第二凹槽延伸至該第三凹槽。
在本發明的另一個實施例中，該第一導電區的水平長度和該金屬連接層的水平長度相同或實質上相同。
在本發明的另一個實施例中，該第一導電區的水平長度和一最小特徵尺寸相同或實質上相同。
本發明的另一實施例公開一種電晶體結構。該電晶體結構包含一半導體基底、一閘極結構、一通道區、一第一導電區以及一金屬連接層。該半導體基底具有一半導體表面。該閘極結構位於該半導體表面上方，其中形成一第一凹槽於該半導體表面上以露出該閘極結構。該通道區位於該半導體表面下方。該第一導電區電耦接該通道區，其中形成一第二凹槽於該半導體表面上以露出該第一導電區，且該第一導電區是該電晶體結構的一汲極或一源極。該金屬連接層是用以填充該第一凹槽和該第二凹槽。該第一凹槽的垂直長度和該第二凹槽的水平長度相同或實質上相同。
在本發明的另一個實施例中，該第一凹槽的水平長度小於該金屬連接層的厚度的兩倍。
在本發明的另一個實施例中，該第一導電區的水平長度和一最小特徵尺寸相同或實質上相同。
在本發明的另一個實施例中，該金屬連接層從該第一凹槽延伸至該第二凹槽。
100、110:金氧半場效電晶體
101:閘極結構
103、1704、3302:源極
104、108、109、111:接觸孔
105、1102、IRND、STI-oxide-2:隔離區
106:第零金屬閘極
107、1706、3304:汲極
102:基底、第零金屬層
302:襯墊氧化層
304:襯墊氮化層
306:淺溝槽隔離-第一氧化層
402:介電絕緣體
404、602:閘極層
406、604:氮化層
702、1801、3306:旋塗介電層
802:閘極光罩層
902:溝槽
1002、3002:淺溝槽隔離-第二氧化層
1502、3102:第三氧化間隔層
1504、2814、2816、3104:輕摻雜汲極
1506、3106:氮化間隔層
1602、3202:本質矽
1702、3204:化學氣相沉積-淺溝槽隔離-第三氧化層
1802、2501:氧化層
1901、3402:光阻層
1902、2602、2902、3602:第一金屬層
1904、3604:最小空間
2802:n+摻雜矽源極
2804:n+摻雜矽汲極
2806、2808:芯金屬柱
2810、2812:氧化保護層
3502:氧化間隔層
CRMG:連接區
CRMGAC:延伸區
D(L)、G(L)、S(L)、C-S(L)、C-D(L)、GROC(L)、CRMG(L)、EER(L)、C-SP(L):長度
D(W)、G(W)、S(W)、C-S(W)、C-D(W)、GROC(W)、CRMG(W):寬度
EER:額外延伸區
GEBESI、GEBEDI、CBC(L)、BECMCR(L):距離
HSS:水平矽表面
DSG:偽屏蔽閘極
TG、TG2、TG3:真閘極
λ:最小特徵長度
△λ:光刻錯位公差
10-70、202-234:步驟
第1A-1C圖是說明傳統的鰭式場效應電晶體(fin field-effect transistor,FinFET)的 示意圖。
第1D圖是本發明一實施例所公開的微型化的金氧半場效電晶體(miniaturized metal-oxide-semiconductor field effect transistor,mMOSFET)的俯視圖。
第1E圖是本發明另一實施例所公開的微型化的金氧半場效電晶體的俯視圖。
第2A圖是本發明的另一實施例所公開的一種微型化的金氧半場效電晶體的製造方法的流程圖。
第2B-2F圖是說明第2A圖的流程圖。
第3圖是說明襯墊氮化層和淺溝槽隔離-第一氧化層的俯視圖。
第4圖是說明第3圖中沿X軸方向的橫截面圖。
第5圖是說明金氧半場效電晶體的閘極結構邊緣到源極和淺溝槽隔離-第一氧化層之間的邊界邊緣的對準的光刻錯位公差(photolithographic misalignment tolerance,PMT))的示意圖。
第6A圖是說明可排除光刻錯位公差所造成的負面影響的新結構的示意圖。
第6B圖是說明第6A圖的俯視圖。
第7A圖是說明沉積旋塗介電層的示意圖。
第7B圖是說明第7A圖的俯視圖。
第8A圖是說明沉積和蝕刻精心設計的閘極光罩層的示意圖。
第8B圖是說明第8A圖的俯視圖。
第9A圖是說明通過異向性蝕刻技術移除偽屏蔽閘極、氮化層、介電絕緣體、以及對應偽屏蔽閘極的基底的示意圖。
第9B圖是說明第9A圖的俯視圖且說明在水平方向上的多個指(finger)。
第10A圖是說明移除閘極光罩層、蝕刻旋塗介電層、沉積第二氧化層以及回蝕第二氧化層以形成淺溝槽隔離-第二氧化層的示意圖。
第10B圖是說明第10A圖的俯視圖且說明在水平方向上的多個指。
第11-14圖是說明真閘極的位置和偽屏蔽閘極的位置之間的關係的示意圖。
第15A圖是說明沉積以及蝕刻第三氧化層以形成第三氧化間隔層、在基底中形成輕摻雜汲極、沉積以及回蝕氮化層以形成氮化間隔層、以及移除介電絕緣體的示意圖。
第15B圖是說明第15A圖的俯視圖且說明在水平方向上的多個指。
第16A圖是說明利用選擇性外延生長技術生成本質矽的示意圖。
第16B圖是說明第16A圖的俯視圖且說明在水平方向上的多個指。
第17A圖是說明沉積以及回蝕化學氣相沉積-淺溝槽隔離-第三氧化層，以及移除本質矽的示意圖。
第17B圖是說明第17A圖的俯視圖且說明在水平方向上的多個指。
第18A圖是說明沉積以及回蝕旋塗介電層，以及形成金氧半場效電晶體的源極和汲極的示意圖。
第18B圖是說明第18A圖的俯視圖且說明在水平方向上的多個指。
第19圖是說明沉積光阻層的示意圖。
第20A、20B圖是分別說明第19圖的兩種可能情況的示意圖。
第21圖是說明移除框架區內的氮化層以曝露出真閘極的示意圖。
第22A圖是說明移除光阻層，移除旋塗介電層，以及沉積和蝕刻氧化間隔層以在源極和汲極上方形成接觸孔開口的示意圖。
第22B圖是說明第22A圖所示的金氧半場效電晶體的俯視圖。
第23A圖是說明沉積和蝕刻第一金屬層以形成第一金屬層互連的示意圖。
第23B圖是說明第23A圖所示的金氧半場效電晶體的俯視圖。
第24圖是說明在水平方向上具有延伸且分離的多個指的另一微型化金氧半場效電晶體的俯視圖。
第25A、25B圖分別說明在源極和汲極上形成接觸孔開口階段的金氧半場效電晶 體的橫截面圖和俯視圖。
第26A圖是說明沉積和蝕刻第一金屬層以形成第一金屬層互連的示意圖。
第26B圖是說明第26A圖所示的金氧半場效電晶體的俯視圖。
第27圖是說明另一微型化金氧半場效電晶體的俯視圖的示意圖。
第28A圖是本發明的另一實施例所公開的使用合併的半導體接面和金屬導體結構形成源極和汲極的示意圖。
第28B圖是說明第28A圖所示的金氧半場效電晶體的俯視圖。
第29A圖是說明沉積和蝕刻第一金屬層以形成第一金屬層互連的示意圖。
第29B圖是說明第29A圖所示的金氧半場效電晶體的俯視圖。
第29C圖是說明另一微型化金氧半場效電晶體的俯視圖。
第30圖是說明移除閘極光罩層，以及沉積第二氧化層以填滿溝槽和水平矽表面上的其他空缺以形成淺溝槽隔離-第二氧化層，然後通過化學機械研磨技術平坦化淺溝槽隔離-第二氧化層的示意圖。
第31圖是說明沉積以及蝕刻第三氧化層以形成第三氧化間隔層、在基底中形成輕摻雜區、沉積以及回蝕氮化層以形成氮化間隔層、以及移除介電絕緣體的示意圖
第32圖是說明利用選擇性外延生長技術生成本質矽的示意圖。
第33A圖是說明移除本質矽，形成源極和汲極，以及沉積和回蝕旋塗介電層的示意圖。
第33B圖是說明第33A圖的俯視圖。
第34A圖是說明沉積光阻層的示意圖。
第34B圖是說明利用異向性蝕刻技術蝕刻氮化層以曝露出在氮化層下方的金屬接觸的示意圖。
第35A圖是說明移除光阻層和旋塗介電層，沉積以及蝕刻氧化間隔層以形成接觸 孔開口的示意圖。
第35B圖是說明第35A圖的俯視圖且說明在水平方向上的多個指。
第36A圖是說明沉積以及蝕刻第一金屬層以形成第一金屬層互連的示意圖。
第36B圖是說明第36A圖的俯視圖且說明在水平方向上的多個指。
請參照第1D圖，第1D圖是本發明一實施例所公開的微型化的金氧半場效電晶體(miniaturized metal-oxide-semiconductor field effect transistor,mMOSFET)100的俯視圖。金氧半場效電晶體100特別著重在一閘極結構101的延伸區、一源極103和一汲極107上製造接觸孔開口(接觸孔開口)的新設計。閘極結構101和金氧半場效電晶體100的通道區可使用三閘極電晶體(Tri-gate FET)結構，或鰭式場效應電晶體(fin field-effect transistor,FinFET)結構，或平面結構，以及金氧半場效電晶體100的源極103/汲極107可使用n型金氧半電晶體(n-type metal-oxide-semiconductor transistor,NMOS transistor)的n型摻雜或p型金氧半電晶體(p-type metal-oxide-semiconductor transistor,PMOS transistor)的p型摻雜。在之後的說明書中，本發明利用具有三閘極n型金氧半電晶體作為例子說明，以及最終的閘極形成可以採用現有技術設計和製程中的先製作閘極(gate-first)或後製作閘極(gate-last)方法，而無需在以下實施例中進一步詳細描述(因為該先製作閘極(gate-first)和該後製作閘極(gate-last)方法的設計只是本發明的明顯延伸，並且可以被看作是包含形成金氧半場效電晶體100的合適方式的直觀方式。
如第1D圖所示，第一金屬層(metal-1 layer)至閘極結構101的連接區CRMG被設計與該通道區有一定距離，其中連接區CRMG所在的延伸區CRMGAC相鄰於該通道區。在延伸區CRMGAC內有較大的框架區GROC在連接 區CRMG外圍繞著連接區CRMG。在延伸區CRMGAC上方且在框架區GROC之內的氮化層被移除以允許閘極結構101上的接觸孔開口製作連接區CRMG。框架區GROC沿著第1D圖的縱向具有長度GROC(L)，以及具有通常約為閘極結構101的長度G(L)的寬度GROC(W)。為了確保連接區CRMG不會直接疊加在該通道區之上，介於框架區GROC的底部邊緣到該通道區的邊緣的距離CBC(L)應該大於光刻錯位公差(photolithographic Misalignment Tolerances,PMT)，其中這裡特別說明一下，如果有任何技術允許連接區CRMG可以疊加在閘極結構101之上，而閘極結構101之下是該通道區，則本發明可以在沒有上述限制的情況下很好地被應用。也就是說理論上距離CBC(L)可以小到零或負值。另外，介於連接區CRMG的底部邊緣到該通道區(在閘極結構101下方)的邊緣的距離BECMCR(L)必須大於該光刻錯位公差和框架區GROC內氧化間隔層的長度的總和。在連接區CRMG中，連接區CRMG具有長度CRMG(L)和寬度CRMG(W)。如第1D圖所示，在第1D圖的縱向上具有閘極結構101的額外延伸區EER(也就是在框架區GROC沿著第1D圖的縱向的垂直上方)，其中額外延伸區EER被保留用於通過閘極光罩(gate-level mask,GM)定義閘極結構101的製程步驟以為了保持額外延伸區EER(具有長度EER(L))在該閘極光罩的製程步驟吸收該光刻錯位公差(例如在本發明的一實施例中，長度EER(L)可等於Delta-Lamda(△λ))。因為框架區GROC是必須的，所以介於任何相鄰元件之間的隔離區IRND都必須在不違反設計規則的情況下精心設計，但隔離區IRND並非本發明的重點，所以在此不再贅述。另外，如第1D圖所示，閘極結構101具有長度G(L)和寬度G(W)；在閘極結構101左邊的是源極103，其中源極103具有長度S(L)和寬度S(W)，且長度S(L)是從閘極結構101的邊緣到一隔離區105的邊緣的線性尺寸；在閘極結構101右邊的是汲極107，其中汲極107具有長度D(L)和寬度D(W)，且長度D(L)是從閘極結構101的邊緣到隔離區105的邊緣的一線性尺寸；在源極103的中央，是通過自對準技術 (self-alignment technology)所形成的接觸孔109，其中接觸孔109的長度和寬度分別為C-S(L)和C-S(W)；同樣地，在汲極107的中央，是通過自對準技術所形成的接觸孔111，其中接觸孔111的長度和寬度分別為C-D(L)和C-D(W)。另外，長度CRMG(L)可等於或實質上等於長度C-D(L)(或長度和寬度分別為C-S(L))。另外，第1E圖是本發明另一實施例所公開的微型化的金氧半場效電晶體110的示意圖，其中金氧半場效電晶體110類似於第1D圖中的金氧半場效電晶體100，除了金氧半場效電晶體110的閘極結構101的延伸區是一條通往其鄰域的長電線，所以金氧半場效電晶體110無需額外延伸區EER和隔離區IRND，以及第1D圖中的氧化間隔層的長度C-SP(L)在第1E圖將被省略。
請參照第2A圖。第2A圖是本發明的另一實施例所公開的一種微型化的金氧半場效電晶體(例如第1D圖中的金氧半場效電晶體100或第1E圖中的金氧半場效電晶體110)的製造方法的流程圖，其中在第2A圖中的該金氧半場效電晶體的製造方法可準確控制該金氧半場效電晶體的源極和汲極的長度。該製造方法的詳細步驟如下：步驟10：開始；步驟20：在基底102上形成一主動區和一溝槽結構；步驟30：在基底102的水平矽表面(horizontal silicon surface,HSS)上形成偽屏蔽閘極(dummy shield gate)和該金氧半場效電晶體的一真閘極(true gate)；步驟40：用隔離區取代該偽屏蔽閘極以定義該金氧半場效電晶體的源極/汲極的邊界；步驟50：形成該金氧半場效電晶體的該源極和該汲極； 步驟60：在該閘極結構、該源極和該汲極的邊界內形成較小的接觸孔，以及形成第一金屬層互連以通過該接觸孔接觸到該閘極結構，或該源極，或該汲極；步驟70：結束。
請參照第2B圖和第3-5圖。步驟20可包含：步驟202：在基底102上形成一襯墊氧化層302以及沉積一襯墊氮化層304；步驟204：定義該金氧半場效電晶體的主動區，以及移除該主動區外的部分矽材料以製造該溝槽結構；步驟206：在該溝槽結構中沉積一第一氧化層，以及回蝕該第一氧化層以在水平矽表面HSS下方形成一淺溝槽隔離-第一氧化層(shallow trench isolation-oxide-1,STI-oxide-1)306；步驟207：移除襯墊氧化層302和襯墊氮化層304，以及在水平矽表面HSS上方形成一介電絕緣層402。
請參照第2C圖和第6A、6B圖。步驟30可包含：步驟208：在水平矽表面HSS上方沉積一閘極層602和一氮化層604；步驟210：蝕刻閘極層602和氮化層604以形成偽屏蔽閘極和該金氧半場效電晶體的真閘極，其中該偽屏蔽閘極到該真閘極之間具有一所需的線性距離。
請參照第2D圖和第7A、7B、8A、8B、9A、9B、10A、10B圖。步 驟40可包含：步驟212：沉積一旋塗介電層(spin-on dielectrics,SOD)702，然後回蝕旋塗介電層702；步驟214：通過光刻光罩技術形成一精心設計的閘極光罩層802；步驟216：利用異向性蝕刻技術(anisotropic etching technique)移除偽屏蔽閘極DSG上的氮化層604，以及移除偽屏蔽閘極DSG、介電絕緣層402對應偽屏蔽閘極DSG的部分和對應偽屏蔽閘極DSG的基底102；步驟218：移除閘極光罩層802，蝕刻旋塗介電層702，以及沉積一第二氧化層，然後回蝕該第二氧化層以形成淺溝槽隔離-第二氧化層1002。
請參照第2E圖和第15A、15B、16A、16B、17A、17B、18A、18B圖。步驟50可包含：步驟220：沉積以及回蝕一第三氧化層以形成一第三氧化間隔層1502，在基底102中形成輕摻雜汲極(lightly doped drain,LDD)1504，沉積以及回蝕一氮化層以形成一氮化間隔層1506，以及移除介電絕緣層402；步驟222：利用一選擇性外延生長(selective epitaxy growth,SEG)技術生成一本質矽(intrinsic silicon)1602；步驟224：沉積以及回蝕一化學氣相沉積-淺溝槽隔離-第三氧化層1702，以及移除本質矽1602；步驟226：形成該金氧半場效電晶體的源極(n+源極)1704和汲極(n+汲極)1706，以及沉積一旋塗介電層1801。
請參照第2E圖和第19、20A、20B、21、22A、22B、23A、23B、24圖。步驟60可包含： 步驟228：沉積一光阻層1901；步驟230：移除框架區GROC內的氮化層604以曝露出真閘極TG；步驟232：移除光阻層1901，移除旋塗介電層1801，以及沉積和蝕刻一氧化層1802以在該源極和該汲極之上形成接觸孔開口；步驟234：沉積一第一金屬層1902以形成該第一金屬層互連。
以n型金氧半場效電晶體為例，基底102可以是p型基底，前述製造方法的詳細說明如下。從步驟20開始，請參照第2B圖和第3、4圖。在步驟202中，襯墊氧化層302在基底102的水平矽表面HSS上方形成，然後在襯墊氧化層302上方沉積襯墊氮化層304。
在步驟204中，該金氧半場效電晶體的主動區可以被該光刻光罩技術定義，其中該主動區外的水平矽表面HSS被相應地曝露。因為該主動區外的水平矽表面HSS被曝露，所以可通過該異向性蝕刻技術移除該主動區外的部分矽材料以製造該溝槽結構。
在步驟206中，如第4圖所示，沉積該第一氧化層以填滿該溝槽結構，然後回蝕該第一氧化層被以在水平矽表面HSS下方形成淺溝槽隔離-第一氧化層306，其中第4圖是沿第3圖所示的X軸方向的橫截面圖。另外，因為第3圖是俯視圖，所以第3圖只示出襯墊氮化層304和淺溝槽隔離-第一氧化層306。然後在步驟207中，在該主動區上的襯墊氧化層302和襯墊氮化層304被移除，以及在水平矽表面HSS上方形成介電絕緣層402(具有高介電常數)。
第5圖是說明以較小尺寸實現閘極與電晶體隔離區(STI)之間幾何關係的現有技術的示意圖。在水平矽表面HSS上方形成介電絕緣層402(具有高介電常數)之後，一閘極層404(金屬閘極)沉積在閘極層404上，然後具有精心設計厚度的一氮化層406(氮化帽層)沉積在閘極層404上。然後如第5圖所示，利用該光刻光罩技術來定義閘極結構1，其中閘極結構1包含閘極層404和氮化層406以使閘極結構1具有適當金屬閘極材料，且該金屬閘極材料可提供金屬絕緣體到基板102所需的功函數以實現該金氧半場效電晶體合適的臨界電壓。另外，因為淺溝槽隔離-第一氧化層306是形成在水平矽表面HSS下方，所以可形成三閘極電晶體(Tri-gate FET)結構或鰭式場效應電晶體(fin field-effect transistor,FinFET)結構(如第5圖所示)。
在利用一第一光刻製程來定義該主動區的偽長度(pseudo length)和利用一第二光刻製程來定義該主動區的長度G(L)之後，從閘極結構1的邊緣到該金氧半場效電晶體的源極和該淺溝槽隔離之間的邊界邊緣的距離GEBESI(如第5圖所示)可被定義。同理從該閘極結構的邊緣到該金氧半場效電晶體的汲極和該淺溝槽隔離之間的邊界邊緣的距離GEBEDI(如第5圖所示)也可被定義。
然而如第5圖所示，在利用該光刻光罩技術對準閘極結構1的邊緣以及該金氧半場效電晶體的源極(或該金氧半場效電晶體的汲極)和淺溝槽隔離-第一氧化層306之間的邊界邊緣時，會存在一無法避免的不理想因素，稱為該光刻錯位公差。如果沿該X軸方向所測量的該光刻錯位公差的線性尺寸為△λ，則△λ應與特定製程節點可用的設備的光刻解析度所規定的最小特徵尺寸有關。例如，7奈米製程節點應有的最小特徵尺寸λ等於7奈米以及光刻錯位公差△λ可為3.5奈米。因此，如果該金氧半場效電晶體的源極(或該金氧半場效電晶體的汲極) 所想要的實際尺寸被定為λ(例如7奈米)，則在現有技術的製程方法中，該金氧半場效電晶體的源極(或該金氧半場效電晶體的汲極)的所需長度必須大於λ和△λ的總和(例如大於10.5奈米)。
因此，本發明利用一種新的結構來排除上述該光刻錯位公差所造成的負面影響。也就是說從該閘極結構的邊緣到該金氧半場效電晶體的源極和該淺溝槽隔離之間的邊界邊緣的距離GEBESI(或從該閘極結構的邊緣到該金氧半場效電晶體的汲極和該淺溝槽隔離之間的邊界邊緣的距離GEBEDI)的任何尺寸都可以被實現，而不需要在沿該金氧半場效電晶體的長度方向(也就是如第4、5圖所示的X軸方向)預留額外的尺寸給該光刻錯位公差。
在步驟208中，如第6A圖所示，在水平矽表面HSS上方形成介電絕緣層402(具有高介電常數)之後，沉積閘極層602和氮化層604。然後在步驟210中，蝕刻閘極層602和氮化層604以形成該閘極結構(其中閘極層602可以是該金氧半場效電晶體的閘極結構)。第6A圖所示的新結構和第5圖所示的結構之間主要的差異在於當該金氧半場效電晶體的真閘極TG被該光刻光罩技術定義時，平行於真閘極TG的偽屏蔽閘極DSG也可依需求被定義，以致于目標線性距離(例如λ，在7奈米製程節點中為7奈米)可存在於偽屏蔽閘極DSG和真閘極TG之間，而不需要保留任何額外的尺寸(也就是△λ)給該光刻錯位公差。被設計在同一光罩上的偽屏蔽閘極DSG和真閘極TG可以同時形成在覆蓋該主動區的介電絕緣層402的頂部。另外，如第6A圖所示，真閘極TG2、TG3是對應於其他金氧半場效電晶體。另外，第6B圖是第6A圖的俯視圖。
接下來的步驟是說明如何利用提高至水平矽表面HSS上方的隔離區 取代偽屏蔽閘極DSG。在步驟212中，如第7A圖所示，沉積旋塗介電層702，然後利用化學機械研磨(chemical mechanical polishing,CMP)技術回蝕旋塗介電層702以使旋塗介電層702的頂部與氮化層604的頂部一樣高。另外，第7B圖是第7A圖的俯視圖。
在步驟214中，如第8A圖所示，沉積閘極光罩層802(精心設計的)，然後通過該光刻光罩技術蝕刻閘極光罩層802以完成覆蓋真閘極TG、TG2、TG3但暴露出偽屏蔽閘極DSG的目標，其中暴露出的偽屏蔽閘極DSG分別和距離GEBESI和距離GEBEDI的中間具有安全的光刻錯位公差△λ。另外，第8B圖是第8A圖的俯視圖。
在步驟216中，如第9A圖所示，可利用該異向性蝕刻技術來蝕刻偽屏蔽閘極DSG和對應偽屏蔽閘極DSG的氮化層604，還可用來蝕刻對應偽屏蔽閘極DSG的介電絕緣層402以到達水平矽表面HSS。然後利用該異向性蝕刻技術來移除位于水平矽表面HSS下方的基底102的矽材料以在水平矽表面HSS下方形成溝槽902，其中溝槽902的深度可以等於淺溝槽隔離-第一氧化層306的底部的深度。因此，如第9A圖所示，分別在創造精準控制的距離GEBESI和距離GEBEDI時避免了該光刻錯位公差。因為通過在同一光罩上的真閘極TG和偽屏蔽閘極DSG良好定義距離GEBESI和距離GEBEDI的長度，所以第1D圖所示的源極的長度S(L)和汲極的長度D(L)也都可被良好的定義。也就是說該單一光刻光罩技術不僅用來定義真閘極TG和偽屏蔽閘極DSG，還可用來控制距離GEBESI和距離GEBEDI的長度。因此，長度S(L)和長度D(L)的尺寸可被準確地控制，甚至可以達到和最小特徵尺寸λ一樣小的最佳微型化尺寸。因為長度S(L)和長度D(L)可以等於λ，所以長度S(L)和長度D(L)實質上等於真閘極TG(也就是該閘極結構)的長度。另外， 第9B圖是第9A圖的俯視圖且顯示出在水平方向上的多個鰭或指(finger)。
在步驟218中，如第10A圖所示，移除閘極光罩層802和旋塗介電層702，然後沉積該第二氧化層以填滿溝槽902和水平矽表面HSS的其他空缺，該第二氧化層可被回蝕至和水平矽表面HSS一樣的表面高度以形成淺溝槽隔離-第二氧化層1002。因此，暫時形成的偽屏蔽閘極DSG可以被淺溝槽隔離-第二氧化層1002取代以定義該源極/汲極的邊界。然後可利用任何能形成輕摻雜汲極(lightly doped drain,LDD)、圍繞真閘極TG的間隔層、該源極以及該汲極的現有技術來完成該金氧半場效電晶體，其中可分別根據被準確控制的距離GEBESI和距離GEBEDI形成該源極和該汲極。另外，第10B圖是第10A圖的俯視圖且顯示出在該水平方向上的多個鰭或指。
因為電晶體的一隔離區的形狀以及該隔離區在該電晶體和鄰近電晶體之間的位置可能有相當多種(甚至在上述的實施例中也是如此)，以下將描述另一種結構，其是通過擴展上述實施例的原理來設計一種自適應的偽屏蔽閘極。
第11圖是說明一種鄰近電晶體的主動區的佈置幾何條件，其中該鄰近電晶體的主動區的佈置幾何條件是不同於第6A圖。例如，如第6A圖所示，在真閘極TG、真閘極TG2、真閘極TG3和偽屏蔽閘極DSG沉積之前，鄰近電晶體的相鄰主動區是相連的，然後可通過偽屏蔽閘極DSG的長度將相連的主動區分割成個別的精確目標距離。但是如第11圖所示，假設在電晶體的真閘極被定義之前和之後，在該電晶體的源極(或汲極)上的主動區已經通過隔離區1102與任何其他主動區完全隔離的。因此，如下所述，在此要提出的是如何設計在源極上的主動區以及自適應的偽屏蔽閘極DSG(汲極也是如此)。例如，如果距離GEBESI 的最後長度定訂為λ(或任何其他目標長度L(S))，則對應於距離GEBESI的主動區光罩(AA mask)的長度應該設計為等於λ和△λ的總和(或長度L(S)和△λ的總和)。然後在閘極光罩上，偽屏蔽閘極DSG可以具有如第11圖所示的形狀，也就是說偽屏蔽閘極DSG的矩形形狀的長度等於λ，寬度等於該主動區的寬度與2△λ之總和(每邊分別共享0.5△λ)。另外，在該源極側上的真閘極TG和偽屏蔽閘極DSG之間的設計距離仍然正好是距離GEBESI的長度(例如λ)。
從第11圖的主動區和閘極的光罩階段到晶圓階段所導出的結果將描繪在第12圖。如第12圖所示，當真閘極TG被該光刻光罩技術定義時，偽屏蔽閘極DSG被設計平行於真閘極TG，且偽屏蔽閘極DSG和真閘極TG之間具有一目標距離(例如λ，其中λ在7奈米製程節點為7奈米)。經過名義上製程的結果(也就是沒有明顯的錯位被引入在該光刻製程中)，偽屏蔽閘極DSG覆蓋了該主動區(對應於該源極)的長度△λ的部分且真閘極TG和偽屏蔽閘極DSG都被設置在覆蓋該主動區的介電絕緣層402的上方。另外，在真閘極TG和偽屏蔽閘極DSG的上方都另有氮化帽層(也就是氮化層604)。
如第13圖所示，如果該光刻錯位公差對真閘極TG和偽屏蔽閘極DSG都造成往該主動區右邊的位移(例如△λ)，則接下來的製程是移除偽屏蔽閘極DSG以實現隔離區STI-oxide-2(也就是淺溝槽隔離-第二氧化層1002)，其中隔離區STI-oxide-2的位置恰好是在前面的製程步驟中所描述的原先存在的偽屏蔽閘極DSG的位置。另外，該接下來的製程可以使隔離區STI-oxide-2的長度為λ，且隔離區STI-oxide-2可成為該源極的物理幾何形狀，其中真閘極TG和該源極之間的距離GEBESI的長度等於λ(因為真閘極TG和偽屏蔽閘極DSG之間的距離被設計為λ)。另一方面，如第14圖所示，如果該光刻錯位公差對真閘極TG和偽屏蔽閘 極DSG都造成往該主動區左邊的位移(例如△λ)，則接下來用於移除偽屏蔽閘極DSG和形成隔離區STI-oxide-2的製程步驟，將會使隔離區STI-oxide-2的長度為λ，以及使真閘極TG和該源極之間的距離GEBESI的長度還是等於λ。
當該光刻錯位公差造成沿該主動區的寬度方向(也就是上下方向)的不良位移時，則自適應的偽屏蔽閘極的設計(該偽屏蔽閘極的寬度為該主動區的寬度和2△λ的總和)不會影響該主動區的幾何尺寸。這種使用自適應的偽屏蔽閘極的創新設計總是產生具有長度λ的隔離區STI-oxide-2，並且產生距離GEBESI的長度符合設計目標(例如λ)。本發明可以肯定地分別應用於具有各自目標長度的所有不同形狀的隔離區、源極和汲極。
在公開如何將距離GEBESI和距離GEBEDI最佳地設計與製造成到精確控制的小尺寸(可小至λ)之後，另一個新的發明是如何分別製造具有長度C-S(L)和長度C-D(L)的接觸孔開口，其中長度C-S(L)和長度C-D(L)分別小於距離GEBESI和距離GEBEDI。以下將說明兩種設計和製程。
請繼續參照第10A圖並且使用真閘極TG來做以下說明。在步驟220中，如第15A圖所示，沉積以及回蝕該第三氧化層以形成第三氧化間隔層1502，其中第三氧化間隔層1502覆蓋真閘極TG。然後在基底102中形成輕摻雜區lightly Doped drain,LDD)並且在該輕摻雜區上執行快速熱退火(rapid thermal annealing,RTA)以在真閘極TG旁邊形成輕摻雜汲極1504。然後沉積以及回蝕該氮化層以形成氮化間隔層1506，其中氮化間隔層1506覆蓋第三氧化間隔層1502。接著移除沒有被氮化間隔層1506和第三氧化間隔層1502覆蓋的介電絕緣層402。另外，第15B圖是第15A圖的俯視圖且顯示出在該水平方向上的多個鰭或指。
在步驟222中，如第16A圖所示，通過使用露出的水平矽表面HSS作為矽晶種，利用該選擇性外延生長技術只在露出的水平矽表面HSS上方生成本質矽1602，並且本質矽1602的高度與氮化層604(在真閘極TG的頂部上方)的頂部一樣高。另外，第16B圖是第16A圖的俯視圖且顯示出在該水平方向上的多個鰭或指。
在步驟224中，如第17A圖所示，沉積化學氣相沉積-淺溝槽隔離-第三氧化層1702以填滿所有空缺，並且通過該化學機械研磨技術平坦化化學氣相沉積-淺溝槽隔離-第三氧化層1702以使化學氣相沉積-淺溝槽隔離-第三氧化層1702的高度和氮化層604的頂部平齊，其中氮化層604在真閘極TG的頂部上方。接著移除本質矽1602，以便暴露出對應該源極和該汲極的水平矽表面HSS，其中對應該源極和該汲極的水平矽表面HSS被化學氣相沉積-淺溝槽隔離-第三氧化層1702和氮化間隔層1506圍繞。另外，第17B圖是第17A圖的俯視圖且顯示出在該水平方向上的多個鰭或指。
在步驟226中，如第18A圖所示，任何能在基底102中形成該金氧半場效電晶體的源極(n+源極)1704和汲極(n+汲極)1706的現有技術都可用水平矽表面HSS來實現源極1704和汲極1706的平坦面。沉積旋塗介電層1801以填滿水平矽表面HSS上的其他空缺，然後利用該化學機械研磨技術平坦化以使真閘極閘TG上方的氮化層604的頂部，圍繞真極閘TG的間隔層的頂部，以及源極1704和汲極1706上方的旋塗介電層1801的頂部平齊。另外，第18B圖是第18A圖的俯視圖且顯示出在該水平方向上的多個鰭或指。
接下來的步驟是在該金氧半場效電的該閘極結構(特別是在如第1D圖所示的延伸區CRMGAC)上形成接觸孔開口。在步驟228中，如第19圖所示，利用一精心設計的光罩(CG光罩，也就是連接閘極光罩(connection to gate mask))以及沉積光阻層1901以產生一些具有長度GROC(L)的空間的分開的條紋圖案(沿第19圖所示的X方向)，其中光阻層1901分別覆蓋框架區GROC的底部邊緣到該通道區的邊緣的區域CBC和額外延伸區EER，但是曝露具有框架區GROC內具有長度CRMG(L)的區域(也就是連接區CRMG)。如果在沒有任何顯著的光刻錯位公差的光刻處理方法下，則結果將為第19圖所示的俯視圖。例如，在此假設最極端的設計規則(框架區GROC的長度GROC(L)等於λ，其中值得注意的是長度GROC(L)應該設計成分別近似該源極的長度S(L)和該汲極的長度D(L)相等的長度，以便後續製程可以在該閘極結構、該源極和該汲極上產生幾乎具有相同長度的接觸孔開口，其中在該閘極結構、該源極和該汲極上的接觸孔開口是為了連接該第一金屬層，且該第一金屬層具有精心設計的厚度以完全填滿在該閘極結構、該源極和該汲極上的接觸孔開口。
第20A、20B圖是分別說明第19圖的兩種可能情況：(a)如果CG光罩步驟因為該光刻錯位公差而使光阻層1901向上偏移△λ，則框架區GROC的上邊緣UEGROC完全可以掩蓋額外延伸區EER；(b)如果CG光罩步驟因為該光刻錯位公差而使光阻層1901向下偏移△λ，則框架區GROC離該通道區較近，但不干擾該通道區(因為有預留的距離CBC(L)。本發明的重點是使框架區GROC的長度GROC(L)與設計目標保持一致，而不受任何光刻錯位公差的影響，且幾乎分別等於源極1704的長度S(L)和汲極1706的長度(L)。
在步驟230中，如第21圖所示，利用該異向性蝕刻技術移除框架區 GROC內的氮化層604以曝露出真閘極TG，如此將顯示出導電金屬閘極層(因為真閘極TG具有適當金屬閘極材料)。另外，如第19圖所示，非常明顯地光阻層1901形成一光罩圖案(其中該光罩圖案就像是第19圖中的兩個光阻層1901之間的條狀圖案)以定義用以顯示真閘極TG的接觸孔開口或凹槽。然而該光罩圖案僅用以定義該接觸孔開口的一維長度(例如，如第19圖所示的長度GROC(L))。另外，該光罩圖案的形狀(例如條狀)是不同於該接觸孔開口的形狀(例如長方形或正方形)。
在半導體製程中所使用的傳統接觸孔光罩中，有很多光罩圖案應用於該接觸孔光罩，其中每個光罩圖案都是長方形或正方形，以及這些光罩圖案圖形將基於光刻製程被複製以定義連接到電晶體的閘極/汲極/源極的接觸孔開口的二維長度。隨著該最小特徵尺寸縮小，此時需要昂貴的極紫外光光刻設備，複雜的蝕刻技術，竭盡的接觸孔開口，以及極端緊繃的設計規則來避免電晶體的閘極/汲極/源極和接觸孔之間的未對準。然而，在本發明中，該光罩圖案僅用以定義該接觸孔開口的一維長度(例如，如第19圖所示的長度GROC(L))，而與該接觸孔開口的另一個維度的長度無關(因為該接觸孔開口的另一個維度的長度已被前述的自對準技術定義或控制。如此，本發明可輕易地控制上述未對準問題。
在步驟232中，如第22A圖所示，移除光阻層1901，然後移除旋塗介電層1801以曝露出源極1704、汲極1706和框架區GROC的頂部。沉積具有精心設計厚度的氧化層1802，然後利用該異向性蝕刻技術蝕刻氧化層1802以在源極1704、汲極1706和框架區GROC的頂部的凹槽的四個側壁上形成間隔層，其中每一間隔層具有寬度C-SP(L)。因此，自然建立的接觸孔開口可分別在源極1704、汲極1706和框架區GROC上方形成。另外，第22A圖為該金氧半場效電晶體的結構的橫截面圖，特別關注在該閘極結構的延伸區CRMGAC、源極1704和汲極1706 上的接觸孔開口。另外，第22B圖是第22A圖所示的該金氧半場效電晶體的俯視圖。
如第18A圖所示，當移除旋塗介電層1801在源極1704和汲極1706上形成凹槽以曝露出源極1704和汲極1706時，在源極1704和汲極1706上的凹槽被化學氣相沉積-淺溝槽隔離-第三氧化層1702的壁和真閘極TG的壁圍繞，其中真閘極TG的壁包含第三氧化間隔層1502和氮化間隔層1506。因此，在本發明的另一實施例中，在第22A圖中，覆蓋源極1704和汲極1706上的凹槽的四壁的氧化層1802可被省略，而在第22B圖中，覆蓋該閘極結構的延伸區CRMGAC上的凹槽的四壁的氧化層1802也可被省略。
在步驟234中，如第23A圖所示，沉積具有精心設計厚度的第一金屬層1902，其中第一金屬層1902可填充上述所有接觸孔，且根據晶片表面形貌形成光滑的平面。然後利用該光刻光罩技術分別將上述接觸孔開口之間全部連接起來以實現必要的第一金屬層互連網(如第23A圖和第23B圖所示)。如果接觸孔開口的長度或寬度等於或小於第一金屬層1902的厚度的兩倍，則在形成第一金屬層1902的過程中，接觸孔開口或凹槽很容易被第一金屬層1902填滿。如此，本發明可同時形成接觸孔中的傳統插銷和第一金屬層互連。
如第23A圖所示，第一金屬層1902的寬度必須能完全覆蓋該接觸孔開口，並且要預留給任何無法避免的光刻錯位公差。也就是說對應該源極(也就是源極1704)的第一金屬層1902的寬度等於在源極1704上的接觸孔開口的長度C-S(L)加上2△λ，以及對應該汲極(也就是汲極1706)的第一金屬層1902的寬度等於在汲極1706上的接觸孔開口的長度C-D(L)加上2△λ。也就是說第一金屬層1902 的寬度等於該凹槽的長度加上該閘極結構的長度以在無法避免的光刻錯位公差的情況下完全覆蓋該接觸孔開口。另外，在兩個最靠近的第一金屬層互連之間的一最小空間1904不能小於λ。另外，如第23A圖所示，第一金屬層1902填充該凹槽且接觸源極1704(汲極1706)，其中第一金屬層1902從源極1704(汲極1706)向上延伸至一預定位置，且該預定位置是高於氮化層604(也就是該氮化帽層)的頂部。因此，第一金屬層1902完成了該閘極結構和該源極/汲極的接點填充和插接任務，以及連接所有電晶體的直接互連功能。也就是說本發明無需使用昂貴且嚴格控制的傳統接觸孔光罩，也無需進行後續非常困難的接觸孔開口鑽孔製程，其中該接觸孔開口鑽孔製程是在進一步縮小數十億電晶體的水平幾何尺寸方面時最困難的挑戰。另外，本發明消除了在接觸孔開口中製作金屬插銷和使用該化學機械研磨技術實現具有復雜集成處理步驟的金屬螺柱(例如在創建第零金屬層結構中絕對需要的前沿技術)。另外，在本發明中，所有在該閘極結構、該源極和該汲極上的接觸孔開口都在對應的區域形成且具有較小的幾何形狀，而不是在周圍的氧化隔離區的頂部形成(如此不僅實現了狹窄的接觸孔開口而且允許淺溝槽隔離(shallow trench isolation,STI)區不受接觸孔開口的影響，特別是當該金氧半場效電晶體的製程需要進一步縮小時，需要非常窄的間隔給淺溝槽隔離)。另外，第23B圖是第23A圖的俯視圖。
第24圖是說明在該水平方向上具有延伸且分離的多個鰭或指的另一微型化金氧半場效電晶體的俯視圖。如第24圖所示，在該多個鰭或指中的所有汲極通過第一金屬層1902連接在一起，以及在該多個鰭或指中的所有源極也通過第一金屬層1902連接在一起。
在下面完成不同的微型化金氧半場效電晶體結構的幾個實施例中， 特別是在它們的源極/汲極結構上(在第18A圖描述的處理步驟之後)將被說明以涵蓋該微型化金氧半場效電晶體結構的更多種類。
第25A、25B圖分別說明在源極1704和汲極1706上形成接觸孔開口階段的該金氧半場效電晶體的橫截面圖和俯視圖。如第25A圖所示，因為在本發明的另一實施例中，不需要在源極1704上形成接觸孔開口，所以僅有汲極1706上的旋塗介電層1801被移除，導致源極1704頂部的空間被旋塗介電層1801保護。沉積具有精心設計厚度的氧化層2501，然後利用該異向性蝕刻技術蝕刻氧化層2501以在汲極1706上方所形成的接觸孔開口的壁上形成間隔層。
然後如第26A圖(在此階段的該金氧半場效電晶體結構的橫截面圖)所示，沉積第一金屬層2602以分別完全填充該閘極結構的頂部和汲極1706的頂部上方的接觸孔開口。然後利用該光刻光罩技術分別將上述接觸孔開口之間全部連接起來以實現必要的第一金屬層互連網(如第26A圖和第26B圖所示)。另外，第26B圖是第26A圖所示的該金氧半場效電晶體的俯視圖。
第27圖是說明另一微型化金氧半場效電晶體的俯視圖，其中第27圖所示的金氧半場效電晶體使用了用於汲極的多個且分離的鰭或指的佈局設計。如第27圖所示，因為該汲極可精確定義而無須光刻錯位公差，以及通過具有精確幾何形狀的自對準技術可單獨在該汲極的範圍內良好地形成接觸孔開口，所以隨後通過已定義的圖案所形成的第一金屬層可以直接連接該多個的指。否則在現有技術所公開的多個指設計中，需要使用額外的汲極來連接該多個指設計，其他該額外的汲極稱狗骨頭汲極結構(dog-bone drain structure)。該狗骨頭汲極結構為傳統的氧半場效電晶體造成額外的面積和更多的寄生電容，並且需要 額外的規則來限制該閘極結構與該狗骨汲極結構的邊緣之間的距離，從而導致該狗骨頭汲極結構需要比本發明所公開的第一金屬層2602直接連接該多個的指的新方式更大的汲極面積。本發明所公開的實現使用第一金屬層2602連接該多個的指的非常緊湊的佈局設計相信是第一次顯示出給3D形狀的三閘極電晶體(Tri-gate FET)結構或鰭式場效應電晶體(fin field-effect transistor,FinFET)結構的緊湊佈局和指設計，並明顯突出其優勢。這對於幫助縮放微型化的金氧半場效電晶體非常重要，該微型化的金氧半場效電晶體使用多個非常窄的指，尤其是在三閘極電晶體(Tri-gate FET)結構或鰭式場效應電晶體(fin field-effect transistor,FinFET)結構。另外，如第27圖所示，當該金氧半場效電晶體包含多個鰭或指時，每個鰭或指中的汲極在實體上彼此分開，以及第一金屬層2602電連接在不同的鰭或指中的汲極。因此，本發明不會有該狗骨頭汲極結構。
類似於第25A、25B圖，第28A、28B圖也分別說明在源極和汲極上形成接觸孔開口階段的金氧半場效電晶體的橫截面圖和俯視圖。然而如第28A圖所示，該金氧半場效電晶體的源極和汲極可使用合併的半導體接面和金屬導體結構(merged semiconductor junction and metal conductor(MSMC)structure)，其中該合併的半導體接面和金屬導體結構包含：(a)與基底102鄰接的n+摻雜矽汲極/源極層(n+doped silicon drain/source layer(SDSL))，也就是n+摻雜矽源極2802和n+摻雜矽汲極2804，以及(b)在該源極內的芯金屬柱(core metal column,CMC)2806以及在該汲極內的芯金屬柱2808，其中芯金屬柱2806可做為與n+摻雜矽源極2802連接的具有高導電歐姆接觸(high-conductance ohmic contact)的主要連接路徑，以及芯金屬柱2808可做為與n+摻雜矽汲極2804連接的具有高導電歐姆接觸的主要連接路徑。
如第28A圖所示，以芯金屬柱2806為例，芯金屬柱2806的三個側壁被深氧化層(deep oxide isolation,DOI)隔離，其中該深氧化層即為淺溝槽隔離-第二氧化層1002，且該深氧化層隔離通常用於三閘極電晶體(Tri-gate FET)結構或鰭式場效應電晶體(fin field-effect transistor,FinFET)結構和用於將n型金氧半電晶體與相鄰電晶體隔離。另外，芯金屬柱2806的第四個側壁面對該通道區，其中芯金屬柱2806的第四個側壁具有由氧化保護層(oxide guard layer),OGL)2810和n+摻雜矽源極2802組成的複合界面，且n+摻雜矽源極2802直接與輕摻雜汲極2814接觸。
另外，如第28A圖所示，在該汲極中的芯金屬柱2808的底部也被氧化保護層2812保護，使得該汲極中的芯金屬柱2808與基底102完全電隔離。然後汲極中的芯金屬柱2808的頂部可被設計用於連接第一金屬層互連。另外，n+摻雜矽汲極2804也直接與輕摻雜汲極2816接觸。另一方面，在該源極中的芯金屬柱2806是直接接觸基底102，其中基底102可以電連接到預定的電位，例如地電位。如此，該源極的頂部被旋塗電介層1801覆蓋以避免連接該第一金屬層互連。另外，第28B圖是第28A圖所示的該金氧半場效電晶體的俯視圖。
如何在該金氧半場效電晶體的源極和汲極中形成合併的半導體接面和金屬導體結構(merged semiconductor junction and metal conductor(MSMC)structure)已由本發明的同一發明人於2020年8月12日提交的第16/991,044號美國專利申請(標題：TRANSISTOR STRUCTURE AND RELATED INVERTER)中公開，上述美國專利申請的所有內容在此全文引用。
然後如第29A圖(在此階段的該金氧半場效電晶體結構的橫截面 圖)，沉積第一金屬層2902以分別完全填充該閘極結構的頂部，以及n+摻雜矽汲極2804和芯金屬柱2808的頂部上方的接觸孔開口。然後利用該光刻光罩技術分別將上述接觸孔開口之間全部連接起來以實現必要的第一金屬層互連網(如第29A圖和第29B圖所示)。另外，第29B圖是第29A圖所示的該金氧半場效電晶體的俯視圖。另外，第29C圖是說明另一微型化金氧半場效電晶體的俯視圖，其中第27圖所示的金氧半場效電晶體使用了用於汲極的多個且分離的指的佈局設計，且該金氧半場效電晶體的汲極是通過該第一金屬層互連(也就是第一金屬層2902)連接。
本發明接下來的實施例採用了上述原理，其中唯一的區別在於如何以另一種方式形成間隔層和接觸孔開口。接續第9A圖，如第30(a)圖所示，移除閘極光罩層802，接著沉積淺溝槽隔離-第二氧化層3002以填滿溝槽902和水平矽表面HSS上方的所有空缺。然後通過該化學機械研磨技術平坦化淺溝槽隔離-第二氧化層3002以使淺溝槽隔離-第二氧化層3002的頂部和旋塗介電層702的頂部以及氮化層604(在真閘極TG上方)的頂部平齊。另外，第30(b)圖是第30(a)圖所示的該金氧半場效電晶體的俯視圖。
如第31(a)圖所示，移除旋塗介電層702。沉積第三氧化層以圍繞真閘極TG和淺溝槽隔離-第二氧化層3002，然後利用該異向性蝕刻技術回蝕該第三氧化層以形成第三氧化間隔層3102。接著在基底102中形成輕摻雜區，並且在該輕摻雜區上執行快速熱退火以在真閘極TG旁邊形成輕摻雜汲極3104。然後沉積氮化層以圍繞真閘極TG和淺溝槽隔離-第二氧化層3002，然後利用該異向性蝕刻技術回蝕該氮化層以形成氮化間隔層3106。接著移除在原先存在的旋塗介電層702之下的介電絕緣層402。另外，另外，第31(b)圖是第31(a)圖所示的該金氧半場效 電晶體的俯視圖。
接著如第32(a)圖所示，通過使用露出的水平矽表面HSS區域作為矽晶種，利用該選擇性外延生長技術只在露出的水平矽表面HSS上方生成本質矽3202，其中本質矽3202的高度與氮化層604的頂部平齊，以及氮化層604在真閘極TG的頂部上方。因為本質矽3202的兩邊被夾在淺溝槽隔離-第二氧化層30022和真閘極TG之間，以及本質矽3202的另外兩邊面對著該主動區的崖壁邊緣上方的空氣(其中該主動區仍然被介電絕緣層402覆蓋並且在相鄰的淺溝槽隔離-第一氧化層306的上方)，所以和如第16A圖所示的本質矽1602不同的是通過該選擇性外延生長的本質矽3202的形狀可以更好的被控制。然後沉積化學氣相沉積-淺溝槽隔離-第三氧化層3204(如第32(b)圖所示)以填滿所有空缺，且通過該化學機械研磨技術平坦化使化學氣相沉積-淺溝槽隔離-第三氧化層3204的頂部和氮化層604(在真閘極TG的頂部上方)的頂部平齊。另外，第32(b)圖是第32(a)圖所示的該金氧半場效電晶體的俯視圖。
如第33A圖所示，移除本質矽3202以曝露出對應源極(n+源極)3302和對應汲極(n+汲極)3304區域的水平矽表面HSS，其中源極3302和汲極3304被化學氣相沉積-淺溝槽隔離-第三氧化層3204的兩壁，在淺溝槽隔離-第二氧化層3002上的氮化間隔層3106的一壁，以及圍繞真閘極TG的氮化間隔層3106的一壁所圍繞。任何能形成該金氧半場效電晶體的源極3302和汲極3304的現有技術都可用水平矽表面HSS來實現源極3302和汲極3304的平坦面。之後沉積旋塗介電層3306來填補源極3302和汲極3304上的空缺，然後回蝕旋塗介電層3306以使旋塗介電層3306的頂部和真閘極閘TG上方的氮化層604的頂部平齊。另外，第33B圖是第33A圖的俯視圖。
如第34A圖(俯視圖)所示，執行CG光刻光罩步驟，從而形成光阻層3402以露出部分閘極延伸區。然後如第34B圖(俯視圖)所示，利用該異向性蝕刻技術蝕刻位於露出的閘極延伸區頂部的氮化層604以曝露出在氮化層604下方的金屬接觸3404。然後如第35A圖所示，移除光阻層3402，以及蝕刻位於源極3302和汲極3304上方的旋塗介電層3306以形成接觸孔開口，然後沉積氧化間隔層3502以圍繞位於源極3302和汲極3304上方的接觸孔開口。
如第35A圖所示，因為化學氣相沉積-淺溝槽隔離-第三氧化層3204的兩壁，在淺溝槽隔離-第二氧化層3002上的氮化間隔層3106，以及圍繞真閘極TG的氮化間隔層3106像是四個側壁一樣都高于水平矽表面HSS，所以另一種精心設計的四個氧化間隔層3502(稱為用於接觸孔的氧化間隔層(oxide spacer for contact hole,oxide-SCH))可被新創造出來以覆蓋該四個側壁。因此，該接觸孔開口是以自對準的方式自然的形成，而不需要利用任何用來製造該接觸孔開口的蝕刻技術，並且通過用於該接觸孔的氧化間隔層(oxide-SCH)的合適設計(具有厚度tOSCH)，該接觸孔開口的長度可以分別小於距離GEBESI和距離GEBEDI的長度。本發明創新的部分是該接觸孔開口的位置分別是在該源極和該汲極的邊界的中央，並且該接觸孔開口的長度可以被設計成小於λ(因為接觸孔的長度=距離GEBESI的長度-2倍厚度tOSCH。因此例如，如果厚度tOSCH=0.2λ以及距離GEBESI的長度=λ，則接觸孔的長度=0.6λ)。根據本發明，該自對準接觸孔展示了最小的接觸孔長度(其尺寸可小於λ)，其比任何現有技術的設計和通過該光刻光罩技術及複雜蝕刻製程所製造出來的接觸孔開口的長度都還要小。另外，本發明省略了大部分難以控制的因素以及大部分用來定義和製造該第一金屬層接觸的昂貴的光罩和後續鑽挖該接觸孔開口的任務。另外，第35B圖是第35A圖所 示的該金氧半場效電晶體的俯視圖，但第35B圖顯示了在該金氧半場效電晶體中的多個在水平方向上延伸且分離的鰭或指，其中第35B圖也顯示出在該多個分離的指上的所有汲極和源極。
如第32(a)圖所示，當移除本質矽3202形成該接觸孔開口且曝露出對應該源極和該汲極的水平矽表面HSS時，曝露該源極和該汲極的該接觸孔開口被化學氣相沉積-淺溝槽隔離-第三氧化層3204的兩壁，在淺溝槽隔離-第二氧化層3002上的氮化間隔層3106，以及圍繞真閘極TG的氮化間隔層3106的壁圍繞。因此，在本發明的另一實施例中，如第35A圖所示的覆蓋化學氣相沉積-淺溝槽隔離-第三氧化層3204的兩壁，在淺溝槽隔離-第二氧化層3002上的氮化間隔層3106，以及圍繞真閘極TG的氮化間隔層3106的壁的氧化間隔層3502可被省略，而覆蓋第35B圖中暴露閘極金屬的開口的氧化間隔層3502也可被省略。
第36A圖是說明在沉積一第一金屬層材料(例如金屬覆蓋的矽化物)以填滿該接觸孔開口後，利用該光刻光罩技術定義第一金屬層3602的示意圖。如第36A圖所示，第一金屬層3602必須具有精確控制尺寸的寬度，其中第一金屬層3602的寬度必須能完全覆蓋該接觸孔開口，並且要預留給任何無法避免的光刻錯位公差。也就是說對應該源極的第一金屬層3602的寬度等於該接觸孔開口(在該源極上)的長度C-S(L)加上2△λ，以及對應該汲極的第一金屬層3602的寬度等於該接觸孔開口(在該汲極上)的長度C-D(L)加上2△λ。如果該接觸孔開口的長度可以控制在0.6λ(其應該可被控制，因為由前述說明的計算可得知該接觸孔內的氧化間隔層3502的尺寸可被精心控制)，則第一金屬層3602的寬度可以小至該接觸孔開口的長度和2△λ的總和(如果在本發明一實施例中，△λ=0.5λ，該接觸孔開口的長度=0.6λ，則為了在無法避免的光刻錯位公差下還能完全覆蓋該接觸孔 開口，第一金屬層3602的寬度可以窄至1.6λ)。根據本發明，窄至1.6λ的第一金屬層3602的寬度可以是該第一金屬層互連的最小寬度之一。另外，在兩個最靠近的第一金屬層互連之間的最小空間3604不能小於λ。另外，本發明重要的優點是幾乎每個關鍵的尺寸，例如距離GEBESI和距離GEBEDI的長度、接觸孔開口的長度、和該第一金屬層互連的寬度都可以被精確的控制，而不受不確定的光刻錯位公差所影響。如此，基于關鍵尺寸的一致性，可以確保每個關鍵的尺寸的重現性、品質和可靠性。另外，第36B圖是第36A圖所示的該金氧半場效電晶體的俯視圖，但第36B圖顯示了在該金氧半場效電晶體中的多個在水平方向上延伸且分離的指。另外，如第36B圖所示，在該多個指中的所有汲極通過第一金屬層3602連接在一起，以及在該多個指中的所有源極也通過第一金屬層3602連接在一起。
綜上所述，本發明可精準地控制該金氧半場效電晶體的該源極(或該汲極)的尺寸到和該最小特徵尺寸一樣小，且具有形成在該閘極結構和該源極(或該汲極)上方具有小於該最小特徵尺寸的線性尺寸的接觸孔。通過自對準微型化接觸使該第一金屬層互連(M1層)直接連接該閘極結構、該源極和該汲極，而無需為該第一金屬層互連使用傳統的接觸孔開口光罩及/或第零金屬層。本發明也可以應用於任何具有多端或多接觸的半導體元件(例如電晶體，閘流電晶體(thyristor)等)，其中該多端或該多接觸的任何部分也可通過自對準微型化接觸直接連接，而無需為第一金屬層互連使用傳統的接觸孔開口光罩及/或第零金屬層。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:金氧半場效電晶體
101:閘極結構
103:源極
109、111:接觸孔
105:隔離區
107:汲極
CRMG:連接區
CRMGAC:延伸區
D(L)、G(L)、S(L)、C-S(L)、C-D(L)、GROC(L)、CRMG(L)、EER(L)、C-SP(L):長度
D(W)、G(W)、S(W)、C-S(W)、C-D(W)、GROC(W)、CRMG(W):寬度
EER:額外延伸區
CBC(L)、BECMCR(L):距離
△λ:光刻錯位公差

Claims (20)

  1. 一種電晶體結構，包含：一半導體基底，具有一半導體表面；一閘極結構，位於該半導體表面上方，其中形成一第一凹槽於該半導體表面上以露出該閘極結構；一通道區，位於該半導體表面下方；及一第一導電區，電耦接該通道區，其中形成一第二凹槽於該半導體表面上以露出該第一導電區，且該第一導電區是該電晶體結構的一汲極或一源極；其中在一光刻製程(photolithography process)的一光罩圖案是用以定義該第一凹槽，以及該光罩圖案僅用以定義該第一凹槽的一維長度。
  2. 如請求項1所述的電晶體結構，其中該第一凹槽被一第一介電層圍繞以及該第二凹槽被一第二介電層圍繞。
  3. 如請求項2所述的電晶體結構，其中該第一介電層和該第二介電層是同時通過一氧化沉積製程形成。
  4. 如請求項1所述的電晶體結構，其中該第一凹槽的長度或該第二凹槽的長度小於一最小特徵尺寸(minimum feature size)，且該最小特徵尺寸是受限於一特定製程節點的設備的光刻解析度。
  5. 如請求項1所述的電晶體結構，其中該第一凹槽的垂直長度和該第二凹槽的水平長度實質上相同。
  6. 如請求項1所述的電晶體結構，另包含：一第一隔離區，相鄰於該第一導電區；其中一單一光刻製程(photolithography process)是用以定義該閘極結構的長度，且該第一導電區介於該閘極結構和該第一隔離區之間的長度是由同一該單一光刻製程(photolithography process)所控制。
  7. 一種電晶體結構，包含：一半導體基底，具有一半導體表面；一閘極結構，具有一長度，其中一第一凹槽位於該閘極結構的延伸區的上方；一通道區，位於該半導體表面下方；及一第一導電區，電耦接該通道區，其中一第二凹槽位於第一導電區上方；其中在一光刻製程的一光罩圖案是用以定義該第一凹槽，以及該光罩圖案的形狀和該第一凹槽的形狀不同。
  8. 如請求項7所述的電晶體結構，其中該光罩圖案的形狀是條狀(stripe-like shape)，以及該第一凹槽的形狀是長方形或正方形。
  9. 如請求項7所述的電晶體結構，其中該第一導電區包含與該半導體基底鄰接的高摻雜區(highly doped region)，以及包含與該高摻雜區鄰接的芯金屬柱(core metal column)。
  10. 如請求項9所述的電晶體結構，其中該芯金屬柱與該半導體基底鄰接，以及該高摻雜區通過該半導體基底電耦接一電壓源。
  11. 一種電晶體結構，包含：一半導體基底；複數個鰭式結構，從該半導體基底形成，其中每一鰭式結構包含一通道區和耦接該通道區的一第一導電區；及一閘極結構，跨越該複數個鰭式結構中的每一鰭式結構，其中形成一第一凹槽於該半導體基底的一半導體表面上以露出該閘極結構，以及形成一第二凹槽於該半導體表面上以露出一鰭式結構的第一導電區，其中該第二凹槽是用以露出該每一鰭式結構所包含的第一導電區，且該每一鰭式結構所包含的第一導電區是一汲極或一源極；其中每一鰭式結構的第一導電區在實體上彼此分開。
  12. 如請求項11所述的電晶體結構，其中該第一凹槽的垂直長度和該第二凹槽的水平長度實質上相同。
  13. 如請求項11所述的電晶體結構，另包含：一金屬連接層，其中該金屬連接層是用以填充該第一凹槽和該第二凹槽。
  14. 如請求項13所述的電晶體結構，其中形成一第三凹槽於該半導體表面上以露出另一鰭式結構的第一導電區，以及該金屬連接層填充該第三凹槽且至少從該第二凹槽延伸至該第三凹槽。
  15. 如請求項14所述的電晶體結構，其中該第一導電區的水平長度和該金屬連接層的水平長度相同或實質上相同。
  16. 如請求項15所述的電晶體結構，其中該第一導電區的水平長度和一最小特徵尺寸相同或實質上相同。
  17. 一種電晶體結構，包含：一半導體基底，具有一半導體表面；一閘極結構，位於該半導體表面上方，其中形成一第一凹槽於該半導體表面上以露出該閘極結構；一通道區，位於該半導體表面下方；一第一導電區，電耦接該通道區，其中形成一第二凹槽於該半導體表面上以露出該第一導電區，且該第一導電區是該電晶體結構的一汲極或一 源極；及一金屬連接層，是用以填充該第一凹槽和該第二凹槽；其中該第一凹槽的垂直長度和該第二凹槽的水平長度相同或實質上相同。
  18. 如請求項17所述的電晶體結構，其中該第一凹槽的水平長度小於該金屬連接層的厚度的兩倍。
  19. 如請求項17所述的電晶體結構，其中該第一導電區的水平長度和一最小特徵尺寸相同或實質上相同。
  20. 如請求項17所述的電晶體結構，其中該金屬連接層從該第一凹槽延伸至該第二凹槽。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12490448B2 (en) * 2020-09-09 2025-12-02 Etron Technology, Inc. Transistor structure with metal interconnection directly connecting gate and drain/source regions
EP4241306A1 (en) * 2020-11-04 2023-09-13 Hitachi Energy Switzerland AG Power field-effect transistor and manufacturing method
US11881481B2 (en) * 2021-04-06 2024-01-23 Invention And Collaboration Laboratory Pte. Ltd. Complementary MOSFET structure with localized isolations in silicon substrate to reduce leakages and prevent latch-up
US12183822B2 (en) * 2021-04-06 2024-12-31 Invention And Collaboration Laboratory Pte. Ltd. MOSFET structure with controllable channel length by forming lightly doped drains without using ion implantation
US12159936B2 (en) 2021-04-06 2024-12-03 Invention And Collaboration Laboratory Pte. Ltd. Transistor structure and processing method therefore
US20240282861A1 (en) * 2023-02-17 2024-08-22 Invention And Collaboration Laboratory, Inc. Transistor structure with multiple vertical thin bodies
US12381123B2 (en) 2023-06-28 2025-08-05 Invention And Collaboration Laboratory, Inc. Semiconductor circuit structure with direct die heat removal structure
US20250006584A1 (en) * 2023-06-28 2025-01-02 Invention And Collaboration Laboratory, Inc. Semiconductor circuit structure with direct die heat removal structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180350809A1 (en) * 2016-04-25 2018-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and Methods of Forming FinFETs
US20200013668A1 (en) * 2012-05-03 2020-01-09 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US20200144118A1 (en) * 2018-11-06 2020-05-07 International Business Machines Corporation Field effect transistor devices with self-aligned source/drain contacts and gate contacts positioned over active transistors
US20200212192A1 (en) * 2019-01-02 2020-07-02 Globalfoundries Inc. Method of forming air-gap spacers and gate contact over active region and the resulting device

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US44A (en) 1836-10-11 Itraviitg
JPH04171943A (ja) 1990-11-06 1992-06-19 Oki Electric Ind Co Ltd Ｍｉｓｆｅｔ及びその製造方法
JPH0955479A (ja) 1995-08-15 1997-02-25 Hitachi Ltd 半導体集積回路装置の製造方法および半導体集積回路装置
US6187619B1 (en) 1998-02-17 2001-02-13 Shye-Lin Wu Method to fabricate short-channel MOSFETs with an improvement in ESD resistance
JP2000294776A (ja) 1999-04-08 2000-10-20 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2001102443A (ja) 1999-09-27 2001-04-13 Toshiba Corp 半導体装置およびその製造方法
US6261924B1 (en) * 2000-01-21 2001-07-17 Infineon Technologies Ag Maskless process for self-aligned contacts
JP3519662B2 (ja) 2000-03-14 2004-04-19 松下電器産業株式会社 半導体装置及びその製造方法
US6624043B2 (en) 2001-09-24 2003-09-23 Sharp Laboratories Of America, Inc. Metal gate CMOS and method of manufacturing the same
JP4336477B2 (ja) 2002-04-04 2009-09-30 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP2007273919A (ja) 2006-03-31 2007-10-18 Nec Corp 半導体装置及びその製造方法
US8618600B2 (en) 2008-06-09 2013-12-31 Qimonda Ag Integrated circuit including a buried wiring line
JP2009004800A (ja) 2008-08-13 2009-01-08 Renesas Technology Corp 半導体集積回路装置
DE102009055435B4 (de) 2009-12-31 2017-11-09 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verstärkter Einschluss von Metallgateelektrodenstrukturen mit großem ε durch Verringern der Materialerosion einer dielektrischen Deckschicht beim Erzeugen einer verformungsinduzierenden Halbleiterlegierung
FR2975803B1 (fr) 2011-05-24 2014-01-10 Commissariat Energie Atomique Circuit integre realise en soi comprenant des cellules adjacentes de differents types
US8921136B2 (en) 2013-01-17 2014-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Self aligned contact formation
CN107818943B (zh) 2013-11-28 2019-03-29 中国科学院微电子研究所 半导体装置及其制造方法
KR102224386B1 (ko) 2014-12-18 2021-03-08 삼성전자주식회사 집적 회로 장치의 제조 방법
KR102398862B1 (ko) 2015-05-13 2022-05-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20170065271A (ko) 2015-12-03 2017-06-13 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN107799514B (zh) 2016-08-29 2020-03-10 中芯国际集成电路制造(上海)有限公司 静电放电保护结构及其形成方法
CN106409913B (zh) 2016-11-15 2019-04-09 中国科学院微电子研究所 具有连续侧墙的半导体设置及其制造方法
DE102017118475B4 (de) 2016-11-29 2022-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Selbstjustierte abstandshalter und verfahren zu deren herstellung
US10950605B2 (en) 2017-03-24 2021-03-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
KR102343202B1 (ko) 2017-06-20 2021-12-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10651284B2 (en) 2017-10-24 2020-05-12 Globalfoundries Inc. Methods of forming gate contact structures and cross-coupled contact structures for transistor devices
US10636697B2 (en) 2017-11-30 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Contact formation method and related structure
DE102018102685A1 (de) 2017-11-30 2019-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Kontaktbildungsverfahren und zugehörige Struktur
US10395991B2 (en) 2017-12-04 2019-08-27 United Microelectronics Corp. Semiconductor device and method for fabricating the same
US10497612B2 (en) 2017-12-11 2019-12-03 Globalfoundries Inc. Methods of forming contact structures on integrated circuit products
US11245005B2 (en) 2018-05-14 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing semiconductor structure with extended contact structure
US10529860B2 (en) 2018-05-31 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for FinFET device with contact over dielectric gate
KR102585881B1 (ko) 2018-06-04 2023-10-06 삼성전자주식회사 반도체 소자 및 그 제조 방법.
US11139203B2 (en) 2018-10-22 2021-10-05 Taiwan Semiconductor Manufacturing Co., Ltd. Using mask layers to facilitate the formation of self-aligned contacts and vias
US10832954B2 (en) 2019-03-25 2020-11-10 International Business Machines Corporation Forming a reliable wrap-around contact without source/drain sacrificial regions
KR102801217B1 (ko) 2019-07-30 2025-04-30 삼성전자주식회사 반도체 장치
JP2021132096A (ja) 2020-02-19 2021-09-09 キオクシア株式会社 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200013668A1 (en) * 2012-05-03 2020-01-09 Samsung Electronics Co., Ltd. Semiconductor devices and methods of manufacturing the same
US20180350809A1 (en) * 2016-04-25 2018-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and Methods of Forming FinFETs
US20200144118A1 (en) * 2018-11-06 2020-05-07 International Business Machines Corporation Field effect transistor devices with self-aligned source/drain contacts and gate contacts positioned over active transistors
US20200212192A1 (en) * 2019-01-02 2020-07-02 Globalfoundries Inc. Method of forming air-gap spacers and gate contact over active region and the resulting device

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Publication number Publication date
US11855218B2 (en) 2023-12-26
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