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TW202002230A - 積體電路 - Google Patents

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TW202002230A
TW202002230A TW108100584A TW108100584A TW202002230A TW 202002230 A TW202002230 A TW 202002230A TW 108100584 A TW108100584 A TW 108100584A TW 108100584 A TW108100584 A TW 108100584A TW 202002230 A TW202002230 A TW 202002230A
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TW
Taiwan
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test pattern
integrated circuit
stack
stacked
units
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Application number
TW108100584A
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Inventor
羅增錦
張柏森
陳岳毅
孫至鼎
陳映蓉
林宮正
張孟琳
Original Assignee
台灣積體電路製造股份有限公司
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Publication date
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Abstract

本揭露提供了用於疊對測量的積體電路和方法。在一個實施例中，積體電路包括多個功能單元，多個功能單元包括與多個功能單元中的至少一個功能單元相鄰設置的至少一個間隙，以及設置在至少一個間隙內的第一疊對測試圖案單元，其中第一疊對測試圖案單元包括沿第一方向以第一間距設置的第一數量的圖案。第一個間距小於人類可見光的全光譜上的最小波長。

Description

積體電路
本揭露涉及積體電路。
電子工業對更小和更快的電子裝置的需求不斷增加，這些電子裝置同時能夠支持日益複雜和精密的功能。因此，半導體工業中存在製造低成本、高性能和低功率積體電路(integrated circuits,ICs)的持續趨勢。到目前為止，這些目標在很大程度上是透過縮小半導體積體電路尺寸(例如，最小特徵尺寸)從而提高生產效率和降低相關成本來實現的。然而，這種縮小趨勢也增加了半導體製造過程的複雜性。因此，實現半導體積體電路和裝置的持續進步需要半導體製造過程和技術中相似的進步。
特別地，半導體裝置中不同層之間不精確的疊對(overlay)已成為縮小過程中的關鍵問題。由於不精確的疊對可能導致接觸失敗，因此可能導致所得積體電路裝置中的高缺陷率或劣質。方框套方框(Box-in-Box)或微繞射式疊對誤差(micro-diffraction-based-overlay,μDBO)是現有測量疊對的技術之一。因為這些技術利用可見光，所以它們的疊對圖案具有與可見光波長相當的尺寸， 因此比現有技術的功能電路塊更大。為了保護半導體晶圓上寶貴的面積，晶圓上的方框套方框和微繞射式疊對誤差之疊對圖案的數量和位置分佈可能不是最佳的。因此，現有技術在各方面都沒有完全令人滿意。
本揭露提供一種積體電路，包含：複數個功能性單元和第一疊對測試圖案單元。複數個功能性單元包含與功能性單元中的至少一個功能性單元相鄰設置的至少一個間隙。第一疊對測試圖案單元設置在至少一個間隙內，其中第一疊對測試圖案單元包含沿第一方向以第一間距設置的第一數量的圖案，其中第一間距小於人類可見光的全光譜的最小波長。
100‧‧‧積體電路製造系統
120‧‧‧設計室
122‧‧‧積體電路設計佈局
130‧‧‧光罩室
132‧‧‧光罩數據準備
144‧‧‧光罩製造
150‧‧‧積體電路製造商
152‧‧‧生產晶片
154‧‧‧晶片檢查
160‧‧‧積體電路裝置
180‧‧‧積體電路設計系統
182‧‧‧處理器
184‧‧‧系統記憶體
186‧‧‧大容量儲存裝置
188‧‧‧通訊模塊
194‧‧‧文件
300、321、322、323‧‧‧方法
302、304、306、308、310、312、314、316、320、3211、3213、3215、3222、3224、3226、3231、3233、 3235‧‧‧區塊
518、802‧‧‧間隙
520、600、800‧‧‧積體電路佈局
522‧‧‧標準單元
523‧‧‧虛設單元
524‧‧‧疊對測試圖案單元
526‧‧‧標準填充單元
602、602'、604-1、604-2、604-3、604-4、604-5、701、702‧‧‧圖案
612-1、612-2、612-3、612-4、612-5‧‧‧組別
614‧‧‧多晶矽圖案
700‧‧‧半導體結構
750‧‧‧電壓對比圖像
801‧‧‧功能單元
900‧‧‧疊對測量數據
901、902‧‧‧線
X、Y、Z‧‧‧方向
L1‧‧‧第一層
L2‧‧‧第二層
P1‧‧‧第一間距
P2‧‧‧第二間距
+14、+16、+18、+20、+22、OVL0、OVL16、OVL+16、OVL-16、OVL34、OVL+34、OVL-34‧‧‧位置
當結合附圖閱讀以下詳細描述時，可以最好地理解本揭露的各方面。應注意，根據工業中的標準實踐，各種特徵未按比例繪製。實際上，為了清楚討論，可以任意增加或減少各種特徵的尺寸。
第1圖是積體電路(integrated circuit,IC)製造系統和相關的積體電路製造流程的實施例的簡化區塊圖。
第2圖是根據本揭露的各個方面中第1圖所示之設計室的更詳細區塊圖。
第3圖為根據本揭露的各個方面中通用設計流程的方法300的高階流程圖，其中在此方法之後接著進行圖案製造和檢查。
第4A圖、第4B圖和第4C圖繪示根據各種實施例中用於將疊對測試圖案單元插入到積體電路佈局的示例性實施例的方法的流程圖。
第5A圖和第5B圖繪示根據一些實施例中部分的積體電路佈局，其繪示將疊對測試圖案單元插入到積體電路佈局中。
第6圖繪示根據一些實施例中可以結合疊對測試圖案單元的示例性佈局設計。
第7A圖和第7B圖繪示根據一些實施例中在半導體結構中製造的示例性疊對測試圖案單元及其使用電子束(electron beam,e-beam)檢查獲得的電壓對比圖像。
第8圖繪示根據本揭露各個方面中可用於插入疊對測試圖案的功能單元塊之間的多個間隙。
第9圖是說明根據本揭露之一些實施例中晶片上之示範性疊對測量的圖。
以下揭露內容提供了用於實現所提供主題的不同特徵的許多不同實施例或示例。以下描述元件和配置的具體示例以簡化本揭露。當然，這些僅僅是示例，而不是限制性的。例如，在隨後的描述中在第二特徵之上或上方形成第 一特徵可以包括其中第一特徵和第二特徵以直接接觸形成的實施例，並且還可以包括可以在第一特徵和第二特徵之間形成附加特徵，以使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種示例中重複參考數字和/或文字。此重複是為了簡單和清楚的目的，並且其本身並不表示所討論的各種實施例和/或配置之間的關係。
此外，這裡可以使用空間相對術語，例如「在...下面」、「在...下方」、「低於」、「在...上面」、「高於」等，以便於描述如圖所示的一個元件或特徵與另一個元件或特徵的相關關係。除了圖中所示的取向之外，空間相對術語旨在包括使用或操作中的裝置的不同取向。裝置可以以其他方式定向(旋轉90度或在其他方向上)，並且同樣可以相應地解釋這裡使用的空間相對描述符號。更進一步地，當用「約」、「近似」等描述數字或數字範圍時，此術語旨在包括在所描述的數字之合理範圍內的數字，包例如在所描述的數字的+/-10%內或本領域技術人員理解的其他值。例如，術語「約5(奈米)nm」包括4.5nm至5.5nm的尺寸範圍。
還應注意，本文描述的實施例可以用於任何類型的積體電路或其部分的設計和/或製造，其可以包括多個不同的裝置和/或元件中的任何一個，例如，靜態隨機存取記憶體(static random access memory,SRAM)和/或其他邏輯電路、被動元件，諸如電阻器、電容器和電感器、以及主動元件，諸如P通道場效應電晶體(P-channel field-effect transistors,PFETs)、N通道場效應電晶體(N-channel field-effect transistors,NFETs)、金屬氧化物半導體場效應電晶體(metal-oxide-semiconductor field-effect transistors,MOSFETs)、互補式金屬氧化物半導體(complementary metal-oxide-semiconductor,CMOS)電晶體、雙極電晶體、高壓電晶體、高頻電晶體、鰭式場效應電晶體(FinFET)裝置、閘極全環(gate-all-around,GAA)裝置、Omega閘極(Ω-gate)裝置、或Pi閘極(Π-gate)裝置，以及應變半導體裝置、絕緣體上矽(silicon-on-insulator,SOI)裝置、半空乏絕緣體上矽(partially-depleted silicon-on-insulator,PD-SOI)裝置、全空乏絕緣體上矽(fully-depleted silicon-on-insulator,FD-SOI)裝置，其他記憶體單元或本領域已知的其他裝置。普通技術人員可以理解半導體裝置和/或電路的其他實施例，包括其設計和製造皆可以受益於本揭露的各方面。
本揭露一般涉及透過在電路佈局中採用疊對測試圖案(overlay test pattern)來精確測量積體電路裝置不同層之間的疊對的方法。因此，另外的實施例可以包括包含疊對測試圖案的積體電路。具體地，本揭露的實施例提供不僅在切割道(scribe line)中，而且還在功能單元塊之間的間隙或標準單元塊之間的間隙插入疊對測試圖案單元，以作為標準填充單元的替代，或作為虛設單元的替代。 本揭露的實施例還提供了在基板上製造之後使用電子束檢查技術檢查疊對測試圖案單元。在半導體設計中，標準單元方法(standard cell methodology)是一種設計具有大部分數位邏輯特徵的特殊應用積體電路(application-specific integrated circuits,ASICs)的方法。標準單元方法是把設計抽象化的示例，抽象邏輯表示(例如，反及閘(NAND gate))被用來呈現低階超大型積體電路(very-large-scale integration,VLSI)佈局。單元性的方法(標準單元所屬的通用類別)使一個設計人員可以專注於數位設計的高階(邏輯功能)方面，而另一個設計師則專注於實現(物理)方面。隨著半導體製造的進步，標準單元方法已幫助設計人員將特殊應用積體電路從相對簡單的單功能積體電路(數千個閘極)擴展到復雜的數百萬閘極系統單晶片(system-on-a-chip,SoC)裝置。
舉例來說，標準單元(例如，其可被稱為功能單元(functional cell)和/或功能邏輯單元(functional logic cell))是一組電晶體和互連結構，其提供布林邏輯功能(Boolean logic function)(例如，AND、OR、XOR、XNOR、反相器(inverters))或儲存功能(正反器(flip-flop)或鎖存器(latch))。最簡單的單元是基本的NAND、NOR和XOR布林函數的直接呈現，儘管通常使用更複雜的單元(例如，諸如2位全加器(2-bit full-adder)或混合D輸入正反器(D-input flip-flop))。
在積體電路的標準單元佈局中，由於可能無法 100%利用佈局，也可能因為佈線壅塞(routing congestion)，因此可能在標準單元或標準單元塊之間產生間隙。這些間隙可能由於多種原因而被填充，例如對於N阱連續性、改善晶片上的特徵均勻性、確保電源和接地信號耦合到其他功能單元、減少與半導體產量相關的問題，以及其他各種原因。在各種情況下，可以使用標準填充單元填充上述間隙，標準填充單元可以包括非功能性填充單元。如本文更詳細描述的，本揭露的實施例涉及透過在電路佈局中採用疊對測試圖案單元和電子束檢查的準確、高生產量之疊對測量的方法，以替疊對改進提供足夠、準確的疊對數據。另外，因為本揭露中描述的疊對測量方法是在線執行的或透過安裝在生產線中的測量工具執行的，所以可以在處理基板(例如晶片)之後獲得測量結果。
近年來，電子束檢查引起了相當大的興趣，特別是因為電子束檢查能夠檢測比使用光學檢查可以檢測到的更小的特徵(例如缺陷))。例如，電子束檢查可以提供低至約3奈米(nm)的特徵檢測，而光學檢查可能在特徵小於30nm時便開始難以檢測到。電子束檢查還可基於在接觸或互連空隙處的電短路或開路來產生電壓對比圖像。本揭露的實施例利用電子束可以檢測較小特徵的能力並產生電壓對比圖像，且採用具有超出現有技術檢測範圍的圖案的疊對測試圖案單元。因此，本揭露的實施例提供優於現有技術的優點，但應理解，其他實施例可提供不同的優點，並非所有優點都必須在本文中討論，並且並非所有實施例都需要特定 的優點。例如，至少一些實施例提供將疊對測試圖案單元插入功能單元塊之間或標準單元塊之間的間隙中，以作為標準填充單元的替代，或作為虛設單元的替代。本揭露的實施例還提供了在使用電子束檢查技術檢測在基板上製造後的疊對測試圖案單元。在一些示例中，標準填充單元可以在設計流程中的自動佈局和佈線(auto-place and route,APR)階段由疊對測試圖案單元替換。例如，至少一些優點包括在晶片利用率方面沒有額外成本、更精確的疊對測量結果、更高的疊對測量數據輸出和增加的生產量。因此，本揭露的實施例提供增強的疊對測量方法。應當理解，所揭露的優點僅僅是示例性的，並且對於受益於本揭露的本領域技術人員來說，額外的優點是顯而易見的。
現在參考第1圖，其繪示可受益於本揭露各個方面的積體電路(IC)製造系統100以及與其相關聯的積體電路製造流程的實施例的簡化區塊圖。積體電路製造系統100包括多個個體，例如設計室120、光罩室130和積體電路製造商150(即，工廠)，其在與製造積體電路(IC)裝置160有關的設計、開發和製造週期和/或服務中彼此交互影響。多個個體透過通訊網路連接，此通訊網路可以是單個網路或各種不同的網路，例如內部網路和互聯網，並且可以包括有線和/或無線通訊頻道。每個個體可以與其他個體交互影響，並且可以向其他個體提供服務和/或從其他個體接收服務。設計室120、光罩室130和積體電路製造商150中的一個或多個可以具有共同所有者，並且甚至可以共存於公共設 備中並使用公共資源。
在各種實施例中，可包括一個或多個設計團隊的設計室120產成積體電路設計佈局122。積體電路設計佈局122可包括為積體電路裝置160的製造而設計的各種幾何圖案。例如，幾何圖案可以對應於構成要製造的積體電路裝置160的各種元件的金屬、氧化物或半導體層的圖案。組合各種層以形成積體電路裝置160的各種特徵。例如，積體電路設計佈局122的各個部分可以包括諸如主動區域、閘極電極、源極區域和汲極區域、金屬線或金屬互連的通孔、用於接合墊的開口的特徵，以及本領域中已知的將在半導體基板(例如，矽晶片)內形成的其他特徵以及設置在半導體基板上的各種材料層。另外，根據本揭露的實施例，積體電路設計佈局122可以包括疊對測試圖案單元。在各種示例中，設計室120實現設計過程以形成積體電路設計佈局122。設計過程可以包括邏輯設計、物理設計和/或佈局和佈線。下面將更詳細地描述設計室120的設計過程和包括插入疊對測試圖案單元的積體電路設計佈局122的其他細節。積體電路設計佈局122可以呈現在一個或多個數據文件中，此數據文件具有與將用於製造積體電路裝置160的幾何圖案有關的訊息。在一些示例中，積體電路設計佈局122可以用GDSII文件格式或DFII文件格式表示。
在一些實施例中，設計室120可以例如經由上述網路連接將積體電路設計佈局122傳送到光罩室130。然後，光罩室130可以使用積體電路設計佈局122來製造包括 疊對測試圖案單元的一個或多個光罩，以根據積體電路設計佈局122用於製造積體電路裝置160的各個層。在各種示例中，光罩室130執行光罩數據準備132，其中將積體電路設計佈局122轉換成可以由光罩寫入器物理地寫入的形式，並且光罩室130執行光罩製造144，其中由光罩數據準備132準備的設計佈局經修改以符合特定的光罩寫入器和/或光罩製造商，然後製造。在第1圖的示例中，光罩數據準備132和光罩製造144被示為單獨的元件；然而，在一些實施例中，光罩數據準備132和光罩製造144可以統稱為光罩準備(mask preparation)。
在一些示例中，光罩數據準備132包括應用一種或多種解析度提升技術(resolution enhancement technologies,RET)以補償潛在的微影製程的誤差，例如可能由繞射、干涉或其他製程效應引起的微影製程的誤差。在一些示例中，根據周圍幾何形狀的密度，可以使用光學鄰近修正(optical proximity correction,OPC)來調整線寬，將「狗骨(dog-bone)」端蓋添加到線的末端以防止線端縮短，校正電子束(e-beam)鄰近效應，或用於本領域已知的其他目的。例如，光學鄰近修正技術可以添加次解析輔助特徵(sub-resolution assist features,SRAFs)，其例如可以包括根據光學模型或規則將散射條、襯線和/或鎚頭添加到積體電路設計佈局122，使得在微影製程之後，晶圓上的最終圖案透過增強的解析度和精度得到改善。光罩數據準備132還可以包括其他解析度提升技術，例如離軸照 明(off-axis illumination,OAI)、相偏移光罩(phase-shifting mask,PSM)、其他合適的技術或其組合。
在光罩數據準備132之後並且在光罩製造144期間，可以基於包括疊對測試圖案單元的積體電路設計佈局122來製造一個光罩或光罩組。例如，基於包括疊對測試圖案單元的積體電路設計佈局122，使用電子束(e-beam)或多個電子束的機制在光罩(光罩(photomask)或光罩版(reticle))上形成圖案。可以用各種技術形成光罩。在一個實施例中，使用二元的技術(binary technology)形成光罩。在一些實施例中，光罩圖案包括不透明區域和透明區域。用於曝光塗覆在晶片上的輻射敏感材料層(例如，光阻劑)的輻射束(例如紫外(ultraviolet,UV)光束)被不透明區域阻擋並穿透過透明區域。在一個實施例中，二元光罩(binary mask)包括透明基板(例如，熔融石英)和塗覆在光罩的不透明區域中的不透明材料(例如，鉻)。在一些實施例中，使用相移技術(phase shift technology)形成光罩。在相移光罩(phase shift mask,PSM)中，在光罩上形成的圖案中的各種特徵被配置為具有預先配置的相位差以增強圖像解析度和成像品質。在各種實施例中，相移光罩可以是衰減型相移光罩(attenuated PSM)或交替型相移光罩(alternating PSM)。
在一些實施例中，積體電路製造商150(例如半導體代工廠)使用由光罩室130製造的一個光罩(或多個 光罩)將一個或多個光罩圖案(包括疊對測試圖案單元)轉移到生產晶片上，以在生產晶片152上製造積體電路裝置160。積體電路製造商150可以包括積體電路製造設備，其可以包括用於製造各種不同積體電路產品的無數製造設備。例如，積體電路製造商150可以包括用於多個積體電路產品的前段製造的第一製造設備(即，前段(front-end-of-line,FEOL)製程)，用於提供積體電路產品互連和封裝的後段製造的第二製造設備(即後段(back-end-of-line,BEOL)製造)，以及為代工業務(例如，研發)提供其他服務的第三製造設備。在各種實施例中，製造積體電路裝置160內和/或其上的半導體晶片(即，生產晶片152)可以包括矽基板或其上形成有材料層的其他基板。其他基板材料可包括另一種合適的元素半導體，例如金剛石或鍺；合適的化合物半導體，例如碳化矽、砷化銦或磷化銦；或合適的合金半導體，例如碳化矽鍺、磷化鎵砷或磷化鎵銦。在一些實施例中，半導體晶片還可包括各種摻雜區域、介電特徵和多層的互連(在隨後的製造步驟中形成)。
在一些情況下，設計室120可以在光罩室130執行光罩準備之前將積體電路設計佈局122傳輸到積體電路製造商150。在這些情況下，積體電路製造商150檢查積體電路設計佈局122並在積體電路設計佈局122中的間隙和虛設插入區域中插入非功能性填充單元和/或虛設單元，以補償積體電路製程中可能出現的潛在微影製程的錯誤，例如可能由裝置密度負載效應或其他製程效應引起的潛在微影 製程錯誤。在一些情況下，積體電路製造商150還可以用疊對測試圖案單元替換一些填充單元或虛設單元。
此外，一個光罩(或多個光罩)可用於各種製程中。例如，一個光罩(或多個光罩)，可用於在離子注入製程中圖案化各種層以在半導體晶片中形成各種摻雜區域，可用於在蝕刻製程中圖案化各種層以在半導體晶片中形成各種蝕刻區域，和/或可用於在其他合適的製程中圖案化各種層。如此便可以在製造過程期間將疊對測試圖案單元轉移到生產晶片152的多個層(例如，金屬、絕緣體等)中的任何一個上。另外，積體電路製造商150的晶片檢查154設備(例如，電子束檢查設備)可在製程的各個階段期間用於檢查生產晶片152，例如，測量和監視積體電路不同層之間的疊對。舉例來說，如果晶片檢查154識別出實質上的疊對未對準，則晶片檢查154可以分析疊對測量數據或者具有不同的部門來分析疊對測量數據。分析結果可用於改善即將推出的大量生產晶圓的疊對。在一些實施方式中，如果晶片檢查154確定生產晶片152的疊對未對準超過預設品質控制閾值，則晶片檢查154可以標記生產晶片152以進行品質控制檢查，因為層之間的未對準會導致生產晶片152大面積區域中的缺陷。在一些情況下，如果晶片檢查154確定生產晶片152上的疊對未對準超過預設廢料閾值，則晶片檢查154可以廢棄生產晶片152、移除生產晶片上的缺陷區域、對生產晶片152進行再處理，或者進行其他適當的處理。根據本揭露的實施例，使用疊對測試圖案單元提供改進的疊對測量精 度和增加的數據生產量。因此，本揭露的實施例提供了疊對測試圖案單元的設計和使用電子束檢查來測量疊對的新穎方法，從而提高了晶片檢查154設備的疊對測量精度。
現在參考第2圖，根據本揭露的各個方面其提供了第1圖中所示之設計室120的更詳細的區塊圖。在第2圖的實施例中，設計室120包括積體電路設計系統180，其可操作以執行與第1圖的設計室120相關聯描述的功能，並且與下面討論之第3圖、第4A圖、第4B圖和第4C圖的方法300、321、322和323相關聯。積體電路設計系統180是訊息處理系統，例如電腦、伺服器、工作站或其他合適的裝置。系統180包括通訊地耦合到系統記憶體184、大容量儲存裝置186和通訊模塊188的處理器182。系統記憶體184向處理器182提供非暫時性、電腦可讀儲存以便於處理器執行電腦指令。系統記憶體的示例可以包括隨機存取記憶體(random access memory,RAM)裝置，諸如動態隨機存取記憶體(dynamic random access memory,DRAM)、同步隨機存取記憶體(synchronous random access memory,SDRAM)、固態記憶體裝置和/或本領域中已知的各種其他記憶體裝置。電腦程式、指令和數據儲存在大容量儲存裝置186中。大容量儲存裝置的示例可以包括硬碟、光碟、磁光碟、固態儲存裝置和/或在本領域中已知的各種其他大容量儲存裝置。通訊模塊188可操作以將諸如積體電路設計佈局文件的訊息與積體電路製造系統100中的其他元件(例如光罩室130)進行通訊。通訊模塊的示例可包括以太網卡、 802.11 WiFi裝置、蜂窩數據無線電(cellular data radio)、以及/或本領域已知的其他合適的裝置。
在操作中，積體電路設計系統180被配置為提供包括疊對測試圖案單元的積體電路設計佈局122。在這樣的實施例中，積體電路設計系統180向光罩室130提供積體電路設計佈局122，其可以是GDSII文件194的形式並且包括疊對測試圖案單元。如此，光罩室130可以使用所提供的積體電路設計佈局來製造包括疊對測試圖案單元的一個或多個光罩。在替代實施例中，積體電路設計佈局122可以以諸如DFII、CIF、OASIS或任何其他合適的文件類型的替代文件格式在積體電路製造系統100中的元件之間傳輸。此外，在替代實施例中，積體電路設計系統180、積體電路設計室120和光罩室130可以包括另外的和/或不同的元件。
現在參考第3圖，其中繪示方法300的流程圖，根據各種實施例，此方法可以由設計室120和積體電路製造商150實現，以提供積體電路設計佈局122，插入疊對測試圖案單元，形成疊對測試圖案單元，並檢查疊對未對準。舉例來說，方法300包括通用物理設計流程和/或特殊應用積體電路設計流程。方法300開始於區塊302，其中例如透過硬體描述語言(例如，超高速積體電路硬體描述語言(very high-speed hardware description language,VHDL)、Verilog和/或SystemVerilog)輸入設計。使用硬體描述語言輸入的設計可以稱為暫存器傳輸級(register transfer level,RTL)設計。在某些情況下，可以在暫存器傳輸級 設計之後執行功能/邏輯驗證。然後方法300進行到區塊304，其執行合成以生成網表(netlist)(例如，門級網表(gate-level netlist))。在一些示例中，綜合工具將暫存器傳輸級硬體描述和標準單元庫作為輸入，並生成門級網表作為輸出。此方法前進到區塊306，例如執行分區，以分離各種功能塊。此後，此方法前進到區塊308，其執行佈局規劃(floorplanning)。舉例來說，佈局規劃是識別應該放在一起的結構並為它們分配空間的過程，以滿足可用空間、所需性能以及期望各種結構彼此靠近之有時會相互衝突的目標。僅僅出於說明的目的，方法300繪示疊對測試圖案單元的插入(區塊320)可以在佈局規劃步驟(區塊308)之後立即執行。可以肯定的是，並且如本文所討論的，可以在佈局規劃步驟(區塊308)和形成疊對測試圖案單元(區塊314)之間的任何時間執行疊對測試圖案單元的插入(區塊320)並且可以由設計室120、光罩室130或積體電路製造商150執行。例如，可以在佈線(routing)(區塊312)之後但在形成疊對測試圖案單元(區塊314)之前執行疊對測試圖案單元(區塊320)的插入，或替代地，可在佈局(placement)(區塊310)之後但在佈線(區塊312)之前執行疊對測試圖案單元(區塊320)的插入。因此，使用虛線繪示方法300的區塊320。另外，如下面結合第4A圖、第4B圖和第4C圖之更詳細地描述的那樣，可以根據示例性方法321、322和323插入疊對測試圖案單元。然後，方法300可以進行到執行佈局的區塊310。佈局可用於將位置分 配給晶片上的各種電路元件。在各種示例中，佈局可旨在優化總線長、時間、壅塞、功率以及實現其他目標。然後此方法可以進行到區塊312，其中執行佈線。佈線用於在滿足積體電路設計規則的同時在先前佈局的元件之間添加配線(例如，電連接)。此後，方法300前進到區塊314，其中由積體電路製造商150形成(即製造)疊對測試圖案單元。如本文所使用的，疊對測試圖案單元的形成或製造係當材料層上的光阻劑層透過微影製程被圖案化以形成蝕刻光罩，並使用蝕刻光罩蝕刻材料層以形成疊對測試圖案單元。從這一點開始進行的任何檢查(例如電子束檢查)都被認為是在蝕刻後檢查(after-etching-inspection)或簡稱為「AEI」。然後，此方法可以進行到區塊316，其中使用電子束檢查對疊對測試圖案單元進行檢查和測量。可以在方法300之前、期間和之後提供附加操作，並且可以替換、消除或移動所描述的一些操作以用於此方法的其他實施例。例如，方法300還可以包括時鍾樹合成(clock-tree synthesis)、物理驗證(physical verification)、時序分析(timing analysis)、GDSII生成或其他合適的步驟。還應注意，方法300是示例性的，並且無意以所附請求項中明確敘述的內容來限制本揭露。
如前所述，因為不可能100%利用佈局，也可能因為佈線壅塞，因此可能在積體電路設計佈局(例如，積體電路設計佈局122)的標準單元(或標準單元塊，如果多於一個標準單元可以整合到塊中)之間產生間隙。在至少一 些現有方法中，可以使用未使用的或標準的填充單元來填充這些間隙。在本揭露的實施例中，可使用疊對測試圖案單元代替這樣的標準填充單元，以在疊對測試圖案單元在不同的疊對測試圖案單元之上或之下製造之後用於疊對測量。在各種實施例中，疊對測試圖案單元包括圖案陣列，所述圖案陣列以均勻間距設置或者以與陣列的中心圖案具有增加的間隔設置。在一些實施例中，在佈局規劃步驟(區塊308)之後和在佈局步驟(區塊310)之前插入疊對測試圖案單元。或者，可以插入疊對測試圖案單元作為佈局步驟(區塊310)的一部分。在一些情況下，可以在佈局步驟(區塊310)之後插入疊對測試圖案單元。如果在佈局任何標準填充單元之前插入疊對測試圖案單元，則可以將疊對測試圖案單元直接插入標準功能單元之間的間隙中。如果在將任何標準填充單元佈局於標準功能單元之間的間隙中之後再插入疊對測試圖案單元，則標準填充單元將被疊對測試圖案單元替換。在虛設單元已經配置在佈局中的虛設插入區域的情況下，可以移除一些虛設單元並由疊對測試圖案單元替換。通常，如先前所討論的，可以在佈局規劃步驟(區塊308)和形成疊對測試圖案單元(區塊314)之間的任何時間執行疊對測試圖案單元的插入(區塊320)，並且可以透過設計室120、光罩室130或積體電路製造商150來執行疊對測試圖案單元(區塊314)的形成。無論何時將疊對測試圖案單元插入到積體電路佈局設計中，本揭露提供了一種或多種用於這種插入的方法，如下面更詳細描述的。
特別地，並且參考第4A圖、第4B圖和第4C圖，其分別繪示根據各種實施例中用於插入疊對測試圖案單元的示例性方法321、322和323。舉例來說，方法321提供了一種用於在沒有佈局標準填充單元的情況下在物理設計流程的階段(例如，方法300)插入疊對測試圖案單元的方法；方法322提供了一種在佈局標準填充單元之後的階段插入疊對測試圖案單元的方法；並且方法323提供了一種用於在將虛設單元佈局在識別的虛設插入區域中之後的階段插入疊對測試圖案單元的方法。可以在方法321、322和323之前、期間和之後提供附加操作，並且可以替換、消除或移動所描述的一些操作以用於此方法的其他實施例。還應注意，方法321、322和323是示例性的，並且無意以所附請求項中明確敘述的內容來限制本揭露。下面參考第5A圖、第5B圖和第6圖描述方法321、322和323的各個方面。
從第4A圖所示的方法321開始，方法321開始於區塊3211，其中在多個功能單元中識別至少一個間隙。參考第5A圖的示例，其繪示積體電路佈局520的一部分，其包括標記為「電路塊」的多個標準單元522，以及設置在標準單元522中間和/或在標準單元522之間標記為「間隙」的間隙518。如前所述，可以被稱為功能單元和/或功能邏輯單元的標準單元522，可以包括一組電晶體和互連結構，其可以提供許多從簡單到復雜的電路功能中的任何一種。換句話說，標準單元522可以被稱為積體電路佈局520的電路的一部分。由於不可能100%利用佈局並且還可能由於佈局壅 塞，因此可能存在間隙(例如第5A圖中所示的間隙518)。第5A圖還繪示填充在虛設插入區域中的虛設單元523或虛設單元523塊，其中虛設插入區域在積體電路設計流程中(例如在佈局步驟(第3圖中的區塊310)之後或在佈線步驟(第3圖中的區塊312)之後)被識別或確定。在至少一些實施例中，虛設單元523和虛設插入區域之間的間隔大於或等於約0.2微米。
方法321進行到區塊3213，其中將疊對測試圖案單元佈局在區塊3211處識別的至少一個間隙518內。疊對測試圖案單元包括具有已知間距或間隔的圖案陣列。如先前所討論的，期望填充所識別的至少一個間隙518有多種原因，例如對於N阱連續性，以改善晶片上的特徵均勻性，以確保電源和接地信號耦合到其他功能單元，以減少與半導體產量相關的問題，以及各種其他原因。在至少一些常規方法中，可以使用標準填充單元填充這些間隙，例如標準填充單元526，其可以包括非功能性填充單元。然而，根據本揭露的實施例，在區塊3213處將疊對測試圖案單元524而不是將標準填充單元526佈局在至少一個間隙518內。可以肯定，在一些實施例中，一個或多個疊對測試圖案單元524和一個或多個標準填充單元526的組合可以佈局在積體電路佈局的一個或多個間隙內。在一些實施例中，在方法321的區塊3213處插入的疊對測試圖案單元524可以被稱為第一疊對測試圖案單元524，並且它們被插入到積體電路設計佈局的第一層中。在方法321的區塊3215處，將第二疊對測試圖案 單元(未繪示)佈局或插入第一層上方的第二層中，使得第二疊對測試圖案單元位於第一疊對測試圖案單元上方。在一些實施例中，雖然第一層中的第一疊對測試圖案單元和第二層中的第二疊對測試圖案單元都是圖案陣列，但是它們的圖案在間距、間隔和寬度方面是不同的。
此外，本文揭露的各種實施例，包括方法300(區塊314和316除外)、321、322和323，可以在任何合適的電腦系統上實現，例如與第2圖相關聯之描述的積體電路設計系統180。在一些實施例中，這些方法可以在單個電腦、區域網路、客戶端伺服器網路、廣域網路、互聯網、手持和其他便攜式和無線裝置和網路上執行。這種系統架構可以採用完全硬體的實施例、完全軟體的實施例或包含硬體和軟體元素的實施例的形式。舉例來說，硬體通常至少包括支持處理器的平台(processor-capable platforms)，例如客戶機(也稱為個人電腦或伺服器)，以及手持處理裝置(例如智能電話、個人數位助理(personal digital assistants,PDAs)或個人電腦裝置(personal computing devices,PCDs)。此外，硬體可以包括能夠儲存機器可讀指令的任何物理裝置，例如記憶體或其他數據儲存裝置。其他形式的硬體包括硬體子系統，包括傳輸裝置例如，數據機、數據機卡、連接埠和連接埠卡等。在各種示例中，軟體通常包括儲存在任何儲存媒體中的任何機器代碼，例如隨機存取記憶體(RAM)或唯讀記憶體(ROM)，以及儲存在其他裝置上的機器代碼(例如軟碟、快閃記憶體、唯讀記憶光碟)。例 如，在一些實施例中，軟體可以包括原始碼(sourcecode)或目的碼(object code)。此外，軟體可以包含能夠在客戶機或伺服器中執行的任何指令集。
此外，本揭露的實施例可以採取可從有形電腦可用或電腦可讀取媒體訪問的電腦程式產品的形式，此有形電腦可用或電腦可讀取媒體提供由電腦或任何指令執行系統使用或與之結合使用的程式代碼。出於本說明書的目的，有形電腦可用或電腦可讀取媒體可以是能夠包含、儲存、通訊、傳播或傳輸程式以供指令執行系統、設備、裝置使用或與之結合使用的任何裝置。媒體可以是電子、磁、光、電磁、紅外線、半導體系統(或設備或裝置)或傳播媒體。
在一些實施例中，可以提供被定義的數據組織，稱為數據結構，以實現本揭露的一個或多個實施例。例如，數據結構可以提供數據組織或可執行代碼組織。在一些示例中，數據信號可以跨一個或多個傳輸媒體傳送並且儲存和傳輸各種數據結構，並且因此可以用於傳輸本揭露的實施例。
參考第5A圖和第5B圖的示例以及第4B圖中的方法322，在區塊3222中，識別佈局在間隙518中複數個標準填充單元中的標準填充單元526。在區塊3224處，移除所識別的標準填充物單元並用疊對測試圖案單元524替換，導致疊對測試圖案單元524與標準填充單元526在間隙內相鄰佈局，其在第5A圖中標記為「間隙」。雖然繪示的疊對測試圖案單元524尺寸大於標準填充單元526的尺寸，但所示 的尺寸並不意味著以任何方式進行限制。在一些示例中，疊對測試圖案單元524大於標準填充單元526。在一些情況下，不使用標準填充單元526並且整個間隙518填充有疊對測試圖案單元，例如疊對測試圖案單元524。因此，在一些示例中，間隙可以完全由多個疊對測試圖案單元524填充，其可以是相同或不同的疊對測試圖案單元，例如，被配置用於沿不同方向的疊對測量。在方法322的區塊3226處，將第二疊對測試圖案單元(未繪示)佈局或插入第一層上方的第二層中，使得第二疊對測試圖案單元位於第一疊對測試圖案單元上方。在一些實施例中，雖然第一層中的第一疊對測試圖案單元和第二層中的第二疊對測試圖案單元都是圖案陣列，但是它們的圖案在間距、間隔和寬度方面是不同的。
參考第5A圖和第5B圖的示例以及第4C圖中的方法323，在區塊3231中，識別佈局在虛設插入區域中多個虛設單元中的虛設單元523或虛設單元523塊。在區塊3233，如第5B圖所示，移除所識別的虛設單元523或虛設單元523塊，並用疊對測試圖案單元524替換。雖然疊對測試圖案單元524被繪示為在尺寸上與虛設單元523或虛設單元塊相當，但所示的尺寸並不意味著以任何方式進行限制。在一些示例中，疊對測試圖案單元524大於虛設單元523或虛設單元523塊。在一些情況下，不使用虛設單元523或虛設單元523塊並且在虛設插入區域填充有疊對測試圖案單元，例如疊對測試圖案單元524。在一些示例中，虛設插入區域可以部分地填充有多個疊對測試圖案單元，所述多個疊 對測試圖案單元可以是相同或不同的疊對測試圖案單元，例如，被配置用於沿不同方向的疊對測量。在方法323的區塊3235處，將第二疊對測試圖案單元(未繪示)佈局或插入第一層上方的第二層中，使得第二疊對測試圖案單元位於第一疊對測試圖案單元上方。在一些實施例中，雖然第一層中的第一疊對測試圖案單元和第二層中的第二疊對測試圖案單元都是圖案陣列，但是它們的圖案在間距、間隔和寬度方面是不同的。
現在參考第6圖，其中繪示插入積體電路佈局600的相鄰層中的疊對測試圖案單元的示例。積體電路佈局600包括多個層。在第6圖繪示的一些實施例中，積體電路佈局600包括在積體電路佈局600中多個層的兩個相鄰層中的第一疊對測試圖案單元和第二疊對測試圖案單元。第一疊對測試圖案單元包括被分組到多個組別612的多個圖案602。為了便於參考，其中插入第一疊對測試圖案單元的層可以稱為第一層。第二疊對測試圖案單元包括在第一層正上方的層中的多個圖案604(604-1、604-2、604-3、604-4和604-5)。為了便於參考，第二疊對測試圖案單元所在的層被稱為第二層。與方框套方框(Box-in-Box)或微繞射式疊對誤差(micro-diffraction-based-overlay,μDBO)中使用的傳統疊對圖案不同(它們插入到晶片的切割道(scribe line)或切割區域(scribe area)中)，第一和第二疊對測試圖案單元在材料和尺寸方面類似於圍繞它們的功能單元，並且可以插入晶片上的多個位置。在一些實施 方案中，本揭露的疊對測試圖案單元可插入到功能單元之間的間隙中，也可插入到切割道和切割區域之間的間隙中。在一些其它實施方案中，本揭露的疊對測試圖案單元僅插入到功能性單元之間的間隙中，使得本揭露的疊對測試圖案單元可佈局在功能性單元附近，而不是遠離它們。現代功能單元具有奈米級的尺寸，其超出了常規檢查技術中使用包括約380nm的最小波長的可見光的分辨率(解析度)。一旦測試圖案的間距減小到可見光最小波長的一半(即190nm)以下，傳統的檢查技術就會失敗。由於無法將測試圖案的間距減小到195nm以下，因此阻止了在由標準功能單元圍繞的常規間隙中佈局或插入傳統的測試圖案。有意地擴大功能單元之間的間隙以適應傳統的測試圖案是不經濟的，更不用說在晶片上佈局或插入有意擴大的間隙。
例如，如第6圖中所示，第一疊對測試圖案單元的多個圖案602類似於源極/汲極特徵和金屬線之間的金屬連接。這種金屬連接可以稱為「MD」特徵。第二疊對測試圖案單元的多個圖案604類似於通孔特徵，其可被稱為「VD」特徵。在一些實施例中，多個圖案602和多個圖案604都可以是由導電材料形成的導電特徵，例如金屬、金屬氧化物、金屬氮化物、金屬氧氮化物、矽化物、摻雜的介電質材料、摻雜的化合物半導體、摻雜的半導體和摻雜的多晶矽。疊對測試圖案單元與功能單元在尺寸方面的相似性降低了疊對測試圖案的面積要求，並允許在層之間進行更精確的疊對測量。在一些情況下，本揭露的疊對測試圖案單元不能 用於使用人類可見光測量疊對，因為疊對測試圖案單元的間距小於人類可見光的全光譜上的最小波長(大約是380nm)或者在某些情況下，小於人類可見光最小波長的一半(約為190nm)。
在本揭露的一些實施例中，第一疊對測試圖案單元的相鄰圖案602均勻地間隔開，並且圖案602的組別612以第一間距佈局。在一些實施例中，為了允許有效且準確地測量第一層和第二層之間的疊對，第一疊對測試圖案單元在間距、間隔和寬度方面不同於第二疊對測試圖案單元。在第6圖所示的示例性實施例中，第二疊對測試圖案單元的多個圖案604包括大於第一間距的第二間距。第一間距和第二間距之間的差異允許疊對未對準的檢測和量化。例如，在第6圖中，圖案604-1與組別612-1的圖案602'疊對，但圖案604-5不與組別612-5的圖案602'疊對。當多個圖案602形成一個陣列並且多個圖案604形成另一個陣列時，圖案602和604之間的總對準和總未對準的變化提供了疊對未對準的程度以及疊對未對準的方向的訊息。為了允許使用電子束檢查進行疊對測量，第一層和第二層以及第一和第二疊對測試圖案單元將如第3圖中方法300的區塊314所述製造或形成。
在一些實施例中，積體電路佈局600還包括具有與圖案602同一層(第一層)的多晶矽圖案614。如第6圖所示，多晶矽圖案614具有均勻的間距並且在每個組別612處插入圖案602。在第6圖所示的實施例中，圖案604具 有中心位置或0位置。將位於0位置右側的14個單位距離的圖案604的圖案稱為+14位置。類似地，將位於0位置左側的14個單位距離的圖案604的圖案稱為-14位置。單位距離可以是固定值，例如5nm，或者可以是相對於功能單元的閘極寬度定義的值，例如閘極寬度的一部分。當圖案604從位置+14(圖案604-1)移動到位置+22(圖案604-5)時，圖案604從與組別612-1的圖案602'的部分疊對移動至與組別612-5的圖案602'完全錯位，圖案604也從與組別612-1的多晶矽圖案614完全錯位移動到與組別612-5的多晶矽圖案614部分疊對。在一些實施例中當多晶矽圖案614導電時，組別612-5的圖案604-5與多晶矽圖案614之間的疊對也可產生明亮的電壓對比圖像(當形成的疊對測試圖案經受電子束檢查時)。
第7A圖繪示根據本揭露的各個方面的在半導體結構700中形成的示例性疊對測試圖案單元和使用電子束檢查獲取的電壓對比圖像750。在一些情況下，半導體結構700包括第一層L1中的第一疊對測試圖案單元和位於第一層L1上的第二層L2中的第二疊對測試圖案單元。第一疊對測試圖案單元包括圖案701陣列，第二疊對測試圖案單元包括圖案702陣列。在一些實施例中，整個第一疊對測試圖案單元和整個第二疊對測試圖案單元沿X方向延伸並且在沿X方向上的尺寸基本上相等。第一疊對測試圖案單元和第二疊對測試圖案單元中的每個圖案沿Y方向延伸。在一些其他實施例中，在沿X方向上，整個第一疊對測試圖案單元的 長度大於整個第二疊對測試圖案單元的長度。在一些實施方案中，第一層L1中的第一疊對測試圖案單元中的圖案701包括第一間距P1，並且第二層L2中的第二疊對測試圖案單元中的圖案702包括大於第一間距P1的第二間距P2。在一些實施方案中，第一疊對測試圖案單元和第二疊對測試圖案單元中的每一者皆具有奇數個圖案701和702。當位在第一疊對測試圖案單元中間的圖案701和位在第二疊對測試圖案中間的圖案702在位置OVL0處對準時，第一疊對測試圖案和第二疊對測試圖案中的每一個在位置OVL0處的中間圖案701和702的任一側上具有相同數量的圖案701和702。因為第二間距P2大於第一間距P1，圖案701和圖案702之間的疊對未對準會隨著圖案沿著X方向遠離中間位置OVL0而增加。在第7A圖所示的示例中，在位置OVL+16和OVL-16處的圖案701和圖案702僅部分疊對。在位置OVL+34和OVL-34處，圖案701和圖案702完全錯位。如本文所使用的，OVL+N表示沿X方向的距離N，OVL-N表示沿-X方向的距離N。N可以是距離或從最中間的圖案計數的第N個圖案。在一些實施例中，如在第7A圖中所示，第一疊對測試圖案單元的圖案701類似於MD特徵，第二疊對測試圖案單元的圖案702類似於VD特徵。在一些實施方案中，圖案701和圖案702由導電材料形成，例如金屬、金屬氧化物、金屬氮化物、金屬氧氮化物、矽化物、摻雜介電質材料、摻雜化合物半導體、摻雜半導體和摻雜多晶矽。另外，在這些實施方式中，圖案701和圖案702介於介電質或絕緣 材料(例如氧化矽、氮化矽或氮氧化矽)之間。
在一些實施例中，除了沿X方向延伸的疊對測試圖案單元之外(如第7A圖中所示的那些)，沿Y方向延伸的第三疊對測試圖案單元(未繪示)可以插入第一層L1中，並且沿Y方向延伸的第四疊對測試圖案單元(未繪示)可以插入第二層L2中。在晶片或基板上製造第三疊對測試圖案單元和第四疊對測試圖案單元之後，可以透過使用電子束檢查取得第三疊對測試圖案單元和第四疊對測試圖案單元的電壓對比圖像來測量沿Y方向的疊對。
根據本揭露的實施例，可以透過電子束檢查來測量製造的第一層L1和第二層L2的疊對。在一些實施例中，掃描電子顯微鏡(scanning electron microscope,SEM)可用於測量疊對並獲取疊對測試圖案單元的電壓對比圖像。在這些實施例中，掃描電子顯微鏡可以在晶片表面上的點發射電子束(e-beam)，電子束的初級電子(primary electrons,PE)可以產生二次電子(secondary electrons,SE)和背向散射電子(back-scattered electrons,BSE)。在一些實施方案中，掃描電子顯微鏡可取得電壓對比圖像。電壓對比度圖像的亮度由掃描電子顯微鏡的檢測器捕獲的電子數量決定。電子束的產量是初級電子的能量的函數，其可以被稱為著陸能量(landing energy,LE)。在一些實施例中，疊對的電子束檢查發生在產量大於1的著陸能量範圍內。出於本揭露的目的，此範圍可以被稱為電壓對比(voltage contrast,VC)範圍。當掃描電子顯微鏡在電壓 對比範圍內操作時，晶片表面帶正電，因為離開晶片表面的電子多於到達晶片表面的電子。如果特徵帶正電並且不能透過與晶片的電連接消散正電荷，則電壓對比圖像中的特徵看起來比較暗，因為特徵上的正電荷可以累積並防止電子離開特徵的表面以避免被檢測器捕獲。如果另一個特徵可以透過與晶片基板的電連接消散正電荷，則此特徵看起來較亮，因為電子可以離開待檢測的表面。
在如第7A圖所示的示例性實施例中，圖案701和702都是導電的，並且第一層L1中的圖案701耦合到第一層L1下方的晶片。也就是說，如果圖案702(連同其上的結構)因為與圖案701對準而連接到圖案701，則圖案702上的正電荷可以消散並且看起來更明亮。相反地，如果圖案702與其下方的圖案701未對準，則圖案702看起來是暗的。消散正電荷的能力取決於疊對的程度。圖案702和圖案701之間沿Z方向的完全對準允許最大的正電荷耗散或中和，導致相對較亮的圖像。圖案702和圖案701之間沿Z方向的完全未對準導致圖案702與插入到圖案701之間的介電質/絕緣材料接觸，導致暗圖像。圖案702和圖案701之間沿Z方向的部分未對準允許一些正電荷中和，導致亮度落在亮圖像和暗圖像之間。
現在參考第7B圖，其繪示半導體結構700的示例性電壓對比圖像。注意，第7A圖中的位置OVL0、OVL16、OVL34、OVL-16和OVL-34對應於第7B圖中的位置OVL0、OVL16、OVL34、OVL-16和OVL-34。在位 置OVL0，因為第二疊對測試圖案單元的圖案702與第一疊對測試圖案單元的圖案701完全對準，所以位置OVL0處的電壓對比圖像是最亮的，如第7B圖所示。在位置OVL34或OVL-34處，因為圖案702與其下方的圖案701完全未對準，所以在位置OVL34/OVL-34處的電壓對比圖像看起來較暗。在位置OVL16或OVL-16，因為圖案702與其下方的圖案701部分對準，所以在位置OVL16/OVL-16處的電壓對比圖像的亮度落在在位置OVL0處的圖像亮度和在位置OVL34/OVL-34處的圖像亮度之間。如這裡所使用的，OVL+N表示沿X方向的距離N，OVL-N表示沿-X方向的距離N。N可以是單位距離或從OVL0位置的最中間圖案計數的第N個圖案。
透過在第一疊對測試圖案單元中具有圖案701陣列和在第二疊對測試圖案單元中具有圖案702陣列，半導體結構的電壓對比圖像可以示出第一層L1與第二層L2未對準的程度和在哪個方向未對準。在第7B圖所示的示例性電壓對比圖像中，在位置OVL-16和位置OVL16之間的明亮圖像帶(或簡稱亮帶)以位置OVL0為中心。這樣的亮帶表示第一層L1和第二層L2之間的良好疊對。例如，如果亮帶向左移動並且以位置OVL-16為中心，則可以確定第二層L2的疊對在-X方向上移位位置OVL0和OVL-16之間的距離。可以透過識別亮帶的邊界來確定亮帶的中心點。在一些實施例中，操作者可以觀察、分析和記錄亮帶的位移、對準量和疊對未對準的方向。在一些其他實施例中，可以由電腦 系統或由電腦系統輔助的操作員觀察、分析和記錄亮帶的位移、對準量和疊對未對準的方向。在使用電腦系統的那些實施例中，電腦系統可以是專用電腦、專用手持裝置，裝載有設計用於電子束檢查的軟體程式的通用電腦，或安裝有設計用於電子束檢查的應用程式的通用手持裝置。
第6圖和第7A圖中所示的疊對測試圖案單元的設計僅用於說明目的，不應以任何方式視為限制。本揭露所設想的疊對測量技術與疊對測試圖案單元的各種設計兼容。在一些實施例中，第一層中的第一疊對測試圖案中的圖案陣列具有第一間距，並且第一層上之第二層中的第二疊對測試圖案中的圖案陣列具有不同於第一間距的第二間距。在第二間距大於第一間距的情況下，第一層中重複圖案的數量大於第二層中重複圖案的數量；並且在第一間距大於第二間距的情況下，第二層中重複圖案的數量大於第一層中重複圖案的數量。在那些情況下，第一疊對測試圖案單元和第二疊對測試圖案單元在沿著圖案陣列的方向基本上具有相同的尺寸。在一些實施例中，在第一間距和第二間距之間包括一差值，並且此差值和與疊對測試圖案單元相鄰或圍繞的功能單元的閘極寬度成關係。相鄰功能單元的閘極寬度可以稱為閘極寬度。在一些實施方案中，第一間距和第二間距之間的差值是約四分之一(1/4)的閘極寬度到約四十分之一(1/40)的閘極寬度。第一疊對測試圖案單元和第二疊對測試圖案單元中的圖案數量也可以與第一間距和第二間距之間的差值有關係。在一些情況下，當閘極寬度是第一間距 和第二間距之差的X倍時，圖案的數量可以是X的1至2倍。在一些實施方式中，第一疊對測試圖案單元和第二疊對測試圖案單元中的每一個皆具有4到80個圖案在它們的陣列中。
在一些實施例中，第一層中的第一疊對測試圖案單元包括均勻間距，而第一層上之第二層中的第二疊對測試圖案單元的圖案對於遠離中間圖案(例如在位置OVL0處的圖案702)的圖案具有增加的間隔。在那些實施例中，第二疊對測試圖案單元中圖案之間的間隔從起始值S增加到S加上差別D(S+D)然後從S+D增加到S+2D，依此類推。在那些實施例中，D可以是大約四分之一(1/4)的閘極寬度到大約四十分之一(1/40)的閘極寬度。在其他實施例中，第一疊對測試圖案單元中的圖案包括均勻間距，並且第二疊對測試圖案單元中的圖案基於已知的數學關係定位。當形成的第一疊對測試圖案單元和第二疊對測試圖案單元經受電子束檢查時，數學關係允許透過產生不同的亮度圖案(例如亮帶或明亮區域)來進行疊對測量。
在一些其他實施例中，第一層中的第一疊對測試圖案單元沿第一方向延伸並包括第一組重複圖案。第一疊對測試圖案單元具有沿第一方向居中的中間組。在那些實施例中，第一疊對測試圖案在中間組的任一側上具有相同數量的重複圖案組，並且這些相同數量的組以第一間距設置。在那些實施例中，第二疊對測試圖案單元也沿第一方向延伸並包括第二組重複圖案。第二組重複圖案還包括將第二組重複圖案分成兩個平等的半部的中間組。在中間組的任一側上的 兩半(第二疊對測試圖案單元的)重複圖案以不同於第一間距的第二間距設置。
應注意，沿X方向延伸的疊對測試圖案單元結合上面描述之疊對測試圖案單元的尺寸、間距、間距差異和配置同樣適用於沿著Y方向延伸插入積體電路佈局中之一對疊對測試圖案單元的實施例。
現在參考第8圖，其中繪示積體電路佈局800。積體電路佈局800包括多個功能單元801。因為不可能用功能單元801填滿積體電路佈局800，所以積體電路佈局800還包括多個在功能單元801之間的間隙802。如上面所述結合第3圖、第4A圖和第4B圖，可將疊對測試圖案單元插入間隙802中或使用疊對測試圖案單元替代佈局在間隙802中的標準填充單元。因為疊對測試圖案單元小於傳統的疊對圖案，所以它們可以以更多的數量插入積體電路佈局800中並且較佳地分佈在積體電路佈局800上。疊對測試圖案單元在積體電路佈局800上數量的增加和較佳的分佈使得能夠有大量的疊對數據。第9圖中繪示晶片上的疊對測量數據900。每一對疊對測試圖案單元(第一層中的一個和第二層中的另一個)皆可用於生成第9圖中表示的數據點，其中數據點可為代表良好疊對的點或代表未對準的線。在第9圖所示的數據表示中，沿X方向延伸的線(例如線901)表示沿X方向的未對準，沿Y方向延伸的線(例如線902)表示沿Y方向的未對準。另外，在一些實施例中，線的長度表示未對準的量。可以向積體電路製造商的不同部門提供例如第9圖 中所示的疊對數據，以作為對當前批次的品質控製或對未來批量產品的製程改進。
本揭露的實施例提供優於現有技術的優點，但應理解，其他實施例可提供不同的優點，並非所有優點都必須在此討論，並且並非所有實施例都需要特定的優點。透過使用在尺寸和結構方面類似於功能單元的所揭露的疊對測試圖案單元，本揭露允許在晶片上進行更精確的疊對測量而不需犧牲晶片利用率。使用所揭露的疊對測試圖案單元和電子束檢查使得在線測量和數據取得成為可能，從而導致疊對測量數據的高生產量。可以分析疊對測量數據以用於當前批次產品的品質控制以及未來批次的疊對改進。
因此，本揭露提供了用於疊對測量的積體電路和方法。在一個實施例中，積體電路包括多個功能單元，多個功能單元包括與多個功能單元中的至少一個功能單元相鄰設置的至少一個間隙，以及設置在至少一個間隙內的第一疊對測試圖案單元，其中第一疊對測試圖案單元包括沿第一方向以第一間距設置的第一數量的圖案。第一個間距小於人類可見光的全光譜的最小波長。
於一些實施例中，積體電路更包含第二疊對測試圖案單元，設置在第一疊對測試圖案單元上。第二疊對測試圖案單元包含沿第一方向以不同於第一間距的第二間距設置的第二數量的圖案。
於一些實施例中，第一數量等於第二數量。
於一些實施例中，每個第一數量的圖案包含導 電特徵，每個第二數量的圖案包含導電特徵。
於一些實施例中，第一介電材料插入於第一數量的圖案中，第二介電材料插入於第二數量的圖案中。
於一些實施例中，積體電路更包含第三疊對測試圖案單元，設置在至少一個間隙內。第三疊對測試圖案單元包含沿第二方向以第三間距設置的第三數量的圖案，且第二方向垂直於第一方向。
於一些實施例中，積體電路更包含第四疊對測試圖案單元，設置在第三疊對測試圖案單元上。第四疊對測試圖案單元包含沿第二方向以不同於第三間距的第四間距設置的第四數量的圖案。
於一些實施例中，第三數量等於第四數量。
於進一步的實施方式中，一種積體電路包含：複數個功能單元、第一疊對測試圖案單元和第二疊對測試圖案單元。複數個功能單元包含與功能單元中的至少一個功能單元相鄰設置的至少一個間隙，其中每個功能單元皆包含電晶體。第一疊對測試圖案單元設置在至少一個間隙內，其中第一疊對測試圖案單元包含沿一方向以第一間距設置的第一數量的圖案。第二疊對測試圖案單元設置在第一疊對測試圖案單元上，其中第二疊對測試圖案單元包含沿此方向以與第一間距不同的第二間距設置的第二數量的圖案。
於一些實施例中，第一間距和第二間距包含一差值。電晶體包含具有一閘極寬度的閘極。差值落在閘極寬度的大約四十分之一(1/40)和大約四分之一(1/4)之間 的範圍內。
於一些實施例中，第一數量等於第二數量，且第一數量落在4到80之間的範圍內。
於一些實施例中，第一數量等於第二數量。第一間距和第二間距包含一差值。電晶體包含具有一閘極寬度的閘極，且閘極寬度是差值的X倍，X在約4和40之間。第一數量在X的1倍和2倍之間。
於一些實施例中，第二疊對測試圖案單元包含通孔。
於一些實施例中，第一間距小於190奈米。
在另外的實施例中，一種半導體裝置製造方法包含：透過使用積體電路設計系統執行佈局過程以在晶片上分配複數個功能單元的複數個位置；透過使用積體電路設計系統識別功能單元中的至少一個間隙；以及透過使用積體電路設計系統在至少一個間隙內插入第一疊對測試圖案單元，其中第一疊對測試圖案單元包含沿第一方向以第一間距設置的第一數量的圖案，其中第一間距小於人類可見光的全光譜上的最小波長。
於一些實施例中，半導體裝置製造方法更包含：在插入第一疊對測試圖案單元之前，透過使用積體電路設計系統，在至少一個間隙中插入至少一個標準填充單元；在插入第一疊對測試圖案單元之前，透過使用積體電路設計系統，在至少一個間隙內的至少一個標準填充單元中識別一標準填充單元；以及透過使用積體電路設計系統從至少一個 間隙中去除所識別的標準填充單元。
於一些實施例中，半導體裝置製造方法更包含形成第一疊對測試圖案單元；以及形成第二疊對測試圖案單元於第一疊對測試圖案單元上。第二疊對測試圖案單元包含沿第一方向以不同於第一間距的第二間距設置的第二數量的圖案。
於一些實施例中，形成第一疊對測試圖案單元包含用第一導電材料形成第一數量的圖案，以及用第一介電質材料插入於第一數量的圖案中。形成第二疊對測試圖案單元包含用第二導電材料形成第二數量的圖案，以及用第二介電質材料插入於第二數量的圖案中。
於一些實施例中，半導體裝置製造方法更包含使用電子束檢查過程檢查形成的第一疊對測試圖案單元和形成的第二疊對測試圖案單元之間的疊對。
於一些實施例中，檢查形成的第一疊對測試圖案單元和形成的第二疊對測試圖案單元之間的疊對包含取得形成的第一疊對測試圖案單元和形成的第二疊對測試圖案單元的電壓對比圖像。
以上概述了若干實施例的特徵，使得本領域技術人員可以更好地理解本揭露的各方面。本領域技術人員應當理解，他們可以容易地使用本揭露作為設計或修改其他過程和結構的基礎，以實現相同的目的和/或實現本文介紹的實施例的相同優點。本領域技術人員還應該認識到，這樣的等同構造不脫離本揭露的精神和範圍，並且在不脫離本揭露 的精神和範圍的情況下，它們可以在本文中進行各種改變、替換和變更。
300‧‧‧方法
302、304、306、308、310、312、314、316、320‧‧‧區塊

Claims (1)

  1. 一種積體電路，包含：複數個功能性單元，包含與該些功能性單元中的至少一個功能性單元相鄰設置的至少一個間隙；以及一第一疊對測試圖案單元，設置在該至少一個間隙內，其中該第一疊對測試圖案單元包含沿一第一方向以一第一間距設置的一第一數量的圖案，其中該第一間距小於人類可見光的一全光譜的一最小波長。
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