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TWI864029B - 具有陡摻雜物分佈的高深寬比源極或汲極結構 - Google Patents

具有陡摻雜物分佈的高深寬比源極或汲極結構 Download PDF

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TWI864029B
TWI864029B TW109121157A TW109121157A TWI864029B TW I864029 B TWI864029 B TW I864029B TW 109121157 A TW109121157 A TW 109121157A TW 109121157 A TW109121157 A TW 109121157A TW I864029 B TWI864029 B TW I864029B
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gate
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瑞安 基奇
阿南德 穆爾蒂
尼可拉斯 米尼迪洛
舒瑞許 維許瓦內斯
穆罕默德 哈桑
比斯瓦吉 古哈
薩布瑞娜 拉菲克
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美商英特爾股份有限公司
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Abstract

描述一種具有帶有陡摻雜物分佈的源極或汲極結構的積體電路結構。在示例中，積體電路結構包含水平奈米線的垂直排列。閘極堆疊圍繞該水平奈米線的垂直排列。第一磊晶源極或汲極結構在該水平奈米線的垂直排列的第一端部處。第二磊晶源極或汲極結構在該水平奈米線的垂直排列的第二端部處。該第一和第二磊晶源極或汲極結構包含矽、磷和砷，磷的原子濃度與砷的原子濃度實質上相同。

Description

具有陡摻雜物分佈的高深寬比源極或汲極結構
本揭露的實施方式在先進積體電路結構製造的領域中，尤其是具有帶有陡摻雜物分佈的源極或汲極結構的積體電路結構。
近幾十年來，積體電路中的特徵縮小已成為不斷成長的半導體工業的背後的驅動力。縮得越來越小的特徵致使在半導體晶片的有限的基礎上的功能單元的增加的密度。例如，縮小的電晶體尺寸允許在晶片上整合增加的數量的記憶體或邏輯裝置，致使產品的製造有增加的容量。唯，對於不斷更多的容量的驅動並非沒有問題。對於各裝置的效能的最佳化的需求變得越來越重要。
在積體電路裝置的製造，隨著裝置尺寸持續縮小，多閘極電晶體，例如三閘極電晶體，成為越來越有優勢。在習用製程中，三閘極電晶體一般在塊狀矽基板或者絕緣體上矽(silicon-on-insulator)基板上製造。在一些情況下，塊狀矽基板是較佳的，因為它們較低的成本並且因為它們能夠實現較不複雜的三閘極製造製程。在另一態樣，隨著微電子裝置尺寸縮小到低於10奈米(nm)節點，維持遷移率改善和短通道控制在裝置製造中提出了挑戰。用於製造裝置的奈米線提供了改進的短通道控制。
唯，縮小多閘極和奈米線電晶體並非沒有問題。當這些微電子電路的基礎建立方塊的尺度縮小且於給定區中製造的基礎建立方塊的眾多數量增加，用於圖案化這些建立方塊的微影製程的限制成為壓倒性的問題。特別地，在半導體疊層中所圖案化的特徵的最小尺寸(臨界尺寸)與這些特徵之間的間距之間可能存在折衷。
傳統及現知的製造製程的變異性會限制它們更往前進展為10奈米節點或次10奈米節點範圍的可能性。因此，在未來技術節點需要的功能組件的製造會需要導入新方法或整合新技術於目前的製造製程或取代目前的製造製程。
及
描述了具有帶有陡摻雜物分佈的源極或汲極結構的積體電路結構，例如基於磷和砷共摻雜物的陡摻雜物分佈。於之後的敘述，提出了許多細節，例如特定的整合及材料方案，以提供對於本揭露的實施方式的透徹理解。顯然地，對於所屬技術領域中具有通常知識者而言，本揭露的實施方式可被實現而無這些特定的細節。於其它例子，眾所皆知的特徵，例如積體電路設計布局，不以細節的方式敘述，以避免非必要地使本揭露的實施方式晦澀難懂。再者，可以理解的是，於圖式所示的多樣的實施方式僅為說明性表示而非必需為按比例繪製。
之後的詳細敘述本質上僅為說明性的且無意限制標的或應用的實施方式及此實施方式的使用。如於此所用的，用語「範例」表示「作為例子、示例或說明」。於此所述的作為範例的任意實施例不需要被解釋為較佳的或比其它實施例有利。此外，無意由在前述的技術領域、先前技術、概要或後述的詳細說明中展現的任意明示或暗示的理論約束。
本說明書包含參照「一實施方式」或「實施方式」。「在一實施方式中」或「在實施方式中」的用語的出現不需要參照相同的實施方式。特定的特徵、結構、或特性可以任意適合的並與本揭露相符的方式組合。
用語。以下的段落提供對於於本說明書中(包含所附的申請專利範圍中)出現的用語的定義或脈絡：
「包括。」此用語為開放式的。若用於所附的申請專利範圍，此用語不排除額外的結構或操作。
「組態以。」多樣的單元或組件可被敘述或主張為「組態以」執行一或更多工作。於此脈絡，「組態以」用以表示結構為：表示單元或組件包含在操作時執行這些工作或多工作的結構。如此，單元或組件可被稱為是組態用以執行工作，即使當特定的單元或組件現在沒有在操作中(例如，不被開啟或活動)。描述單元或電路或組件「組態以」執行一或更多工作明確地無意使此單元或組件援引美國專利法(35 U.S.C)第112條第六段。
「第一」、「第二」等。如於此所用的，這些用語用以作為名詞之前的標籤，且無意暗示任意類型的順序(例如，空間的、時間的、邏輯的等)。
「耦接。」以下的敘述表示元件或節點或特徵被「耦接」在一起。如於此所用的，除非明示敘述，否則「耦接」意指一元件或節點或特徵直接或非直接的接合於(或直接或非直接的通訊於(communicate with))另一元件或節點或特徵，且不需要是機械的。
此外，特定的用語亦可用於以下的敘述，僅為了參照的目的，且因此無意為限制性的。例如，用語例如「上(或較上)」、「下(或較下)」、「之上」及「之下」表示所參照之圖式中的方向。用語例如「前」、「背」、「後」、「側」、「外側」及「內側」敘述組件的部分的定向或位置或兩者，其於一致但任意的參照的框架中，其由參照文字及敘述討論的組件的關聯的圖式而成為清楚的。此用語可包含於上特別提及的字、其衍生物、及相似重要性的字。
「抑制。」如於此所用的，抑制用以描述減少或極小化效應。當組件或特徵被敘述為抑制一動作、移動、或條件，它可能完全的防止成果或結果或未來狀態。此外，「抑制」亦可表示減少或減緩結果、表現或效應，若不是如此它們可能會發生。據此，當組件、元件或特徵被稱為抑制成果或狀態，不需要完全防止或消滅成果或狀態。
此處所述的實施方式可為對於產線前端(FEOL)半導體處理及結構。FEOL為積體電路(IC)製造的第一部分，其中個別的裝置(例如，電晶體、電容器、電阻器等)於半導體基板或層中被圖案化。FEOL一般涵蓋到(但不包含)金屬互連體層的沉積為止的所有事情。在最後FEOL操作後，所成的為典型的有隔離的電晶體的晶圓(例如，沒有任何導線)。
此處所述的實施方式可為對於後段製程(BEOL)半導體處理及結構。BEOL為IC製造的第二部分，其中個別的裝置(例如，電晶體、電容器、電阻器等)以導線互連於晶圓上，例如，金屬化層(或多層)。BEOL包含接觸物、絕緣層(介電質)、金屬級、及接合處，用於晶片對封裝的連接。於製造階段的BEOL部分中，形成接觸物(墊)、互連體導線、通孔、及介電質結構。對於現代IC製程，BEOL中可以添加10個以上的金屬層。
於下所述的實施方式可應用於FEOL處理及結構、BEOL處理及結構、或FEOL及BEOL處理及結構的兩者。特別是，雖然範例處理方案可使用FEOL處理場景描述，此方式亦可應用於BEOL處理。相似地，雖然範例處理方案可使用BEOL處理場景描述，此方式亦可應用於FEOL處理。
根據本揭露的一個或多個實施方式，描述了用於高度縮小電晶體裝置的帶有陡摻雜物分佈的高深寬比n型源極或汲極結構。在一個或多個實施方式中，描述了用於高度縮小電晶體的原位磷(P)和砷(As)共摻雜的磊晶源極或汲極結構。
為了提供上下文，現有技術的電晶體裝置對裝置的源極或汲極(S/D)區採用高摻雜磷的選擇性磊晶層(EPI)。該層的相似的{001}和{111}生長速率可以導致較寬的「蘑菇」形貌(例如，在必要的層高度下獲得明顯的對應的橫向生長)。由於不存在鰭間隔物，因此在奈米線(NW)/奈米帶(NR)結構中特別需要具有高高度/寬度深寬比的高導電nMOS層，以避免裝置節距中的p至n S/D短路和限制。
先前的方法包含(1)減少n-epi填充以限制向外生長，及/或(2)增加鰭節距以允許所需的epi填充。觀察到的對應的缺點包含：(1)僅減少奈米線/奈米帶(NW/NR)產品上的n-epi填充會給均勻的源極-汲極填充以及隨後的金屬接觸物帶來巨大困難，及/或(2)維持較大的鰭節距以適應高摻雜的形態，選擇性n-epi層是一項技術和摩爾定律的限制器。
根據本揭露的實施方式，施行選擇性的、磊晶的磷和砷共摻雜的Si源極/汲極層，以從{111}的快速生長速率提供高的高度/寬度深寬比形態。所形成的狹窄nEPI S/D區避免了p到n短路，並允許環繞柱狀結構周圍的金屬產生較大的接觸面積。施行如本文所述的n-epi層形態的實施方式的優點可包含移除基於奈米帶和奈米線的下一代裝置上的摩爾定律的限制器。應當理解，這種基於奈米帶和奈米線的裝置可能需要一致且均勻的源極/汲極，該源極/汲極被高深寬比最佳化以增加接觸面積並減小鰭節距。另外，在實現本文描述的實施方式時，可以同時提高裝置性能和密度。
在實施方式中，描述了用於磊晶(選擇性共摻雜的Si：As)P膜的生長方案，其中性能優化與形態優化相對應。源極/汲極層可以用於增加接觸面積、改善均勻性、減少缺陷和擴散及/或增加裝置密度。在一實施方式中，與現有技術的nMOS源極/汲極材料相比，透過將Si與As和P共同摻雜，電阻率和活性載子濃度提高了約20％，從而獲得了薄膜性能。最好的理解是，在矽(Si)晶格中配對較小的磷(P)和較大的砷(As)可以減少缺陷和摻雜物在活化和下游退火時的擴散。此外，生長動力學的變化使高深寬比的生長成為可能，其中所需的nEPI高度以相對窄得多的橫向輪廓來實現。因此，pMOS和nMOS鰭可以靠近在一起，從而進一步推動了摩爾定律的擴展。
可以施行本文所述的實施方式以實現奈米線和奈米帶裝置的縮小，所述奈米線和奈米帶裝置通常不存在鰭間隔物(例如，與FinFET裝置相比)，從而放大了nMOS區的橫向生長。提供脈絡，圖1A示出了相對於奈米線裝置的FinFET裝置的習用磊晶生長。
參考圖1A的左側，示出了基板102之上的FinFET結構100的橫截面視圖。FinFET結構100包含在淺溝槽隔離結構104之上的鰭間隔物106。鰭間隔物106將磊晶生長限制在鰭頸108和有限的蘑菇110上。對於淺溝槽隔離結構104之上的給定總磊晶高度y1，觀察到對應的蘑菇寬度x1。
參照圖1A的右側，示出了在基板102之上的多奈米線結構120的橫截面視圖(頁面中的奈米線122用虛線圓示出)。多奈米線結構120在淺溝槽隔離結構104之上不包含鰭間隔物。在沒有鰭間隔物的情況下，磊晶生長導致蘑菇124變大且寬。對於淺溝槽隔離結構104之上的給定總磊晶高度y2，觀察到對應的蘑菇寬度x2。
在比較結構100和120時，對於給定的相同高度y1=y2，x2實質上大於x1。具有間隔物106的FinFET結構100限制了橫向EPI生長，以實現高鰭密度。然而，由於不存在鰭間隔物，奈米線結構120上的EPI填充物具有寬許多的EPI增長。EPI生長的橫向寬度增加會限制裝置密度。
藉由觀察NW或NR端部處的EPI形成，可以證明高深寬比nEPI對於奈米線/奈米帶裝置能有效避免短路。作為示例，圖1B示出了起始奈米線結構、具有合併的EPI生長的奈米線結構、以及具有未合併的EPI生長的奈米線結構的橫截面視圖，根據本揭露的實施方式。
參考圖1B的結構150，起始結構包含具有交替的犧牲矽鍺層154和矽奈米線層156的矽基板152。結構150提供用於EPI源極或汲極生長的奈米線堆疊的端部。應當理解，例如在取代閘極製程期間執行的奈米線釋放製程中，犧牲矽鍺層154可以最終被移除。然而，在EPI生長時，如果在取代閘極製程之前執行EPI生長，則可以存在犧牲矽鍺層154。
參照圖1B的結構160，P型結構包含具有交替的犧牲矽鍺層164A和矽奈米線層166A的矽基板162。在交替的犧牲矽鍺層164A和矽奈米線層166A的端部處形成P型磊晶區168A(例如，摻雜硼的矽EPI)。N型結構包含具有交替的犧牲矽鍺層164B和矽奈米線層166B的矽基板162。在交替的犧牲矽鍺層164B和矽奈米線層166B的端部處形成N型磊晶區168B(例如，摻雜磷的矽EPI)。N型磊晶區168B具有橫向延伸超過水平奈米線166B的垂直排列的第一部分x3和垂直延伸超過水平奈米線166B的垂直排列的第二部分y3。在特定實施方式中，第二部分y3的垂直厚度小於或等於第一部分x3的水平厚度，如圖所示。結果，N型磊晶區168B不利與P型磊晶區168A以裝置間距d1合併。
參照圖1B的結構170，P型結構包含具有交替的犧牲矽鍺層174A和矽奈米線層176A的矽基板172。在交替的犧牲矽鍺層174A和矽奈米線層176A的端部處形成P型磊晶區178A(例如，硼摻雜的矽EPI)。N型結構包含具有交替的犧牲矽鍺層174B和矽奈米線層176B的矽基板172。在交替的犧牲矽鍺層174B和矽奈米線層176B的端部處形成N型磊晶區178B(例如，磷和砷共摻雜的矽EPI)。N型磊晶區178B具有橫向延伸超過水平奈米線176B的垂直排列的第一部分x4和垂直延伸超過水平奈米線176B的垂直排列的第二部分y4。在特定實施方式中，第二部分y4的垂直厚度大於第一部分x4的水平厚度，如圖所示。結果，N型磊晶區178B可以形成為在p型磊晶區178A之間以裝置間距d1並且甚至對於裝置間距d2在d2小於d1的情況下具有間隙180。
再次參考圖1B的結構170，根據本揭露的實施方式，一種積體電路結構包含水平奈米線176B的垂直排列。閘極堆疊圍繞水平奈米線的垂直排列，在下面更詳細地描述了這種閘極堆疊的示例。磊晶源極或汲極結構178B位於水平奈米線176B的垂直排列的端部。磊晶源極或汲極結構178B包含矽、磷和砷。在一個這樣的實施方式中，磷的原子濃度與砷的原子濃度實質上相同。在特定實施方式中，磊晶源極或汲極結構178B具有橫向延伸超過水平奈米線176B的垂直排列的第一部分x4和垂直延伸超過水平奈米線176B的垂直排列的第二部分y4。在特定實施方式中，第二部分y4的垂直厚度大於第一部分x4的水平厚度。
為了進一步說明本文所述的概念，NW/NR裝置的nEPI形態可能會出現問題，其中NW/NR堆疊端部的nEPI的「蘑菇」形態(在所需高度下獲得明顯的橫向生長)會導致相鄰裝置的S/D短路。在實施方式中，具有導出快速{111}生長速率的高高度/寬度深寬比形態的共摻雜nEPI膜產生狹窄的nEPI S/D區。可以施行形態以避免S/D短路，並允許圍繞所形成的柱狀S/D結構周圍的金屬產生較大的接觸面積。
圖2A包含自上而下的掃描式電子顯微鏡(SEM)影像，其中(a)在矽結構上摻雜磷的矽磊晶生長結果，以及(b)在矽結構上磷和砷的共摻雜矽磊晶生長結果，根據本揭露的實施方式。參照圖2A，摻雜磷的矽磊晶生長在位置200A處的橫向生長比磷和砷共摻雜的矽磊晶生長在位置200B處的橫向生長實質上大得多。對於磷和砷共摻雜的矽結構，nEPI區之間的空間(黑色區)的寬度增加。
作為進一步的比較示例，圖2B包含橫截面的掃描式電子顯微鏡(SEM)影像，其中(a)在矽結構上摻雜磷的矽磊晶生長結果，以及(b)在矽結構上磷和砷的共摻雜矽磊晶生長結果，根據本揭露的實施方式。
參照圖2B的影像(a)，P型結構210在奈米線212的端部包含pEPI區214。相鄰的N型結構216包含摻雜磷的nEPI區218。摻雜磷的nEPI區218實質上比pEPI區214寬得多，並且可能導致與相鄰的pEPI區214意外合併。相比之下，參考圖2B的影像(b)，裝置220包含在奈米線端部具有pEPI區222的P型結構。相鄰的N型結構在奈米線端部包含磷和砷共摻雜的nEPI區224。磷和砷共摻雜的nEPI區224的寬度與pEPI區222的寬度大致相同，並且實質上比圖2B的影像(a)的摻雜磷的nEPI區218的寬度窄。
圖2C是圖2B的影像(b)的一部分的放大影像，根據本揭露的實施方式。參照圖2C，磷和砷共摻雜的nEPI區224僅比pEPI區222稍寬(例如，37.86nm對34.29nm)，從而能夠在相鄰的磷和砷共摻雜的nEPI區224和pEPI區222之間保留較大的間隙(例如，27.14nm)。
再次參考圖2A至圖2C，應當理解，在實現基本匹配的N和P高度的同時，磷和砷共摻雜的nEPI區224的各向異性可以減少n-至-p短路，並且可以實現增加的電晶體密度。儘管針對奈米線情況進行了描述，但是應當理解，本文所述的實施方式可以針對NW裝置、NR裝置、閘極全環繞裝置、FinFET裝置等施行。在特定實施方式中，積體電路結構包含水平奈米線的垂直排列。磊晶源極或汲極結構224位於水平奈米線的垂直排列的端部。磊晶源極或汲極結構包含矽、磷和砷。在一個這樣的實施方式中，磷的原子濃度與砷的原子濃度實質上相同。在特定實施例中，該磊晶源極或汲極結構具有橫向延伸超過該水平奈米線的垂直排列的第一部分以及具有在該水平奈米線的垂直排列之上垂直延伸的第二部分，該第二部分具有大於該第一部分的水平厚度的垂直厚度。
為了提供進一步的背景，在現代電晶體技術中，隨著閘極長度(LG )的縮小，歸因於通道的總裝置電阻所佔的比率繼續縮小。因此，外部電阻Rext已成為裝置電阻的主要來源，並且在限制裝置性能方面起著重要作用。為了幫助最小化Rext，在源極或汲極(S/D)中使用P摻雜濃度在1-5x1021 原子/cm3 範圍內的磊晶n型Si，以使活性摻雜物濃度最高達到2-9x1020 原子/cm3 。在用於活化摻雜物磷(P)原子的高溫退火過程中，P會深深擴散到裝置的通道中。因此，為了保持對摻雜物向通道的溢出的某種控制或抑制，通常會犧牲摻雜物的活化，從而犧牲S/D電阻，否則會導致不良的Ion/Ioff行為。理想地，可以在不保持P擴散的情況下生長磊晶S/D，同時嘗試保持低電阻率。為了滿足這種需求，在本文所述的實施方式中，可以針對及/或受益於P和As有效的共摻雜，以選擇性地限制磊晶S/D膜的空位，以限制空位介導的P遷移並降低電阻率，甚至在高度摻雜的P情況下降低到某個值。與僅P摻雜的結構相反，觀察到的電阻率降低可能是由於P和AS共摻雜的結構中缺陷密度的降低。
根據本揭露的實施方式，對於[P]和[As]中的每一個，本文所述的共摻雜實施方式的摻雜等級為5×1019 -1.5×1021 原子/cm3 。應當理解，觀察到上述行為的範圍可能很廣。可以使用多種前驅物(例如，叔丁基砷、1-3％砷、膦、二氯矽烷、四氯矽烷、鹽酸)生長膜，並在100-700 Torr跨越600-800攝氏度的廣泛製程條件進行生長。
活化退火後，與Si：P相比，共摻雜Si：As，P的摻雜物擴散差異是可以測量的。此外，所導致的摻雜物擴散分佈減小可以在S/D界面與通道之間產生更陡的尖端，從而在高縮小裝置中改善了短通道效應。作為示例，根據本揭露的實施方式，圖2D包含濃度(原子/cm3 )對深度(奈米)的函數的曲線圖230。根據本揭露的實施方式，圖2E包含濃度(原子/cm3 )對深度(奈米)的函數的曲線圖240。特別地，圖2D和2E分別示出了P和P/As共摻雜的Si膜的SIMS擴散摻雜物深度分佈。具體地，圖2E描繪了在這樣的膜共摻雜膜中[P]和[As]的SIMS曲線，其中兩種摻雜物濃度近似相等。與Si：P膜(圖2D，曲線圖230)相比，在1200攝氏度快速退火後，P以1x1020 原子/cm3 擴散約10奈米，而共摻雜Si：P，As膜(圖2E，曲線圖240)對於相同的退火處理表現出可忽略的擴散(例如1nm或更小)。
根據本文所述的一個或多個實施方式，源極或汲極結構的形成涉及包含矽、磷和砷的磊晶材料的生長。在實施方式中，源極或汲極結構由在沉積期間(例如，原位)或在沉積之後(例如，藉由植入)或兩者兼有的磷和砷原子共摻雜的矽所構成。在一個這樣的實施方式中，將磷化氫和砷化氫用作前驅物，以在原位共摻雜的矽磊晶沉積製程中提供磷和砷摻雜物。在一實施方式中，磊晶結構的磷的原子濃度大於1E20原子/cm3 ，磊晶結構的砷的原子濃度大於5E19原子/cm3 。在實施方式中，源極或汲極結構具有與砷的深度實質上相同的磷深度。在一個這樣的實施方式中，磷的深度在砷的深度的大約1奈米內。在另一個這樣的實施方式中，磷的深度與砷的深度之間的差小於砷的深度的5％。在實施方式中，源極或汲極結構的電阻率小於大約0.35 mOhm•cm。在實施方式中，使用砷和磷作為共摻雜物實質上限制或完全防止了磷從源極或汲極結構擴散到積體電路結構的通道區中。在一個這樣的實施方式中，磷從源極或汲極結構擴散到通道區中的程度小於1奈米，並且在一些實施方式中在0至0.5奈米之間。
在另一態樣，本文描述的源極或汲極結構可基於除奈米線和奈米帶以外的架構用於積體電路結構來施行，例如用於基於鰭的裝置。在一個示例中，圖3A示出了在半導體鰭的對上方的複數閘極線的平面圖，根據本揭露的另一實施方式。
參照圖3A，在複數半導體鰭300上方形成複數主動閘極線304。虛置閘極線306於複數半導體鰭300的端部。在閘極線304/306之間的間距308在溝槽接觸物可位於的位置，以提供導電接觸物於源極或汲極區，例如，源極或汲極區351、352、353及354。在實施方式中，複數閘極線304/306的圖案或複數半導體鰭300的圖案敘述為柵結構。於一實施方式中，類似柵的圖案包含複數閘極線304/306及/或複數半導體鰭300的圖案，以固定節距間隔開且具有固定寬度，或兩者。
圖3B示出了沿著圖3A的a-a'軸的橫截面視圖，根據本揭露的實施方式。
參照圖3B，複數主動閘極線364形成在形成在基板360之上的半導體鰭362上方。虛置閘極線366位於半導體鰭362的端部處。介電質層370在虛置閘極線366的外部。溝槽接觸材料397位於主動閘極線364之間以及虛置閘極線366和主動閘極線364之間。嵌入式下源極或汲極結構368和對應的封蓋半導體層369位於主動閘極線364之間以及虛置閘極線366和主動閘極線364之間的半導體鰭362中。在實施方式中，嵌入式下源極或汲極結構368具有諸如以上結合圖1B的源極或汲極結構178B及/或本文所述的其他實施方式所述的結構及/或成分。
主動閘極線364包含閘極介電質結構398/399、功函數閘極電極部分374和填充閘極電極部分376、以及介電質封蓋層378。介電質間隔物380沿著主動閘極線364及虛置閘極線366的側壁。
於另一態樣，溝槽接觸結構(例如，對源極或汲極區)被敘述。於例子中，圖4描述對於NMOS裝置的具有溝槽接觸物的積體電路結構的橫截面視圖，根據本揭露的另一實施方式。
參照圖4，積體電路結構450包含鰭452，例如矽鍺鰭。閘極介電質層454在鰭452上方。閘極電極456在閘極介電質層454上方。在實施方式中，閘極電極456包含共形導電層458和導電填充物460。在實施方式中，介電質帽462在閘極電極456上方且在閘極介電質層454上方。閘極電極具有第一側456A及對向於第一側456A的第二側456B。介電質間隔物沿著閘極電極456的側壁。在一實施方式中，閘極介電質層454還位於第一個介電質間隔物463與閘極電極456的第一側456A之間，並且位於第二個介電質間隔物463與閘極電極456的第二側456B之間，如圖所示。在實施方式中，儘管未示出，但是薄氧化物層(例如熱或化學氧化矽或二氧化矽層)位於鰭452和閘極介電質層454之間。
第一464和第二466半導體源極或汲極區分別與閘極電極456的第一456A和第二456B側相鄰。在一實施方式中，第一464和第二466半導體源極或汲極區包含嵌入式磊晶下區和對應的源極或汲極封蓋半導體層495或497，並且分別形成在鰭452的凹槽465和467中，如被描繪。在實施方式中，嵌入式下源極或汲極結構464和466具有諸如以上結合圖1B的源極或汲極結構178B及/或本文所述的其他實施方式所述的結構及/或成分。
第一468和第二470溝槽接觸結構分別在與閘極電極456的第一456A和第二456B側相鄰的第一464和第二466半導體源極或汲極區上方。第一468和第二470溝槽接觸結構兩者均包含U形金屬層472和在整個U形金屬層472上和上方的T形金屬層474。在一實施方式中，U形金屬層472和T形金屬層474的成分不同。在一個這樣的實施方式中，U形金屬層472包含鈦，並且T形金屬層474包含鈷。在一實施方式中，第一468和第二470溝槽接觸結構都還包含在T形金屬層474上的第三金屬層476。在一個這樣的實施方式中，第三金屬層476和U形金屬層472具有相同的成分。在特定實施方式中，第三金屬層476和U形金屬層472包含鈦，並且T形金屬層474包含鈷。
第一溝槽接觸通孔478電連接到第一溝槽接觸物468。在特定實施方式中，第一溝槽接觸通孔478在第一溝槽接觸物468的第三金屬層476上並耦接到該第三金屬層476。第一溝槽接觸通孔478進一步在介電質間隔物463之一者的一部分上方並與其接觸，並且在介電質帽462的一部分上方並與其接觸。第二溝槽接觸通孔480電連接到第二溝槽接觸物470。在特定實施方式中，第二溝槽接觸通孔480在第二溝槽接觸物470的第三金屬層476上並且耦接到第二溝槽接觸物470的第三金屬層476。第二溝槽接觸通孔480進一步在介電質間隔物463的另一個的一部分上方並與其接觸，並且在介電質帽462的另一部分上方且與其接觸。
在實施方式中，金屬矽化物層482分別直接在第一468和第二470溝槽接觸結構和第一464和第二466半導體源極或汲極區之間。在一實施方式中，金屬矽化物層482包含鈦和矽。在特定的此類實施方式中，第一464和第二466半導體源極或汲極區是第一和第二N型半導體源極或汲極區。在一實施方式中，金屬矽化物層482還包含磷或砷、或磷和砷兩者。
本文描述的一個或多個實施方式係針對環繞半導體接觸物周圍的金屬化學氣相沉積的使用。實施方式可應用於或包含化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、導電接觸物製造、或薄膜的一或多者。特定實施方式可包含鈦或類似的金屬層的製造，使用接觸金屬的低溫(例如，小於攝氏500度，或在攝氏400至500度的範圍)化學氣相沉積以提供共形的源極或汲極接觸物。此共形的源極或汲極接觸物的實施方案可改進三維(3D)電晶體互補式金屬氧化物半導體(CMOS)表現。
提供脈絡，金屬對半導體接觸層可使用濺射沉積。濺射為瞄準線製程，且不能良好適用於3D電晶體製造。已知的濺射方案具有差的或不完整的金屬-半導體接面於裝置接觸表面上，有沉積的入射的角度。根據本揭露的一或更多實施方式，低溫化學氣相沉積製程實施於接觸金屬的製造以提供在三維中的共形且極大化金屬半導體接面接觸面積。所成的較大的接觸面積可減少接面的電阻。實施方式可包含沉積於具有非平的拓樸的半導體表面上，其中區域的拓樸表示表面形狀及特徵本身，且非平的拓樸包含表面形狀及特徵或表面形狀及特徵的部分，其為非平的，即，表面形狀及特徵不是完整平的。在實施方式中，沉積在具有相對高的鍺含量的源極或汲極結構的半導體表面上。
本文描述的實施方式可以包含環繞接觸結構周圍的製造。於一此實施方式，敘述了使用純金屬共形地沉積於電晶體源極-汲極接觸物上，由化學氣相沉積、電漿增強化學氣相沉積、原子層沉積、或電漿增強原子層沉積。此共形沉積可用以增加金屬半導體接觸物的可用面積且降低電阻，改進電晶體裝置的表現。在實施方式，沉積的相對低溫導致每單位面積的接面的極小化的電阻。
可以理解的是，多樣的積體電路結構可使用整合方案製造，涉及金屬層沉積製程，如於此所述的。根據本揭露的實施方式，積體電路結構的製造方法包含提供基板於具有RF源的化學氣相沉積(CVD)腔中，基板具有特徵於其上。方法亦包含反應四氯化鈦(TiCl4 )及氫(H2 )以形成鈦(Ti)層於基板的特徵上。在實施方式中，鈦層具有包含98％或更多的鈦和0.5-2％的氯的總原子成分。於替代的實施方式，相似的製程用以製造鋯(Zr)、鉿(Hf)、鉭(Ta)、鈮(Nb)或釩(V)的高純度金屬層。
根據本揭露的實施方式，基板的特徵為暴露半導體源極或汲極結構的源極或汲極接觸溝槽。鈦層(或其它高純度金屬層)為對於半導體源極或汲極結構的導電接觸層。下面結合圖5描述這種施行的示例性實施方式。
圖5示出了具有在升起的源極或汲極區上的導電接觸物的積體電路結構的橫截面視圖，根據本揭露的實施方式。
參照圖5，半導體結構550包含在基板554之上的閘極結構552。閘極結構552包含閘極介電質層552A、功函數層552B、和閘極填充物552C。源極區558和汲極區560在閘極結構552的對向側上。源極或汲極接觸物562電連接到源極區558和汲極區560，並且藉由層間介電質層564或閘極介電質間隔物566之一或兩者與閘極結構552間隔開。源極區558和汲極區560包含形成在基板554的回蝕刻的區中的磊晶或嵌入式下材料區，以及對應的源極或汲極封蓋半導體層502。嵌入式下源極或汲極區558和560具有諸如以上結合圖1B的源極或汲極結構178B及/或本文所述的其他實施方式所述的結構及/或成分。
在實施方式中，源極或汲極接觸物562包含如上所述的高純度金屬層562A以及導電溝槽填充材料562B。在一實施方式中，高純度金屬層562A具有包含98％或更多的鈦的總原子成分。在一個這樣的實施方式中，高純度金屬層562A的總原子成分還包含0.5-2％的氯。在實施方式中，高純度金屬層562A的厚度變化為30％或更小。在實施方式中，導電溝槽填充材料562B由導電材料構成，例如但不限於，Cu、Al、W、Co或其合金。
在另一態樣，描述了主動閘極上的接觸(COAG)結構和製程。本揭露的一或更多實施方式係針對半導體結構或裝置，其具有一或更多閘極接觸結構(例如，如閘極接觸通孔)設置於半導體結構或裝置的閘極電極的主動部分上方。本揭露的一或更多實施方式係針對製造半導體結構或裝置的方法，其具有一或更多閘極接觸結構形成於半導體結構或裝置的閘極電極的主動部分上方。藉由致能閘極接觸物形成在主動閘極區上方，於此所述的方式可用以減少標準單元面積。於一或更多實施方式，被製造以接觸閘極電極的閘極接觸結構為自對準通孔結構。
在實施方式中，積體電路結構、半導體結構或裝置是非平面裝置，例如但不限於鰭FET或三閘極裝置。在此實施方式中，對應的半導體通道區由三維本體所構成或形成於三維本體中。在一此實施方式中，閘極線的閘極電極堆疊至少圍繞三維本體的頂表面及側壁的對。於另一實施方式，至少通道區被作成離散的三維本體，例如，於周圍全閘極裝置。在一個這樣的實施方式中，複數閘極線的每個閘極電極堆疊層完全圍繞通道區。
更一般地，一或更多實施方式係針對用於直接著陸閘極接觸通孔於主動電晶體閘極上的方式及從其形成的結構。此方式可消除對於為了接觸的目的而在隔離區上的閘極線的延伸的需求。此方式亦可消除對於用以從閘極線或結構傳導訊號的分開的閘極接觸(GCN)層的需求。在實施方式，消除上述特徵由凹陷接觸金屬於溝槽接觸物(TCN)中及導入額外的介電質材料於製程流程中(例如，TILA)達成。額外介電質材料被包含作為溝槽接觸介電質帽層，有與已用於在閘極對準接觸物製程(GAP)的製程方案(例如，GILA)中的溝槽接觸物對準的閘極介電質材料帽層不同的蝕刻特性。
在實施方式，提供積體電路結構涉及接觸物圖案的形成，其大致完美對準於存在的閘極圖案，同時消除有非常緊密的對準預算的微影操作的使用。在一此種實施方式中，此方法致能使用本質上高度選擇性的濕蝕刻(例如，對於乾或電漿蝕刻)以產生接觸物開口。在實施方式中，接觸物圖案使用存在的閘極圖案與接觸插塞微影操作的組合形成。在一此種實施方式中，該方法致能消除對其他方面關鍵的微影操作以產生接觸物圖案之需要，如其他方法中所使用。在實施方式中，溝槽接觸柵格不是分開地圖案化，而是形成於多晶(閘極)線之間。例如，在一此實施方式中，溝槽接觸柵格在閘極柵圖案化之後形成，但在閘極柵切割之前。
此外，可以藉由取代閘極製程來製造閘極堆疊結構。在此方案中，虛置閘極材料，例如多晶矽或氮化矽柱材料，可被移除且以永久閘極電極材料取代。在一此實施方式中，永久閘極介電質層亦於此製程形成，而不是於更早的處理進行。在實施方式中，虛置閘極由乾蝕刻或濕蝕刻製程移除。於一實施方式，虛置閘極由多晶體矽或非晶矽所構成且以包含SF6 的乾蝕刻製程移除。於另一實施方式，虛置閘極由多晶體矽或非晶矽所構成，且以包含含水的NH4 OH或氫氧化四甲銨的濕蝕刻製程移除。在一實施方式中，虛置閘極由氮化矽所構成且以包含含水的磷酸的濕蝕刻移除。
在實施方式，一或更多此處所述的方式主要考量虛置及取代閘極製程與虛置及取代接觸物製程的結合，以到達積體電路結構。在一此實施方式中，在取代閘極製程後執行取代接觸製程，允許永久閘極堆疊的至少部分的高溫退火。例如，在特定的此實施方式中，永久閘極結構的至少部分的退火例如，在形成閘極介電質層後，於大於約攝氏600度的溫度執行。在形成永久性接觸物之前進行退火。
可以理解的是，絕緣閘極帽層與絕緣溝槽接觸帽層之間的不同的結構關係可被製造。作為示例，圖6A和6B示出了多樣的積體電路結構的橫截面視圖，各具有包含上覆絕緣帽層的溝槽接觸物及具有包含上覆絕緣帽層的閘極堆疊，根據本揭露的實施方式。
參照圖6A和6B，積體電路結構600A和600B分別包含鰭602，例如矽鍺鰭。儘管被描繪為橫截面視圖，但是應當理解，鰭602具有頂部602A和側壁(進入和離開所示透視圖的頁面)。第一604和第二606閘極介電質層在鰭602的頂部602A上方並且在橫向與鰭602的側壁相鄰。第一608和第二610閘極電極分別在第一604和第二606閘極介電質層上方，在鰭602的頂部602A上方且橫向與鰭602的側壁相鄰。第一608和第二610閘極電極各自包含共形導電層609A(諸如功函數設定層)以及在該共形導電層609A之上的導電填充材料609B。第一608和第二610閘極電極均具有第一側612和與第一側612對向的第二側614。第一608和第二610閘極電極也都具有絕緣帽616，該絕緣帽616具有頂表面618。
第一介電質間隔物620與第一閘極電極608的第一側612相鄰。第二介電質間隔物622與第二閘極電極610的第二側614相鄰。半導體源極或汲極區624與第一620和第二622介電質間隔物相鄰。溝槽接觸結構626在與第一620和第二622介電質間隔物相鄰的半導體源極或汲極區624上方。在實施方式中，半導體源極或汲極區624具有諸如以上結合圖1B的源極或汲極結構178B及/或本文所述的其他實施方式所述的結構及/或成分。
溝槽接觸結構626包含在導電結構630上的絕緣帽628。溝槽接觸結構626的絕緣帽628具有頂表面629，其實質上與第一608和第二610閘極電極的絕緣帽616的頂表面618共面。在實施方式中，溝槽接觸結構626的絕緣帽628橫向延伸到第一620和第二622介電質間隔物中的凹槽632中。在這樣的實施方式中，溝槽接觸結構626的絕緣帽628伸出溝槽接觸結構626的導電結構630。然而，在其他實施方式中，溝槽接觸結構626的絕緣帽628未橫向延伸到第一620和第二622介電質間隔物中的凹槽632中，因此，未伸出溝槽接觸結構626的導電結構630。
可以理解的是，溝槽接觸結構626的導電結構630可為非長方形的，如圖6A和6B所示。例如，溝槽接觸結構626的導電結構630可具有的橫截面構形相似於或相同於圖6A的投影中所示的導電結構630A的構形。
在實施方式中，溝槽接觸結構626的絕緣帽628具有的成分與第一608和第二610閘極電極的絕緣帽616的成分不同。於一此實施方式，溝槽接觸結構626的絕緣帽628包含碳化物材料，例如碳化矽材料。第一608和第二610閘極電極的絕緣帽616包含氮化物材料，例如氮化矽材料。
在實施方式，第一608和第二610閘極電極的絕緣帽616都具有在溝槽接觸結構626的絕緣帽628的底表面628A之下的底表面617A，如圖6A所示。在另一個實施方式中，第一608和第二610閘極電極的絕緣帽616都具有與溝槽接觸結構626的絕緣帽628的底表面628B實質上共平面的底表面617B，如圖6B所示。在另一個實施方式中，儘管未示出，但是第一608和第二610閘極電極的絕緣帽616均具有在溝槽接觸結構626的絕緣帽628的底表面之上的底表面。
在實施方式中，溝槽接觸結構626的導電結構630包含U形金屬層634、在整個U形金屬層634上和上方的T形金屬層636以及在T形金屬層636上的第三金屬層638。溝槽接觸結構626的絕緣帽628在第三金屬層638上。在一個這樣的實施方式中，第三金屬層638和U形金屬層634包含鈦，並且T形金屬層636包含鈷。在特定的此類實施方式中，T形金屬層636還包含碳。
在實施方式中，金屬矽化物層640直接在溝槽接觸結構626的導電結構630與半導體源極或汲極區624之間。在一個這樣的實施方式中，金屬矽化物層640包含鈦和矽。在特定的此類實施方式中，半導體源極或汲極區624是N型半導體源極或汲極區。
為了強調具有三個垂直排列的奈米線的示例性積體電路結構，圖7A示出了基於奈米線的積體電路結構的三維橫截面視圖，根據本揭露實施方式。圖7B示出了沿著a-a'軸截取的圖7A的基於奈米線的積體電路結構的橫截面源極或汲極視圖。圖7C示出了沿b-b'軸截取的圖7A的基於奈米線的積體電路結構的橫截面通道視圖。
參照圖7A，積體電路結構700包含在基板702之上的一個或多個垂直堆疊的奈米線(704位置)。在實施方式中，如所描繪的，鬆弛緩衝層702C、缺陷修改層702B、和下基板部分702A被包含在基板702中，如所描繪的。為了說明的目的，為了強調奈米線部分，未示出在最底部的奈米線之下並且由基板702形成的選用鰭。本文的實施方式針對單線裝置和多線裝置。作為示例，出於說明性目的，示出了具有奈米線704A、704B和704C的三個基於奈米線的裝置。為了便於描述，將奈米線704A用作示例，其中描述集中在奈米線之一者上。應當理解，在描述一個奈米線的屬性的情況下，基於複數奈米線的實施方式對於每個奈米線可以具有相同或實質上相同的屬性。
每個奈米線704包含奈米線中的通道區706。通道區706具有長度(L)。參照圖7C，通道區還具有垂直於長度(L)的周長(Pc)。參照圖7A和7C，閘極電極堆疊708圍繞每個通道區706的整個周長(Pc)。閘極電極堆疊708包含閘極電極以及在通道區706和閘極電極(未示出)之間的閘極介電質層。在實施方式中，通道區是分散的，因為其完全被閘極電極堆疊708包圍，而沒有任何中介材料，例如下伏的基板材料或上覆的通道製造材料。因此，在具有複數奈米線704的實施方式中，奈米線的通道區706也相對於彼此是分散的。
參照圖7A和7B，積體電路結構700包含一對非分散的源極或汲極區710/712。一對非分散的源極區或汲極區710/712在複數垂直堆疊的奈米線704的通道區706的兩側。此外，一對非分散的源極或汲極區710/712鄰接複數垂直堆疊的奈米線704的通道區706。在一個這樣的未示出的實施方式中，成對的非分散源極或汲極區710/712直接垂直地鄰接於通道區706，因為在延伸超過通道區706的奈米線部分上和之間磊晶生長，其中奈米線端部在源極或汲極結構中顯示。在另一實施方式中，如圖7A所示，該對非分散的源極或汲極區710/712對通道區706間接垂直地鄰接，因為它們形成在奈米線的端部而不是在奈米線之間。在實施方式中，非分散源極或汲極區710/712具有諸如以上結合圖1B的源極或汲極結構178B及/或本文所述的其他實施例所述的結構及/或成分。
在實施方式中，如所描繪的，源極或汲極區710/712是非分散的，因為對於奈米線704的每個通道區706沒有單獨且分散的源極或汲極區。因此，在具有複數奈米線704的實施方式中，奈米線的源極或汲極區710/712是全域的或統一的源極或汲極區，而非對於每個奈米線而言是分散的。也就是說，非分散源極或汲極區710/712是全域的，在某種意義上，單個統一特徵被用作複數(在這種情況下為3個)奈米線704的源極或汲極區，更具體地說，針對一個以上的分散通道區706。在一實施方式中，從垂直於分散通道區706的長度的橫截面角度來看，一對非分散源極或汲極區710/712中的每一個都是近似矩形的，具有底部錐形部分和頂部頂點部分(top vertex portion)，如圖7B所示。然而，在其他實施方式中，奈米線的源極或汲極區710/712是相對較大的但分散的非垂直合併的磊晶結構，例如塊部。
根據本揭露的實施方式，並且如圖7A和7B所示，積體電路結構700還包含一對接觸物714，每個接觸物714在一對非分散源極或汲極區710/712中的一者上。在一個這樣的實施方式中，在垂直方向上，每個接觸物714完全圍繞各自的非分散源極或汲極區710/712。在另一方面，非分散源極或汲極區710/712的整個周邊可能未接近以與接觸物714接觸，並且接觸物714因此僅部分地圍繞非分散源極或汲極區710/712，如在圖7B中描述。在未示出的對比實施方式中，沿a-a'軸截取的非分散源極或汲極區710/712的整個周邊被接觸物714圍繞。
再次參考圖7A，在實施方式中，積體電路結構700還包含一對間隔物716。如圖所示，該對間隔物716的外部可以與非分散源極或汲極區710/712的部分重疊，從而在間隔物716的該對的下面提供該非隔離源極或汲極區710/712的「嵌入式」部分。還如圖所示，非分散源極或汲極區710/712的嵌入式部分可未在該對間隔物716的整個的下面延伸。
基板702可以由適合於積體電路結構製造的材料所構成。在一實施方式中，基板702包含由材料的單晶所組成的下塊狀基板，該材料可以包含但不限於矽、鍺、矽鍺、鍺錫、矽鍺錫或III-V化合物半導體材料。在下塊狀基板上，由可以包含但不限於二氧化矽、氮化矽或氧氮化矽的材料所構成的上絕緣體層。因此，結構700可以由起始的絕緣體上半導體基板製成。替代地，結構700直接由塊狀基板形成，並且局部氧化用於代替上述上絕緣體層以形成電絕緣部分。在另一替代實施方式中，結構700直接由塊狀基板形成，並且使用摻雜以在其形成電隔離的主動區，例如奈米線。在一個這樣的實施方式中，第一奈米線(即，鄰近基板)呈歐米伽-FET(omega-FET)型結構的形式。
在實施方式中，奈米線704的尺寸可以設置為線或帶，如下所述，並且可以具有平方角或圓角。在實施方式中，奈米線704由諸如但不限於矽、鍺、或其組合的材料所組成。在一個這樣的實施方式中，奈米線是單晶的。例如，對於矽奈米線704，單晶奈米線可以基於(100)全域取向，例如，在z方向上具有＜100＞平面。如下所述，也可以考慮其他取向。在實施方式中，從橫截面的角度來看，奈米線704的尺寸是奈米級的。例如，在特定實施方式中，奈米線704的最小尺寸小於大約20奈米。在實施方式中，奈米線704由應變材料所構成，特別是在通道區706中。
參照圖7C，在實施方式中，每個通道區706具有寬度(Wc)和高度(Hc)，寬度(Wc)與高度(Hc)大致相同。即，在兩種情況下，通道區706均為正方形，或者如果是圓角的，則在橫截面輪廓中為圓形。在另一態樣，通道區的寬度和高度不必相同，例如貫穿全文所描述的奈米帶的情況。
如整份說明書所述的，基板可由半導體材料所構成，其可耐受製造製程且其中電荷可遷移。在實施方式中，於此所述的基板為塊狀基板，其由以下所構成：結晶矽、矽/鍺或鍺層，其以帶電載子摻雜，例如但不限於磷、砷、硼或其組合，以形成主動區。於一實施方式中，於此塊狀基板中的矽原子的濃度大於97%。於另一實施方式中，塊狀基板由生長於不同晶體基板頂上的磊晶層所構成，例如，生長於硼摻雜的塊狀矽單結晶基板上的矽磊晶層。塊狀基板可替代地由III-V族材料所構成。在實施方式中，塊狀基板由III-V族材料所構成，例如但不限於，氮化鎵、磷化鎵、砷化鎵、磷化銦、銻化銦、砷化銦鎵、砷化鋁鎵、磷化銦鎵或其組合。於一實施方式中，塊狀基板由III-V族材料所構成且電荷載子摻雜物雜質原子為，例如但不限於，碳、矽、鍺、氧、硫、硒或碲。
如於整份說明書所述的，隔離區(例如，淺溝槽隔離區或子鰭隔離區)可由適合最終電隔離的材料所構成，或對永久閘極結構的部分與下伏的塊狀矽基板的隔離有貢獻，或隔離形成於下伏的塊狀基板內的主動區，例如隔離鰭主動區。例如，於一實施方式，隔離區由介電質材料的一或多層所構成，例如但不限於，二氧化矽、氧氮化矽、氮化矽、碳摻雜的氮化矽或其組合。
如於整份說明書所述的，閘極線或閘極結構可由閘極電極堆疊所構成，包含閘極介電質層及閘極電極層。在實施方式，閘極電極堆疊的閘極電極由金屬閘極所構成，且閘極介電質層由高k值材料所構成。例如，於一實施方式，閘極介電質層由，諸如但不限於，氧化鉿、氮氧化鉿、矽酸鉿、氧化鑭、氧化鋯、矽酸鋯、氧化鉭、鈦酸鋇鍶、鈦酸鋇、鈦酸鍶、氧化釔、氧化鋁、鉛鈧鉭氧化物、鈮酸鉛鋅或其組合之材料所構成。再者，閘極介電質層的部分可包含從半導體基板的頂部數層形成的原生氧化物的層。在實施方式中，閘極介電質層由頂部高k值部分及由半導體材料的氧化物所構成的下部分所構成。在一實施方式中，閘極介電質層由氧化鉿的頂部分及二氧化矽或氧氮化矽的底部部分所構成。於某些實施方案中，閘極介電質的部分為「U」型結構，其包含實質上平行於基板的表面的底部部分及實質垂直於基板的頂表面的二側壁部分。
在一實施方式中，該閘極電極由金屬層所構成，諸如但不限於金屬氮化物、金屬碳化物、金屬矽化物、金屬鋁化物、鉿、鋯、鈦、鉭、鋁、釕、鈀、鉑、鈷、鎳或導電金屬氧化物。在特定的實施方式中，閘極電極由形成於金屬功函數設定層之上的非功函數設定填充材料所構成。閘極電極層可由P型功函數金屬或N型功函數金屬組成，依其電晶體要作為PMOS或NMOS電晶體而定。在某些實施方案中，閘極電極層可由二或更多金屬層的堆疊組成，其中一或更多金屬層為功函數金屬層且至少一金屬層為導電填充層。對於PMOS電晶體，可用於閘極電極的金屬，包含但不限於，釕、鈀、鉑、鈷、鎳和導電金屬氧化物，例如，氧化釕。P型金屬層會致能PMOS閘極電極形成有約4.9 eV及約5.2 eV之間的功函數。對於NMOS電晶體，可用於作為閘極電極的金屬，包含但不限於，鉿、鋯、鈦、鉭、鋁、這些金屬的合金、以及這些金屬的碳化物，例如，碳化鉿、碳化鋯、碳化鈦、碳化鉭及碳化鋁。N型金屬層會致能NMOS閘極電極形成有約3.9 eV及約4.2 eV之間的功函數。在某些實施方案中，閘極電極可由「U」型結構所組成，其包含實質上平行於基板的表面的底部部分及實質垂直於基板的頂表面的二側壁部分。在另一實施方案中，形成閘極電極的金屬層的至少一者可簡單的為平面層，其實質上平行於基板的頂表面且不包含實質上垂直於基板的頂表面的側壁部分。於本揭露的進一步實施方案中，閘極電極可由U形結構及平面、非U形結構的組合組成。例如，閘極電極可由形成於一或更多平面、非U形層頂上的一或更多U形金屬層組成。
如於整份說明書所述的，關聯於閘極線或電極堆疊的間隔物可由適用於最終電隔離的材料所構成，或對永久閘極結構與相鄰的導電接觸物(例如，自對準接觸物)的隔離有貢獻。例如，於一實施方式，間隔物由介電質材料所構成，諸如但不限於，二氧化矽、氧氮化矽、氮化矽或碳摻雜的氮化矽。
在實施方式，於此所述的方式可涉及接觸物圖案的形成，其非常好地對準於存在的閘極圖案，同時消除有非常緊密的對準預算的微影操作的使用。在一此種實施方式中，此方法致能使用本質上高度選擇性的濕蝕刻(例如，對於乾或電漿蝕刻)以產生接觸物開口。在實施方式中，接觸物圖案使用存在的閘極圖案與接觸物插塞微影操作的組合形成。在一此種實施方式中，該方法致能消除對其他方面關鍵的微影操作以產生接觸物圖案之需要，如其他方法中所使用。在實施方式中，溝槽接觸柵格不是分開地圖案化，而是形成於多晶(閘極)線之間。例如，在一此實施方式中，溝槽接觸柵格在閘極柵圖案化之後形成，但在閘極柵切割之前。
節距分割處理及圖案化方案可被施行以致能於此處所述的實施方式或可被包含作為於此所述的實施方式的部分。節距分割圖案化典型表示節距二分之一化、節距四分之一化等。節距分割方案可應用於FEOL處理、BEOL處理或FEOL(裝置)及BEOL(金屬化)處理的兩者。根據於此處所述的一或更多實施方式，光學微影首先被施行以印出單方向線(例如，嚴格單方向或主要單方向)於預定義的節距中。節距分割處理之後被施行作為用以增加線密度的技術。
在實施方式中，對於鰭、閘極線、金屬線、ILD線或硬遮罩線的用語「柵結構」於此處用於表示緊密節距柵結構。在一此實施方式中，緊密節距無法由選擇的微影直接得到。例如，基於選擇的微影的圖案可首先形成，但節距可由使用於所屬技術領域中可知的間隔物遮罩圖案化而減半。更甚者，原始節距可由第二回合的間隔物遮罩圖案化而成為四分之一。據此，於此處所述的類似柵的圖案可具有以實質上一致節距間隔開且具有實質一致寬度的金屬線、ILD線或硬遮罩線。例如，在某些實施方式中，節距變化會在百分之十內且寬度變化會在百分之十內，且在某些實施方式中，節距變化會在百分之五內且寬度變化會在百分之五內。圖案可由節距二分之一化或節距四分之一化或其它節距分割方式而製造。在實施方式中，柵不需要為單節距。
在實施方式中，如於整份本說明書中所使用的，層間介電質(ILD)材料由介電質或絕緣材料的層所構成或包含介電質或絕緣材料的層。適合的介電質材料的例子，包含但不限於，矽的氧化物(例如，二氧化矽(SiO2 ))、摻雜的矽的氧化物、氟化的矽的氧化物、碳摻雜的矽的氧化物、所屬技術領域中可知的多樣的低介電常數(low-k)介電質材料、及其組合。層間介電質材料可由技術形成，例如，化學氣相沉積(CVD)、物理氣相沉積(PVD)或其它沉積方法。
在實施方式中，如亦用於整份本說明書的，金屬線或互連體線材料(及通孔材料)由一或更多金屬或其它導電結構所構成。一般實施例為銅線及結構的使用，其可有或沒有包含障壁層於銅及圍繞的ILD材料之間。如於此所用的，用語「金屬」包含合金、堆疊及複數金屬的其它組合。例如，金屬互連體線可包含障壁層(例如，包含Ta、TaN、Ti或TiN的一或多者的層)、不同金屬或合金的堆疊等。因此，互連體線可為單材料層、或可從許多層形成，包含導電襯墊層及填充層。任意適合的沉積製程，例如電鍍、化學氣相沉積、或物理氣相沉積，可用以形成互連體線。在實施方式中，互連體線由導電材料所構成，例如但不限於，Cu、Al、Ti、Zr、Hf、V、Ru、Co、Ni、Pd、Pt、W、Ag、Au或其合金。互連體線亦有時於所屬技術領域稱為跡線、導線、線、金屬或單純稱為互連體。
在實施方式中，如亦用於整份本說明書的，硬遮罩材料由與層間介電質材料不同的介電質材料所構成。於一實施方式，不同硬遮罩材料可用於不同區，以提供對於彼此及對於下伏的介電質及金屬層的不同的生長或蝕刻選擇性。在某些實施方式中，硬遮罩層包含矽的氮化物(例如，氮化矽)的層或矽的氧化物的層、或兩者、或其組合。其它適合的材料可包含基於碳的材料。在另一實施方式中，硬遮罩材料包含金屬物種。例如，硬遮罩或其它上覆材料可包含鈦的氮化物或另一金屬(例如，氮化鈦)的層。其它材料的潛在的較少量，例如氧，可被包含於這些層的一或更多中。或是，可使用其它於所屬技術領域中可知的其它硬遮罩層，依特定的實施方案而定。硬遮罩層可由CVD、PVD或由其它沉積方法形成。
在實施方式，如亦用於整份本揭露的，微影操作使用以下執行：193 nm浸漬微影(i193)、極紫外光(EVU)微影或電子束直寫(EBDW)微影，或類似。可使用正調或負調阻。在一實施方式中，微影遮罩是由地形掩蔽部分、抗反射塗佈(ARC)層以及光阻層所構成的三層遮罩。於此特定的實施方式，拓樸的遮罩部分為碳硬遮罩(CHM)層且抗反射塗佈層為矽ARC層。
可以理解的是，不是於上所述的製程的所有態樣都需要被實現才落入本揭露的實施方式的精神及範疇中。例如，在一實施方式中，虛置閘極不需要在閘極堆疊的主動部分上方製造閘極接觸物之前而曾經被形成。當初始形成時，上述的閘極堆疊可實際上為永久閘極堆疊。又，此處所述的製程可用於製造一或複數半導體裝置。半導體裝置可為電晶體或類似的裝置。例如，在實施方式中，半導體裝置為用於邏輯或記憶體的金屬氧化物半導體(MOS)電晶體，或為雙極電晶體。又，在實施方式中，半導體裝置具有三維架構，例如三閘極裝置、獨立接取的雙閘極裝置或鰭場效電晶體、奈米線裝置或奈米帶裝置。一或更多實施方式可對於製造於10奈米(10 nm)的技術節點或次10奈米(10 nm)的技術節點的半導體裝置特別地有用。
對於FEOL層或結構製造的額外或中介的操作可包含標準微電子製造製程，例如微影、蝕刻、薄膜沉積、平坦化(例如，化學機械研磨(CMP))、擴散、度量、犧牲層的使用、蝕刻停止層的使用、平坦化停止層的使用或任何其他與微電子組件製造相關的動作。又，可以理解的是，對於先前的製程流程的製程操作的敘述可以不同的順序實現，不是所有操作必須被執行或額外的製程操作可被執行或兼具兩者。
可以理解的是，於上的範例FEOL實施方式，在實施方式，10奈米或次10奈米節點製程可直接對製程方案實施，且所成的結構作為技術驅動者。於其它實施方式，FEOL的考量可由BEOL 10奈米或次10奈米製程需求而驅使。例如，對於FEOL層及裝置的材料選擇及佈局，可能需要適配BEOL製程。於一此實施方式，材料選擇及閘極堆疊架構被選擇以適配BEOL層的高密度金屬化物，例如，減少形成於FEOL層中的電晶體結構的邊緣電容器，但由BEOL層的高密度金屬化物耦接在一起。
此處所揭露的實施方式可用於製造廣泛變化的不同類型積體電路或微電子裝置。此積體電路的實施例包含，但不限於，處理器、晶片組組件、圖形處理器、數位信號處理器、微控制器及類似。在其它實施方式中，半導體記憶體可被製造。此外，積體電路或其它微電子裝置可用於廣泛多樣的所屬技術領域可知的電子裝置。例如，在電腦系統(例如，桌上電腦、膝上電腦、伺服器)中、行動電話、個人電子器件等。積體電路可耦接於匯流排及系統中的其它組件。例如，處理器可由一或更多匯流排耦接於記憶體、晶片組等。處理器、記憶體及晶片組的各者，可能使用於此處所揭露的方式製造。
圖8A示出了根據本揭露的一種實施方案的計算裝置800A。計算裝置800A容納板材802A。板材802A可以包含多個組件，包含但不限於處理器804A和至少一個通訊晶片806A。處理器804A實體地和電耦接到板材802A。在一些實施方案中，該至少一個通訊晶片806A也實體地和電耦接到板材802A。在進一步的實施方案中，通訊晶片806A是處理器804A的一部分。
依其應用，計算裝置800A可包含可能有或可能沒有實體且電耦接到板材802A的其它組件。這些其它組件，包含但不限於，揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、密碼處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、影片編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速度計、陀螺儀、喇叭、相機及大量儲存裝置(例如硬碟、光碟(CD)、數位多用碟片(DVD)等)。
通訊晶片806A致能用於從且至計算裝置800A的資料的傳輸的無線通訊。用語「無線」及其衍伸詞可用於描述電路、裝置、系統、方法、技術、通訊頻道等，其可經由使用經由非固體介質的調變電磁輻射來傳遞資料。該用語並不意味著關聯的裝置不含有任何電線，儘管在某些實施方式中它們可能沒有。通訊晶片806A可施行任意一些的無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、其衍生物，以及任何其他指定為3G、4G、5G及更新者的無線協定。計算裝置800A可包含複數通訊晶片806A。舉例而言，第一通訊晶片806A可以專用於較短範圍的無線通訊，例如Wi-Fi及藍牙，而第二通訊晶片806A可以專用於較長範圍的無線通訊，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、等等。
計算裝置800A的處理器804A包含封裝於處理器804A內的積體電路晶粒。於本揭露的實施方案的一些實施方式，處理器804A的積體電路晶粒包含一或更多結構，例如根據本揭露的實施方案建構的積體電路結構。用語「處理器」可意指處理來自暫存器或記憶體或兩者的電子資料以將該電子資料轉換成可儲存在暫存器或記憶體或兩者中的其它電子資料之任何裝置或裝置的一部份。
通訊晶片806A亦包含積體電路晶粒，封裝在通訊晶片806A內。根據本揭露的另一實施方案，通訊晶片806A的積體電路晶粒根據本揭露的實施方案建構。
在更多實施方案中，裝載於計算裝置800A內的另一組件可含有根據本揭露的實施方式的實施方案建構的積體電路晶粒。
在多樣的實施方式中，計算裝置800A可為膝上電腦、小筆電、筆記型電腦、超極筆電、智慧型手機、平板電腦、個人數位助理(PDA)、超極移動個人電腦、行動電話、桌上型電腦、伺服器、印表機、掃描器、螢幕、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器或數位影片錄影機。於更多實施方案，計算裝置800A可為處理資料的任意其它的電子裝置。
圖8B示出了中介物800B，其包含本揭露的一或更多實施方式。中介物800B係用於橋接第一基板802B至第二基板804B的中介基板。第一基板802B可為，例如，積體電路晶粒。第二基板804B可為，例如，記憶體模組、電腦主機板或其它積體電路晶粒。一般而言，中介物800B的目的是擴展連接至更廣的節距或重路由連接至不同的連接。例如，中介物800B可耦接積體電路晶粒至球柵格陣列(BGA)806B，其可接續耦接到第二基板804B。於某些實施方式中，第一及第二基板802B/804B係附接至中介物800B的對置側。在其它實施方式中，第一及第二基板802B/804B附接至中介物800B的相同側。且在更多實施方式中，三或更多基板由中介物800B的方式互連。
中介物800B可以由環氧樹脂、玻璃纖維增強環氧樹脂、陶瓷材料、或是例如聚烯亞胺等聚合物材料所形成。於進一步實施方案中，中介物800B可由替代的剛性或撓性材料形成，其可包含與上述用於半導體基板的相同材料，例如矽、鍺及其它III-V族及IV族材料。
中介物800B可包含金屬互連體808B及通孔810B，包含但不限於矽穿孔(TSV)812B。中介物800B可更包含嵌入式裝置814B，包含被動及主動裝置的兩者。此裝置包含，但不限於，電容器、解耦接電容器、電阻器、電感器、保險絲、二極體、變壓器、感測器及靜電放電(ESD)裝置。更複雜的裝置，例如射頻(RF)裝置、功率放大器、電源管理裝置、天線、陣列、感測器及微機電系統(MEMS)裝置亦可形成於中介物800B上。根據本揭露的實施方式，此處所揭示的設備或製程可用於中介物800B的製造或包含於中介物800B中的組件的製造。
圖9描述行動計算平台900的等角視圖，其配置根據於此所述的一或更多製程製造的積體電路(IC)或包含於此所述的一或更多特徵，根據本揭露的實施方式。
行動計算平台900可以是任意可攜式裝置，組態為用於電子資料顯示、電子資料處理、及無線電子資料傳輸的各者。例如，行動計算平台900可以是平板電腦、智慧手機、膝上型電腦等的任意者，且包含顯示螢幕905，其於範例實施方式為允許使用者輸入的觸控螢幕(例如，電容性、電感性、電阻性等)、晶片級(SoC)或封裝級積體系統910、及電池913。如所示，由越高的電晶體封裝密度致能的積體系統910的整合程度越大，於行動計算平台900中的可由電池913或非揮發儲存器(例如，固態硬碟)佔據的部分越大，或越大的電晶體閘極數量，改進平台功能性。相似地，在積體系統910中的各電晶體的載子遷移率越大，功能性越大。如此，於此所述的技術可致能在行動計算平台900中的改進的表現及形成因素。
積體系統910更於展開視圖920中繪示。於範例實施方式，封裝的裝置977包含至少一記憶體晶片(例如，RAM)或至少一處理器晶片(例如，多核心微處理器及/或圖形處理器)，其根據於此所述的一或更多製程製造或包含於此所述的一或更多特徵。封裝的裝置977更與一或更多功率管理積體電路(PMIC)915、包含寬頻RF(射頻)(無線)發射器及/或接收器(包含數位基頻及類比前端模組，其更包含功率放大器於傳輸路徑及低噪放大器於接收路徑上)的RF(無線)積體電路(RFIC)925、及它們的控制器911一起耦接於板材960。功能上來說，PMIC 915執行電池功率調節、DC對DC轉換等，具有耦接於電池913的輸入及提供至所有其它功能模組的電流源的輸出。如進一步所示，於範例實施方式，RFIC 925具有耦接於天線的輸出，其提供用以施行任意一些的無線標準或協定，包含但不限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙(Bluetooth)、其衍生物，以及任何指定為3G、4G、5G以及更新者的其它無線協定。於替代的實施方案，各這些板級模組可整合於耦接於封裝的裝置977的封裝基板的分開的IC上，或於耦接於封裝的裝置977的封裝基板的單IC(SoC)內。
於另一態樣，半導體封裝用於保護積體電路(IC)晶片或晶粒，且亦提供至外部電路的電介面予晶粒。有對於較小的電子裝置的增加的需求，半導體封裝設計為更緊密且必須支持較大的電路密度。再者，對於較高表現裝置的需求造成對於改進的半導體封裝的需求，其致能薄封裝輪廓且低整體翹曲與後續的組裝處理相容。
在實施方式，對於陶瓷或有機封裝基板的導線接合被使用。於另一實施方式，C4製程用以安裝晶粒至陶瓷或有機封裝基板。特定的，C4焊球連接可被施行以提供半導體裝置與基板之間的覆晶互連體。覆晶或受控崩潰晶片連接(C4)為用於半導體裝置(例如，積體電路(IC)晶片、MEMS或組件)的安裝的類型，其利用焊料凸塊取代導線接合件。焊凸塊沉積於C4墊上，位於基板封裝的頂側上。為了安裝半導體裝置於基板，它以主動側面向下覆裝於安裝區域上方。焊凸塊用以直接連接半導體裝置於基板。
圖10繪示了覆晶安裝晶粒的橫截面視圖，根據本揭露的實施方式。
參照圖10，設備1000包含晶粒1002，例如根據於此所述的一或更多製程製造或包含於此所述的一或更多特徵的積體電路(IC)，根據本揭露的實施方式。晶粒1002包含金屬化墊1004於其上。封裝基板1006，例如陶瓷或有機基板，包含連接體1008於其上。晶粒1002及封裝基板1006由耦接於金屬化墊1004及連接體1008的焊球1010而電連接。下填材料1012圍繞焊球1010。
處理覆晶可與習用IC製造相似，有一些額外的操作。接近製造製程的端部，附接墊被金屬化以使它們更接受焊料。這典型地由許多處理組成。焊料的小點之後沉積於各金屬化墊上。晶片之後切割出晶圓，如一般地。為了附接覆晶至電路，晶片被反轉以帶著焊點於下而至下伏電子或電路板上的連接上。焊料之後被再熔化以產生電連接，典型地使用超音波或替代的再流動焊料製程。這亦留下在晶片的電路與下伏安裝物之間的小空間。於多數的情況，電絕緣黏著物之後被「下填」以提供較強的機械連接、提供熱橋接、且確保焊料接熔物在因為晶片及系統的其它部分的熱差異時不受壓。
於其它實施方式，較新的封裝及晶粒對晶粒互連體方式，例如矽通孔(TSV)及矽中介物，被施行以製造高表現的多晶片模組(MCM)及封裝中系統(SiP)，其整合根據於此所述的一或更多製程製造的積體電路(IC)或包含於此所述的一或更多特徵，根據本揭露的實施方式。
因此，本揭露的實施方式包含具有帶有陡摻雜物分佈的源極或汲極結構的積體電路結構，並且描述了製造具有陡摻雜物分佈的積體電路結構的方法，該積體電路結構具有源極或汲極結構。
雖然於上已敘述了特定實施方式，這些實施方式無意限制本揭露的範疇，即使僅對於特定特徵敘述了單一實施方式。除非特別說明，於揭露中提出的特徵的例子有意為描述性的而不是限制性的。於上的敘述有意涵蓋這樣的變換、修改及等效者，只要對於所屬技術領域中具有通常知識者而言是明顯的具有對於本揭露的利益。
本揭露的範疇包含於此揭露的任意特徵或特徵的組合(明示或暗示)、或其任意衍生，不論它是否能減緩本文處理的任意或全部問題與否。據此，在本案(或主張本案優先權的任意申請案)的申請期間可撰寫新請求項於任意這樣的特徵組合。特定的，參照所附的申請專利範圍，從附屬項中的特徵可與獨立項的特徵組合，且從個別獨立項的特徵可以任意適合的方式組合，而不是僅以於所附的申請專利範圍中編號的特定組合。
以下實施例關於進一步的實施方式。不同實施方式的多樣的特徵可與包含的一些特徵多樣的結合且其它排除，以適合多樣不同的應用。
示例實施例實施方式1：積體電路結構包含水平奈米線的垂直排列。閘極堆疊圍繞該水平奈米線的垂直排列。第一磊晶源極或汲極結構在該水平奈米線的垂直排列的第一端部處。第二磊晶源極或汲極結構在該水平奈米線的垂直排列的第二端部處。該第一和第二磊晶源極或汲極結構包含矽、磷和砷，磷的原子濃度與砷的原子濃度實質上相同。
示例實施例實施方式2：如示例實施例實施方式1之積體電路結構，其中，該磷的原子濃度大於1E20原子/cm3 ，該砷的原子濃度大於5E19原子/cm3 。
示例實施例實施方式3：如示例實施例實施方式1或2之積體電路結構，其中，該第一和第二磊晶源極或汲極結構具有與砷的深度實質上相同的磷的深度。
示例實施例實施方式4：如示例實施例實施方式3之積體電路結構，其中，該磷的深度在該砷的深度的約1奈米內。
示例實施例實施方式5：如示例實施例實施方式1、2、3或4之積體電路結構，其中，該第一和第二源極或汲極結構具有小於約0.35 mOhm·cm的電阻率。
示例實施例實施方式6：如示例實施例實施方式1、2、3、4或5之積體電路結構，進一步包含第一和第二介電質閘極側壁間隔物，其分別沿著該閘極堆疊的該第一和第二側。
示例實施例實施方式7：如示例實施例實施方式1、2、3、4、5或6之積體電路結構，進一步包含在該第一磊晶源極或汲極結構上的第一導電接觸物、以及在該第二磊晶源極或汲極結構上的第二導電接觸物。
示例實施例實施方式8：積體電路結構包含水平奈米線的垂直排列。閘極堆疊圍繞該水平奈米線的垂直排列。第一磊晶源極或汲極結構在該水平奈米線的垂直排列的第一端部處。該第一磊晶源極或汲極結構具有橫向延伸超過該水平奈米線的垂直排列的第一部分以及具有在該水平奈米線的垂直排列之上垂直延伸的第二部分，該第二部分具有大於該第一部分的水平厚度的垂直厚度。第二磊晶源極或汲極結構在該水平奈米線的垂直排列的第二端部處。該第二磊晶源極或汲極結構具有橫向延伸超過該水平奈米線的垂直排列的第一部分以及具有在該水平奈米線的垂直排列之上垂直延伸的第二部分，該第二部分具有大於該第一部分的水平厚度的垂直厚度。
示例實施例實施方式9：如示例實施例實施方式8之積體電路結構，其中，該第一和第二磊晶源極或汲極結構包含矽、磷和砷，磷的原子濃度與砷的原子濃度實質上相同。
示例實施例實施方式10：如示例實施例實施方式8或9之積體電路結構，進一步包含第一和第二介電質閘極側壁間隔物，其分別沿著該閘極堆疊的該第一和第二側。
示例實施例實施方式11：如示例實施例實施方式8、9或10之積體電路結構，進一步包含在該第一磊晶源極或汲極結構上的第一導電接觸物、以及在該第二磊晶源極或汲極結構上的第二導電接觸物。
示例實施例實施方式12：計算裝置包含板材和耦接到該板材的組件。該組件包含積體電路結構。積體電路結構包含水平奈米線的垂直排列。閘極堆疊圍繞該水平奈米線的垂直排列。第一磊晶源極或汲極結構在該水平奈米線的垂直排列的第一端部處。第二磊晶源極或汲極結構在該水平奈米線的垂直排列的第二端部處。該第一和第二磊晶源極或汲極結構包含矽、磷和砷，磷的原子濃度與砷的原子濃度實質上相同。
示例實施例實施方式13：如示例實施例實施方式12之計算裝置，進一步包含耦接到該板材的記憶體。
示例實施例實施方式14：如示例實施例實施方式12或13之計算裝置，進一步包含耦接到該板材的通訊晶片。
示例實施例實施方式15：如示例實施例實施方式12、13或14之計算裝置，進一步包含耦接到該板材的相機。
示例實施例實施方式16：如示例實施例實施方式12、13、14或15之計算裝置，進一步包含耦接到該板材的電池。
示例實施例實施方式17：如示例實施例實施方式12、13、14、15或16之計算裝置，進一步包含耦接到該板材的天線。
示例實施例實施方式18：如示例實施例實施方式12、13、14、15、16或17之計算裝置，其中，該組件為封裝的積體電路晶粒。
示例實施例實施方式19：如示例實施例實施方式12、13、14、15、16、17或18之計算裝置，其中，該組件選自由處理器、通訊晶片、和數位信號處理器所組成的群組。
示例實施例實施方式20：如示例實施例實施方式12、13、14、15、16、17、18或19之計算裝置，其中，該計算裝置選自由行動電話、膝上型電腦、桌上型電腦、伺服器、和機上盒所組成的群組。
100:FinFET結構 102:基板 104:淺溝槽隔離結構 106:鰭間隔物 108:鰭頸 110:蘑菇 120:奈米線結構 122:奈米線 124:蘑菇 150:結構 152:矽基板 154:犧牲矽鍺層 156:矽奈米線層 160:結構 162:矽基板 164A:犧牲矽鍺層 164B:犧牲矽鍺層 166A:矽奈米線層 166B:矽奈米線層 168A:P型磊晶區 168B:N型磊晶區 170:結構 172:矽基板 174A:犧牲矽鍺層 174B:犧牲矽鍺層 176A:矽奈米線層 176B:矽奈米線層 178A:P型磊晶區 178B:N型磊晶區 180:間隙 200A:位置 200B:位置 210:P型結構 212:奈米線 214:pEPI區 216:N型結構 218:nEPI區 220:裝置 222:pEPI區 224:nEPI區 230:曲線圖 240:曲線圖 300:半導體鰭 304:閘極線 306:閘極線 308:間距 351:源極或汲極區 352:源極或汲極區 353:源極或汲極區 354:源極或汲極區 360:基板 362:半導體鰭 364:閘極線 366:虛置閘極線 368:嵌入式下源極或汲極結構 369:封蓋半導體層 370:介電質層 374:閘極電極部分 376:填充閘極電極部分 378:介電質封蓋層 380:介電質間隔物 397:溝槽接觸材料 398:閘極介電質結構 399:閘極介電質結構 450:積體電路結構 452:鰭 454:閘極介電質層 456:閘極電極 456A:第一側 456B:第二側 458:共形導電層 460:導電填充物 462:介電質帽 463:介電質間隔物 464:半導體源極或汲極區 465:凹槽 466:半導體源極或汲極區 467:凹槽 468:溝槽接觸結構 470:溝槽接觸結構 472:U形金屬層 474:T形金屬層 476:第三金屬層 478:第一溝槽接觸通孔 480:第二溝槽接觸通孔 482:金屬矽化物層 495:源極或汲極封蓋半導體層 497:源極或汲極封蓋半導體層 502:源極或汲極封蓋半導體層 550:半導體結構 552:閘極結構 552A:閘極介電質層 552B:功函數層 552C:閘極填充物 554:基板 558:源極區 560:汲極區 562:源極或汲極接觸物 562A:金屬層 562B:導電溝槽填充材料 564:層間介電質層 566:閘極介電質間隔物 600A:積體電路結構 600B:積體電路結構 602:鰭 602A:頂部 604:閘極介電質層 606:閘極介電質層 608:閘極電極 609A:共形導電層 609B:導電填充材料 610:閘極電極 612:第一側 614:第二側 616:絕緣帽 617A:底表面 617B:底表面 618:頂表面 620:介電質間隔物 622:介電質間隔物 624:半導體源極或汲極區 626:溝槽接觸結構 628:絕緣帽 628A:底表面 628B:底表面 629:頂表面 630:導電結構 630A:導電結構 632:凹槽 634:U形金屬層 636:T形金屬層 638:第三金屬層 640:金屬矽化物層 700:積體電路結構 702:基板 702A:下基板部分 702B:缺陷修改層 702C:鬆弛緩衝層 704:奈米線 704A:奈米線 704B:奈米線 704C:奈米線 706:通道區 708:閘極電極堆疊 710:源極或汲極區 712:源極或汲極區 714:接觸物 716:間隔物 800A:計算裝置 802A:板材 804A:處理器 806A:通訊晶片 800B:中介物 802B:第一基板 804B:第二基板 806B:球柵格陣列 808B:金屬互連體 810B:通孔 812B:矽穿孔 814B:嵌入式裝置 900:行動計算平台 905:顯示螢幕 910:封裝級積體系統 911:控制器 913:電池 915:PMIC 920:展開視圖 925:RFIC 960:板材 977:封裝的裝置 1000:設備 1002:晶粒 1004:金屬化墊 1006:封裝基板 1008:連接體 1010:焊球 1012:下填材料 x1:寬度 x2:寬度 x3:第一部分 x4:第一部分 y1:高度 y2:高度 y3:第二部分 y4:第二部分 d1:間距 d2:間距
[圖1A]示出了相對於奈米線裝置的FinFET裝置的習用磊晶生長。
[圖1B]示出了起始奈米線結構、具有合併的EPI生長的奈米線結構、以及具有未合併的EPI生長的奈米線結構的橫截面視圖，根據本揭露的實施方式。
[圖2A]包含自上而下的掃描式電子顯微鏡(SEM)影像，其中(a)在矽結構上摻雜磷的矽磊晶生長結果，以及(b)在矽結構上磷和砷的共摻雜矽磊晶生長結果，根據本揭露的實施方式。
[圖2B]包含橫截面的掃描式電子顯微鏡(SEM)影像，其中(a)在矽結構上摻雜磷的矽磊晶生長結果，以及(b)在矽結構上磷和砷的共摻雜矽磊晶生長結果，根據本揭露的實施方式。
[圖2C]是圖2B的影像(b)的一部分的放大影像，根據本揭露的實施方式。
[圖2D]包含濃度(原子/cm3 )對深度(奈米)的函數的曲線圖，根據本揭露的實施方式。
[圖2E]包含濃度(原子/cm3 )對深度(奈米)的函數的曲線圖，根據本揭露的實施方式。
[圖3A]示出了在半導體鰭的對上方的複數閘極線的平面圖，根據本揭露的另一實施方式。
[圖3B]示出了沿著圖3A的a-a'軸的橫截面視圖，根據本揭露的實施方式。
[圖4]示出了對於NMOS裝置的具有溝槽接觸物的積體電路結構的橫截面視圖，根據本揭露的另一實施方式。
[圖5]示出了具有在升起的源極或汲極區上的導電接觸物的積體電路結構的橫截面視圖，根據本揭露的實施方式。
[圖6A和6B]示出了多樣的積體電路結構的橫截面視圖，各具有包含上覆絕緣帽層的溝槽接觸物及具有包含上覆絕緣帽層的閘極堆疊，根據本揭露的實施方式。
[圖7A]示出了基於奈米線的積體電路結構的三維橫截面視圖，根據本揭露實施方式。
[圖7B]示出了沿a-a'軸截取的圖7A的基於奈米線的積體電路結構的橫截面源極或汲極視圖，根據本揭露的實施方式。
[圖7C]示出了沿b-b'軸截取的圖7A的基於奈米線的積體電路結構的橫截面通道視圖，根據本揭露的實施方式。
[圖8A]示出了根據本揭露的一種實施方案的計算裝置。
[圖8B]示出了包含本揭露的一個或多個實施方式的中介物。
[圖9]示出了行動計算平台的等角視圖，其配置根據於此所述的一或更多製程製造的IC或包含於此所述的一或更多特徵，根據本揭露的實施方式。
[圖10]示出了覆晶安裝晶粒的橫截面視圖，根據本揭露的實施方式。
150:結構
152:矽基板
154:犧牲矽鍺層
156:矽奈米線層
160:結構
162:矽基板
164A:犧牲矽鍺層
164B:犧牲矽鍺層
166A:矽奈米線層
166B:矽奈米線層
168A:P型磊晶區
168B:N型磊晶區
170:結構
172:矽基板
174A:犧牲矽鍺層
174B:犧牲矽鍺層
176A:矽奈米線層
176B:矽奈米線層
178A:P型磊晶區
178B:N型磊晶區
180:間隙
d1:間距
d2:間距
x3:第一部分
x4:第一部分
y3:第二部分
y4:第二部分

Claims (19)

  1. 一種積體電路結構，包括：水平奈米線的垂直排列；圍繞該水平奈米線的垂直排列的閘極堆疊；在該水平奈米線的垂直排列的第一端部處的第一磊晶源極或汲極結構；以及在該水平奈米線的垂直排列的第二端部處的第二磊晶源極或汲極結構，該第一和第二磊晶源極或汲極結構包括矽、磷和砷，磷的原子濃度與砷的原子濃度實質上相同，其中，該第一和第二磊晶源極或汲極結構具有與砷的深度實質上相同的磷的深度。
  2. 如請求項1之積體電路結構，其中，該磷的原子濃度大於1E20原子/cm3，該砷的原子濃度大於5E19原子/cm3。
  3. 如請求項1之積體電路結構，其中，該磷的深度在該砷的深度的約1奈米內。
  4. 如請求項1之積體電路結構，其中，該第一和第二源極或汲極結構具有小於約0.35mOhm．cm的電阻率。
  5. 如請求項1之積體電路結構，進一步包括：第一和第二介電質閘極側壁間隔物分別沿著該閘極堆疊的該第一和第二側。
  6. 如請求項1之積體電路結構，進一步包 括：在該第一磊晶源極或汲極結構上的第一導電接觸物；以及在該第二磊晶源極或汲極結構上的第二導電接觸物。
  7. 一種積體電路結構，包括：水平奈米線的垂直排列；圍繞該水平奈米線的垂直排列的閘極堆疊；在該水平奈米線的垂直排列的第一端部處的第一磊晶源極或汲極結構，該第一磊晶源極或汲極結構具有橫向延伸超過該水平奈米線的垂直排列的第一部分以及具有在該水平奈米線的垂直排列之上垂直延伸的第二部分，該第二部分具有大於該第一部分的水平厚度的垂直厚度；以及在該水平奈米線的垂直排列的第二端部處的第二磊晶源極或汲極結構，該第二磊晶源極或汲極結構具有橫向延伸超過該水平奈米線的垂直排列的第一部分以及具有在該水平奈米線的垂直排列之上垂直延伸的第二部分，該第二部分具有大於該第一部分的水平厚度的垂直厚度。
  8. 如請求項7之積體電路結構，其中，該第一和第二磊晶源極或汲極結構包括矽、磷和砷，磷的原子濃度與砷的原子濃度實質上相同。
  9. 如請求項7之積體電路結構，進一步包括：第一和第二介電質閘極側壁間隔物分別沿著該閘極堆疊的該第一和第二側。
  10. 如請求項7之積體電路結構，進一步包括：在該第一磊晶源極或汲極結構上的第一導電接觸物；以及在該第二磊晶源極或汲極結構上的第二導電接觸物。
  11. 一種計算裝置，包括：板材；以及耦接到該板材的組件，該組件包含積體電路結構，包括：水平奈米線的垂直排列；圍繞該水平奈米線的垂直排列的閘極堆疊；在該水平奈米線的垂直排列的第一端部處的第一磊晶源極或汲極結構；以及在該水平奈米線的垂直排列的第二端部處的第二磊晶源極或汲極結構，該第一和第二磊晶源極或汲極結構包括矽、磷和砷，磷的原子濃度與實質上相同砷的原子濃度，其中，該第一和第二磊晶源極或汲極結構具有與砷的深度實質上相同的磷的深度。
  12. 如請求項11之計算裝置，進一步包括：耦接到該板材的記憶體。
  13. 如請求項11之計算裝置，進一步包括：耦接到該板材的通訊晶片。
  14. 如請求項11之計算裝置，進一步包括： 耦接到該板材的相機。
  15. 如請求項11之計算裝置，進一步包括：耦接到該板材的電池。
  16. 如請求項11之計算裝置，進一步包括：耦接到該板材的天線。
  17. 如請求項11之計算裝置，其中，該組件為封裝的積體電路晶粒。
  18. 如請求項11之計算裝置，其中，該組件選自由處理器、通訊晶片、和數位信號處理器所組成的群組。
  19. 如請求項11之計算裝置，其中，該計算裝置選自由行動電話、膝上型電腦、桌上型電腦、伺服器、和機上盒所組成的群組。
TW109121157A 2019-09-24 2020-06-22 具有陡摻雜物分佈的高深寬比源極或汲極結構 TWI864029B (zh)

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