TWI841221B - 半導體元件 - Google Patents

Abstract

本揭露提供一種半導體元件。該半導體元件包括具有一溝槽的一基板以及位於該溝槽中的一閘極結構。該閘極結構包括一較高閘極電極、位於該較高閘極電極上的一覆蓋層、以及部分地設置於該較高閘極電極和該覆蓋層之間的一第一介電層。

Description

半導體元件

本申請案主張美國第17/844,961及17/845,871號專利申請案之優先權（即優先權日為「2022年6月21日」），其內容以全文引用之方式併入本文中。

本揭露係關於一種半導體元件。特別是關於一種埋入（buried）閘極結構，其具有位於電極和覆蓋層之間的一介電層。

半導體元件的埋入（buried）閘極結構包括溝槽中的閘極介電層和閘極電極。閘極介電層覆蓋溝槽的表面，且閘極電極部分地填充閘極介電層上的溝槽。埋入閘極結構可以與半導體元件的主動區域中的雜質區域或接合區相鄰（或在相同的水平上）。

閘極誘導汲極漏電流（gate induced drain leakage; GIDL）可能在閘極電極和雜質區域重疊的地方增加。GIDL會釋放儲存的電荷，從而降低半導體元件的操作可靠性。此外，半導體元件的一部分埋入閘極結構可以設置於半導體元件的隔離區域中，該隔離區域被稱為傳輸閘極（passing gate）。傳輸閘極可能會加劇GIDL的發生。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不組成本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。

本揭露的一方面提供了一種半導體元件。該半導體元件包括具有一溝槽的一基板以及位於該溝槽中的一閘極結構。該閘極結構包括一較高閘極電極、位於該較高閘極電極上的一覆蓋層、以及部分地設置於該較高閘極電極和該覆蓋層之間的一第一介電層。

本揭露的另一方面提供了一種半導體元件。該半導體元件包括具有一溝槽的一基板以及位於該溝槽中的一閘極結構。該閘極結構包括一較高閘極電極和位於該較高閘極電極上的一覆蓋層。該覆蓋層和該基板之間的一距離大於該較高閘極電極和該基板之間的一距離。

本揭露的另一方面提供了一種半導體元件的製備方法。該方法包括形成一溝槽於一基板中並設置一較高閘極電極於該溝槽中。該方法也包括設置一第一介電層於該溝槽中的該較高閘極電極上並設置一覆蓋層於該溝槽中的該第一介電層上。

形成較厚的介電層於溝槽中可以降低有效電場並因此降低GIDL。因此，可以避免不同記憶單元中的字元線之間的干擾。可以延長資料保持時間，也可以提高半導體元件的操作可靠性。

此外，閘極結構也包括一較低閘極電極以及位於較低閘極電極和基板之間的一介電層。較低閘極電極和基板之間的介電層可以具有恆定的厚度，這有助於最適化亞閾值擺幅（subthreshold swing）並降低閾值電壓。因此，可以增加通道離子。例如，可以增加摻雜區之間電子的數目（number）、數量（amount）、密度、或流動。例如，假設外部電阻和內部陷阱電荷（或內部陷阱密度）是恆定的，則通道離子可以增加20%、40%、60%、或更多。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。組成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可做為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

現在使用特定的語言描述圖式所示之本揭露實施例或示例。應理解的是，此處無意限制本揭露的範圍。所述實施例的任何改變或修改，以及本文所述原理的任何進一步應用，都被視為是本揭露相關技術領域具有通常知識者可思及的。本揭露可能在不同實施例中重複參照符號，但即使它們共用相同的參照符號，也不一定意味著一實施例的部件適用於另一實施例。

應理解的是，儘管本文可以使用用語第一、第二、第三等來描述各種元件、構件、區域、層、或部分，但是這些元件、構件、區域、層、或部分不受到這些用語的限制。相反地，這些用語僅用於區分一個元件、構件、區域、層、或部分與另一個元件、構件、區域、層、或部分。因此，在不脫離本揭露概念的情況下，以下所討論的第一元件、構件、區域、層、或部分可以被稱為第二元件、構件、區域、層、或部分。

本文使用的用語僅出於描述特定示例實施例的目的，並且不用以限制本揭露之概念。如本文所使用的，除非上下文另外明確指出，單數形式的“一（a/an）”和“該”也包括複數形式。應理解的是，在本說明書中使用用語“包括（comprises）”和“包含（comprising）”時指出所述之部件、整數、步驟、操作、元件、或構件的存在，但不排除存在或增加一個或多個其他部件、整數、步驟、操作、元件、構件、或前述之組合。

圖1A例示本揭露一些實施例之一半導體元件1的平面示意圖。

在一些實施例中，半導體元件1可以設置為與電路相鄰。例如，半導體裝置1可以與像是動態隨機存取記憶體（dynamic random access memory; DRAM）元件的記憶元件相鄰設置。

參照圖1A，半導體元件1可以包括複數個主動區域10a和形成於基板10上的隔離區域10i（或隔離層）。主動區域10a可以由隔離區域10i定義。

半導體元件1也可以包括複數個閘極結構，像是閘極結構11、12、13和14。每一個主動區域10a可以跨越兩個閘極結構並且可以被兩個閘極結構劃分為三個摻雜區。例如，主動區域10a可以被劃分為設置於兩個閘極結構12和13之間的第一摻雜區101和位於第一摻雜區101兩側的第二摻雜區102。

每一個閘極結構11、12、13和14可以具有沿任一方向延伸的線狀。每一個閘極結構11、12、13和14可以是埋在穿過主動區域10a和隔離區域10i的溝槽中的埋入閘極。每一個閘極結構11、12、13和14可以包括一或多個埋在主動區域10a中的主要閘極部分（或主要閘極）和一或多個埋在隔離區域10i中的傳輸閘極部分（或傳輸閘極）。例如，圖1B（下文進一步描述）顯示出閘極結構11的傳輸閘極、閘極結構12的主要閘極、閘極結構13的主要閘極、和閘極結構14的傳輸閘極。圖1C（下文進一步描述）顯示出穿過主動區域10a和隔離區域10i的其中一者的溝槽10t2（其中設置有閘極結構12）。主動區域10a之上的一部分閘極結構12是主要閘極。

如本文所使用，用語“主要閘極”指的是被配置為接收電壓以尋址一個記憶單元的閘極，並且用語“傳輸閘極”指的是被配置為接收電壓以尋址一個相鄰記憶單元的閘極。

例如，閘極結構11可以是圖1B所示的一個記憶單元中的傳輸閘極，但是在另一個記憶單元中成為主要閘極。在一些實施例中，閘極結構12可以是圖1B所示的一個記憶單元中的主要閘極，但是在又另一個記憶單元中成為傳輸閘極。

儘管主要閘極和傳輸閘極都在上文被描述為閘極結構的部分（parts）或一部分（portions），但是主要閘極和傳輸閘極具有不同的結構。例如，如圖1B所示，用於閘極結構11的傳輸閘極部分的溝槽10t1和用於閘極結構12的主要閘極部分的溝槽10t2具有不同的深度。溝槽10t1可以比溝槽10t2更深。

圖1B例示沿著圖1A所示的線A-A’繪製的半導體元件的剖面示意圖。

參照圖1B，半導體元件1可以包括基板10，和形成於基板10中的閘極結構11、12、13和14。

基板10可以包括一半導體基板。在一些實施例中，基板10可以包括例如矽（Si）、單晶矽、多晶矽、非晶矽、鍺（Ge）、矽鍺（SiGe）、碳化矽（SiC）、碳化矽鍺（SiGeC）、鎵（Ga）、砷化鎵（GaAs）、銦（In）、砷化銦（InAs）、磷化銦（InP）、或其他第IV-IV族、第III-V族、或第II-VI族半導體材料。在一些其他實施例中，基板10可以包括層狀半導體，像是矽/矽鍺、絕緣體上矽（silicon-on-insulator）或絕緣體上矽鍺（silicon germanium-on-insulator）。

主動區域10a和隔離區域10i可以形成於基板10中。主動區域10a可以由隔離區域10i定義。在一些實施例中，隔離區域10i可以包括淺溝槽隔離（shallow trench isolation; STI）結構。STI結構可以包括例如氧化矽（SiO ₂）、氮化矽（Si ₃N ₄）、氮氧化矽（N ₂OSi ₂）、氧化氮化矽（N ₂OSi ₂）等。

第一摻雜區101和第二摻雜區102可以形成於主動區域10a中。在一些實施例中，第一摻雜區101和第二摻雜區102可以設置於主動區域10a的頂表面之上或附近。第一摻雜區101和第二摻雜區102可以位於溝槽10t2的兩側。

通道區域CH可以形成於第一摻雜區101和第二摻雜區102之間。通道區域CH可以位於閘極結構12及/或閘極結構13下方。

在一些實施例中，第一摻雜區101和第二摻雜區102可以摻雜有像是磷（P）、砷（As）、或銻（Sb）的N型摻雜劑。在一些其他實施例中，第一摻雜區101和第二摻雜區102可以摻雜有像是硼（B）或銦（In）的P型摻雜劑。在一些實施例中，第一摻雜區101和第二摻雜區102可以摻雜有具有相同導電類型的摻雜劑或雜質離子。在一些實施例中，第一摻雜區101和第二摻雜區102可以摻雜有具有不同導電類型的摻雜劑或雜質離子。

第一摻雜區101和第二摻雜區102的底表面可以位於與主動區域10a的頂表面相距一預定深度處。第一摻雜區101和第二摻雜區102可以接觸溝槽10t2的側壁。第一摻雜區101和第二摻雜區102的底表面可以高於溝槽10t2的底表面。類似地，第一摻雜區101和第二摻雜區102的底表面可以高於溝槽10t1的底表面。

在一些實施例中，第一摻雜區101和第二摻雜區102可以稱為源極/汲極區。在一些實施例中，第一摻雜區101可以包括位元線接觸區並且可以與位元線結構（像是圖3所示的位元線結構32）電性連接。第二摻雜區102可以包括儲存節點接合區並且可以與記憶元件（像是圖3所示的記憶元件34）電性連接。

隔離區域10i中的溝槽10t1和主動區域10a中的溝槽10t2是其中可以形成閘極結構11和12的空間。隔離區域10i中的閘極結構11可以包括傳輸閘極。主動區域10a中的閘極結構12可以包括主要閘極。

溝槽10t2可以具有比溝槽10tl更淺的深度。溝槽10t1和10t2的底部可以各自具有如圖1B的實施例中所示的曲率。然而，在一些其他實施例中，溝槽10t1和10t2的底部可以是平坦的或者可以具有其他形狀。

閘極結構12可以包括介電層12d1、12d2、12d3、閘極電極12e1、12e2、和覆蓋層12c。

介電層12dl可以共形地形成於溝槽10t2的底表面和側壁上。介電層12d1可以圍繞或覆蓋閘極電極12e1的一部分。介電層12d1可以將閘極電極12e1與基板10隔開。

介電層12dl的一部分（例如，側壁或延伸部）可以設置於閘極電極12e2和基板10之間。介電層12dl的一部分（例如，底部或基部）可以設置於閘極電極12e1和基板10之間。

在一些實施例中，介電層12d1的厚度t1範圍可以從大約4.0奈米（nm）到大約6.0 nm。

在一些實施例中，介電層12dl可以具有恆定的厚度。例如，閘極電極12e2與基板10之間的介電層12d1的側壁（或延伸部）的厚度和閘極電極12e1與基板10之間的介電層12d1的底部（或基部）的厚度可以實質上相等。

在一些實施例中，在閘極電極12e2和基板10之間的介電層12dl的側壁（或延伸部）的厚度和閘極電極12e1和基板10之間的介電層12dl的底部（或基部）的厚度都可以是大約4.0 nm、5.0 nm、或6.0 nm。

在一些實施例中，介電層12dl可以具有不同的厚度。例如，閘極電極12e2和基板10之間的介電層12d1的側壁（或延伸部）的厚度可以大於閘極電極12e1和基板10之間的介電層12d1的底部（或基部）的厚度。例如，閘極電極12e2和基板10之間的介電層12d1的側壁（或延伸部）的厚度可以小於閘極電極12e1和基板10之間的介電層12d1的底部（或基部）的厚度。

在一些實施例中，介電層12d1可以包括例如氧化矽（SiO ₂）、氮化矽（Si ₃N ₄）、氮氧化矽（N ₂OSi ₂）、氧化氮化矽（N ₂OSi ₂）、高介電係數（high-k）材料、或前述之組合。高介電係數材料的例子包括介電常數高於二氧化矽（SiO ₂）的介電材料，或介電常數高於大約3.9的介電材料。在一些實施例中，介電層12d1可以包括至少一種金屬元素，像是氧化鉿（HfO ₂）、摻雜矽的氧化鉿（HSO）、氧化鑭（La ₂O ₃）、氧化鋁鑭（LaAlO ₃）、氧化鋯（ZrO ₂）、矽酸鋯（ZrSiO ₄）、氧化鋁（Al ₂O ₃）、或前述之組合。

介電層12d2可以設置於閘極電極12e1上。介電層12d2可以部分地設置於閘極電極12e1和12e2之間。例如，介電層12d2可以具有位於閘極電極12e1和12e2之間的一基部和從基部延伸到主動區域10a的頂表面的一延伸部。

在一些實施例中，介電層12d2的厚度t2範圍可以從大約1.5 nm到大約3.0 nm。在一些實施例中，介電層12d2的厚度t2可以小於介電層12d1的厚度t1。

在一些實施例中，介電層12d2可以具有恆定的厚度。例如，介電層12d2的延伸部的厚度和介電層12d2的基部的厚度可以實質上相等。

在一些實施例中，介電層12d2的延伸部的厚度和介電層12d2的基部的厚度都可以是大約1.5 nm、3.0 nm、或介於1.5 nm和3.0 nm之間的其他量。

在一些實施例中，介電層12d2可以具有不同的厚度。例如，介電層12d2的延伸部的厚度可以大於介電層12d2的基部的厚度。例如，介電層12d2的延伸部的厚度可以小於介電層12d2的基部。

介電層12d2的基部可以直接接觸閘極電極12e1和12e2。介電層12d2的基部可以夾在閘極電極12e1和12e2之間。介電層12d2的基部可以被閘極電極12e1和12e2覆蓋或埋住（embedded）。

介電層12d2的延伸部可以覆蓋或接觸介電層12dl的一部分。

介電層12d2的延伸部可以設置於閘極電極12e2和介電層12dl之間以及介電層12d3和介電層12dl之間。介電層12d2的延伸部可以透過介電層12d1與基板10隔開。介電層12d2的延伸部可以透過介電層12d3與覆蓋層12c隔開。

介電層12d2可以圍繞或覆蓋閘極電極12e2的一部分。介電層12d1和介電層12d2的延伸部可以將閘極電極12e2與基板10隔開。因此，閘極電極12e2和基板10之間的距離（亦即，厚度t2和厚度t1）可以大於閘極電極12e1和基板10之間的距離（亦即，厚度t1）。例如，閘極電極12e2和閘極電極12e1可以與基板10相隔不同的距離。

介電層12d3可以設置於閘極電極12e2上。介電層12d3可以部分地設置於閘極電極12e2和覆蓋層12c之間。例如，介電層12d3可以具有位於閘極電極12e2和覆蓋層12c之間的一基部和從基部延伸到主動區域10a的頂表面的一延伸部。

在一些實施例中，介電層12d3的厚度t3範圍可以從大約1.5 nm到大約3.0 nm。在一些實施例中，介電層12d3的厚度t3可以小於介電層12d1的厚度t1。

在一些實施例中，介電層12d3可以具有恆定的厚度。例如，介電層12d3的延伸部的厚度和介電層12d3的基部的厚度可以實質上相等。

在一些實施例中，介電層12d3的延伸部的厚度和介電層12d3的基部的厚度都可以是大約1.5 nm、3.0 nm、或介於1.5 nm和3.0 nm之間的其他量。

在一些實施例中，介電層12d3可以具有不同的厚度。例如，介電層12d3的延伸部的厚度可以大於介電層12d3的基部的厚度。例如，介電層12d3的延伸部的厚度可以小於介電層12d3的基部的厚度。

在一些實施例中，介電層12d3的厚度t3和介電層12d2的厚度t2可以實質上相等。例如，介電層12d3的厚度t3和介電層12d2的厚度t2都可以是大約1.5 nm、3.0 nm、或介於1.5 nm和3.0 nm之間的其他量。

例如，介電層12d3的延伸部的厚度和介電層12d2的延伸部的厚度可以實質上相等。例如，介電層12d3的基部的厚度和介電層12d2的基部的厚度可以實質上相等。

介電層12d3的基部可以直接接觸閘極電極12e2和覆蓋層12c。介電層12d3的基部可以夾在閘極電極12e2和覆蓋層12c之間。介電層12d3的基部可以被閘極電極12e2和覆蓋層12c覆蓋或埋住。

介電層12d3的延伸部可以覆蓋或接觸介電層12d2的一部分。

介電層12d3的延伸部可以設置於覆蓋層12c和介電層12d2之間。介電層12d3的延伸部可以透過介電層12d2與介電層12d1隔開。

介電層12d3可以圍繞或覆蓋覆蓋層12c的一部分。

介電層12d1、介電層12d2、和介電層12d3可以將覆蓋層12c與基板10隔開。因此，覆蓋層12c和基板10之間的距離（亦即，厚度t3、厚度t2、和厚度t1）可以大於閘極電極12e1和基板10之間的距離（亦即，厚度t1）。因此，覆蓋層12c和基板10之間的距離（亦即，厚度t3、厚度t2、和厚度t1）可以大於閘極電極12e2和基板10之間的距離（亦即，厚度t2和厚度t1）。例如，閘極電極12e2、閘極電極12e1、和覆蓋層12c可以與基板10相隔不同的距離。

介電層12dl的表面、介電層12d2的延伸部的表面、介電層12d3的延伸部的表面、覆蓋層12c的表面、和主動區域10a的頂表面中的任意兩個可以實質上共平面。

構成介電層12d2的材料可以與構成介電層12d1的材料相同或不同。類似地，構成介電層12d3的材料可以與構成介電層12d1的材料相同或不同。

在一些實施例中，介電層12d2和介電層12d1可以具有透過不同操作所形成的相同材料。類似地，介電層12d3與介電層12d1可以具有透過不同操作所形成的相同材料。

例如，介電層12dl的製作技術可以包括熱氧化操作。介電層12d2的製作技術可以包括原子層沉積（atomic layer deposition; ALD）製程。介電層12d3的製作技術可以包括ALD製程。

在一些實施例中，介電層12d1和介電層12d2可以具有不同的密度，像是不同的粒子密度。例如，介電層12d1的密度可以低於介電層12d2的密度。介電層12d2的密度可以高於介電層12d1的密度。例如，介電層12d2可以比介電層12d1更緻密。

在一些實施例中，介電層12d1和介電層12d3可以具有不同的密度，像是不同的粒子密度。例如，介電層12d1的密度可以低於介電層12d3的密度。介電層12d3的密度可以高於介電層12d1的密度。例如，介電層12d3可以比介電層12d1更緻密。在一些實施例中，介電層12d2和介電層12d3可以具有相同的密度。

閘極電極12e1可以設置於介電層12d1上並且透過介電層12d1與基板10隔開。閘極電極12e1可以與基板10相隔一距離（亦即，厚度t1）。在一些實施例中，閘極電極12e1與基板10隔開的距離範圍可以從大約4.0 nm到大約6.0 nm。

閘極電極12e1可以被介電層12d1和介電層12d2包圍或覆蓋。閘極電極12e1相對於閘極電極12e2也可以稱為較低閘極電極。

在一些實施例中，閘極電極12e1可以包括單層金屬、金屬複合物或導電材料層。在一些實施例中，閘極電極12e1可以包括金屬基材料。例如，閘極電極12e1可以包括鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）、鎢（W）、氮化鎢（WN）、前述之堆疊、或前述之組合。

閘極電極12e2可以設置於介電層12d2上並且透過介電層12d2與閘極電極12e1隔開。閘極電極12e2可以透過介電層12d1和介電層12d2與基板10隔開。閘極電極12e2可以與基板10隔開一距離（亦即，厚度t1和厚度t2）。在一些實施例中，閘極電極12e2與基板10隔開的距離範圍可以從大約5.5 nm到大約9.0 nm，像是大約7.0 nm或大約7.5 nm。

閘極電極12e2可以與第二摻雜區102隔開一距離（亦即，厚度tl和厚度t2）。閘極電極12e2可以與第一摻雜區101隔開一距離（亦即，厚度t1和厚度t2）。

閘極電極12e2可以被介電層12d2和介電層12d3包圍或覆蓋。閘極電極12e2相對於閘極電極12e1也可以稱為較高閘極電極。

在一些實施例中，閘極電極12e2可以包括單層金屬、金屬複合物或導電材料層。在一些實施例中，閘極電極12e2可以包括多晶矽（poly-Si）、氮化鈦（TiN）、氮化鎢（WN）、或其類似材料。

在一些實施例中，閘極電極12e1的寬度w1可以大於閘極電極12e2的寬度w2。

在一些實施例中，閘極電極12e1和12e2可以用作字元線。例如，閘極電極12e1和12e2可以與位元線（像是圖3所示的位元線結構32）一起使用以尋址記憶單元。例如，閘極電極12e2可以用作記憶單元中電晶體的閘極電極。第二摻雜區102和第一摻雜區101可以作為電晶體的汲極區和源極區。第二摻雜區102可以耦合到電容器或記憶元件（像是圖3所示的記憶元件34）並且第一摻雜區101可以耦合到位元線（像是圖3所示的位元線結構32）。電晶體可以將電荷保留在電容器中。

在一些實施例中，閘極電極12e2可以具有低功函數。在一些實施例中，閘極電極12e1可以具有高功函數。高功函數是指高於矽的中間能隙（mid-gap）功函數的功函數。低功函數是指低於矽的中間能隙功函數的功函數。具體地，高功函數可以高於4.5 eV，而低功函數可以低於4.5 eV。

在一些實施例中，閘極電極12e1和12e2可以被配置為接收不同的電壓。在一些實施例中，施加在閘極電極12e1上的電壓可以大於施加在閘極電極12e2上的電壓。在一些實施例中，閘極電極12e1和12e2之間的電壓差可以大於0.3伏特（V）。在一些實施例中，閘極電極12e1和12e2可以被配置為尋址不同的記憶單元。

覆蓋層12c可以設置於介電層12d3上並且透過介電層12d3與閘極電極12e2隔開。覆蓋層12c可以透過介電層12d1、介電層12d2、和介電層12d3與基板10隔開。覆蓋層12c可以與基板10隔開一距離（亦即，厚度t1、厚度t2、和厚度t3）。在一些實施例中，覆蓋層12c與基板10隔開的距離範圍可以從大約7.0 nm到大約12.0 nm，像是大約10.0 nm或大約9.0 nm。

覆蓋層12c可以被介電層12d3包圍或覆蓋。覆蓋層12c可以接觸介電層12d3的延伸部。覆蓋層12c可以透過介電層12d3與介電層12d2隔開。覆蓋層12c可以用於保護閘極電極12e2。覆蓋層12c可以具有與主動區域10a的頂表面實質上共平面的一表面。

在一些實施例中，閘極電極12e1的寬度w1可以大於覆蓋層12c的寬度w3。在一些實施例中，閘極電極12e2的寬度w2可以大於覆蓋層12c的寬度w3。換句話說，覆蓋層12c的寬度w3可以小於閘極電極12e2的寬度w2。覆蓋層12c的寬度w3可以小於閘極電極12e1的寬度w1。

在一些實施例中，覆蓋層12c可以包括介電材料，像是氧化矽（SiO ₂）、氮化矽（Si ₃N ₄）、氮氧化矽（N ₂OSi ₂）、和氧化氮化矽（N ₂OSi ₂）。在一些實施例中，覆蓋層12c可以包括氮化矽襯層（liner）和旋塗介電（spin-on-dielectric; SOD）材料。

閘極結構11可以包括介電層11d1、11d2、11d3、閘極電極11e1、11e2、和覆蓋層11c。閘極結構11的結構類似於閘極結構12的結構，除了閘極結構11設置於隔離區域10i中之外。

圖1C例示沿著圖1A所示的線A-A’繪製的半導體元件的剖面示意圖。圖1C的結構類似於圖1B的結構，除了下述差異之外。

在一些實施例中，介電層12d3的厚度t3可以大於介電層12d2的厚度t2。例如，介電層12d3的厚度t3可以實質上是介電層12d2的厚度t2的兩倍。例如，介電層12d3的厚度t3可以是大約3.0 nm，而介電層12d2的厚度t2可以是大約1.5 nm。

在一些實施例中，覆蓋層12c與基板10隔開的距離範圍可以從大約8.5 nm到大約10.5 nm。

圖1D例示沿著圖1A所示的線A-A’繪製的半導體元件的剖面示意圖。圖1D的結構類似於圖1B的結構，除了下述差異之外。

在一些實施例中，介電層12d2的厚度t2可以大於介電層12d3的厚度t3。例如，介電層12d2的厚度t2可以實質上是介電層12d3的厚度t3的兩倍。例如，介電層12d2的厚度t2可以是大約3.0 nm，而介電層12d3的厚度t3可以是大約1.5 nm。

在一些實施例中，覆蓋層12c與基板10隔開的距離範圍可以從大約8.5 nm到大約10.5 nm。

圖1E例示沿著圖1A所示的線B-B’繪製的半導體元件的剖面示意圖。

參照圖1E，溝槽10t2延伸穿過主動區域10a和隔離區域10i的其中一者。溝槽10t2可以具有鰭片結構，其中主動區域10a比隔離區域10i更為突出。換句話說，跨越隔離區域10i的傳輸閘極的深度大於跨越主動區域10a的主要閘極的深度。因此，用於閘極結構12的溝槽10t2對於主要閘極區和傳輸閘極區具有不同的深度。

鰭片結構可以增加通道寬度並改善電特性。在一些實施例中，可以省略鰭片結構。

圖2例示本揭露一些實施例之半導體元件2的剖面示意圖。圖2的半導體元件2類似於圖1的半導體元件1，除了下述差異之外。

半導體元件2的閘極結構12更包括設置於介電層12dl和閘極電極12el之間的障壁層12bl。障壁層12b1可以共形地形成於介電層12d1的表面上。介電層12d2的基部可以設置於障壁層12b1上。介電層12d2的基部可以接觸障壁層12b1。

在一些實施例中，障壁層12bl可以包括金屬基材料。障壁層12b1可以包括金屬氮化物。障壁層12b1可以包括氮化鈦（TiN）或氮化鉭（TaN）。

半導體元件2的閘極結構12更包括設置於介電層12d2和閘極電極12e2之間的障壁層12b2。障壁層12b2可以設置於介電層12d2的基部上。

障壁層12b2與基板10之間的距離（亦即，厚度t1和厚度t2）可以大於障壁層12b1與基板10之間的距離（亦即，厚度t1）。例如，障壁層12b2與障壁層12b1可以與基板10相隔不同的距離。

障壁層12bl和12b2可以包括相同或不同的材料。在一些實施例中，障壁層12b2可以包括金屬基材料。障壁層12b2可以包括金屬氮化物。障壁層12b2可以包括氮化鈦（TiN）或氮化鉭（TaN）、氮化鎢（WN）或前述之組合。

圖3例示本揭露一些實施例之半導體元件3的剖面示意圖。圖3的半導體元件3類似於圖1的半導體元件1，除了下述差異之外。

半導體元件3可以更包括隔離層30、接觸插塞31、33、位元線結構32、和記憶元件34。

隔離層30可以是單層或多層。隔離層30可以包括氧化矽（SiO ₂）、氮化矽（Si ₃N ₄）、氮氧化矽（N ₂OSi ₂）、氧化氮化矽（N ₂OSi ₂）等。隔離層30可以用於將相鄰的接觸插塞33彼此隔離。

接觸插塞31可以與位元線結構32和第一摻雜區101電性連接。位元線結構32可以包括位元線32a、位元線硬罩幕層32b、和間隔物32c。位元線32a可以包括選自多晶矽（poly-Si）、金屬矽化物、金屬氮化物、和金屬中的至少一種材料。位元線硬罩幕層32b可以包括氧化矽或氮化矽。間隔物32c可以包括介電材料。間隔物32c可以接觸介電層12d1、介電層12d2、及/或介電層12d3。

接觸插塞33可以與記憶元件34和第二摻雜區102電性連接。

在一些實施例中，接觸插塞31和33可以包括合適的導電材料。例如，接觸插塞31和33可以包括鎢（W）、銅（Cu）、鋁（Al）、銀（Ag）、前述之合金、或前述之組合。

記憶元件34可以是電容器。因此，記憶元件34可以包括與接觸插塞33接觸的儲存節點。儲存節點可以具有圓柱狀或柱形狀。電容器介電層可以形成於儲存節點的表面上。

隨著DRAM元件變得更加地高度集成，將記憶單元中的主要閘極（像是閘極結構12的電極）與相鄰的記憶單元中的傳輸閘極（像是閘極結構11的電極）隔離變得更加困難。例如，當傳輸閘極開啟時，可以創建一個反轉層（inversion layer），其可以擴展源極/汲極接面，從而產生內部電場。內部電場可以加速GIDL。

透過形成更厚的介電層（亦即，介電層12d1、12d2、和12d3）於覆蓋層和基板之間，可以降低有效電場並且因此可以降低GIDL。因此，可以避免不同記憶單元中字元線之間的干擾，延長資料保持時間，也可以提高半導體元件的操作可靠性。

此外，較低閘極電極和基板之間的介電層（例如，介電層12dl）可以具有恆定的厚度，這有助於最適化亞閾值擺幅並降低閾值電壓。因此，可以增加通道離子（例如，通道區域CH中的通道離子）。例如，可以增加摻雜區之間電子的數目、數量、密度、或流動。例如，假設外部電阻和內部陷阱電荷（或內部陷阱密度）是恆定的，則通道離子可以增加20%、40%、60%、或更多。

圖4A、圖4B、圖4C、圖4D、圖4E、圖4F、圖4G、圖4H、圖4I、圖4J、圖4K、圖4L、圖4M、圖4N、圖4O、和圖4P例示本揭露一些實施例之製備半導體元件的方法的各階段。為了更好地理解本揭露的各方面，已經將這些圖式中的至少一些進行簡化。在一些實施例中，可以透過以下參照圖4A、圖4B、圖4C、圖4D、圖4E、圖4F、圖4G、圖4H、圖4I、圖4J、圖4K、圖4L、圖4M、圖4N、圖4O、和圖4P所述的操作來製備圖3中的半導體元件3。

如圖4A所示，形成隔離區域10i於基板10中。主動區域10a由隔離區域10i定義。可以透過STI（淺溝槽隔離）製程形成隔離區域10i。例如，形成襯墊層（未顯示）於基板10上之後，使用隔離罩幕（未顯示）蝕刻襯墊層和基板10以定義隔離溝槽。以介電材料填充隔離溝槽，從而形成隔離區域10i。

可以依序地形成壁氧化物（wall oxide）、襯層、和間隙填充介電質作為隔離區域10i。襯層的製作技術可以包括堆疊氧化矽（SiO ₂）和氮化矽（Si ₃N ₄）。間隙填充介電質可以包括SOD材料。在本揭露的另一個實施例中，在隔離區域10i中，可以使用氮化矽作為間隙填充介電質。可以透過化學氣相沉積（chemical vapor deposition; CVD）製程對隔離溝槽填充介電材料。此外，可以額外進行像是化學機械研磨（chemical-mechanical polishing; CMP）的平坦化製程。

參照圖4B，可以接著形成複數個溝槽10t1和10t2於基板10中。每一個溝槽10t1和10t2可以具有與主動區域10a和隔離區域10i交叉的線狀。每一個溝槽10t1和10t2的製作技術可以包括使用硬罩幕層40作為蝕刻罩幕的基板10蝕刻製程。硬罩幕層40可以形成於基板10上，並且具有線狀開口。硬罩幕層40可以包括對基板10具有蝕刻選擇性的材料。每一個溝槽10t1和10t2可以形成為比隔離溝槽淺。在一些實施例中，每一個溝槽10t1和10t2的底部邊緣可以具有曲率。

可以同時蝕刻主動區域10a和隔離區域10i以形成溝槽10tl和10t2。在一些實施例中，由於主動區域10a和隔離區域10i之間的蝕刻選擇性，隔離區域10i被蝕刻得比主動區域10a更深。因此，閘極溝槽可以具有鰭片結構，其中主動區域10a比閘極溝槽中的隔離區域10i更為突出。

參照圖4C，可以形成介電層d1於每一個溝槽10t1和10t2的表面上。在形成介電層d1之前，可以使從蝕刻製程損壞的每一個溝槽10t1和10t2的內表面恢復。例如，可以透過熱氧化處理形成犧牲氧化物，然後可以移除犧牲氧化物。

介電層dl的製作技術可以包括熱氧化製程，像是原位蒸汽發生（in situ steam generation; ISSG）氧化製程。在一些實施例中，介電層d1的製作技術可以包括沉積製程，像是CVD製程或ALD製程。

參照圖4D，可以形成障壁層bl於介電層d1和硬罩幕層40上。可以共形地形成障壁層bl於介電層d1的表面上。障壁層b1的製作技術可以包括ALD或CVD製程。

參照圖4E，可以形成導電層e1於障壁層bl上。可以形成導電層e1於障壁層b1上以填充每一個溝槽10t1和10t2。導電層e1可以包括低電阻金屬材料。導電層e1可以包括鎢（W）。導電層e1的製作技術可以包括CVD或ALD製程。

參照圖4F，可以進行凹陷製程。可以透過乾蝕刻製程（例如，回蝕刻製程）來進行凹陷製程。障壁層11b1和12b1的製作技術可以包括對障壁層bl進行回蝕刻製程。閘極電極11e1和12e1的製作技術可以包括對導電層e1進行回蝕刻製程。

障壁層11b1和閘極電極11e1可以形成於溝槽10t1的內部。障壁層11b1和閘極電極11e1的頂表面可以實質上共平面或位於相同的水平上。障壁層12b1和閘極電極12e1可以形成於溝槽10t2內。障壁層12b1和閘極電極12e1的頂表面可以實質上共平面或位於相同的水平上。

在一些實施例中，可以預先進行平坦化製程以暴露出硬罩幕層40的頂表面，然後可以進行回蝕刻製程。

在形成障壁層12b1和閘極電極12e1之後，可以部分地暴露介電層12d1的表面12d1s。

參照圖4G，可以形成介電層d2於障壁層12b1和閘極電極12e1上。介電層d2可以直接接觸障壁層12b1和閘極電極12e1。介電層d2可以直接接觸介電層12d1的表面12d1s。介電層d2的製作技術可以包括ALD或CVD。

參照圖4H，可以形成障壁層b2於介電層d2上。介電層d2可以設置於障壁層b2和閘極電極12e1之間。障壁層b2可以非共形地形成。非共形障壁層b2的製作技術可以包括物理氣相沉積（physical vapor deposition; PVD）。

參照圖4I，可以移除障壁層b2的一部分以暴露出介電層d2的一部分。例如，可以對障壁層b2進行蝕刻製程。因此， 障壁層11b1和（Note:請確認）障壁層11b2可以保留在介電層d2的底表面上。

參照圖4J，可以形成導電層e2於 障壁層11b1、（Note:請確認）障壁層11b2和介電層d2上。導電層e2可以填充每一個溝槽。導電層e2可以包括具有低功函數的材料。導電層e2可以包括具有低功函數的多晶矽，例如摻雜有N型雜質的多晶矽。導電層e2的製作技術可以包括CVD或ALD。

參照圖4K，可以進行凹陷製程。可以透過乾蝕刻製程（例如，回蝕刻製程）來進行凹陷製程。閘極電極11e2和12e2的製作技術可以包括對導電層e2進行回蝕刻製程。在形成閘極電極12e2之後，可以部分地暴露出介電層d2的表面d2s。

參照圖4L，可以形成介電層d3於閘極電極12e2上。介電層d3可以直接接觸閘極電極12e2。介電層d3可以直接接觸介電層d2的表面d2s。介電層d3的製作技術可以包括ALD或CVD。

參照圖4M，可以形成覆蓋層11c和12c於介電層d3上。

參照圖4N，可以平坦化覆蓋層11c和12c並且可以移除硬罩幕層40，使介電層12d1、12d2、和12d3的頂表面暴露出來。透過上述一系列製程，可以形成埋入閘極結構11、12、13、和14。

參照圖4O，透過植入或其他摻雜技術來進行雜質的摻雜製程。因此，形成第一摻雜區101和第二摻雜區102於基板10中。

在一些實施例中，可以在所述的其他操作之後形成第一摻雜區101和第二摻雜區102。例如，可以在圖4A、圖4B、圖4C、圖4D、圖4E、圖4F、圖4G、圖4H、圖4I、圖4J、圖4K、圖4L、和圖4M的其中一個操作之後形成第一摻雜區101和第二摻雜區102。

參照圖4P，可以形成隔離層30於來自圖4N的結構的頂表面上，例如，透過ALD、CVD、PVD、遠程電漿CVD（remote plasma CVD; RPCVD）、電漿增強CVD（plasma enhanced CVD; PECVD）、塗佈等。可以圖案化隔離層30以定義形成於後續操作中的接觸插塞31、33的位置。接觸插塞31可以設置於第一摻雜區101之上。接觸插塞33可以設置於第二摻雜區102之上。然後，位元線結構32可以與接觸插塞31電性連接。記憶元件34可以與接觸塞33電性連接。

在一些實施例中，在形成記憶元件34之後，可以形成配線層（圖中未顯示）於記憶元件34上。例如，配線層可以具有多層配線結構，其包括複數個配線層和層間絕緣膜。

圖5例示本揭露一些實施例之製備一半導體元件的方法50流程圖。

在一些實施例中，方法50可以包括步驟S51，形成一溝槽於一基板中。例如，如圖4B所示，可以形成複數個溝槽10t1和10t2於基板10中。

在一些實施例中，方法50可以包括步驟S52，設置一較低障壁層於該溝槽中。例如，如圖4D所示，可以形成障壁層bl於介電層d1和硬罩幕層40上。障壁層bl可以設置於溝槽10t1和10t2中。

在一些實施例中，方法50可以包括步驟S53，設置一較低閘極電極於該溝槽中的該較低障壁層上。例如，如圖4E所示，可以形成導電層e1於障壁層bl上。例如，如圖4F所示，可以透過對導電層e1進行回蝕刻製程來形成閘極電極11e1和12e1。在一些實施例中，可以透過對障壁層bl進行回蝕刻製程來形成障壁層11b1和12b1。

在一些實施例中，方法50可以包括步驟S54，設置一較低介電層於該溝槽中的該較低閘極電極上。例如，如圖4G所示，可以形成介電層d2於障壁層12b1和閘極電極12e1上。類似地，可以形成介電層d2於障壁層11b1和閘極電極11e1上。

在一些實施例中，方法50可以包括步驟S55，設置一較高障壁層於該溝槽中的該較低介電層上。例如，如圖4H所示，可以形成障壁層b2於介電層d2上。例如，如圖4I所示， 障壁層11b1和（Note:請確認）障壁層11b2可以保留在介電層d2的底表面上。

在一些實施例中，方法50可以包括步驟S56，設置一較高閘極電極於該溝槽中的該較低介電層上。例如，如圖4J所示，可以形成導電層e2於 障壁層11b1、（Note:請確認）障壁層11b2、和介電層d2上。例如，如圖4K所示，可以透過對導電層e2進行回蝕刻製程來形成閘極電極11e2和12e2。

在一些實施例中，方法50可以包括步驟S57，設置一較高介電層於該溝槽中的該較高閘極電極上。例如，如圖4L所示，可以形成介電層d3於閘極電極12e2上。

在一些實施例中，方法50可以包括步驟S58，設置一覆蓋層於該溝槽中的該較高介電層上。例如，如圖4M所示，可以形成覆蓋層11c和12c於介電層d3上。於圖4N中，可以平坦化覆蓋層11c和12c並且可以移除硬罩幕層40，使介電層12d1、12d2、和12d3的頂表面暴露出來。

本揭露的一方面提供了一種半導體元件。該半導體元件包括具有一溝槽的一基板以及位於該溝槽中的一閘極結構。該閘極結構包括一較高閘極電極、位於該較高閘極電極上的一覆蓋層、以及部分地設置於該較高閘極電極和該覆蓋層之間的一第一介電層。

本揭露的另一方面提供了一種半導體元件。該半導體元件包括具有一溝槽的一基板以及位於該溝槽中的一閘極結構。該閘極結構包括一較高閘極電極和位於該較高閘極電極上的一覆蓋層。該覆蓋層和該基板之間的一距離大於該較高閘極電極和該基板之間的一距離。

本揭露的另一方面提供了一種半導體元件的製備方法。該方法包括形成一溝槽於一基板中並設置一較高閘極電極於該溝槽中。該方法也包括設置一第一介電層於該溝槽中的該較高閘極電極上並設置一覆蓋層於該溝槽中的該第一介電層上。

在溝槽中形成較厚的介電層可以降低有效電場並因此降低GIDL。因此，可以避免不同記憶單元中字元線之間的干擾。可以延長資料保持時間，也可以提高半導體元件的操作可靠性。

此外，閘極結構也包括較低閘極電極以及位於較低閘極電極和基板之間的介電層。較低閘極電極和基板之間的介電層可以具有恆定的厚度，這有助於最適化亞閾值擺幅並降低閾值電壓。因此，可以增加通道離子。例如，可以增加摻雜區之間電子的數目、數量、密度、或流動。例如，假設外部電阻和內部陷阱電荷（或內部陷阱密度）為恆定的，則通道離子可以增加20%、40%、60%、或更多。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或前述之組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中該之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文該之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。

1:半導體元件 2:半導體元件 3:半導體元件 10:基板 10a:主動區域 10i:隔離區域 10t1:溝槽 10t2:溝槽 11:閘極結構 11b1:障壁層 11b2:障壁層 11c:覆蓋層 11d1:介電層 11d2:介電層 11d3:介電層 11e1:閘極電極 11e2:閘極電極 12:閘極結構 12b1:障壁層 12b2:障壁層 12c:覆蓋層 12d1:介電層 12d1s:表面 12d2:介電層 12d3:介電層 12e1:閘極電極 12e2:閘極電極 13:閘極結構 14:閘極結構 30:隔離層 31:接觸插塞 32:位元線結構 32a:位元線 32b:位元線硬罩幕層 32c:間隔物 33:接觸插塞 34:記憶元件 40:硬罩幕層 50:方法 101:第一摻雜區 102:第二摻雜區 A- A’:線 B- B’:線 b1:障壁層 b2:障壁層 CH:通道區域 d1:介電層 d2:介電層 d2s:表面 d3:介電層 e1:導電層 e2:導電層 S51:步驟 S52:步驟 S53:步驟 S54:步驟 S55:步驟 S56:步驟 S57:步驟 S58:步驟 t1:厚度 t2:厚度 t3:厚度 w1:寬度 w2:寬度 w3:寬度

當結合圖式考慮時，可以透過參照詳細描述和申請專利範圍來獲得對本揭露更完整的理解，其中相似的圖式標記在所有圖式中代表相似的元件。 圖1A例示例示本揭露一些實施例之之一半導體元件的平面示意圖。 圖1B例示沿著圖1A所示的線A-A’繪製的半導體元件的剖面示意圖。 圖1C例示沿著圖1A所示的線A-A’繪製的半導體元件的剖面示意圖。 圖1D例示沿著圖1A所示的線A-A’繪製的半導體元件的剖面示意圖。 圖1E例示沿著圖1A所示的線B-B’繪製的半導體元件的剖面示意圖。 圖2例示本揭露一些實施例之一半導體元件的剖面示意圖。 圖3例示本揭露一些實施例之一半導體元件的剖面示意圖。 圖4A例示本揭露一些實施例之製備一半導體元件的方法的一或多個階段。 圖4B例示本揭露一些實施例之製備一半導體元件的方法的一或多個階段。 圖4C例示本揭露一些實施例之製備一半導體元件的方法的一或多個階段。 圖4D例示本揭露一些實施例之製備一半導體元件的方法的一或多個階段。 圖4E例示本揭露一些實施例之製備一半導體元件的方法的一或多個階段。 圖4F例示本揭露一些實施例之製備一半導體元件的方法的一或多個階段。 圖4G例示本揭露一些實施例之製備一半導體元件的方法的一或多個階段。 圖4H例示本揭露一些實施例之製備一半導體元件的方法的一或多個階段。 圖4I例示本揭露一些實施例之製備一半導體元件的方法的一或多個階段。 圖4J例示本揭露一些實施例之製備一半導體元件的方法的一或多個階段。 圖4K例示本揭露一些實施例之製備一半導體元件的方法的一或多個階段。 圖4L例示本揭露一些實施例之製備一半導體元件的方法的一或多個階段。 圖4M例示本揭露一些實施例之製備一半導體元件的方法的一或多個階段。 圖4N例示本揭露一些實施例之製備一半導體元件的方法的一或多個階段。 圖4O例示本揭露一些實施例之製備一半導體元件的方法的一或多個階段。 圖4P例示本揭露一些實施例之製備一半導體元件的方法的一或多個階段。 圖5例示本揭露一些實施例之製備一半導體元件的方法流程圖。

1:半導體元件

10:基板

10a:主動區域

10i:隔離區域

10t1:溝槽

10t2:溝槽

11:閘極結構

11c:覆蓋層

11d1:介電層

11d2:介電層

11d3:介電層

11e1:閘極電極

11e2:閘極電極

12:閘極結構

12c:覆蓋層

12d1:介電層

12d2:介電層

12d3:介電層

12e1:閘極電極

12e2:閘極電極

13:閘極結構

14:閘極結構

101:第一摻雜區

102:第二摻雜區

b1:障壁層

CH:通道區域

t1:厚度

t2:厚度

t3:厚度

w1:寬度

w2:寬度

w3:寬度

Claims (19)

1. 一種半導體元件，包括：一基板，具有一溝槽；以及一閘極結構，位於該溝槽中，其中該閘極結構包括：一較高閘極電極；一覆蓋層，位於該較高閘極電極上；以及一第一介電層，部分地設置於該較高閘極電極和該覆蓋層之間。
2. 如請求項1所述之半導體元件，其中該覆蓋層和該基板之間的一距離大於該較高閘極電極和該基板之間的一距離，且該覆蓋層的一寬度小於該較高閘極電極的一寬度。
3. 如請求項1所述之半導體元件，其中該閘極結構更包括：一較低閘極電極，與該較高閘極電極隔開；以及一第二介電層，部分地設置於該較高閘極電極和該較低閘極電極之間。
4. 如請求項3所述之半導體元件，其中該較高閘極電極設置於該第一介電層和該第二介電層之間。
5. 如請求項3所述之半導體元件，其中該第一介電層的一厚度和該第二 介電層的一厚度實質上相等。
6. 如請求項5所述之半導體元件，其中該第一介電層的該厚度和該第二介電層的該厚度介於大約1.5奈米(nm)和大約3.0nm之間。
7. 如請求項3所述之半導體元件，其中該第一介電層的一厚度實質上為該第二介電層的一厚度的兩倍，且該第一介電層的該厚度為大約3.0nm且該第二介電層的該厚度為大約1.5nm。
8. 如請求項3所述之半導體元件，其中該第二介電層的一厚度實質上為該第二介電層的一厚度的兩倍，且該第二介電層的該厚度為大約3.0nm且該第一介電層的該厚度為大約1.5nm。
9. 如請求項3所述之半導體元件，其中該閘極結構更包括：一第三介電層，設置於該基板和該較低閘極電極之間，其中該第二介電層設置於該第一介電層和該第三介電層之間。
10. 如請求項9所述之半導體元件，其中該第三介電層的一厚度實質上為恆定的，且該第三介電層的該厚度為大約4.0nm。
11. 如請求項1所述之半導體元件，其中該閘極結構設置於該基板的一主動區域中。
12. 如請求項1所述之半導體元件，其中該閘極結構設置於該基板的一隔離區域中。
13. 一種半導體元件，包括：一基板，具有一溝槽；以及一閘極結構，位於該溝槽中，其中該閘極結構包括：一較高閘極電極；以及一覆蓋層，位於該較高閘極電極上；其中該覆蓋層和該基板之間的一距離大於該較高閘極電極和該基板之間的一距離；其中該覆蓋層透過一第一介電層、一第二介電層、和一第三介電層與該基板隔開。
14. 如請求項13所述之半導體元件，其中該覆蓋層和該基板之間的該距離介於大約7.0nm和12.0nm之間。
15. 如請求項14所述之半導體元件，其中該第一介電層將該覆蓋層與該較高閘極電極隔開，該第二介電層設置於該第一介電層和該第三介電層之間，該第三介電層的一厚度實質上為恆定的，且該第三介電層的該厚度大於該第一介電層的一厚度。
16. 如請求項15所述之半導體元件，其中該第三介電層的該厚度大於該第二介電層的一厚度。
17. 如請求項14所述之半導體元件，其中該閘極結構更包括：一較低閘極電極，與該較高閘極電極隔開。
18. 如請求項17所述之半導體元件，其中該第二介電層將該較低閘極電極與較高閘極電極隔開。
19. 如請求項17所述之半導體元件，其中該第三介電層將該較低閘極電極與該基板隔開。