TWI878835B - 半導體元件及其製備方法 - Google Patents

Abstract

本申請提供一種半導體元件及其製備方法。該半導體元件包括具有一溝槽的一基底以及該溝槽中的一閘極結構。該閘極結構包括一下閘極電極，設置於該下閘極電極上的一上閘極電極，以及與該上閘極電極接觸的一矽化層。

Description

半導體元件及其製備方法

本申請案主張美國第17/949,474號專利申請案之優先權（即優先權日為「2022年9月21日」），其內容以全文引用之方式併入本文中。

本揭露內容關於一種半導體元件及其製備方法，特別是關於一種在兩個電極之間具有矽化層的埋入式閘極結構。

半導體元件的埋入式閘極結構包括溝槽中的閘極介電層及閘極電極。閘極介電層覆蓋溝槽的表面，而閘極電極則部分填充閘極介電層上的溝槽。埋入式閘極結構可以相鄰於(或在同一層面)半導體元件的主動區中的雜質區或接面區。

在閘極電極與雜質區重疊的地方，閘極誘導漏電(GIDL)可能會增加。GIDL會使儲存的電荷放電，致使半導體元件的操作可靠性惡化。此外，半導體元件的埋入式閘極結構的一部分可能被設置於半導體元件的隔離區域，這種閘極結構被稱為通過式閘極。通過式閘極可能會加劇GIDL的發生。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露的一個方面提供一種半導體元件。該半導體元件包括具有一溝槽的一基底以及該溝槽中的一閘極結構。該閘極結構包括一下閘極電極、設置於該下閘極電極上的一上閘極電極，以及與該上閘極電極接觸的一矽化層。

本揭露的另一個方面提供一種半導體元件。該半導體元件包括具有一溝槽的一基底以及該溝槽中的一閘極結構。該閘極結構包括一下閘極電極、設置於該下閘極電極上的一上閘極電極，以及設置於該下閘極電極與該上閘極電極之間的一金屬層。

本揭露的另一個方面提供一種半導體元件的製備方法。該製備方法包括在一基底中形成一溝槽，在該溝槽中設置一下閘極電極，以及在該下閘極電極上設置一金屬層。該製備方法還包括在該金屬層上設置一上閘極電極。

在上閘極電極與基底之間形成矽化層可以減少有效電場，致使減少GIDL。因此，可以避免不同記憶胞(memory cell)中字元線之間的干擾。資料保留時間可以延長，半導體元件的操作可靠性也可以得到改善。

此外，矽化層可以改善金屬線與基底接觸區域，如多晶矽閘極、源極與汲極之間的介面粗糙度。因此，金屬線與底層結構之間的電氣路徑的電阻可以減少。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或過程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

現在用具體的語言來描述附圖中說明的本揭露的實施例，或實例。應理解的是，在此不打算限制本揭露的範圍。對所描述的實施例的任何改變或修改，以及對本文所描述的原理的任何進一步應用，都應被認為是與本揭露內容有關的技術領域的普通技術人員通常會做的。參考數字可以在整個實施例中重複，但這並不一定表示一實施例的特徵適用於另一實施例，即使它們共用相同的參考數字。

應理解的是，儘管用語第一、第二、第三等可用於描述各種元素、元件、區域、層或部分，但這些元素、元件、區域、層或部分不受這些用語的限制。相反，這些用語只是用來區分一元素、元件、區域、層或部分與另一元素、元件、區域、層或部分。因此，下面討論的第一元素、元件、區域、層或部分可以稱為第二元素、元件、區域、層或部分而不偏離本發明概念的教導。

本文使用的用語僅用於描述特定的實施例，並不打算局限於本發明的概念。正如本文所使用的，單數形式的"一"、"一個"及"該"也包括複數形式，除非上下文明確指出。應進一步理解，用語"包含"及"包括"，當在本說明書中使用時，指出了所述特徵、整數、步驟、操作、元素或元件的存在，但不排除存在或增加一個或多個其他特徵、整數、步驟、操作、元素、元件或其組。

圖1A是俯示圖，例示本揭露一些實施例之半導體元件1a。

在一些實施例中，半導體元件1a可以設置於一電路附近。例如，半導體元件1a可以設置於一記憶體元件附近，如動態隨機存取記憶體(DRAM)元件或類似元件。

參照圖1A，半導體元件1a可以包括複數個主動區10a及形成在基底10上的隔離區10i(或隔離層)。主動區10a可以被隔離區10i定義。

半導體元件1還可以包括複數個閘極結構，如閘極結構11、12、13及14。每個主動區10a可穿過兩個閘極結構，並可被兩個閘極結構分為三個摻雜區。例如，主動區10a可被分為設置於兩個閘極結構12與13之間的第一摻雜區101以及位於第一摻雜區101兩側的第二摻雜區102。

閘極結構11、12、13及14可以各自具有沿任何一個方向延伸的線狀。閘極結構11、12、13及14可以各自是在一溝槽中的埋入式閘極，該溝槽貫穿主動區10a及隔離區10i。閘極結構11、12、13及14可以各自包括一個或多個埋於主動區10a的主閘極部分(或主閘極)及一個或多個埋於隔離區10i的通過閘極部分(或通過閘極)。例如，圖1B是例示閘極結構11的一通過閘極、閘極結構12的一主閘極、閘極結構13的一主閘極及閘極結構14的一通過閘極。圖1C是例示溝槽10t2(閘極結構12設置處)，該溝槽貫穿主動區10a及隔離區10i中的一個。閘極結構12在主動區10a上的部分是一主閘極。

如本文所用，用語"主閘極"是指經配置以接收一電壓來定址一記憶胞的閘極，而用語"通過閘極"是指經配置以接收一電壓來定址相鄰記憶胞的閘極。

例如，閘極結構11在圖1B所示的一個記憶胞中可能是一通過閘極，但在另一個記憶胞中成為一主閘極。在一些實施例中，閘極結構12在圖1B所示的一個記憶胞中可以是一主閘極，但在另一個記憶胞中成為一通過閘極。

儘管主閘極與通過閘極在上面都被描述為閘極結構的一部分或部分，但主閘極與通過閘極具有不同的結構。例如，如圖1B所示，閘極結構11的通過閘極部分的溝槽10t1與閘極結構12的主閘極部分的溝槽10t2具有不同的深度。溝槽10t1可以比溝槽10t2更深。

圖1B是剖示圖，例示本揭露一些實施例之半導體元件1b。在一些實施例中，圖1B是例示沿圖1A中A-A'線之半導體元件1a的剖視圖。

參照圖1B，半導體元件1b可以包括基底10，以及形成於基底10中的閘極結構11、12、13及14。

基底10可以包括一半導體基底。在一些實施例中，基底10可以包括，例如，矽(Si)、單晶矽、多晶矽、非晶矽、鍺(Ge)、矽鍺(SiGe)、碳化矽(SiC)、碳化矽鍺(SiGeC)、鎵(Ga)、砷化鎵(GaAs)、銦(In)、砷化銦(InAs)、磷化銦(InP)或其他IV-IV族、III-V族或II-VI族半導體材料。在其他一些實施例中，基底10可以包括一層狀半導體，如矽/矽鍺、矽-絕緣體(silicon-on-insulator)或矽鍺-絕緣體。

主動區10a及隔離區10i可以形成在基底10中。主動區10a可被隔離區10i定義。在一些實施例中，隔離區10i可包括淺溝隔離(STI)結構。STI結構可以包括，例如，氧化矽(SiO ₂)、氮化矽(Si ₃N ₄)、氮氧化矽(N ₂OSi ₂)、氮化矽氧化物(N ₂OSi ₂)等。

第一摻雜區101及第二摻雜區102可以形成在主動區10a中。在一些實施例中，第一摻雜區101及第二摻雜區102可設置於主動區10a的頂面上或近端。第一摻雜區101及第二摻雜區102可以位於溝槽10t2的兩邊。

在一些實施例中，第一摻雜區101及第二摻雜區102可以摻雜一N型摻雜劑，如磷(P)、砷(As)或銻(Sb)。在其他一些實施例中，第一摻雜區101及第二摻雜區102可以摻雜一P型摻雜劑，如硼(B)或銦(In)。在一些實施例中，第一摻雜區101及第二摻雜區102可以摻雜具有相同導電類型的摻雜劑或雜質離子。在一些實施例中，第一摻雜區101及第二摻雜區102可以摻雜具有不同導電率類型的摻雜物或雜質離子。

第一摻雜區101及第二摻雜區102的底面可位於距主動區10a的頂面的一預定深度。第一摻雜區101及第二摻雜區102可以接觸溝槽10t2的側壁。第一摻雜區101及第二摻雜區102的底面可以高於溝槽10t2的底面。同樣地，第一摻雜區101及第二摻雜區102的底面可以高於溝槽10t1的底面。

在一些實施例中，第一摻雜區101及第二摻雜區102可被稱為源極區/汲極區。在一些實施例中，第一摻雜區101可包括一位元線接觸區，並可與一位元線結構(如圖3所示的位元線結構32)電性地連接。第二摻雜區102可包括一儲存節點接面區，並可與一記憶體元件(如圖3所示的記憶體元件34)電性地連接。

隔離區10i中的溝槽10t1及主動區10a中的溝槽10t2是可以形成閘極結構11及12的空間。隔離區10i中的閘極結構11可以包括一通過閘極。主動區10a中的閘極結構12可以包括一主閘極。

溝槽10t2可以具有比溝槽10t1更淺的深度。溝槽10t1及10t2的底部可以各自具有如圖1B的實施例中所示的曲率。然而，在其他一些實施例中，溝槽10t1及10t2的底部可以是平的，或者可以有其他形狀。

閘極結構12可以包括介電層12d1、阻障層12b、金屬層12m、矽化層12s、閘極電極12e1、12e2及封蓋層12c。

介電層12d1(也可稱為下介電層)可共形地形成在溝槽10t2的底面及側壁上。介電層12d1可以包圍或覆蓋閘極電極12e1的一部分。介電層12d1可將閘極電極12e1與基底10分開。

介電層12d1的一部分可以設置於閘極電極12e1與基底10之間。介電層12d1的一部分可以設置於閘極電極12e2與基底10之間。

在一些實施例中，介電層12d1可以包括，例如，氧化矽(SiO ₂)、氮化矽(Si ₃N ₄)、氮氧化矽(N ₂OSi ₂)、氮化矽氧化物(N ₂OSi ₂)、一高k材料或其組合。該高k材料的例示包括具有高於二氧化矽(SiO ₂)的介電常數的介電材料，或具有高於約3.9的介電常數的介電材料。在一些實施例中，介電層12d1可包括至少一種金屬元素，如氧化鉿(HfO ₂)、矽摻雜的氧化鉿(HfSO)、氧化鑭(La ₂O ₃)、氧化鑭鋁(LaAlO ₃)、氧化鋯(ZrO ₂)、正矽酸鋯(ZrSiO ₄)、氧化鋁(Al ₂O3)或其組合。

阻障層12b可以設置於介電層12d1與閘極電極12e1之間。阻障層12b可以共形地形成在介電層12d1的表面上。在一些實施例中，阻障層12b可包括一金屬基底材料。阻障層12b可包括金屬氮化物。阻障層12b可以包括氮化鈦(TiN)或氮化鉭(TaN)。

閘極電極12e1可以設置於阻障層12b上。閘極電極12e1可藉由阻障層12b及介電層12d1與基底10間隔開。阻障層12b的上表面與閘極電極12e1的上表面可以是實質上共面。閘極電極12e1可被阻障層12b包圍或覆蓋。閘極電極12e1也可以被稱為相對於閘極電極12e2的一下閘極電極。

在一些實施例中，閘極電極12e1可包括一單層金屬、金屬複合材料或導電材料層。在一些實施例中，閘極電極12e1可包括一金屬基底材料。例如，閘極電極12e1可以包括鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)、鎢(W)、氮化鎢(WN)、其堆疊或其組合。

金屬層12m可以設置於閘極電極12e1上。在一些實施例中，金屬層12m可接觸(如直接接觸)閘極電極12e1。在一些實施例中，金屬層12m可以接觸(如直接接觸)阻障層12b。

在一些實施例中，金屬層12m可包括位於閘極電極12e1與閘極電極12e2之間的一基部部分，以及從該基部部分向封蓋層12c延伸的一延伸部分。該延伸部分可與介電層12d1接觸(例如直接接觸)。

在一些實施例中，金屬層12m可以覆蓋或包圍閘極電極12e2。例如，金屬層12m可以覆蓋或包圍閘極電極12e2的底面及側壁。

在一些實施例中，金屬層12m可以包括鎳(Ni)、鈷(Co)、鎢(W)、鉭(Ta)、鈦(Ti)、鉑(Pt)、鉺(Er)、鉿(Hf)、鋁(Al)、鈀(Pd)，或任何其他能夠與閘極電極12e2相互作用以形成矽化層12s的金屬。

矽化層12s可沿著金屬層12m與閘極電極12e2之間的介面形成。矽化層12s可接觸(例如直接接觸)閘極電極12e2。矽化層12s可覆蓋或包圍閘極電極12e2的底面及側壁。矽化層12s可包括來自金屬層12m的金屬與來自閘極電極12e2的矽的化合物。例如，矽化層12s可包括矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鉑、矽化鉺、矽化鉿、矽化鋁、矽化鈀或其組合。

閘極電極12e2可以設置於金屬層12m上。閘極電極12e2可藉由金屬層12m及矽化層12s與閘極電極12e1間隔開。閘極電極12e2可藉由金屬層12m及矽化層12s與基底10間隔開。閘極電極12e2可藉由金屬層12m及矽化層12s與介電層12d1間隔開。閘極電極12e2相對於閘極電極12e1也可以被稱為一上閘極電極。

在一些實施例中，閘極電極12e2可包括一單層金屬、金屬複合材料或導電材料層。在一些實施例中，閘極電極12e2可以包括多晶矽(poly-Si)、氮化鈦(TiN)、氮化鎢(WN)或類似材料。

在一些實施例中，閘極電極12e1及12e2可以做為字元線的功能。例如，閘極電極12e1及12e2可與位元線(如圖3所示的位元線結構32)一起使用，以定址記憶胞。例如，閘極電極12e2可以做為一記憶胞中電晶體的閘極電極。第二摻雜區102及第一摻雜區101可以做為一電晶體的汲極區及源極區。第二摻雜區102可與一電容器或一記憶體元件(如圖3所示的記憶體元件34)耦合，第一摻雜區101可與一位元線(如圖3所示的位元線結構32)耦合。電晶體可以在電容器中保留電荷。

在一些實施例中，閘極電極12e2可具有一低功函數。在一些實施例中，閘極電極12e1可以具有一高功函數。高功函數是指高於矽的中間間隙功函數的功函數。低功函數指的是低於矽的中間間隙功函數的功函數。具體來說，高功函數可以高於4.5eV，而低功函數可以低於4.5eV。

在一些實施例中，閘極電極12e1及12e2可經配置以接收不同的電壓。在一些實施例中，施加在閘極電極12e1上的電壓可以大於施加在閘極電極12e2上的電壓。在一些實施例中，閘極電極12e1與12e2之間的電壓差可以大於0.3伏(V)。在一些實施例中，閘極電極12e1及12e2可經配置以定址不同的記憶胞。

封蓋層12c可設置於閘極電極12e2上。封蓋層12c可與金屬層12m的該延伸部分接觸。封蓋層12c可藉由介電層12d1與基底10間隔開。封蓋層12c可用於保護閘極電極12e2。封蓋層12c可以具有與主動區10a的頂面實質上共面的表面。

在一些實施例中，封蓋層12c可包括一介電材料，如氧化矽(SiO ₂)、氮化矽(Si ₃N ₄)、氮氧化矽(N ₂OSi ₂)及氮化矽氧化物(N ₂OSi ₂)。在一些實施例中，封蓋層12c可以包括一氮化矽襯墊及一漩塗介電(SOD)材料。

閘極結構11可以包括介電層11d1、阻障層11b、金屬層11m、矽化層11s、閘極電極11e1、11e2及封蓋層11c。閘極結構11具有與閘極結構12類似的結構，除了閘極結構11是被設置於隔離區10i中。

圖1C是剖示圖，例示本揭露一些實施例之半導體元件1c。圖1C的半導體元件1c與圖1B的半導體元件1b相似，除了下面描述的區別。

金屬層12m可以具有一平面結構。例如，圖1B中的該延伸部分可以被省略。同樣地，矽化層12s可以具有一平面結構。矽化層12s及金屬層12m可以與主動區10a的頂面平行。

閘極電極12e2可與介電層12d1接觸(如直接接觸)。矽化層12s可接觸(如直接接觸)介電層12d1。

圖1D是剖示圖，例示本揭露一些實施例之半導體元件1c。在一些實施例中，圖1D是例示沿圖1A中B-B'線之半導體元件1a。

參照圖1D，溝槽10t2延伸穿過主動區10a及隔離區域10i中的一個。溝槽10t2可以具有一鰭狀結構，其中主動區10a比隔離區10i更突出。換言之，穿過隔離區10i的通過閘極的深度大於穿過主動區10a的主閘極的深度。因此，用於閘極結構12的溝槽10t2對於一主閘極區及一通過閘極區具有不同的深度。

該鰭狀結構可以增加通道寬度並改善電氣特性。在一些實施例中，可以省略該鰭狀結構。

圖2A是剖示圖，例示本揭露一些實施例之半導體元件2a。圖2A的半導體元件2a與圖1B的半導體元件1b相似，除了下面描述的區別。

半導體元件2a的閘極結構12更包括介電層12d2。相對於介電層12d1而言，介電層12d2也可稱為一上介電層。

介電層12d2可以設置於閘極電極12e1上。介電層12d2可以部分設置於閘極電極12e1與12e2之間。例如，介電層12d2可以在閘極電極12e1與12e2之間具有一基部部分以及從該基部部分延伸到主動區10a的頂面的一延伸部分。

在一些實施例中，金屬層12m可與介電層12d2接觸(例如直接接觸)。閘極電極12e2可以藉由金屬層12m及矽化層12s與介電層12d2間隔開。

介電層12d2的該基部部分可以接觸(例如直接接觸)閘極電極12e1及金屬層12m。介電層12d2的該基部部分可夾於閘極電極12e1與金屬層12m之間。介電層12d2的該基部部分可以被閘極電極12e1及金屬層12m覆蓋或嵌入。

介電層12d2的該延伸部分可以覆蓋或接觸介電層12d1的一部分。介電層12d2的該延伸部分可以設置於金屬層12m與介電層12d1之間以及封蓋層12c與介電層12d1之間。介電層12d2的該延伸部分可以藉由介電層12d1與基底10間隔開。

介電層12d2可包圍或覆蓋閘極電極12e2的一部分。介電層12d1及介電層12d2的該延伸部分可以將閘極電極12e2與基底10分開。閘極電極12e2與閘極電極12e1可以與基底10間隔不同的距離。

介電層12d1的表面、介電層12d2的該延伸部分的表面、封蓋層12c的表面及主動區10a的頂面中的任何兩個可以實質上共面。

介電層12d2的材料可以包含與介電層12d1相同或不同的材料。在一些實施例中，介電層12d2與介電層12d1可以具有製作技術包含不同操作所形成的相同材料。

例如，介電層12d1的製作技術可以包含一熱氧化操作。介電層12d2的製作技術可以包含一原子層沉積(ALD)製程。

在一些實施例中，介電層12d1及介電層12d2可以具有不同的密度，例如不同的顆粒密度。例如，介電層12d1的密度可以低於介電層12d2的密度。介電層12d2的密度可以高於介電層11d1的密度。例如，介電層12d2的密度可以比介電層12d1的密度大。

圖2B是剖示圖，例示本揭露一些實施例之半導體元件2b。圖2B的半導體元件2b與圖2A的半導體元件2a相似，除了下面描述的區別。

金屬層12m可以具有一平面結構。例如，圖2A中的該延伸部分可以被省略。同樣地，矽化層12s可以具有一平面結構。矽化層12s及金屬層12m可以與主動區10a的頂面平行。

閘極電極12e2可與介電層12d2接觸(如直接接觸)。矽化層12s可接觸(如直接接觸)介電層12d2。

圖2C是是剖示圖，例示本揭露一些實施例之半導體元件2c。圖2C的半導體元件2c與圖2A的半導體元件2a相似，除了下面描述的區別。

金屬層12m可以具有一平面結構。例如，圖2A中的該基部部分可以省略。同樣地，矽化層12s可以具有一平面結構。矽化層12s及金屬層12m可以垂直於主動區10a的頂面。

矽化層12s及金屬層12m可以設置於閘極電極12e2的側壁上。閘極電極12e2的側壁可藉由矽化層12s及金屬層12m與介電層12d2間隔開(或與之分開)。矽化層12s可接觸(例如直接接觸)介電層12d2。矽化層12s可在封蓋層12c與介電層12d2之間延伸。矽化層12s可在封蓋層12c與介電層12d2之間連接。

圖3是剖示圖，例示本揭露一些實施例之半導體元件3。圖3的半導體元件3與圖2A的半導體元件2a相似，除了下面描述的區別。

半導體元件3可以更包括隔離層30、接觸插塞31、33、位元線結構32及記憶體元件34。

隔離層30可以是一單層或多層。隔離層30可以包括氧化矽(SiO ₂)、氮化矽(Si ₃N ₄)、氮氧化矽(N ₂OSi ₂)、氮化矽氧化物(N ₂OSi ₂)等。隔離層30可以用於將相鄰的接觸插塞33相互隔離。

接觸插塞31可以與位元線結構32及第一摻雜區101電性地連接。位元線結構32可包括位元線32a、位元線硬遮罩層32b及間隙子32c。位元線32a可包括至少一種選自多晶矽(poly-Si)、金屬矽化物、金屬氮化物及金屬中的材料。位元線硬遮罩層32b可包括氧化矽或氮化矽。間隙子32c可以包括一介電材料。

接觸插塞33可以與記憶體元件34及第二摻雜區102電性地連接。

在一些實施例中，接觸插塞31及33可以包括一適合的導電材料。例如，接觸插塞31及33可以包括鎢(W)、銅(Cu)、鋁(Al)、銀(Ag)、其合金、或其組合。

記憶體元件34可以是一電容器。因此，記憶體元件34可以包括一儲存節點，該節點與接觸插塞33接觸。儲存節點可以具有一圓柱形或一柱形。在儲存節點的表面可以形成一電容器介電層。

隨著DRAM元件的高度整合，將記憶胞中的主閘極(如閘極結構12的電極)與相鄰記憶胞中的通過閘極(如閘極結構11的電極)隔離變得更加困難。例如，當一通過閘極被打開時，可能會產生一個反轉層，該反轉層可能會擴展源極/汲極接面，產生一內部電場。GIDL可被該內部電場加速。

藉由在上電極(如閘極電極12e2)與基底之間形成矽化層，有效電場可以減少，因此GIDL可以降低。因此，不同記憶胞中的字元線之間的干擾可以避免，資料保留時間可以延長，半導體元件的操作可靠性也可以得到改善。

此外，矽化層可以改善金屬線(如位元線結構32)與基底接觸區域之間的介面粗糙度，如多晶矽閘極(如閘極電極12e2)、源極(如第一摻雜區101)及汲極(如第二摻雜區102)。因此，金屬線與底層結構之間的電氣路徑的電阻可以減少。

圖4A、圖4B、圖4C、圖4D、圖4E、圖4F、圖4G、圖4H、圖4I、圖4J、圖4K、圖4L、圖4M及圖4N分別例示本揭露一些實施例之半導體元件的製備方法的各個階段。為了更好地理解本揭露內容的各個方面，這些圖中至少有一些已經被簡化。在一些實施例中，圖3中的半導體元件3可以藉由以下關於圖4A、圖4B、圖4C、圖4D、圖4E、圖4F、圖4G、圖4H、圖4I、圖4J、圖4K、圖4L、圖4M及圖4N的操作來製備。

參照圖4A，可以提供基底10。隔離區10i形成在基底10中。主動區10a被隔離區10i定義。隔離區10i可以透過STI(淺溝隔離)製程形成。例如，在基底10上形成一墊層(未顯示)之後，使用一隔離遮罩(未顯示)對該墊層及基底10進行蝕刻以定義一隔離溝槽。該隔離溝槽被填充以一介電材料，並相應地形成隔離區域10i。

可以依次形成一壁氧化物、一襯墊及一間隙填充介電質做為隔離區10i。該襯墊的製作技術可以包含氧化矽(SiO ₂)及氮化矽(Si ₃N ₄)的堆疊。該間隙填充介電質可以包括一SOD材料。在本揭露的另一個實施例中，在隔離區10i中，可以使用氮化矽做為該間隙填充介電質。該隔離溝槽可以透過一化學氣相沉積(CVD)製程使用一介電材料來填充。此外，還可以另外執行一平面化製程，如化學機械研磨(CMP)。

參照圖4B，然後可以在基底10中形成複數個溝槽10t1及10t2。每個溝槽10t1及10t2可以具有穿過主動區10a及隔離區域10i的一線條形狀。溝槽10t1及10t2中的每一個的製作技術可以包含使用硬遮罩層40做為蝕刻遮罩的基底10的一蝕刻製程。硬遮罩層40可以形成在基底10上，並具有線狀的開口。硬遮罩層40可以包含對基底10具有蝕刻選擇性的材料。溝槽10t1及10t2中的每一個可以被形成以比該隔離溝槽淺。在一些實施例中，溝槽10t1及10t2中的每個的底部邊緣可以具有一曲率。

主動區10a及隔離區10i可同時被蝕刻以形成溝槽10t1及10t2。在一些實施例中，由於主動區10a及隔離區10i之間的蝕刻選擇性，隔離區10i比主動區10a蝕刻得更深。因此，閘極溝槽可以具有一鰭狀結構，其中主動區10a在閘極溝槽中比隔離區10i更突出。

參照圖4C，可以在溝槽10t1及10t2的每個表面上形成介電層d1。在形成介電層d1之前，可以恢復從該蝕刻製程中受損的每個溝槽10t1及10t2的內表面。例如，可藉由一熱氧化處理形成犧牲性的氧化物，然後可將犧牲性的氧化物移除。

介電層d1的製作技術可以包含一熱氧化製程。在一些實施例中，介電層d1的製作技術可以包含一沉積製程，例如一CVD製程或一原子層沉積(ALD)製程。

參照圖4D，可以在介電層d1及硬遮罩層40上形成阻障層b1。阻障層b1可以共形地形成在介電層d1的表面上。阻障層b1可以共形地形成在溝槽10t1及10t2的內表面上。阻障層b1的製作技術可以包含一CVD或ALD製程。

參照圖4E，可在阻障層b1上形成導電層e1。導電層e1可以形成在阻障層b1上以填充每個溝槽10t1及10t2。導電層e1可包括一低電阻金屬材料。導電層e1可以包括鎢(W)。導電層e1的製作技術可以包一CVD或ALD製程。

參照圖4F，可以執行一凹陷製程。該凹陷製程的執行技術可以包含一乾蝕刻製程，例如，一回蝕製程。阻障層11b及12b的製作技術可以包含在阻障層b1上執行該回蝕製程。閘極電極11e1及12e1的製作技術可以包含在導電層e1上執行該回蝕製程。

阻障層11b及閘極電極11e1可以在溝槽10t1內形成。阻障層11b及閘極電極11e1的頂面可實質上共面或位於同一高度。阻障層12b及閘極電極12e1可形成在溝槽10t2內。阻障層12b及閘極電極12e1的頂面可以實質上共面或位於同一高度。

在一些實施例中，可預先執行一平面化製程，以曝露硬遮罩層40的頂面，然後再執行該回蝕製程。

在阻障層12b及閘極電極12e1形成之後，介電層12d1的表面可以部分曝露。

參照圖4G，在阻障層12b及閘極電極12e1上可以形成介電層d2。介電層d2可以直接接觸阻障層12b及閘極電極12e1。介電層d2可以直接接觸介電層12d1的曝露表面。介電層d2的製作技術可以包含一CVD或ALD製程。

參照圖4H，金屬層11m及金屬層12m可以設置於介電層d2上。金屬層11m可以設置於溝槽10t1的內表面上。金屬層12m可以設置於溝槽10t2的內表面上。

在一些實施例中，金屬層11m及金屬層12m的製作技術可以包含一ALD製程，以在溝槽10t1及10t2的內表面形成一共形層。例如，由ALD製程形成的金屬層12m可以具有凹陷部分12mr。

在一些實施例中，金屬層11m及金屬層12m的製作技術可以包含一物理氣相沉積(PVD)製程，例如濺鍍及蒸鍍，或電鍍。在一些實施例中，金屬層11m及金屬層12m的製作技術可以包含一CVD製程，例如電漿增強CVD(PECVD)、常壓CVD(APCVD)、低壓CVD(LPCVD)、高密度電漿CVD(HDPCVD)及原子層CVD(ALCVD)等。

在一些實施例中，製作技術包含PVD或CVD製程的金屬層11m及金屬層12m可以填充溝槽10t1及10t2。然後，可執行一凹陷製程以形成凹陷部分12mr。該凹陷製程的執行技術可包含一乾蝕刻製程，例如，一回蝕製程。

參照圖4I，可以在金屬層11m及金屬層12m上形成導電層e2。導電層e2可以填充溝槽10t1及10t2。導電層e2可以包括具有低功函數的材料。導電層e2可以包括具有一低功函數的多晶矽，例如，摻有一N型雜質的多晶矽。導電層e2的製作技術可以包含一CVD或ALD製程。

矽化層11s可以沿著導電層e2與金屬層11m之間的介面形成。矽化層12s可以沿著導電層e2與金屬層12m之間的介面形成。例如，一矽化製程可以消耗導電層e2中與金屬層11m及12m接觸的一部分(如多晶矽)。導電層e2的該部分可被轉化為矽化物。在一些實施例中，該矽化製程可包括一退火製程，如在如氦(He)氖(Ne)氬(Ar)、氮(N)或其他惰性氣體的一氣體環境中的一快速熱退火(RTA)製程。

參照圖4J，可以執行一凹陷製程。該凹陷製程的執行技術可以包含一乾蝕刻製程，例如，一回蝕製程。閘極電極11e2及12e2可以藉由在導電層e2上執行該回蝕製程而形成。金屬層11m及12m，以及矽化層11s及12s也可以被部分移除。

參照圖4K，封蓋層41可以形成在閘極電極11e2及12e2上。封蓋層41的製作技術可以包含一CVD或ALD製程。

參照圖4L，封蓋層41可以被平面化，硬遮罩層40可以被移除，因此介電層12d1及12d2的頂面被曝露。封蓋層11c可在溝槽10t1內形成，封蓋層12c可在溝槽10t2內形成。透過上述的一系列製程，可以形成埋入式閘極結構11、12、13及14。

參照圖4M，藉由植入或另一種摻雜技術執行一雜質的摻雜製程。因此，第一摻雜區101及第二摻雜區102形成在基底10中。

在一些實施例中，第一摻雜區101及第二摻雜區102可以在所述的其他操作之後形成。例如，第一摻雜區101及第二摻雜區102可以在圖4A、圖4B、圖4C、圖4D、圖4E、圖4F、圖4G、圖4H、圖4I、圖4J、圖4K及圖4L中的一個操作之後形成。

參照圖4N，隔離層30可以藉由，例如，ALD、CVD、PVD、遠端電漿CVD(RPCVD)、電漿增強CVD(PECVD)、塗層等方式形成在圖4N的結構的頂面上。隔離層30可以被圖案化以定義在後續操作中形成的接觸插塞31、33的位置。接觸插塞31可以設置於第一摻雜區101上。接觸插塞33可以被設置於第二摻雜區102上。然後，位元線結構32可以與接觸插塞31電性地連接。記憶體元件34可以與接觸插塞33電性地連接。

在一些實施例中，在記憶體元件34的製備之後，可以在記憶體元件34上形成一佈線層(圖中未顯示)。例如，該佈線層可以有一多層佈線結構，其中包括複數個佈線層及層間絕緣膜。

圖5是流程圖，例示本揭露一些實施例之半導體元件的製備方法50。

在一些實施例中，製備方法50可以包括在一基底中形成一溝槽的步驟S51。例如，如圖4B所示，溝槽10t1及10t2可以形成在基底10中。

在一些實施例中，製備方法50可包括在該溝槽中形成一下介電層的步驟S52。例如，如圖4C所示，介電層d1可以形成在溝槽10t1及10t2的每個表面上。

在一些實施例中，製備方法50可包括在該溝槽中設置一阻障層的步驟S53。例如，如圖4D所示，阻障層b1可以共形地形成在溝槽10t1及10t2的內表面上。

在一些實施例中，製備方法50可包括在該溝槽中的該阻障層上設置一下閘極電極的步驟S54。例如，如圖4E所示，導電層e1可以形成在阻障層b1上。在圖4F中，閘極電極11e1及12e1可以藉由在導電層e1上執行該回蝕製程而形成。

在一些實施例中，製備方法50可包括在該溝槽中的該下閘極電極上設置一金屬層的步驟S55。例如，如圖4H所示，金屬層11m及金屬層12m可以設置於介電層d2上。

在一些實施例中，製備方法50可包括在該溝槽中的該金屬層上設置一上閘極電極的步驟S56。例如，如圖4I所示，可以在金屬層11m及金屬層12m上形成導電層e2。

在一些實施例中，製備方法50可包括沿該金屬層與該上閘極電極之間的一介面形成一矽化層的步驟S57。例如，如圖4I所示，矽化層11s可沿導電層e2與金屬層11m之間的介面形成。矽化層12s可以沿著導電層e2與金屬層12m之間的介面形成。

本揭露的一個方面提供一種半導體元件。該半導體元件包括具有一溝槽的一基底以及該溝槽中的一閘極結構。該閘極結構包括一下閘極電極、設置於該下閘極電極上的一上閘極電極，以及與該上閘極電極接觸的一矽化層。

本揭露的另一個方面提供一種半導體元件。該半導體元件包括具有一溝槽的一基底以及該溝槽中的一閘極結構。該閘極結構包括一下閘極電極、設置於該下閘極電極上的一上閘極電極，以及設置於該下閘極電極與該上閘極電極之間的一金屬層。

本揭露的另一個方面提供一種半導體元件的製備方法。該製備方法包括在一基底中形成一溝槽，在該溝槽中設置一下閘極電極，以及在該下閘極電極上設置一金屬層。該製備方法還包括在該金屬層上設置一上閘極電極。

在上閘極電極與基底之間形成矽化層可以減少有效電場，致使減少GIDL。因此，可以避免不同記憶胞(memory cell)中字元線之間的干擾。資料保留時間可以延長，半導體元件的操作可靠性也可以得到改善。

此外，矽化層可以改善金屬線與基底接觸區域，如多晶矽閘極、源極與汲極之間的介面粗糙度。因此，金屬線與底層結構之間的電氣路徑的電阻可以減少。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所界定之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多過程，並且以其他過程或其組合替代上述的許多過程。

再者，本申請案的範圍並不受限於說明書中所述之過程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之過程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等過程、機械、製造、物質組成物、手段、方法、或步驟係包括於本申請案之申請專利範圍內。

1a:半導體元件 1b:半導體元件 1c:半導體元件 2a:半導體元件 2b:半導體元件 2c:半導體元件 3:半導體元件 10:基底 10a:主動區 10i:隔離區 10t1:溝槽 10t2:溝槽 11:閘極結構 11b:阻障層 11c:封蓋層 11d1:介電層 11d2:介電層 11e1:閘極電極 11e2:閘極電極 11m:金屬層 11s:矽化層 12:閘極結構 12b:阻障層 12c:封蓋層 12d1:介電層 12d2:介電層 12e1:閘極電極 12e2:閘極電極 12m:金屬層 12mr:凹陷部分 12s:矽化層 13:閘極結構 14:閘極結構 30:隔離層 31:接觸插塞 32:位元線結構 32a:位元線 32b:位元線硬遮罩層 32c:間隙子 33:接觸插塞 34:記憶體元件 40:硬遮罩層 50:製備方法 101:第一摻雜區 102:第二摻雜區 A-A':線 B-B':線 b1:阻障層 d1:介電層 d2:介電層 e1:導電層 e2:導電層 S51:步驟 S52:步驟 S53:步驟 S54:步驟 S55:步驟 S56:步驟 S57:步驟

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1A是俯示圖，例示本揭露一些實施例之半導體元件。 圖1B是剖示圖，例示本揭露一些實施例之半導體元件。 圖1C是剖示圖，例示本揭露一些實施例之半導體元件。 圖1D是剖示圖，例示本揭露一些實施例之半導體元件。 圖2A是剖示圖，例示本揭露一些實施例之半導體元件。 圖2B是剖示圖，例示本揭露一些實施例之半導體元件。 圖2C是剖示圖，例示本揭露一些實施例之半導體元件。 圖3是剖示圖，例示本揭露一些實施例之半導體元件。 圖4A是剖示圖，例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4B是剖示圖，例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4C是剖示圖，例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4D是剖示圖，例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4E是剖示圖，例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4F是剖示圖，例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4G是剖示圖，例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4H是剖示圖，例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4I是剖示圖，例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4J是剖示圖，例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4K是剖示圖，例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4L是剖示圖，例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4M是剖示圖，例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖4N是剖示圖，例示本揭露一些實施例之半導體元件的製備方法的一個或多個階段。 圖5是流程圖，例示本揭露一些實施例之半導體元件的製備方法。

1b:半導體元件

10:基底

10a:主動區

10i:隔離區

10t1:溝槽

10t2:溝槽

11:閘極結構

11b:阻障層

11c:封蓋層

11d1:介電層

11e1:閘極電極

11e2:閘極電極

11m:金屬層

11s:矽化層

12:閘極結構

12b:阻障層

12c:封蓋層

12d1:介電層

12e1:閘極電極

12e2:閘極電極

12m:金屬層

12s:矽化層

13:閘極結構

14:閘極結構

101:第一摻雜區

102:第二摻雜區

Claims (16)

1. 一種半導體元件，包括：一基底，具有一溝槽；以及一閘極結構，在該溝槽中，其中該閘極結構包括：一下閘極電極；一上閘極電極，設置於該下閘極電極上；一矽化層，與該上閘極電極接觸；一下介電層，設置於該下閘極電極與該基底之間；一金屬層，設置於該下介電層與該上閘極電極之間；以及其中該上閘極電極藉由該金屬層及該矽化層與該下介電層間隔開；其中該矽化層與該下介電層接觸。
2. 如請求項1所述的半導體元件，更包括：一金屬層，設置於該下閘極電極與該上閘極電極之間；其中該矽化層沿著該金屬層與該上閘極電極之間的一介面形成。
3. 如請求項2所述的半導體元件，其中該上閘極電極藉由該金屬層及該矽化層與該下閘極電極間隔開。
4. 如請求項1所述的半導體元件，更包括：一阻障層，設置於該下閘極電極與該基底之間； 其中該阻障層與該下介電層接觸。
5. 如請求項1所述的半導體元件，更包括：一上介電層，設置於該上閘極電極與該下介電層之間；其中該上閘極電極藉由該上介電層、該金屬層及該矽化層與該下閘極電極間隔開。
6. 如請求項5所述的半導體元件，其中該矽化層與該上介電層接觸。
7. 如請求項1所述的半導體元件，其中該下閘極電極及該上閘極電極經配置以接收不同的電壓。
8. 如請求項1所述的半導體元件，其中該閘極結構設置於該基底的一主動區中。
9. 如請求項1所述的半導體元件，其中該閘極結構設置於該基底的一隔離區中。
10. 一種半導體元件，包括：一基底，具有一溝槽；以及一閘極結構，在該溝槽中，其中該閘極結構包括：一下閘極電極；一上閘極電極，設置於該下閘極電極上； 一金屬層，設置於該下閘極電極與該上閘極電極之間；以及一上介電層，設置於該上閘極電極與該下介電層之間；其中該金屬層與該上介電層接觸。
11. 如請求項10所述的半導體元件，其中該上閘極電極被該金屬層包圍。
12. 如請求項10所述的半導體元件，更包括：一下介電層，設置於該下閘極電極與該基底之間；其中該金屬層設置於該下介電層與該上閘極電極之間。
13. 如請求項10所述的半導體元件，更包括：一阻障層，設置於該下閘極電極與該基底之間；其中該金屬層與該阻障層接觸。
14. 一種半導體元件的製備方法，包括：在一基底中形成一溝槽；在該溝槽中設置一下閘極電極；在該下閘極電極上設置一金屬層；在該金屬層上設置一上閘極電極；沿著該金屬層與該上閘極電極之間的一介面形成一矽化層；以及其中該金屬層的製作技術包含一原子層沉積(ALD)製程。
15. 如請求項14所述之半導體元件的製備方法，其中該金屬層的製作技術包含一化學氣相沉積(CVD)製程或一物理氣相沉積(PVD)製程，並且在該CVD製程或該PVD製程之後部分移除該金屬層，以形成一凹陷部分，以設置該上閘極電極。
16. 如請求項14所述之半導體元件的製備方法，更包括：在該溝槽中形成一下介電層，其中該下閘極電極藉由該下介電層與該基底間隔開；在該溝槽中設置一阻障層，其中該下閘極電極藉由該阻障層與該基底間隔開；以及在該溝槽中形成一上介電層，其中該上介電層與該阻障層及該下介電層接觸。