[go: up one dir, main page]

TWI890409B - 半導體裝置及其形成方法 - Google Patents

半導體裝置及其形成方法

Info

Publication number
TWI890409B
TWI890409B TW113113944A TW113113944A TWI890409B TW I890409 B TWI890409 B TW I890409B TW 113113944 A TW113113944 A TW 113113944A TW 113113944 A TW113113944 A TW 113113944A TW I890409 B TWI890409 B TW I890409B
Authority
TW
Taiwan
Prior art keywords
liner
conductive layer
word line
trench
substrate
Prior art date
Application number
TW113113944A
Other languages
English (en)
Other versions
TW202543364A (zh
Inventor
蔡易錡
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Priority to TW113113944A priority Critical patent/TWI890409B/zh
Priority to CN202410554756.4A priority patent/CN120825932A/zh
Priority to US18/825,050 priority patent/US20250324571A1/en
Application granted granted Critical
Publication of TWI890409B publication Critical patent/TWI890409B/zh
Publication of TW202543364A publication Critical patent/TW202543364A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明提供一種半導體裝置。半導體裝置包括基板、字元線結構、閘極導電層、接觸物及襯層。字元線結構設置在基板中。閘極導電層設置在字元線結構上。接觸物設置在字元線結構上。襯層設置在閘極導電層與接觸物之間，且覆蓋閘極導電層的側表面。

Description

半導體裝置及其形成方法
本發明是關於半導體裝置及其形成方法，特別是關於包括襯層的半導體裝置及其形成方法。
動態隨機存取記憶體(DRAM)具有存取速度快的優點，因此廣受矚目。然而，隨著半導體裝置的微縮化，記憶體的尺寸也相應地持續縮減以增加積集度並提升效能。然而，持續縮減的尺寸可能導致所形成的接觸物具有接縫(seam)，而使記憶體的電性性能劣化。
雖然現存的半導體裝置及其形成方法已逐步滿足它們既定的用途，但它們仍未在各方面皆徹底的符合要求。因此，關於半導體裝置及其形成方法仍有一些問題需要克服。
根據本發明一些實施例，提供半導體裝置。半導體裝置包括基板、字元線結構、閘極導電層、接觸物及襯層。字元線 結構設置在基板中。閘極導電層設置在字元線結構上。接觸物設置在字元線結構上。襯層設置在閘極導電層與接觸物之間，且覆蓋閘極導電層的側表面。
根據本發明一些實施例，提供一種半導體裝置的形成方法。形成方法包括提供基板。形成字元線結構在基板中。形成閘極導電層在字元線結構上。形成溝槽在閘極導電層、字元線結構及基板中。形成襯層在溝槽中，以使襯層覆蓋閘極導電層的側表面。形成接觸物在溝槽中。
本發明所揭露的半導體裝置及其形成方法可應用於多種類型的電子設備中。為讓本發明所揭露的部件及優點能更明顯易懂，下文特舉出各種實施例，並配合所附圖式，作詳細說明如下。
1,2,3:半導體裝置
100:基板
101,102,103,108:介電層
104:第一字元線襯層
105:第一字元線導電層
106:第二字元線襯層
107:第二字元線導電層
109,110,210:遮罩
200:閘極導電層
200S,210S:側表面
220:溝槽
220a,220b,300a,300b,410a,410b:寬度
300:襯層
310:上部
320:底部
400:接觸物材料
410:接觸物
IP:離子植入製程
PP:平坦化製程
STI:隔離結構
WLS:字元線結構
第1圖至第19圖分別是根據本發明所揭露的一些實施例的半導體裝置在形成方法的不同階段的剖面示意圖。
如第1圖所示，可提供基板100。在一些實施例中，基板100可為諸如晶圓、絕緣層上覆半導體(SOI)基板或塊材半導體基板。在一些實施例中，基板100可為多層基板或漸變基板。基板100可為元素半導體，包括矽、鍺；化合物半導體，包括：碳化矽、 砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括：SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP或其組合，但本揭露不限於此。基板100可為摻雜或未摻雜的半導體基板。
如第1圖所示，可形成隔離結構STI在基板100中，藉由隔離結構STI來定義半導體裝置的主動區域。在一些實施例中，隔離結構STI可為淺溝槽隔離結構或其他隔離結構。隔離結構STI可包括多層介電層。舉例而言，多層介電層可包括介電層101及設置於介電層101上的介電層102。介電層可包括諸如氧化矽的氧化物、諸如氮化矽的氮化物、諸如氮氧化矽的氮氧化物、其類似物或其組合，但本揭露不限於此。舉例而言，介電層101可包括氧化矽，且介電層102可包括氮化矽。可藉由諸如蝕刻製程的移除製程、諸如化學氣相沉積製程的沉積製程、其類似製程或其組合來形成介電層101及/或介電層102在基板100中。
如第1圖所示，可形成字元線結構(word line structure)WLS在基板100中，且字元線結構WLS可介於相鄰的隔離結構STI之間。在一些實施例中，字元線結構WLS可為埋入式(buried)字元線結構。字元線結構WLS可作為動態隨機存取記憶體的字元線(或其的一部分)。字元線結構WLS可包括設置於基板100中的第一介電層103、設置於第一介電層103上的字元線導電結構(word line conductive structure)及設置於字元線導電結構上的第二介電層108。第一介電層103可作為字元線的閘極介電層。第一 介電層103及第二介電層108可圍繞字元線導電結構。第一介電層103及/或第二介電層108的材料及形成方法可與介電層101及/或介電層102的材料及形成方法相同或不同。第一介電層103可包括氧化矽，且第二介電層108可包括氮化矽。
字元線導電結構可包括第一字元線襯層104、第一字元線導電層105、第二字元線襯層106及第二字元線導電層107。在一些實施例中，第一字元線襯層104及第二字元線襯層106可提升界面相容性。第一字元線襯層104可設置於第一介電層103上。第一字元線導電層105可設置於第一字元線襯層104上。第二字元線襯層106可設置於第一字元線襯層104及第一字元線導電層105上。第二字元線導電層107可設置於第二字元線襯層106上。第二介電層108可設置於第二字元線導電層107上。
第一字元線襯層104及第二字元線襯層106可包括TiN、WSi、其類似物或其組合，但本揭露不限於此。在一些實施例中，第一字元線導電層105及第二字元線導電層107可包括導電材料。舉例而言，導電材料可包括多晶矽；非晶矽；諸如鎢、銅、銀、金、鈷的金屬；諸如氮化鎢、氮化鈦的金屬氮化物；導電金屬氧化物；其他合適的材料或其組合。第一字元線導電層105可包括鎢，且第二字元線導電層107可包括多晶矽。可藉由諸如化學氣相沉積製程的沉積製程、濺鍍製程、其類似製程或其組合來形成第一字元線襯層104、第一字元線導電層105、第二字元線襯層106及第二字元線導電層107。
如第1圖所示，可形成遮罩109及遮罩110在字元線結構WLS及隔離結構STI上。在一些實施例中，遮罩109可包括氮化矽，且遮罩110可包括氧化矽。可省略遮罩109及遮罩110。
如第1圖所示，可形成閘極導電層200在字元線結構WLS及隔離結構STI上。在一些實施例中，閘極導電層200可設置於遮罩110上。若省略遮罩109及遮罩110，閘極導電層200可設置於字元線結構WLS的第二介電層108上。閘極導電層200的材料及形成方法可與第一字元線導電層105及第二字元線導電層107的材料及形成方法相同或不同。閘極導電層200可包括多晶矽。
如第1圖所示，可形成圖案化遮罩210在閘極導電層200上。接著，對閘極導電層200執行諸如蝕刻製程的移除製程。舉例而言，以圖案化遮罩210作為蝕刻遮罩，並以乾式蝕刻製程來蝕刻閘極導電層200，而圖案化閘極導電層200，從而形成溝槽220在閘極導電層200、遮罩110、遮罩109、字元線結構WLS及基板100中。在一些實施例中，溝槽220可貫穿閘極導電層200，且不貫穿字元線結構WLS及基板100，以暴露閘極導電層200的側表面200S、字元線結構WLS的頂表面及基板100的頂表面。可藉由調整蝕刻製程的參數來控制溝槽220的形狀。舉例而言，以剖面圖觀察時，溝槽220可具有矩形輪廓，但本揭露不限於此。溝槽220的遠離基板100的上部寬度220a與溝槽220的鄰近基板100的底部寬度220b可實質上相同(如第1圖所示)。舉例而言，以剖面圖觀察時，溝槽220可 具有五邊形輪廓。溝槽220的上部寬度220a可大於溝槽220的底部寬度220b(如後續第8圖及第15圖所示)。
如第2圖所示，共形地形成襯層300在溝槽220中。在一些實施例中，襯層300可設置於遮罩210的頂表面及側表面、閘極導電層200的側表面、字元線結構WLS的頂表面及基板100的頂表面上。在一些實施例中，襯層300可與字元線結構WLS的第一介電層103及第二介電層108接觸。襯層300的材料及形成方法可與介電層101及/或介電層102的材料及形成方法相同或不同。襯層300可包括氧化矽或氮化矽。在基板100的法線方向上，襯層300可具有大於或等於1nm且小於或等於30nm的厚度。舉例而言，襯層300的厚度可為1nm、3nm、5nm、10nm、20nm、30nm或前述數值之間的任意數值或任意數值組成的數值範圍，但本揭露不限於此。
如第3圖所示，移除襯層300的一部分，以暴露基板100的頂表面。在一些實施例中，移除襯層300的水平部分，以暴露遮罩210的頂表面及基板100的頂表面。可藉由諸如乾式蝕刻的蝕刻製程來移除襯層300的一部分。
如第4圖所示，回蝕襯層300，以移除襯層300的垂直部分。在基板100的法線方向上，襯層300的頂表面可高於或齊平於閘極導電層200的頂表面。舉例而言，襯層300可至少覆蓋閘極導電層200的側表面。襯層300可進一步地覆蓋遮罩210的側表面的一部分，以提升回蝕製程的製程可調性(例如，容錯率)。襯層300可暴 露遮罩210的側表面，以提升執行後續平坦化製程的製程可調性。在一些實施例中，可藉由諸如乾式蝕刻的蝕刻製程來回蝕襯層300。如第4圖所示，回蝕襯層300可進一步移除字元線結構WLS的一部分及基板100的一部分，使得溝槽220朝向基板100延伸。據此，在移除襯層300的水平部分之後，再執行回蝕製程而使溝槽220的深度延伸，有利於移除襯層300的水平部分。舉例而言，在執行回蝕製程之前，因為溝槽220可具有矩形輪廓，因此襯層300的水平部分可更易於受到乾式蝕刻製程移除。
如第5圖所示，填充接觸物材料400在溝槽220(參照第4圖)中。在一些實施例中，沉積接觸物材料400在溝槽220中。接觸物材料400的材料及形成方法可與閘極導電層200材料及形成方法相同或不同。接觸物材料400可包括多晶矽。據此，由於襯層300可覆蓋閘極導電層200的側表面200S，因此可避免在後續形成的接觸物中產生接縫。舉例而言，當閘極導電層200與接觸物材料400的材料種類相同或相似(例如，閘極導電層200與接觸物材料400可包括諸如多晶矽的矽類(silicon-based)材料)時，相較於形成接觸物材料400在第二介電層108、遮罩109或遮罩110上，接觸物材料400更傾向形成(舉例而言，沉積或磊晶)在閘極導電層200的側表面200S上。也就是說，接觸物材料400在閘極導電層200的側表面200S上的形成速率大於接觸物材料400在第二介電層108、遮罩109或遮罩110上的形成速率。從而，導致接觸物材料400在閘極導電層200的側表面200S上產生突懸(overhang)。因此，接觸物材 料400容易在閘極導電層200的側表面200S處過早地封口，並形成接縫在位於溝槽220中的接觸物材料400中。
換句話說，影響接觸物材料400的形成速率的因素為與接觸物材料400包括類似材料的閘極導電層200，因此閘極導電層200可受到襯層300覆蓋，而避免閘極導電層200影響接觸物材料400的形成速率。因此，本揭露藉由襯層300來減少接觸物中的接縫，進而提升半導體裝置的電性性能(舉例而言，降低接觸物的電阻，以提升電流)及可靠性。
如第6圖所示，回蝕接觸物材料400，以使接觸物材料400的頂表面與襯層300的頂表面齊平。據此，可提升執行後續平坦化製程的製程可調性。舉例而言，使得平坦化製程更易於執行及/或增加執行平坦化製程後的表面的平坦度。
如第7圖所示，執行平坦化製程PP，以使閘極導電層200的頂表面、接觸物材料400(參照第6圖)的頂表面及襯層300的頂表面齊平，以形成接觸物410在溝槽220(參照第4圖)中，而獲得半導體裝置1。在一些實施例中，平坦化製程PP可包括化學機械研磨(chemical mechanical polishing，CMP)製程或濕式移除製程。舉例而言，濕式移除製程可使用四氫呋喃(THF)。接觸物410可設置於字元線結構WLS上，且接觸物410可與基板100接觸。接觸物410與字元線結構WLS第一介電層103及第二介電層108接觸。閘極導電層200的頂表面、接觸物410的頂表面及襯層300的頂表面可為齊平。接觸物410的遠離基板100的上部寬度410a可大於接觸物410 的鄰近基板100的底部寬度410b，以提升後續形成位元線結構在接觸物410上的製程可調性。
據此，由於襯層300可設置在閘極導電層200與接觸物410之間，且襯層300可覆蓋閘極導電層200的側表面200S，能夠如上所述地減少接觸物410中的接縫。另外，更可降低半導體裝置1中的電容。舉例而言，可對半導體裝置1執行進一步製程以形成動態隨機存取記憶體。
在一些實施例中，可形成包括位元線導電結構的位元線堆疊物(bit line stack)於半導體裝置1中的接觸物410上，接著使位元線堆疊物與接觸物410圖案化，而獲得位元線結構(bit line structure)。其中，位元線結構可作為動態隨機存取記憶體的位元線(或其的一部分)。然後，進一步形成位元線間隔物(bit line spacer)於位元線結構的側壁上。由於襯層300設置於閘極導電層200與接觸物410之間，襯層300會佔據用於形成位元線間隔物的空間。因此，藉由調整襯層300的材料種類，能夠相應地調整半導體裝置1中的電容。舉例而言，當位元線間隔物包括氧化矽，且襯層300包括氮化矽時，襯層300佔據形成位元線間隔物的空間的一部分，而降低在位元線結構的側壁上的氧化矽的占據量(且提高氮化矽的佔據量)，從而可降低半導體裝置1中的電容。
如第8圖所示，溝槽220的上部寬度220a可大於溝槽220的底部寬度220b，以利於共形地形成襯層300於溝槽220中。舉例而言，溝槽220可具有五邊形輪廓、彈頭形輪廓或其他類似輪 廓，從而減少共形地形成襯層300時的角隅處的落差，而提升襯層300的可靠性。
如第9圖所示，形成襯層300於溝槽220中。如第10圖所示，移除襯層300的一部分，以暴露基板100的頂表面。如第11圖所示，回蝕襯層300，以移除襯層300的垂直部分。在一些實施例中，回蝕襯層300且實質上不移除字元線結構WLS及基板100。如第12圖所示，沉積接觸物材料400在溝槽220(參照第11圖)中。如第13圖所示，回蝕接觸物材料400，以使接觸物材料400的頂表面與襯層300的頂表面齊平。如第14圖所示，執行平坦化製程PP，以使閘極導電層200的頂表面、接觸物材料400(參照第13圖)的頂表面及襯層300的頂表面齊平，以形成接觸物410在溝槽220(參照第11圖)中，而獲得半導體裝置2。
如第15圖所示，接續第10圖，對襯層300執行離子植入製程IP，以移除襯層300的上部310的一部分。在一些實施例中，使用氦(He)離子、氖(Ne)離子、氬(Ar)離子、氪(Kr)離子、氙(Xe)離子或其組合來執行離子植入製程IP，以避免使用具有放射性的氡(Rn)離子。舉例而言，可使用原子量相對大的氙(Xe)離子執行離子植入製程IP，而有效地移除襯層300的一部分，以塑形(shaping)襯層300。
在對襯層300執行離子植入製程IP之後，以剖面圖觀察時，襯層300的上部310可具有弧形輪廓。在一些實施例中，在溝槽220的一側壁上的襯層300的上部310的弧形輪廓朝向溝槽220 的相對側壁向外突出。在一些實施例中，襯層300的底部320可具有弧形輪廓。在執行離子植入製程IP之後，可加寬溝槽220的上部寬度220a，舉例而言，使得溝槽220的上部寬度220a可大於溝槽220的底部寬度220b，以利於降低後續填充接觸物材料的溝槽220的深寬比(aspect ratio)。因此，執行離子植入製程IP可避免在後續形成的接觸物中產生接縫。可省略回蝕襯層300的步驟，且實質上不移除字元線結構WLS的一部分及基板100的一部分。
執行離子植入製程IP可移除可能存在於溝槽220的底表面上的襯層300的殘餘部分。因此，執行離子植入製程IP可提升移除襯層300的水平部分移除製程的製程可調性。換句話說，由於離子植入製程IP可移除可能存在於溝槽220的底表面上的襯層300的殘餘部分，因此即使襯層300的殘餘部分可能存在於溝槽220的底表面上，也能夠被離子植入製程IP移除。
如第16圖所示，沉積接觸物材料400在溝槽220(參照第15圖)中。如第17圖所示，回蝕接觸物材料400，以使接觸物材料400的頂表面與襯層300的頂表面齊平。如第18圖所示，執行濕式清洗製程，以移除覆蓋遮罩210的襯層300，使得襯層300的頂表面與閘極導電層200的頂表面齊平。在一些實施例中，濕式清洗製程可使用諸如磷酸的清洗液。據此，可提升執行後續平坦化製程的製程可調性。舉例而言，使得平坦化製程更易於執行及/或增加執行平坦化製程後的表面的平坦度。
如第19圖所示，執行平坦化製程PP以使閘極導電層200的頂表面、接觸物材料400(參照第18圖)的頂表面及襯層300的頂表面齊平，以形成接觸物410在溝槽220(參照第15圖)中，而獲得半導體裝置3。如第19圖所示，襯層300的上部寬度300a可大於襯層300的底部寬度300b。由於鄰近閘極導電層200處的襯層300較厚，所以襯層300可有效使接觸物410與閘極導電層200彼此分隔。
據此，本揭露的半導體裝置及其形成方法可設置襯層300在閘極導電層200與接觸物410之間，並使襯層300覆蓋閘極導電層200的側表面200S，來降低形成於接觸物410中的接縫及/或降低半導體裝置中的電容，以提升半導體裝置的電性性能及可靠性。
以上概述數個實施例，所屬技術領域中具有通常知識者可以更理解本揭露實施例的觀點，並且能以該些實施例為基礎，設計或修改其他製程和結構，以達到相同之目的及/或優勢，同時理解到，此類等效的製程和結構並無悖離本揭露的精神與範圍，並在本揭露之精神和範圍之下，做各式各樣的改變、取代和替換。
1:半導體裝置
100:基板
200:閘極導電層
200S:側表面
300:襯層
410:接觸物
410a,410b:寬度
PP:平坦化製程
STI:隔離結構
WLS:字元線結構

Claims (9)

  1. 一種半導體裝置，包括： 一基板； 一字元線結構，設置在該基板中； 一閘極導電層，設置在該字元線結構上； 一接觸物，設置在該字元線結構上；以及 一襯層，設置在該閘極導電層與該接觸物之間，且覆蓋該閘極導電層的一側表面， 其中該閘極導電層的一頂表面、該接觸物的一頂表面及該襯層的一頂表面齊平。
  2. 如請求項1所述的半導體裝置，其中該襯層的一上部寬度大於該襯層的一底部寬度。
  3. 如請求項1所述的半導體裝置，其中該字元線結構包括： 一第一介電層，設置在該基板中； 一字元線導電結構，設置在該第一介電層上；以及 一第二介電層，設置在該字元線導電層上，且該第一介電層及該第二介電層圍繞該字元線導電層， 其中，該襯層與該第二介電層接觸。
  4. 一種半導體裝置的形成方法，包括： 提供一基板； 形成一字元線結構在該基板中； 形成一閘極導電層在該字元線結構上； 形成一溝槽在該閘極導電層、該字元線結構及該基板中； 形成一襯層在該溝槽中，以使該襯層覆蓋該閘極導電層的一側表面；以及 形成一接觸物在該溝槽中， 其中該閘極導電層的一頂表面、該接觸物的一頂表面及該襯層的一頂表面齊平。
  5. 如請求項4所述的形成方法，其中形成該襯層在溝槽中包括： 共形地形成該襯層在該溝槽中；以及 移除該襯層的一部分，以暴露該基板的頂表面。
  6. 如請求項5所述的形成方法，其中形成該襯層在溝槽中更包括： 回蝕該襯層，以使該襯層的該頂表面高於或齊平於該閘極導電層的該頂表面。
  7. 如請求項6所述的形成方法，其中回蝕該襯層以移除該字元線結構的一部分及該基板的一部分，使得該溝槽朝向該基板延伸。
  8. 如請求項5所述的形成方法，其中形成該襯層在溝槽中更包括： 對該襯層執行一離子植入製程，以移除該襯層的一部分，使得該溝槽的一上部寬度大於該溝槽的一底部寬度。
  9. 如請求項8所述的形成方法，在對該襯層執行該離子植入製程之後，該襯層的一上部具有弧形輪廓。
TW113113944A 2024-04-15 2024-04-15 半導體裝置及其形成方法 TWI890409B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW113113944A TWI890409B (zh) 2024-04-15 2024-04-15 半導體裝置及其形成方法
CN202410554756.4A CN120825932A (zh) 2024-04-15 2024-05-07 半导体装置及其形成方法
US18/825,050 US20250324571A1 (en) 2024-04-15 2024-09-05 Semiconductor device and method of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW113113944A TWI890409B (zh) 2024-04-15 2024-04-15 半導體裝置及其形成方法

Publications (2)

Publication Number Publication Date
TWI890409B true TWI890409B (zh) 2025-07-11
TW202543364A TW202543364A (zh) 2025-11-01

Family

ID=97228081

Family Applications (1)

Application Number Title Priority Date Filing Date
TW113113944A TWI890409B (zh) 2024-04-15 2024-04-15 半導體裝置及其形成方法

Country Status (3)

Country Link
US (1) US20250324571A1 (zh)
CN (1) CN120825932A (zh)
TW (1) TWI890409B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230422470A1 (en) * 2022-06-24 2023-12-28 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device
TW202401755A (zh) * 2022-06-21 2024-01-01 南亞科技股份有限公司 半導體元件

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW202401755A (zh) * 2022-06-21 2024-01-01 南亞科技股份有限公司 半導體元件
US20230422470A1 (en) * 2022-06-24 2023-12-28 Samsung Electronics Co., Ltd. Method of fabricating semiconductor device

Also Published As

Publication number Publication date
TW202543364A (zh) 2025-11-01
US20250324571A1 (en) 2025-10-16
CN120825932A (zh) 2025-10-21

Similar Documents

Publication Publication Date Title
CN100536142C (zh) 形成凹进式通路装置的方法
KR100467020B1 (ko) 자기 정렬된 접합영역 콘택홀을 갖는 반도체 장치 및 그제조 방법
JP4903313B2 (ja) ダマシンゲート工程で自己整合コンタクトパッド形成方法
CN108269805B (zh) 半导体存储装置以及其制作方法
US12293921B2 (en) Methods of cutting a fine pattern, methods of forming active patterns using the same, and methods of manufacturing a semiconductor device using the same
US12193214B2 (en) Manufacturing method for memory structure
US7365400B2 (en) Semiconductor device and method for manufacturing the same
CN111653571B (zh) 半导体结构的形成方法
US6355547B1 (en) Method of forming a self-aligned contact pad for a semiconductor device
US8823107B2 (en) Method for protecting the gate of a transistor and corresponding integrated circuit
TWI890409B (zh) 半導體裝置及其形成方法
CN111106106A (zh) 半导体器件制造方法与半导体器件
US12225717B2 (en) Semiconductor device with dielectric structure having enlargemant portion surrounding word line
CN115020377A (zh) 一种半导体结构及其制备方法
CN115116961A (zh) 动态随机存取存储器及其制造方法
TWI886992B (zh) 記憶體裝置的製造方法
GB2395067A (en) Bitline of semiconductor device having stud type capping layer and method for fabricating the same
KR100618805B1 (ko) 선택적 에피택셜 성장법을 이용한 반도체 소자의 자기정렬된 컨택 패드 형성방법
TWI898923B (zh) 半導體結構之製造方法
CN120916469B (zh) 一种金属栅极及其制备方法
TWI910810B (zh) 記憶體裝置及其製造方法
CN115117060B (zh) 埋入式字线结构及其制造方法
TW202549494A (zh) 記憶體裝置的製造方法
WO2024098569A1 (zh) 半导体结构及其制造方法
CN121368382A (zh) 半导体器件及其制作方法