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TWI840110B - 積體電路及其形成方法 - Google Patents

積體電路及其形成方法 Download PDF

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Publication number
TWI840110B
TWI840110B TW112104023A TW112104023A TWI840110B TW I840110 B TWI840110 B TW I840110B TW 112104023 A TW112104023 A TW 112104023A TW 112104023 A TW112104023 A TW 112104023A TW I840110 B TWI840110 B TW I840110B
Authority
TW
Taiwan
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gate
pattern
group
transistor
patterns
Prior art date
Application number
TW112104023A
Other languages
English (en)
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TW202337003A (zh
Inventor
吳家駿
陳志良
莊惠中
章瑞 高
簡永溱
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202337003A publication Critical patent/TW202337003A/zh
Application granted granted Critical
Publication of TWI840110B publication Critical patent/TWI840110B/zh

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    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • H10W20/42—
    • H10W20/427—
    • H10W72/00—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits
    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H10D84/907—CMOS gate arrays
    • H10D84/909—Microarchitecture
    • H10D84/929—Isolations
    • H10D84/931—FET isolation

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  • Theoretical Computer Science (AREA)
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  • Architecture (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一種積體電路包括在第一方向上延伸的第一和第二主動區域，以及在第二方向上延伸的浮置的閘極、第一虛設閘極、第一導體、和第二導體。浮置的閘極是電性浮置的。第一虛設閘極在第二方向上與浮置的閘極分隔。虛設閘極和浮置的閘極將對應於第一電晶體的第一單元與對應於第二電晶體的第二單元分隔。第一導體和第二導體在第一方向上彼此分隔，並且與第二主動區域重疊。第一導體和第二導體電性耦合到第二主動區域的對應的源極/汲極，並且配置以供應相同的信號/電壓到第二主動區域的對應的源極/汲極。浮置的閘極在介於第一和第二導體之間。

Description

積體電路及其形成方法
在本揭示內容一些實施方式涉及小型化的積體電路中的層級的佈局配置以及此積體電路的形成方法。
在將積體電路(integrated circuits,ICs)小型化的最新趨勢導致了較小的裝置其消耗較少的功率，但以較高的速度提供較多的功能性。小型化過程也導致了更嚴格的設計和製造規範以及可靠性挑戰。各種電子設計自動化(electronic design automation,EDA)工具產生、優化、和驗證用於積體電路的標準單元佈局設計，同時確保符合標準單元佈局設計和製造規範。
本揭示內容的一些實施方式提供了一種積體電路，包含：第一主動區域、第二主動區域、浮置的閘極、第一虛設閘極、以及第一導體和一第二導體。第一主動區域在第一方向上延伸，並且在基板的第一層級。第二主動區域在第一方向上延伸，並且在基板的第一層級，並且在不同 於第一方向的第二方向上與第一主動區域分隔。浮置的閘極在第二方向上延伸，位在第二層級其不同於第一層級，而且與第二主動區域重疊，並且浮置的閘極是電性浮置的。第一虛設閘極在第二方向上延伸，位在第二層級，而且在第二方向上與浮置的閘極分隔，並且第一虛設閘極和浮置的閘極將在積體電路中的第一單元與第二單元分隔，其中第一單元對應於第一電晶體，第二單元對應於第二電晶體。第一導體和第二導體在第二方向上延伸，在第三層級其不同於第一層級和第二層級，而且在第一方向上彼此分隔，並且與第二主動區域重疊，第一導體和第二導體電性耦合到第二主動區域的對應的源極和對應的汲極，並且第一導體和第二導體配置以供應相同的信號或相同的供應電壓到第二主動區域的對應的源極和對應的汲極，並且浮置的閘極在介於第一導體和第二導體之間。
本揭示內容的另一些實施方式提供了一種積體電路，包含：第一電晶體、浮置的閘極電晶體、第二電晶體、第一導體、以及第二導體。第一電晶體為第一類型。浮置的閘極電晶體耦合到第一電晶體並在第一方向上與第一電晶體分隔，浮置的閘極電晶體包含：汲極、源極、和浮置的閘極。汲極耦合到第一電壓供應。源極耦合到第一電壓供應。浮置的閘極在不同於第一方向的第二方向上延伸，位在第一層級，並且浮置的閘極是電性浮置的。第二電晶體為第二類型其不同於第一類型，第二電晶體在第二方向上與第一電晶體分隔，第二電晶體包含：第一閘極。第一 閘極在第二方向上延伸，並且在第一方向上與浮置的閘極分隔。第一導體在第一方向上延伸，在第二層級其不同於第一層級，並且至少與浮置的閘極重疊，第一導體不電性耦合到浮置的閘極。第二導體在第一方向上延伸，在第二層級，與至少第一閘極重疊，並且在第二方向上與第一導體分隔，並且第二導體電性耦合到第二電晶體。
本揭示內容的又另一些實施方式提供了一種形成積體電路的方法，包含：在基板的前側製造一組的多個電晶體的一組的多個主動區域，該組的多個主動區域在第一方向上延伸，該組的多個主動區域包括第一主動區域和第二主動區域，第一主動區域和第二主動區域在不同於第一方向的第二方向上彼此分隔，第一主動區域包括第一阱和第二阱；製造在第二方向上延伸的一組的多個閘極結構，其與該組的多個主動區域重疊，位在積體電路的第一層級，該組的多個閘極結構包括第一閘極結構其與第一阱和第二阱重疊；用虛設閘極來替換第一閘極結構的第一部分；用浮置的閘極來替換第一閘極結構的第二部分，浮置的閘極對應於浮置的閘極電晶體的浮置的虛設閘極，浮置的閘極和虛設閘極在第二方向上彼此分隔；在積體電路的第二層級上沉積第一導電材料，從而形成在第二方向上延伸的第一組的多個導體，第一組的多個導體包括在不同於第一層級的第二層級的第一導體和第二導體，其在第一方向上彼此分隔，並且與第二主動區域重疊，並且浮置的閘極在介於第一導體和第二導體之間；製造第一組的多個導孔，第 一組的導孔包括第一導孔和第二導孔，其在對應的第一導體和第二導體上方；以及在第三層級上沉積第二導電材料，從而形成第二組的多個導體和一組的多個電源軌，其中第二組的多個導體的一導體或該組的多個電源軌的一第一電源軌中的至少一者電性耦合到第一導孔和第二導孔，其中第一導體和第二導體配置以供應相同的信號或相同的供應電壓到第二主動區域的對應的源極和汲極。
100:方法
102、104、106:操作
200:方法
202、204、206、208:操作
300A:方法
300B:方法
302、304、306、308、310、312、314、320、322、324、326、328:操作
400:積體電路
401a:線
401b:線
401c:線
401d:線
402、404、406、408、410、412、414、416、418、420、422:區域
500A:佈局設計
500B:佈局設計
500C:佈局設計
500D:佈局設計
501:單元
501a:單元邊界
501b:單元邊界
501c:單元邊界
501d:單元邊界
502:主動區域圖案
502a:主動區域圖案
502b:主動區域圖案
504:虛設閘極隔離圖案
504a:虛設閘極隔離圖案
504a1:虛設閘極隔離圖案(部分)
504a2:(虛設閘極隔離佈局圖案、部分、剩餘部分)
504b:虛設閘極隔離圖案
504c:虛設閘極隔離圖案
504d:虛設閘極隔離圖案
504e:虛設閘極隔離圖案
504f:虛設閘極隔離圖案
505:浮置的閘極圖案(虛設閘極隔離圖案)
505a1:浮置的閘極圖案(虛設閘極隔離圖案)
506:導電特徵圖案
506a:導電特徵圖案(接觸件圖案)
507:導電特徵圖案
507a:導電特徵圖案
510:導孔圖案
510a:導孔圖案
510b:導孔圖案
510c:導孔圖案
510d:導孔圖案
510m:導孔圖案
512:導孔圖案
512a:導孔圖案
514:導孔圖案
514a:導孔圖案(導孔佈局圖案)
514b:導孔圖案
514c:導孔圖案(導孔佈局圖案)
514f:導孔圖案
515:導孔圖案
515a:導孔圖案
516:導孔圖案
516a:導孔圖案
520:導電特徵圖案
520a:導電特徵圖案
520b:導電特徵圖案
520c:導電特徵圖案
520d:導電特徵圖案
521:導電特徵圖案
521a:導電特徵圖案
522:電源軌圖案
522a:電源軌圖案
522b:電源軌圖案
522c:電源軌圖案
530:多晶矽切割特徵圖案
530a:切割特徵圖案(多晶矽切割特徵圖案)
530b1:多晶矽切割特徵圖案
530b2:多晶矽切割特徵圖案
530c:多晶矽切割特徵圖案
530c1:多晶矽切割特徵圖案
530c2:多晶矽切割特徵圖案
530d:多晶矽切割特徵圖案
530d1:多晶矽切割特徵圖案
530e:切割特徵佈局圖案
532:多晶矽切割特徵圖案
532a:多晶矽切割特徵圖案
540:閘極圖案
540a:閘極圖案
540b:閘極圖案
540c:閘極圖案
550A:區域
550B:區域
560a:區域
600:積體電路
600B:積體電路(積體電路600的對應的部分)
600C:積體電路600的對應的部分
600D:積體電路600的對應的部分
600E:積體電路600的對應的部分
600F:電晶體
600G:積體電路600的對應的部分
601a:單元邊界
601b:單元邊界
601c:單元邊界
601d:單元邊界
602:主動區域
602a:主動區域
602a1:阱
602a2:阱
602a3:阱
602b:主動區域
602b1:阱
602b2:阱
603:絕緣區域
604:閘極結構(閘極)
604a1:閘極結構
604a2:閘極結構
604b:閘極結構
604c:閘極結構
604d:閘極結構
604e:閘極結構
604f:閘極結構
605:閘極結構
605a1:閘極結構
606:導體
606a:導體
607:導體
607a:導體
610:導孔
610a:導孔
610b:導孔
610c:導孔
610d:導孔
610m:導孔
612:導孔
612a:導孔
614:導孔
614a:導孔
614b:導孔
614c:導孔
614f:導孔
615:導孔
615a:導孔
616:導孔
616a:導孔
620:導體
620a:導體
620b:導體
620c:導體
620d:導體
621:導體
621a:導體
622:電源軌
622a:電源軌
622b:電源軌
622c:電源軌
630:多晶矽切割特徵圖案(移除的閘極結構部分)
630a:多晶矽切割特徵圖案
630b1:多晶矽切割特徵圖案
630b2:多晶矽切割特徵圖案
630c:多晶矽切割特徵圖案
630c1:多晶矽切割特徵圖案
630c2:多晶矽切割特徵圖案
630d:多晶矽切割特徵圖案
630d1:多晶矽切割特徵圖案
630e:多晶矽切割特徵圖案
632:多晶矽切割特徵圖案(移除的閘極結構部分)
632a:多晶矽切割特徵圖案(閘極結構的移除部分)
640:閘極結構(閘極)
640a:閘極結構
640b:閘極結構
640c:閘極結構
650A:區域
690:基板
700A:佈局設計
700B:佈局設計
704a2:浮置的閘極圖案
706a:導電特徵圖案
706b:導電特徵圖案
800A:佈局設計
800B:佈局設計
804:閘極隔離圖案
804a:虛設閘極隔離圖案
804a1:虛設閘極隔離圖案(部分)
804a2:虛設閘極隔離圖案(部分、剩餘部分)
805:閘極圖案(浮置的閘極圖案、虛設閘極隔離圖案)
805a1:閘極圖案(浮置的閘極圖案、虛設閘極隔離圖案)
810:導孔圖案
810a:導孔圖案
810b:導孔圖案
810c:導孔圖案
810d:導孔圖案
810e:導孔圖案
814:導孔圖案
814a:導孔圖案
814b:導孔圖案
900A:佈局設計
900B:佈局設計
904:虛設閘極隔離圖案
904a:虛設閘極隔離圖案
904a1:虛設閘極隔離圖案(部分)
904a2:虛設閘極隔離圖案(部分、剩餘部分)
905:閘極圖案(浮置的閘極圖案、虛設閘極隔離圖案)
905a1:浮置的閘極圖案
906:導電特徵圖案
906a:導電特徵圖案
907:導電特徵圖案
907a:導電特徵圖案
910:導孔圖案
910a:導孔圖案
910b:導孔圖案
910c:導孔圖案
910e:導孔圖案
910f:導孔圖案
914a:導孔圖案
915:導孔圖案
915a:導孔圖案
932:多晶矽切割特徵圖案
932a:多晶矽切割特徵圖案
1000A:佈局設計
1000B:佈局設計
1004:閘極圖案
1004a:閘極圖案
1004b:閘極圖案
1005b:閘極圖案(浮置的閘極圖案)
1010:導孔圖案
1010a:導孔圖案
1010b:導孔圖案
1014:導孔圖案
1014a:導孔圖案
1020:導電特徵圖案
1020a:導電特徵圖案
1020b:導電特徵圖案
1020c:導電特徵圖案
1021:導電特徵圖案
1021a:導電特徵圖案
1021b:導電特徵圖案
1040a:虛設電晶體
1040b:虛設電晶體
1050a:電晶體
1050b:電晶體
1050c:虛設電晶體
1100A:佈局設計
1100B:佈局設計
1102:主動區域圖案
1102a:主動區域圖案
1102b:主動區域圖案
1104:閘極圖案
1104a:閘極圖案(閘極佈局圖案)
1104b:閘極圖案(閘極佈局圖案)
1104b1:閘極圖案
1104b2:閘極圖案(部分)
1104c:閘極圖案(閘極佈局圖案)
1105:浮置的閘極圖案
1105a:浮置的閘極圖案
1105c:浮置的閘極圖案
1106:導電特徵圖案
1106a:導電特徵圖案
1106b:導電特徵圖案
1106c:導電特徵圖案
1106d:導電特徵圖案
1106e:導電特徵圖案
1106f:導電特徵圖案
1106g:導電特徵圖案
1106h:導電特徵圖案
1110:導孔圖案
1110a:導孔圖案
1110b:導孔圖案
1110c:導孔圖案
1110d:導孔圖案
1114:導孔圖案
1114a:導孔圖案
1114b:導孔圖案
1120a:導電特徵圖案
1120b:導電特徵圖案
1132:多晶矽切割特徵圖案
1132a:多晶矽切割特徵圖案
1140a:虛設電晶體
1140b:電晶體
1140c:虛設電晶體
1140d:虛設電晶體
1140e:電晶體
1140f:虛設電晶體
1200A:方法
1200B:方法
1202、1204、1206、1208、1210、1212、1214、1216:操作
1220、1222、1224、1226:操作
1300:方法
1302、1304、1306、1308、1310、1312、1314:操作
1400:系統
1402:處理器
1404:儲存介質
1406:計算機程式碼
1408:匯流排
1410:輸入/輸出介面
1412:網路介面
1414:網路
1416:佈局設計
1418:使用者介面
1420:製造工具
1500:系統
1520:設計公司
1522:積體電路設計佈局
1530:光罩公司
1532:數據準備
1534:光罩製造
1545:光罩
1540:積體電路製造廠
1542:晶圓
1552:製造工具
1560:積體電路裝置
1600:半導體裝置(積體電路、積體電路裝置)
1601:區域
1602:基板
1604:半導體條帶
1606:主動區域
1608:絕緣特徵
1610A:第一阱區域
1610B:第二阱區域
1612:虛設結構(虛設閘極)
1614A:虛設結構(虛設閘極)
1614B:虛設結構(虛設閘極)
1616:間隔物
1618:層間介電質
1620A:主動閘極結構
1620B:主動閘極結構
1622:溝槽
1622A:上部分
1622B:下部分
1624:虛設閘極(介電結構)
A-A’:平面
B-B’:平面
C-C’:平面
clkb:時脈信號
clkbb:時脈信號
CP:時脈信號
CPO:切割多晶矽
CPODE:氧化物擴散邊緣上的連續多晶矽
D:數據信號
D-D’:平面
FG:浮置的閘極結構
M0:金屬0
MD:擴散上金屬
ml_b:信號
mx_ax:信號
mx1:信號
mx2:信號
Nd1:節點
Nd2:節點
NMOS:n型金屬氧化物半導體
PMOS:p型金屬氧化物半導體
OD:氧化物擴散
OUTPUT:輸出端子
PO:多晶矽
PW:功率
Q:信號(輸出信號)
SE:掃描使能信號
SEB:反相的掃描使能信號
SI:掃描入信號
SG:信號
sl_a:信號
sl_bx:信號
T1、T2、T3、T4、T5、T6、T7、T8、T9、T10、T11、T12、T13、T14、T15、T16、T17、T18、T19、T20、T21、T22、T23、T24、T25、T26、T27、T28、T29、T30、T31、T32、T33、T34:電晶體
VD:擴散上導孔
VDD:電壓供應
VG:閘極上導孔
VSS:參考電壓供應
X:方向
Y:方向
Z:方向
本揭示內容的多個態樣可由以下的詳細描述並且與所附圖式一起閱讀，得到最佳的理解。注意的是，根據產業中的標準做法，各個特徵並未按尺度繪製。事實上，為了討論的清楚起見，可任意地增加或減少各個特徵的尺寸。
第1圖是根據一些實施方式的製造積體電路的方法的流程圖。
第2圖是根據一些實施方式基於一組的多個設計規則而產生積體電路的佈局設計的方法的流程圖。
第3A圖是根據一些實施方式，產生積體電路的佈局設計的方法的流程圖。
第3B圖是根據一些實施方式，產生積體電路的佈局設計的方法的流程圖。
第4圖是根據一些實施方式，積體電路的電路圖。
第5A圖至第5D圖是根據一些實施方式，積體電路的 對應的佈局設計的多個圖。
第6A圖至第6G圖是根據一些實施方式的積體電路的多個圖。
第7A圖至第7B圖是根據一些實施方式，積體電路的對應的佈局設計的多個圖。
第8A圖至第8B圖是根據一些實施方式，積體電路的對應的佈局設計的多個圖。
第9A圖至第9B圖是根據一些實施方式，積體電路的對應的佈局設計的多個圖。
第10A圖至第10B圖是根據一些實施方式，積體電路的對應的佈局設計的多個圖。
第11A圖至第11B圖是根據一些實施方式，積體電路的對應的佈局設計的多個圖。
第12A圖是根據一些實施方式，形成或製造積體電路的方法的流程圖。
第12B圖是根據一些實施方式，形成或製造積體電路的方法的流程圖。
第13圖是根據一些實施方式，產生積體電路的佈局設計的方法的流程圖。
第14圖是根據一些實施方式的系統的示意視圖，此系統用於設計積體電路佈局設計和製造IC電路。
第15圖是根據本揭示內容至少一個實施方式，積體電路製造系統以及與其相關聯的積體電路製造流程的框圖。
第16A圖至第16D圖是根據一些實施方式，半導體裝 置的對應的多個截面視圖。
之後的揭示內容提供了不同的多個實施方式或實施例，用於實施所提供的主題的多個特徵。為了簡化本揭示內容，以下描述組件、材料、數值、步驟、排列、或類似者的多個具體實施例。當然，這些僅僅是實施例，而不是限制性的。也設想了其它的組件、材料、數值、步驟、排列、或類似者。例如，在隨後的描述中，形成第一特徵其在第二特徵上方或之上，可包括其中第一特徵和第二特徵以直接接觸而形成的實施方式，並且也可包括其中附加的特徵可形成在介於第一特徵和第二特徵之間，因此第一特徵和第二特徵可能不是直接接觸的實施方式。另外，本揭示內容可在各個實施例中重複參考標號和/或字母。這樣的重複，是為了是簡化和清楚的目的，重複本身並不是意指所討論的各個實施方式之間和/或配置之間的關係。
此外，為了便於描述如在圖式中所繪示的一個元件或特徵與另一個元件或特徵之間的關係，在此可能使用空間相對性用語，例如「之下」、「低於」、「較下」、「高於」、「較上」、和類似的用語。除了在圖式中所描繪的方向之外，空間相對性用語旨在涵蓋裝置在使用中或操作中的不同方向。設備可用其它方式定向(旋轉90度或處於其它的方向)，並且據此可同樣地解讀本文所使用的空間相對性描述詞。
根據一些實施方式，形成積體電路的方法包括識別一虛設閘極隔離圖案，此虛設閘極隔離圖案在第一佈局設計的介於第一電源軌圖案和第二電源軌圖案之間連續地延伸。
在一些實施方式中，虛設閘極隔離圖案位在第一層級。在一些實施方式中，虛設閘極隔離圖案分隔了在第一佈局設計中的第一單元與第二單元。
在一些實施方式中，第一電源軌圖案和第二電源軌圖案在第一方向上延伸，並位在不同於第一層級的第二層級。在一些實施方式中，虛設閘極隔離圖案在不同於第一方向的第二方向上延伸。
在一些實施方式中，此方法還包括響應於確定第一佈局設計包括至少滿足至少一個替換標準的虛設閘極隔離圖案，用浮置的閘極圖案來替換虛設閘極隔離圖案的第一部分。在一些實施方式中，浮置的閘極圖案對應於第一電晶體的浮置的虛設閘極。
在一些實施方式中，用浮置的閘極圖案來替換虛設閘極隔離圖案的第一部分導致了一佈局設計比起其它的方式具有較多的佈線資源並占用較少的面積。
第1圖是根據一些實施方式製造積體電路的方法100的流程圖。理解的是，在第1圖中所描繪的方法100之前、期間、和/或之後，可執行附加的操作，並且一些其它的製程在本文中可能僅簡要描述。
在一些實施方式中，多種方法100、200、300A、 300B、1200A至1200B、或1300(第2圖、第3A圖至第3B圖、第12A圖至第12B圖、或第13圖)中的一或多者的多個操作的其它順序在本揭示內容的範圍之內。多種方法100、200、300A、300B、1200A至1200B、或1300中的一或多者包括示例性多個操作，但是不一定按照所示的順序來執行這些操作。根據所揭示的多個實施方式的精神和範圍，可適當地添加、替換、改變順序、和/或刪減多個操作。
在一些實施方式中，方法100可用於形成多種積體電路，例如至少積體電路600(第6A圖至第6G圖)。在一些實施方式中，方法100可用於形成多種積體電路，這些積體電路與多個佈局設計500A至500D(第5A圖至第5D圖)、700A至700B(第7A圖至第7B圖)、800A至800B(第8A圖至第8B圖)、900A至900B(第9A圖至第9B圖)、1000A至1000B(第10A圖至第10B圖)、或1100A至1100B(第11A圖至第11B圖)中的一或多者具有類似的結構的關係。
在方法100的操作102中，基於一組的多個設計規則而產生積體電路的佈局設計。
在一些實施方式中，方法100的佈局設計包括一或多個圖案或佈局設計，例如佈局設計500A(第5A圖)、佈局設計500B(第5B圖)、佈局設計500C(第5C圖)、佈局設計500D(第5D圖)、佈局設計700A(第7A圖)、佈局設計700B(第7B圖)、佈局設計800A(第8A圖)、 佈局設計800B(第8B圖)、佈局設計900A(第9A圖)、佈局設計900B(第9B圖)、佈局設計1000A(第10A圖)、佈局設計1000B(第10B圖)、佈局設計1100A(第11A圖)、或佈局設計1100B(第11B圖)中的一或多者。
在一些實施方式中，方法100的佈局設計包括積體電路的一或多個佈局設計，積體電路例如積體電路600(第6A圖至第6E圖)。在一些實施方式中，本申請的佈局設計是以圖形數據庫系統(graphic database system,GDSII)檔案格式。
在一些實施方式中，執行方法100的操作102經由一處理裝置(例如，處理器1402(第14圖))，此處理裝置配置以實行用於產生佈局設計的多個指令。
在方法100的操作104中，基於佈局設計而製造初始閘極結構，以及經由一或多次切割製程而移除初始閘極結構的一部分。在一些實施方式中，操作104是方法1200A至1200B的多個操作中的一或多者的一實施方式。
在一些實施方式中，操作104包含經由一或多次切割多晶矽(cut-poly,CPO)製程而從閘極移除一或多個閘極部分。在一些實施方式中，操作104的一或多次切割多晶矽(CPO)製程包括移除閘極結構604的一部分632a，從而形成閘極結構604a2和閘極結構605a1(第6A圖至第6G圖)。在一些實施方式中，閘極結構604的移除部分632a對應於多晶矽切割區域(例如，多晶矽切割 特徵圖案532a)。
在一些實施方式中，經由多晶矽切割特徵圖案532a，來識別在佈局設計500C至500D中在操作104中移除的閘極結構604的部分632a。在一些實施方式中，多晶矽切割特徵圖案532a識別了積體電路600的閘極結構604的移除部分632a的位置。
在一些實施方式中，經由一或多個切割特徵佈局圖案530a、530b、530c、530d、530e、705a、805a、905a，在多個佈局設計500A至500D、700A至700B、800A至800B、或900A至900B(第5A圖至第5D圖、第7A圖至第7B圖、第8A圖至第8B圖、或第9A圖至第9B圖)中的一或多者中識別在操作104中被移除的閘極的部分。在一些實施方式中，將方法100的操作104稱為切割多晶矽(cut-poly,CPO)製程。在一些實施方式中，操作104導致了積體電路600的形成(第6A圖至第6G圖)。在一些實施方式中，將閘極結構604的移除的閘極部分632a稱為切割區域。
在一些實施方式中，執行操作104經由移除製程。在一些實施方式中，移除製程包括一或多個蝕刻製程其適合於移除閘極(例如，閘極604)的一部分632a。在一些實施方式中，操作104的蝕刻製程包括識別待被移除的閘極(例如，閘極604)的部分632a，以及蝕刻待被移除的閘極(例如，閘極604)的部分632a。在一些實施方式中，使用遮罩，以指定待被切割或待被移除的閘極(例如，閘極 604)的多個部分。在一些實施方式中，遮罩是硬遮罩。在一些實施方式中，遮罩是軟遮罩。在一些實施方式中，蝕刻對應於電漿蝕刻、反應性離子蝕刻、化學性蝕刻、乾式蝕刻、濕式蝕刻、其它合適的製程、其任何組合、或類似者。
在方法100的操作106中，基於至少此佈局設計來製造整個積體電路。在一些實施方式中，方法100的操作106包含基於佈局設計而製造至少一個光罩，以及基於此至少一個光罩來製造積體電路。在一些實施方式中，操作106是方法1200A至1200B(第12A圖至第12B圖)的一實施方式。
在一些實施方式中，不執行多個操作102、104、或106中的一或多者。
第2圖是根據一些實施方式的基於一組的多個設計規則而產生積體電路的佈局設計的方法200的流程圖。
理解的是，在第2圖中所描繪的方法200之前、期間、和/或之後可執行附加的操作，並且一些其它的製程在本文中可能僅簡要描述。在一些實施方式中，方法200可用於產生一或多個佈局設計，例如佈局設計500A至500D(第5A圖至第5D圖)、700A至700B(第7A圖至第7B圖)、800A至800B(第8A圖至第8B圖)、900A至900B(第9A圖至第9B圖)、1000A至1000B(第10A圖至第10B圖)、或1100A至1100B(第11A圖至第11B圖)。在一些實施方式中，方法200可用於產生積體電路 的一或多個佈局設計，積體電路例如積體電路600(第6A圖至第6E圖)。方法200是方法100(第1圖)的操作102的一實施方式。
在方法200的操作202中，產生積體電路的第一佈局設計。在一些實施方式中，方法200、300A、或300B中的一或多者的第一佈局設計包括一或多個佈局設計中的一或多個圖案，佈局設計例如佈局設計500A至500D、700A至700B、800A至800B、900A至900B、1000A至1000B、或1100A至1100B(第5A圖至第5D圖、第7A圖至第7B圖、第8A圖至第8B圖、第9A圖至第9B圖、第10A圖至第10B圖、或第11A圖至第11B圖)。
在方法200的操作204中，做出確定是否第一佈局設計或修訂的第一佈局設計包括滿足至少一個替換標準的虛設閘極隔離佈局圖案(例如，氧化物擴散邊緣上的連續多晶矽(continuous poly on oxide diffusion edge,CPODE))或虛設電晶體。
在一些實施方式中，氧化物擴散邊緣上的連續多晶矽(CPODE)圖案是虛設閘極圖案其與半導體的主動區域重疊，並且可用於製造介電結構，如以下在方法1200A至1200B(第12A圖至第12B圖)中所描述的內容。在一些實施方式中，介電結構對應於虛設閘極結構604a2(第6B圖和第6D圖至第6E圖)。CPODE圖案的進一步細節在以下的方法1200A至1200B(第12A圖至第12B圖)和第16A圖至第16D圖中描述。
在一些實施方式中，方法300A和300B的每一者是操作204和206的一實施方式。在一些實施方式中，依序地執行方法300A和方法300B。例如，根據一些實施方式，首先執行方法300A，然後執行方法300B。例如，根據一些實施方式，首先執行方法300B，然後執行方法300A。
在一些實施方式中，操作204包含確定是否第一佈局設計或修訂的第一佈局設計包括虛設閘極隔離佈局圖案(例如，CPODE)或虛設電晶體中的至少一者，並確定是否虛設閘極隔離佈局圖案(例如，CPODE)或虛設電晶體中的至少一者滿足至少一個替換標準。
在一些實施方式中，在操作206中產生修訂的第一佈局設計。在一些實施方式中，方法200、300A、或300B中的一或多者的修訂的第一佈局設計包括一或多個圖案或一或多個佈局設計，例如佈局設計500C至500D、700A至700B、800B、900B、1000B、或1100B(第5C圖至第5D圖、第7B圖、第8B圖、第9B圖、第10B圖、或第11B圖)。
在一些實施方式中，至少方法200的虛設閘極隔離佈局圖案包括虛設閘極隔離佈局圖案504a、504a2、504b、504c、504d、504e、504f、704a1、804a、804a2、904a、或904a2(第5A圖至第5D圖、第7A圖至第7B圖、第8A圖至第8B圖、或第9A圖至第9B圖)中的至少一者。在一些實施方式中，至少方法200的 虛設閘極隔離佈局圖案包括至少一個或多個CPODE圖案。
在一些實施方式中，至少方法200的虛設電晶體包括虛設電晶體600F、1040a、1140a、1140b、或1140c(第6F圖、第10A圖、或第11A圖)中的至少一者。
在一些實施方式中，所述至少一個替換標準包括至少確定是否兩個或更多個CPODE圖案(例如，虛設閘極隔離圖案504a和504b)為彼此相鄰(第5A圖至第5D圖)。在一些實施方式中，如果第一元件和第二元件是彼此緊鄰的，則第一元件相鄰於第二元件。
在一些實施方式中，所述至少一個替換標準包括至少確定是否至少一單獨的CPODE圖案(例如，虛設閘極隔離圖案804a和904a)在介於兩個導電特徵圖案(例如，在第8A圖至第8B圖中的多個導電特徵圖案506a和507a、或在第9A圖至第9B圖中的多個導電特徵圖案906a和907a)之間並且相鄰於所述兩個導電特徵圖案，所述兩個導電特徵圖案配置以承載相同的信號SG(第9A圖至第9B圖)或相同的功率PW(第8A圖至第8B圖)。
在一些實施方式中，所述至少一個替換標準包括至少確定是否虛設電晶體1040a的至少一個閘極(例如，閘極佈局圖案1004b)電性耦合到至少一個導體(例如，1020a)。
在一些實施方式中，所述至少一個替換標準包括至 少確定是否對應的虛設電晶體1140a、1140b、1140c的至少一個閘極(例如，閘極佈局圖案1104a、1104b、1104c)電性耦合到至少一個導體(例如，1120a)。
在一些實施方式中，所述至少一個替換標準包括至少確定是否虛設電晶體1040a的至少第一閘極圖案(例如，閘極佈局圖案1004b)與第一主動區域圖案(例如，主動區域佈局圖案502a)和第二主動區域圖案(例如，主動區域佈局圖案502b)重疊。在一些實施方式中，第一主動區域圖案對應於第一虛設電晶體的第一主動區域，並且第二主動區域圖案對應於第二虛設電晶體的第二主動區域。
在一些實施方式中，所述至少一個替換標準包括至少確定是否對應的虛設電晶體1140a、1140b、1140c的至少一第一閘極圖案(例如，閘極佈局圖案1104a、1104b、1104c)與第一主動區域圖案(例如，主動區域佈局圖案1102a)和第二主動區域圖案(例如，主動區域佈局圖案1102b)重疊。
在一些實施方式中，所述替換標準由使用者介面(例如，使用者介面1418(第14圖))所指定。
如果確定第一佈局設計或修訂的第一佈局設計包括滿足至少一個替換標準的虛設閘極隔離佈局圖案或虛設電晶體中的至少一者，則方法200進行至操作206。
如果確定第一佈局設計或修訂的第一佈局設計包括不滿足至少一個替換標準的虛設閘極隔離佈局圖案、以及不滿足至少一個替換標準的虛設電晶體，則方法200進 行至操作208。
在方法200的操作206中，基於替換標準中的一或多者而修訂第一佈局設計。在一些實施方式中，方法200的修訂的第一佈局設計包括一或多個圖案或一或多個佈局設計，例如佈局設計500C至500D、700A至700B、800B、900B、1000B、或1100B(第5C圖至第5D圖、第7B圖、第8B圖、第9B圖、第10B圖、或第11B圖)。
在一些實施方式中，操作206包含基於第一佈局設計和替換標準而產生修訂的第一佈局設計。在一些實施方式中，在方法300A和300B(第3A圖至第3B圖)中進一步指定替換標準。
在一些實施方式中，替換標準包括用浮置的閘極虛設圖案(例如，浮置的閘極圖案505a1、704a2、704b1、805a1、905a1)來替換一或多個虛設閘極隔離圖案。
在一些實施方式中，替換標準包括移除一或多個導孔圖案1010b、1110a、1110b、或1110c。
在一些實施方式中，在操作206期間修訂第一佈局設計包含基於替換標準而產生第二佈局設計，第二佈局設計對應於修訂的第一佈局設計。
在方法200的操作208中，經由系統1400(第14圖)而輸出第一佈局設計或修訂的佈局設計。在一些實施方式中，操作208產生第二佈局設計。在一些實施方式中，操作208的第二佈局設計對應於第一佈局設計或修訂的第一佈局設計。
在一些實施方式中，不執行多個操作202、204、206、或208中的一或多者。在一些實施方式中，方法200的多個操作的其它順序在本揭示內容的範圍之內。方法200包括示例性多個操作，但是不一定按照所示的順序來執行這些操作。根據所揭示的多個實施方式的精神和範圍，可適當地組合、劃分、添加、替換、改變順序、和/或刪減多個操作。
在一些實施方式中，執行方法200的多個操作202至208中的一或多者經由一處理裝置(例如，處理器1402(第14圖))，此處理裝置配置以實行多個指令，這些指令用於產生佈局設計500A至500D、700A至700B、800A至800B、900A至900B、1000A至1000B、或1100A至1100B(第5A圖至第5D圖、第7A圖至第7B圖、第8A圖至第8B圖、第9A圖至第9B圖、第10A圖至第10B圖、或第11A圖至第11B圖)中的一或多者。
在一些實施方式中，經由利用本揭示內容的方法200，可以用浮置的閘極虛設圖案來替換一或多個虛設閘極隔離圖案，從而導致了可用於製造對應的積體電路的佈局設計，此對應的積體電路與其它的方式相比具有改進的速度。
在一些實施方式中，經由利用本揭示內容的方法200，可以從佈局設計移除一或多個導孔圖案，從而導致了佈局設計比起其它的方式具有較多的佈線資源並占用較少的面積。
第3A圖是根據一些實施方式，產生積體電路的佈局設計的方法300A的流程圖。
理解的是，在第3A圖中所描繪的方法300A之前、期間、和/或之後可執行附加的操作，並且一些其它的製程在本文中可能僅簡要描述。
在一些實施方式中，方法300A是方法200的操作204和206的一實施方式。在一些實施方式中，方法300A是一方法其確定是否第一佈局設計或修訂的第一佈局設計包括滿足至少一個替換標準的虛設閘極隔離佈局圖案，並且基於一或多個替換標準來修訂第一佈局設計。
在一些實施方式中，操作302是方法200的操作204的一實施方式。在一些實施方式中，多個操作304、306、308、310、312、或314中的一或多者是方法200的操作206的一實施方式。
在一些實施方式中，方法300A可用於產生至少佈局設計500C至500D、700A至700B、800B、或900B(第5C圖至第5D圖、第7B圖、第8B圖、或第9B圖)中的一或多個佈局圖案，或者一或多個特徵其類似於至少積體電路600(第6A圖至第6E圖)。
在一些實施方式中，方法300A可用於產生一或多個佈局圖案，所述佈局圖案具有至少佈局設計500C至500D、700A至700B、800B或900B(第5C圖至第5D圖、第7B圖、第8B圖、或第9B圖)的結構的關係(包括對準、長度、和寬度)、以及配置和層別，或者一或多個 特徵其類似於至少積體電路600，並且為了簡潔起見，將不在第3A圖中描述類似的詳細描述。
在一些實施方式中，方法300A的多個操作的其它順序在本揭示內容的範圍之內。方法300A包括示例性多個操作，但是不一定按照所示的順序來執行這些操作。根據所揭示的多個實施方式的精神和範圍，可適當地組合、劃分、添加、替換、改變順序、和/或刪減多個操作。在一些實施方式中，不執行方法300A的多個操作中的一或多者。
在一些實施方式中，執行方法200、300A、和300B經由一處理裝置(例如，處理器1402(第14圖))，此處理裝置配置以實行多個指令，這些指令用於產生多個佈局設計中的一或多者。
本揭示內容的多個實施方式使用了用語「佈局圖案」，為了簡潔起見，在本揭示內容的其餘部分中之後也將此用語稱為「圖案」。
在方法300A的操作302中，識別虛設閘極隔離圖案，此虛設閘極隔離圖案在第一佈局設計的介於第一電源軌圖案和第二電源軌圖案之間連續地延伸。在一些實施方式中，執行操作302經由系統1400(第14圖)。
在一些實施方式中，方法300A的虛設閘極隔離圖案包括多個虛設閘極隔離佈局圖案504a、504a2、504b、504c、504d、504e、504f、704a1、804a、804a2、904a、或904a2(第5A圖至第5D圖、第7A圖至第7B 圖、第8A圖至第8B圖、或第9A圖至第9B圖)中的至少一者。在一些實施方式中，至少方法300A的虛設閘極隔離佈局圖案包括至少一個或多個CPODE圖案。
在一些實施方式中，方法300A的第一電源軌圖案包括多個電源軌圖案522a、522b、或522c中的至少一者。在一些實施方式中，方法300A的第二電源軌圖案包括電源軌圖案522a、522b、或522c中的至少一者。
在方法300A的操作304中，響應於確定第一佈局設計包括至少虛設閘極隔離圖案並且此虛設閘極隔離圖案滿足至少一個替換標準，用浮置的閘極圖案來替換虛設閘極隔離圖案的第一部分。
在一些實施方式中，方法300A的虛設閘極隔離圖案的第一部分包括虛設閘極隔離圖案504a1、虛設閘極隔離圖案804a1、或虛設閘極隔離圖案904a1中的至少一者。
在一些實施方式中，方法300A的浮置的閘極圖案包括浮置的閘極圖案505a1、浮置的閘極圖案805a1、或浮置的閘極圖案905a1中的至少一者。
在一些實施方式中，方法300A的至少一個替換標準包括至少替換標準1或替換標準2。
在一些實施方式中，替換標準1包括至少確定是否兩個或更多個CPODE圖案(例如，多個虛設閘極隔離圖案504a和504b)是彼此相鄰(第5A圖至第5D圖)。在一些實施方式中，替換標準2包括至少確定是否至少一單 獨的CPODE圖案(例如，虛設閘極隔離圖案804a和904a)在介於兩個導電特徵圖案(例如，在第8A圖至第8B圖中的多個導電特徵圖案506a和507a、或在第9A圖至第9B圖中的多個導電特徵圖案906a和907a)之間並相鄰於所述兩個導電特徵圖案，所述兩個導電特徵圖案配置以承載相同的信號SG(第9A圖至第9B圖)或相同的功率PW(第8A圖至第8B圖)。
在一些實施方式中，如果在操作304中不滿足方法300A的至少一個替換標準，則方法300A保持空閒或結束。
在一些實施方式中，操作304包括操作306或308中的至少一者。
在方法300A的操作306中，將虛設閘極隔離圖案的第一部分移除。在一些實施方式中，操作306包含移除虛設閘極隔離圖案的第一部分，從而留下虛設閘極隔離圖案(例如，閘極隔離圖案504、804、或904)的剩餘部分(例如，虛設閘極隔離圖案504a2、804a2、或904a2)。
在方法300A的操作308中，在虛設閘極隔離圖案的第一部分所在的位置插入浮置的閘極圖案。
在方法300A的操作310中，在介於浮置的閘極圖案和虛設閘極隔離圖案的剩餘部分之間插入切割特徵圖案。在一些實施方式中，將切割特徵圖案插入在第一佈局設計或修訂的第一佈局設計的多晶矽(POLY,PO)層級。
在一些實施方式中，方法300A的切割特徵圖案 包括一或多個切割特徵佈局圖案530a、530b、530c、530d、530e、705a、805a、905a。
在一些實施方式中，如果在操作310之前，切割特徵圖案已經在介於浮置的閘極圖案和剩餘的虛設閘極隔離圖案之間，則不執行操作310。
在方法300A的操作312中，在第二電源軌圖案上方插入第一導孔圖案。在一些實施方式中，操作312包括在相鄰於浮置的閘極圖案和在第二電源軌上插入第一導孔圖案。在一些實施方式中，操作312包括在浮置的閘極圖案的每一側插入第一導孔圖案。
在一些實施方式中，方法300A的第一導孔圖案包括至少導孔圖案515a。在一些實施方式中，方法300A的操作312包括在電源軌圖案522c上方插入導孔圖案515a。
在方法300A的操作314中，將至少第一導電特徵圖案插入到相鄰於浮置的閘極圖案。在一些實施方式中，方法300A的第一導電特徵圖案包括導電特徵圖案507a。在一些實施方式中，將第一導電特徵圖案插入以與第二電源軌圖案和第一導孔圖案重疊。在一些實施方式中，操作314包括在浮置的閘極圖案的每一側插入第一導電特徵圖案。
在一些實施方式中，如果虛設閘極隔離圖案不滿足替換標準1，但是滿足替換標準2，則不執行操作312和314。
在一些實施方式中，如果虛設閘極隔離圖案滿足替換標準1，則執行操作312和314，而不論虛設閘極隔離圖案是否滿足替換標準2。
在一些實施方式中，經由利用本揭示內容的方法300A，可以用浮置的閘極虛設圖案來替換一或多個虛設閘極隔離圖案，從而導致了可用於製造對應的積體電路的佈局設計，此對應的積體電路與其它的方式相比具有改進的速度。
第3B圖是根據一些實施方式，產生積體電路的佈局設計的方法300B的流程圖。
理解的是，在第3B圖中所描繪的方法300B之前、期間、和/或之後可執行附加的操作，並且一些其它的製程在本文中可能僅簡要描述。
在一些實施方式中，方法300B是方法200的操作204和206的一實施方式。在一些實施方式中，方法300B是一方法其確定是否第一佈局設計或修訂的第一佈局設計包括滿足至少一個替換標準的虛設電晶體，並且基於一或多個替換標準來修訂第一佈局設計。
在一些實施方式中，操作320是方法200的操作204的一實施方式。在一些實施方式中，多個操作322、324、326、或328中的一或多者是方法200的操作206的一實施方式。
在一些實施方式中，方法300B可用於產生至少佈局設計1000B或1100B(第10B圖或第11B圖)的一 或多個佈局圖案，或者一或多個特徵其類似於至少積體電路600(第6A圖至第6E圖)。
在一些實施方式中，方法300B可用於產生一或多個佈局圖案，所述佈局圖案具有至少佈局設計1000B或1100B(第10B圖或第11B圖)的結構的關係(包括對準、長度、和寬度)，以及配置和層別，或者一或多個特徵其類似於至少積體電路600，並且為了簡潔起見，在第3B圖中將不描述類似的詳細描述。
在一些實施方式中，方法300B的多個操作的其它順序在本揭示內容的範圍之內。方法300B包括示例性多個操作，但是不一定按照所示的順序來執行這些操作。根據所揭示的多個實施方式的精神和範圍，可適當地組合、劃分、添加、替換、改變順序、和/或刪減多個操作。在一些實施方式中，不執行方法300B的多個操作中的一或多者。
在方法300B的操作320中，識別在第一佈局設計中或在修訂的第一佈局設計中的虛設電晶體的第一閘極圖案。
在一些實施方式中，至少方法300B的第一閘極圖案包括閘極圖案1004b、閘極圖案1104a、閘極圖案1104b、或閘極圖案1104c中的至少一者。
在一些實施方式中，至少方法300B的虛設電晶體包括虛設電晶體600F、1040a、1140a、1140b、或1140c中的至少一者。
在一些實施方式中，執行操作320經由系統1400(第14圖)。
在方法300B的操作322中，響應於確定第一佈局設計包括至少第一閘極圖案並且第一閘極圖案滿足至少一個替換標準，將第一閘極圖案改變為浮置的閘極圖案。
在一些實施方式中，至少方法300B的浮置的閘極圖案包括浮置的閘極圖案1005b、浮置的閘極圖案1105a、或浮置的閘極圖案1105c中的至少一者。
在一些實施方式中，方法300B的至少一個替換標準包括至少替換標準3。
在一些實施方式中，替換標準3包括至少確定是否虛設電晶體1040a的至少一個閘極(例如，閘極佈局圖案1004b)電性耦合到至少一個導體(例如，1020a)。在一些實施方式中，替換標準3還包括確定虛設電晶體1040a的閘極(例如，閘極佈局圖案1004b)配置以從至少此導體(例如，1020a)接收信號或功率。
在一些實施方式中，替換標準3包括至少確定是否對應的虛設電晶體1140a、1140b、1140c的至少一個閘極(例如，閘極佈局圖案1104a、1104b、1104c)電性耦合到至少一個導體(例如，1120a)。在一些實施方式中，替換標準3還包括確定虛設電晶體1140a、1140b、1140c的閘極(例如，閘極佈局圖案1104a、1104b、1104c)配置以從至少導體(例如，1120a)接收信號或功率。
在一些實施方式中，如果在操作322中不滿足方法300B的替換標準3，則方法300B保持空閒或結束。
在一些實施方式中，操作322包括至少操作324。
在方法300B的操作324中，移除至少一個導孔圖案，此至少一個導孔圖案被定位在介於第一導電特徵圖案和第一閘極圖案之間。
在一些實施方式中，方法300B的至少一個導孔圖案包括導孔圖案1010b、1110a、1110b、或1110c中的至少一者。
在一些實施方式中，至少方法300B的第一導電特徵圖案包括導電特徵圖案1020a或1120a中的至少一者。
在方法300B的操作326中，將第一導電特徵圖案劃分成複數個導電特徵圖案，將複數個導電特徵圖案中的至少一個導電特徵圖案配置為在第一佈局設計中或在修訂的第一佈局設計中的不同的佈線資源。在一些實施方式中，至少方法300B的複數個導電特徵圖案包括導電特徵圖案1021a或1021b中的至少一者。
在一些實施方式中，操作326包含改變第一導電特徵圖案的長度，並將至少第二導電特徵圖案添加到第一佈局設計或修訂的第一佈局設計。在一些實施方式中，至少方法300B的第二導電特徵圖案包括至少導電特徵圖案1021b。在一些實施方式中，第一導電特徵圖案的長度在 第一方向X上。在一些實施方式中，將至少方法300B的第二導電特徵圖案添加到第一佈局設計或修訂的第一佈局設計，在與第一導電特徵圖案或縮短的第一導電特徵圖案的先前位置相同的金屬佈線軌道中。
在一些實施方式中，方法300B的操作326還包括將第二導電特徵圖案或縮短的第一導電特徵圖案中的至少一者配置為在第一佈局設計中或在修訂的第一佈局設計中的不同的佈線資源。
在一些實施方式中，不執行操作326。例如，在一些實施方式中，當執行操作328時，不執行操作326。
在方法300B的操作328中，將第一導電特徵圖案(例如，導電特徵圖案1120a)配置作為在第一佈局設計中或在修訂的第一佈局設計中的不同的佈線資源。
在一些實施方式中，不執行操作328。例如，在一些實施方式中，當執行操作326時，不執行操作328。
在一些實施方式中，經由利用本揭示內容的方法300B，可以從佈局設計移除一或多個導孔圖案，從而導致了佈局設計比起其它的方式具有較多佈線資源和占用較少的面積。
在一些實施方式中，本揭示內容的佈局設計可用於製造對應的積體電路，此積體電路比起其它的方式具有較多的佈線資源，導致了比起其它的方式，此積體電路具有減少的金屬耦合。
第4圖是根據一些實施方式的積體電路400的電 路圖。
在一些實施方式中，積體電路400是正反器(flip-flop)電路。在一些實施方式中，積體電路400是多位元正反器(multi-bit flip-flop,MBFF)電路。
積體電路400是正反器電路。積體電路400配置以接收至少數據信號D或掃描入信號SI，並且配置以將輸出信號Q輸出。在一些實施方式中，數據信號D是數據輸入信號。在一些實施方式中，掃描入信號SI是掃描輸入信號。在一些實施方式中，輸出信號Q是至少數據信號D或掃描入信號SI的儲存狀態。使用正反器電路用於說明，其它類型的電路也在本揭示內容的範圍之內。
積體電路400包括多個電晶體T1至T34。在一些實施方式中，多個電晶體T1、T2、T3、T4、T9、T11、T12、T15、T17、T19、T20、T23、T25、T27、T29、T31、和T33中的每一者是p型金屬氧化物半導體(p-type metal oxide semiconductor,PMOS)電晶體。在一些實施方式中，多個電晶體T5、T6、T7、T8、T10、T13、T14、T16、T18、T21、T22、T24、T26、T28、T30、T32、和T34中的每一者是n型金屬氧化物半導體(n-type metal oxide semiconductor,NMOS)電晶體。
電晶體T1的閘極端子配置以接收掃描入信號SI。電晶體T6的閘極端子配置以接收掃描入信號SI。在一些實施方式中，電晶體T1的閘極端子耦合到電晶體T6的閘 極端子。電晶體T1的源極端子耦合到電壓供應VDD。電晶體T1的汲極端子耦合到電晶體T2的源極端子。
電晶體T2的閘極端子配置以接收反相的掃描使能信號SEB。
電晶體T2的汲極端子、電晶體T4的汲極端子、和電晶體T9的源極端子中的每一者耦合在一起。信號mx1是至少電晶體T9的源極端子、電晶體T2的汲極端子、或電晶體T4的汲極端子的信號。
電晶體T3的閘極端子配置以接收掃描使能信號SE。電晶體T3的源極端子耦合到電壓供應VDD。電晶體T3的汲極端子耦合到電晶體T4的源極端子。
電晶體T4的閘極端子配置以接收數據信號D。電晶體T7的閘極端子配置以接收數據信號D。在一些實施方式中，電晶體T4的閘極端子耦合到電晶體T7的閘極端子。
電晶體T6的源極端子耦合到參考電壓供應VSS。電晶體T6的汲極端子耦合到電晶體T5的源極端子。電晶體T5的閘極端子配置以接收掃描使能信號SE。在一些實施方式中，電晶體T5的閘極端子耦合到電晶體T3的閘極端子。
電晶體T8的源極端子耦合到參考電壓供應VSS。電晶體T8的汲極端子耦合到電晶體T7的源極端子。電晶體T8的閘極端子配置以接收反相的掃描使能信號SEB。在一些實施方式中，電晶體T8的閘極端子耦合到電晶體 T2的閘極端子。
電晶體T5的汲極端子、電晶體T7的汲極端子、和電晶體T10的源極端子中的每一者耦合在一起。信號mx2是至少電晶體T10的源極端子、電晶體T5的汲極端子、或電晶體T7的汲極端子的信號。
多個電晶體T1至T8中的每一者是積體電路400的區域402的部分。在一些實施方式中，區域402是乘法器(multiplexer)。
電晶體T9的源極端子、電晶體T2的汲極端子、和電晶體T4的汲極端子中的每一者耦合在一起。信號mx1是至少電晶體T9的源極端子、電晶體T2的汲極端子、或電晶體T4的汲極端子的信號。
電晶體T10的源極端子、電晶體T5的汲極端子、和電晶體T7的汲極端子中的每一者耦合在一起。信號mx2是至少電晶體T10的源極端子、電晶體T5的汲極端子、或電晶體T7的汲極端子的信號。
電晶體T9的閘極端子配置以接收時脈信號clkb。電晶體T10的閘極端子配置以接收時脈信號clkbb。在一些實施方式中，時脈信號clkb是從時脈信號clkbb的反相，反之亦然。在一些實施方式中，時脈信號clkbb是從時脈信號CP的反相，反之亦然。
電晶體T9的汲極端子、電晶體T10的汲極端子、電晶體T13的汲極端子、電晶體T12的汲極端子、電晶體T15的閘極端子、電晶體T16的閘極端子、電晶體T33 的閘極端子、和電晶體T34的閘極端子中的每一者耦合在一起。信號mx_ax是至少電晶體T9的汲極端子、電晶體T10的汲極端子、電晶體T13的汲極端子、電晶體T12的汲極端子、電晶體T15的閘極端子、電晶體T16的閘極端子、電晶體T33的閘極端子、和電晶體T34的閘極端子的信號。
電晶體T11的閘極端子和電晶體T14的閘極端子耦合在一起，並進一步耦合到電晶體T15的汲極端子和電晶體T16的汲極端子。
電晶體T11的源極端子耦合到電壓供應VDD。電晶體T11的汲極端子耦合到電晶體T12的源極端子。
電晶體T12的閘極端子配置以接收時脈信號clkbb。在一些實施方式中，電晶體T12的閘極端子耦合到反相器(例如，區域422)的至少一個輸出端子。
電晶體T13的閘極端子配置以接收時脈信號clkb。在一些實施方式中，電晶體T13的閘極端子耦合到反相器(例如，區域420)的至少一個輸出端子。
電晶體T13的源極端子耦合到電晶體T14的汲極端子。電晶體T14的源極端子耦合到參考電壓供應VSS。
多個電晶體T9至T10中的每一者是積體電路400的區域404的部分。多個電晶體T11至T14中的每一者是積體電路400的區域406的部分。在一些實施方式中，區域404和區域406是鎖存器。
電晶體T15和T16配置作為反相器(例如，區域 408)，反相器配置以接收信號mx_ax並且產生信號ml_b。電晶體T15和T16的閘極端子配置以接收信號mx_ax。電晶體T15的源極端子耦合到電壓供應VDD。電晶體T16的源極端子耦合到參考電壓供應VSS。
多個電晶體T15至T16中的每一者是積體電路400的區域408的部分。在一些實施方式中，區域408是反相器。
電晶體T33的閘極端子和電晶體T34的閘極端子配置以從電晶體T9和T10的汲極端子或者電晶體T12和T13的汲極端子接收信號mx_ax。
電晶體T33的源極端子耦合到電壓供應VDD。電晶體T33的汲極端子耦合到電晶體T17的源極端子。
電晶體T17的閘極端子配置以接收時脈信號clkbb。在一些實施方式中，電晶體T17的閘極端子耦合到反相器(例如，區域422)的至少一個輸出端子。
電晶體T17的汲極端子、電晶體T18的汲極端子、電晶體T23的閘極端子、電晶體T24的閘極端子、電晶體T20的汲極端子、和電晶體T21的汲極端子中的每一者耦合在一起。信號sl_a是至少電晶體T17的汲極端子、電晶體T18的汲極端子、電晶體T23的閘極端子、電晶體T24的閘極端子、電晶體T20的汲極端子、或電晶體T21的汲極端子的信號。
電晶體T18的閘極端子配置以接收時脈信號clkb。在一些實施方式中，電晶體T18的閘極端子耦合到 反相器(例如，區域420)的至少一個輸出端子。
電晶體T18的源極端子耦合到電晶體T34的汲極端子。電晶體T34的源極端子耦合到參考電壓供應VSS。
多個電晶體T17至T18和T33至T34中的每一者是積體電路400的區域410的部分。
電晶體T19的閘極端子、電晶體T22的閘極端子、電晶體T23的汲極端子、電晶體T24的汲極端子、電晶體T25的閘極端子、和電晶體T26的閘極端子中的每一者耦合在一起。電晶體T19的閘極端子和電晶體T22的閘極端子配置以從電晶體T23的汲極端子和電晶體T24的汲極端子接收信號sl_bx。
電晶體T19的源極端子耦合到電壓供應VDD。電晶體T19的汲極端子耦合到電晶體T20的源極端子。
電晶體T20的閘極端子配置以接收時脈信號clkb。在一些實施方式中，電晶體T20的閘極端子耦合到反相器(例如，區域420)的至少一個輸出端子。
電晶體T21的閘極端子配置以接收時脈信號clkbb。在一些實施方式中，電晶體T21的閘極端子耦合到反相器(例如，區域422)的至少一個輸出端子。
電晶體T21的源極端子耦合到電晶體T22的汲極端子。電晶體T22的源極端子耦合到參考電壓供應VSS。
多個電晶體T19至T22中的每一者是積體電路400的區域412的部分。在一些實施方式中，區域408、410、和412是鎖存器。
電晶體T23和T24配置作為反相器(例如，區域414)，反相器配置以接收信號sl_a並且產生信號sl_bx。電晶體T23和T24的閘極端子配置以接收信號sl_a。電晶體T23的源極端子耦合到電壓供應VDD。電晶體T24的源極端子耦合到參考電壓供應VSS。電晶體T23和T24的汲極端子配置以輸出信號sl_bx。
多個電晶體T23至T24中的每一者是積體電路400的區域414的部分。在一些實施方式中，區域414是反相器。
電晶體T25和T26配置作為反相器(例如，區域416)，反相器配置以接收信號sl_bx並且產生信號Q。電晶體T25的閘極端子和電晶體T26的閘極端子耦合在一起，並且配置以接收信號sl_bx。電晶體T25的源極端子耦合到電壓供應VDD。電晶體T26的源極端子耦合到參考電壓供應VSS。電晶體T25的汲極端子和電晶體T26的汲極端子耦合在一起，並且配置以輸出信號Q。
多個電晶體T25至T26中的每一者是積體電路400的區域416的部分。在一些實施方式中，區域416是反相器。在一些實施方式中，區域414和416是積體電路400的輸出電路。
電晶體T31的閘極端子和電晶體T32的閘極端子配置以接收掃描使能信號SE。電晶體T31的閘極端子和電晶體T32的閘極端子耦合在一起。電晶體T31的源極端子耦合到電壓供應VDD。電晶體T31的汲極端子和電 晶體T32的汲極端子耦合在一起，並且配置以輸出反相的掃描使能信號SEB。電晶體T32的源極端子耦合到參考電壓供應VSS。
多個電晶體T31至T32中的每一者是積體電路400的區域418的部分。在一些實施方式中，區域418是反相器。
電晶體T27的閘極端子和電晶體T28的閘極端子配置以接收時脈信號CP。電晶體T27的閘極端子和電晶體T28的閘極端子耦合在一起。電晶體T27的源極端子耦合到電壓供應VDD。電晶體T27的汲極端子和電晶體T28的汲極端子耦合在一起，並且配置以輸出反相的時脈信號clkb。電晶體T28的源極端子耦合到參考電壓供應VSS。
多個電晶體T27至T28中的每一者是積體電路400的區域420的部分。在一些實施方式中，區域420是反相器。
電晶體T27的汲極端子、電晶體T28的汲極端子、電晶體T29的閘極端子、和電晶體T30的閘極端子中的每一者耦合在一起。電晶體T29的閘極端子和電晶體T30的閘極端子配置以接收時脈信號clkb。電晶體T29的源極端子耦合到電壓供應VDD。電晶體T29的汲極端子和電晶體T30的汲極端子耦合在一起，並且配置以輸出反相的時脈信號clkbb。電晶體T30的源極端子耦合到參考電壓供應VSS。
多個電晶體T29至T30中的每一者是積體電路400的區域422的部分。在一些實施方式中，區域422是反相器。
在一些實施方式中，將一或多個NMOS電晶體改變為一或多個PMOS電晶體，反之亦然。在一些實施方式中，多個汲極或多個源極中的一或多者與另外的其它者反轉。
在積體電路400中的其它配置、排列、或其它電路在本揭示內容的範圍之內。
第5A圖至第5D圖是根據一些實施方式的積體電路的對應的佈局設計500A至500D的多個圖。
將佈局設計500A和500C劃分為第4圖的多個電路區域，為了便於說明而簡化。例如，在第4圖中所示的多個區域402、404、406、408、410、412、414、416、418、420、和422也在第5A圖和第5C圖中示出，並且識別了對應的多個電路區域位置。在一些實施方式中，將每個區域402、404、406、408、410、412、414、416、418、420、和422稱為佈局設計500A至500D的對應的一單元。在一些實施方式中，一單元定義了在包括不同電路的佈局設計500A至500D中的一區域。在一些實施方式中，在第一方向X上定義每個單元，經由多個閘極圖案(例如，一組的多個閘極圖案540)的多個端部中的至少一者、或一組的多個多晶矽切割特徵圖案530。在一些實施方式中，在第二方向Y上定義每個單元，經由一 組的多個虛設閘極隔離圖案504。
佈局設計500A和佈局設計500C是第4圖的積體電路400的對應的多個佈局圖。
第5A圖是根據一些實施方式的佈局設計500A的圖。在一些實施方式中，佈局設計500A至500B對應於在方法200(第2圖)中的操作202之後的第一佈局設計。
第5B圖是根據一些實施方式的佈局設計500B的圖。在一些實施方式中，佈局設計500B包括第5A圖的佈局設計500A的一部分550A，為了便於說明而簡化第5A圖。部分550A由多個界線401a、401b、401c、401d所圍繞。
第5C圖是根據一些實施方式的佈局設計500C的圖。佈局設計500C是第6A圖至第6E圖的積體電路600的佈局圖。在一些實施方式中，佈局設計500C至500D對應於在方法200(第2圖)中的操作206之後的修訂的第一佈局設計。
第5D圖是根據一些實施方式的佈局設計500D的圖。在一些實施方式中，佈局設計500D包括第5C圖的佈局設計500C的一部分550B，為了便於說明而簡化第5C圖。
佈局設計500A、500B、500C、或500D中的每一者包括對應的佈局設計500A至500D的閘極(多晶矽，POLY)層級、切割多晶矽(cut POLY,CPO)層級、擴散 上金屬(metal over diffusion，MD)層級、閘極上導孔(via over gate,VG)層級、擴散上導孔(via over diffusion，VD)層級、和金屬0(metal 0,M0)層級中的一或多個特徵。
為了便於說明，第5A圖至第5D圖、第6A圖至第6E圖、和第7A圖至第11B圖中的一或多者中的一些標記的元件未在第5A圖至第5D圖、第6A圖至第6E圖、和第7A圖至第11B圖中的一或多者中標記。在一些實施方式中，佈局設計500A、500B、500C、或500D中的至少一者包括在第5A圖至第5D圖中未示出的附加的多個元件。為了便於說明，佈局設計500A至500D沒有示出在氧化物擴散(oxide diffusion,OD)層級中的多個元件。為了便於說明，佈局設計500A至500D示出了在POLY層級和MD層級中有限數目的多個元件。
佈局設計500C可用於製造第6A圖至第6E圖的積體電路600。
在一些實施方式中，佈局設計500A至500B對應於在方法200(第2圖)中操作202之後的第一佈局設計。在一些實施方式中，佈局設計500A至500B對應於在第3A圖的方法300A的實行之前的第一佈局設計。
佈局設計500A包括單元501。單元501具有在第一方向X上延伸的單元邊界501a和501b，以及在第二方向Y上延伸的單元邊界501c和501d。在一些實施方式中，第二方向Y不同於第一方向X。在一些實施方式 中，佈局設計500A沿著單元邊界501c和501d而鄰接其它的多個單元佈局設計。在一些實施方式中，佈局設計500A沿著在第一方向X上延伸的單元邊界501a和501b而鄰接其它的多個單元佈局設計。在一些實施方式中，佈局設計500A是雙高度標準單元(double height standard cell)。
在一些實施方式中，單元501是積體電路400的標準單元，並且佈局設計500A對應於由多個單元邊界501a、501b、501c、和501d所定義的一標準單元的佈局。在一些實施方式中，單元501是佈局設計500A的預定義的部分，包括一或多個電晶體以及多個電性連接件其配置以執行一或多個電路功能。在一些實施方式中，單元501由多個單元邊界501a、501b、501c、和501d所界定，並且因此對應於功能性電路組件或裝置的一區域，此區域是一標準單元的部分。
佈局設計500A包括在第一方向X上延伸的一或多個主動區域佈局圖案(為了便於說明，在第5A圖至第5D圖中未示出，但是在第10A圖至第10B圖中示出為主動區域佈局圖案502a或502b(統稱為「一組的多個主動區域圖案502」)。
該組的多個主動區域圖案502的多個主動區域圖案502a、502b在第二方向Y上彼此分隔。該組的多個主動區域圖案502可用於製造積體電路600(第6A圖至第6E圖)的對應的一組的多個主動區域602。
在一些實施方式中，該組的多個主動區域602位在積體電路600的前側(未標記)。在一些實施方式中，該組的多個主動區域圖案502中的多個主動區域圖案502a、502b可用於製造積體電路600的該組的多個主動區域602的對應的多個主動區域602a、602b。
在一些實施方式中，將該組的多個主動區域圖案502稱為氧化物擴散(oxide diffusion,OD)區域，OD區域定義了至少積體電路600或佈局設計500A至500D、700A至700B、800A至800B、900A至900B、1000A至1000B、或1100A至1100B(第5A圖至第5D圖、第7A圖至第7B圖、第8A圖至第8B圖、第9A圖至第9B圖、第10A圖至第10B圖、或第11A圖至第11B圖)的源極或汲極擴散區域。
在一些實施方式中，該組的多個主動區域圖案502的主動區域圖案502a可用於製造積體電路600的n型金屬氧化物半導體(NMOS)電晶體的源極和汲極區域，而該組的多個主動區域圖案502的主動區域圖案502b可用於製造積體電路600的p型金屬氧化物半導體(PMOS)電晶體的源極和汲極區域。
在一些實施方式中，該組的多個主動區域圖案502的主動區域圖案502a可用於製造積體電路600的PMOS電晶體的源極和汲極區域，而該組的多個主動區域圖案502的主動區域圖案502b可用於製造積體電路600的NMOS電晶體的源極和汲極區域。
在一些實施方式中，該組的多個主動區域圖案502位在第一佈局層級。在一些實施方式中，第一佈局層級對應於佈局設計500A至500D、700A至700B、800A至800B、900A至900B、1000A至1000B、或1100A至1100B(第5A圖至第5D圖、第7A圖至第7B圖、第8A圖至第8B圖、第9A圖至第9B圖、第10A圖至第10B圖、或第11A圖至第11B圖)中的一或多者或者積體電路600的主動層級或氧化物擴散(OD)層級。
在一些實施方式中，主動區域圖案502a可用於製造一或多個n型鰭式場效電晶體、n型奈米片電晶體、或n型奈米線電晶體的源極和汲極區域，而主動區域佈局圖案502b可用於製造一或多個p型鰭式場效電晶體、p型奈米片電晶體、或p型奈米線電晶體的源極和汲極區域。
在一些實施方式中，主動區域圖案502a可用於製造一或多個p型鰭式場效電晶體、p型奈米片電晶體、或p型奈米線電晶體的源極和汲極區域，而主動區域佈局圖案502b可用於製造一或多個n型鰭式場效電晶體、n型奈米片電晶體、或n型奈米線電晶體的源極和汲極區域。
在該組的多個主動區域圖案502中用於該組的多個主動區域圖案502的其它寬度、或多個主動區域圖案的其它數目在本揭示內容的範圍之內。
在該組的多個主動區域圖案502中的其它配置、在其它佈局層級的排列、或圖案的數量在本揭示內容的範圍之內。
佈局設計500A還包括在第二方向Y上延伸的一或多個閘極圖案(為了便於說明，在第5A圖至第5D圖中未示出，但是在第10A圖至第10B圖中示出為閘極佈局圖案1004a或1004b(統稱為「一組的多個閘極圖案1004」)。該組的多個閘極圖案1004的多個閘極圖案中的每一者與該組的多個閘極圖案1004的一相鄰的閘極圖案在第一方向X上分隔，隔開了第一間距(未標記)。
該組的多個閘極圖案1004可用於製造積體電路的對應的一組的多個閘極，例如積體電路600(第6A圖至第6E圖)。在一些實施方式中，該組的多個閘極圖案1004的閘極圖案1004a或1004b可用於製造該組的多個閘極的對應的多個閘極。
在一些實施方式中，該組的多個閘極圖案1004的閘極圖案1004a或1004b的至少一部分可用於製造積體電路(例如積體電路600)的NMOS電晶體的閘極，而該組的多個閘極圖案1004的閘極圖案1004a或1004b的至少另一個部分可用於製造積體電路(例如積體電路600)的PMOS電晶體的閘極。
該組的多個閘極圖案1004高於該組的多個主動區域圖案502。將該組的多個閘極圖案1004定位在第二佈局層級，第二佈局層級不同於第一佈局層級。在一些實施方式中，第二佈局層級不同於第一佈局層級。在一些實施方式中，第二佈局層級對應於多個佈局設計500A至500D、700A至700B、800A至800B、900A至900B、 1000A至1000B、或1100A至1100B(第5A圖至第5D圖、第7A圖至第7B圖、第8A圖至第8B圖、第9A圖至第9B圖、第10A圖至第10B圖、或第11A圖至第11B圖)中的一或多者或者積體電路600的多晶矽(POLY)層級。
在一些實施方式中，多晶矽(POLY)層級高於氧化物擴散(OD)層級。
在該組的多個閘極圖案1004中的其它配置、在其它佈局層級的排列、或圖案的數量在本揭示內容的範圍之內。
佈局設計500A還包括在第二方向Y上延伸的一或多個虛設閘極隔離圖案504a、504b、504c、504d、504e、或504f(統稱為「一組的多個虛設閘極隔離圖案504」)。該組的多個虛設閘極隔離圖案504的多個虛設閘極隔離圖案中的每一者在至少第一方向X上與該組的多個虛設閘極隔離圖案504的一相鄰的虛設閘極隔離圖案分隔。
在一些實施方式中，該組的多個虛設閘極隔離圖案504也稱為「一組的CPODE圖案」。在一些實施方式中，使用CPODE圖案以在積體電路600中形成溝槽，經由移除虛設材料和半導體主體的一部分，甚至在虛設材料下方的絕緣特徵的一部分。在至少一個實施例中，用語「氧化物定義」為定義了一主動區域，此主動區域位在相鄰於多個絕緣特徵，如在第6D圖中所示。形成介電結構經由用 介電材料來填充溝槽。在一些實施方式中，對於CPODE圖案不使用額外的遮罩。在一些實施方式中，同時地形成介電結構與形成在裝置的其它部分中的其它CPODE結構。同時地形成介電結構與形成形成其它CPODE結構有助於避免需要附加的遮罩並且降低生產成本。
在一些實施方式中，該組的多個虛設閘極隔離圖案504的每個虛設閘極隔離圖案將在佈局設計500A至500D、700A至700B、800A至800B、900A至900B、1000A至1000B、或1100A至1100B中的第一單元(或第一區域)與第二單元(或第二區域)分隔。例如，如在第5A圖至第5D圖中所示，區域420經由虛設閘極隔離圖案504c而與區域422分隔。類似地，區域422經由虛設閘極隔離圖案504a和504b而與區域412分隔。區域408經由虛設閘極隔離圖案504b而與區域410分隔。此外，佈局設計500A和500C經由對應的虛設閘極隔離圖案504e和504f沿著對應的單元邊界501c或501d與相鄰的多個單元分隔。
在一些實施方式中，例如，在第5A圖至第11B圖中所描繪的多個實施方式，佈局設計500A至500D、700A至700B、800A至800B、900A至900B、1000A至1000B、或1100A至1100B的一給定區域或單元具有多個單元邊界，這些單元邊界與該組的多個虛設閘極隔離圖案504的對應的多個虛設閘極隔離圖案重疊。例如，在一些實施方式中，識別單元501的單元邊界501c和 501d經由對應的虛設閘極隔離圖案504e和504f。
在一些實施方式中，該組的多個虛設閘極隔離圖案504的每個虛設閘極隔離圖案將在佈局設計500A中的第一主動區域圖案的第一部分與主動區域圖案的第二部分分隔。
該組的多個虛設閘極隔離圖案504可用於製造積體電路600的對應的一組的多個閘極結構604(第6A圖至第6E圖)。
在一些實施方式中，該組的多個虛設閘極隔離圖案504的多個虛設閘極隔離圖案504a、504b、504c、504d、504e、或504f可用於製造積體電路600(第6A圖至第6E圖)的該組的多個閘極604的對應的多個閘極結構604a、604b、604c、604d、604e、或604f。
將該組的多個虛設閘極隔離圖案504定位在第二佈局層級。
在該組的多個虛設閘極隔離圖案504中的其它配置、在其它佈局層級的排列、或圖案的數量在本揭示內容的範圍之內。
佈局設計500A還包括一組的多個閘極圖案540。該組的多個閘極圖案540包括閘極圖案540a、540b、或540c中的一或多者。為了便於說明，在第5B圖的區域550A中示出了該組的多個閘極圖案540，但是在佈局設計500A的其餘的區域(例如，不包括區域650A)中也包括該組的多個閘極圖案540。
在一些實施方式中，該組的多個閘極圖案540的閘極圖案540a、540b、或540c可用於製造積體電路600的該組的多個閘極640的對應的閘極結構640a、640b、或640c。
在一些實施方式中，該組的多個閘極圖案540類似於該組的多個閘極圖案1004或505(如以下所描述)，並且為了簡潔起見，省略了類似的詳細描述。
在一些實施方式中，至少閘極圖案540a、540b、或540c對應於功能性電晶體的閘極圖案。
在一些實施方式中，閘極圖案540a、540b、或540c的至少第一部分對應於佈局設計500A的NMOS電晶體區域，而閘極圖案540a、540b、或540c的至少第二部分對應於佈局設計500A的PMOS電晶體區域。
在該組的多個閘極圖案540中的其它配置、在其它佈局層級的排列、或閘極圖案的數量在本揭示內容的範圍之內。
佈局設計500A還包括在第一方向X上延伸的至少一個多晶矽切割特徵圖案530a、530b、530c、530d、或530e(統稱為「一組的多晶矽切割特徵圖案530」)。
該組的多個多晶矽切割特徵圖案530與至少該組的多個閘極圖案或該組的多個虛設閘極隔離圖案504重疊。多晶矽切割特徵圖案530a沿著佈局設計500A至500D的單元邊界501b與該組的多個虛設閘極隔離圖案504重疊。多晶矽切割特徵圖案530e沿著佈局設計500A至 500D的單元邊界501a與該組的多個虛設閘極隔離圖案504重疊。
多晶矽切割特徵圖案530b包括至少多晶矽切割特徵圖案530b1或530b2。
多晶矽切割特徵圖案530c包括至少多晶矽切割特徵圖案530c1、530c2、或530c3。
多晶矽切割特徵圖案530d包括至少多晶矽切割特徵圖案530d1、530d2、530d3、或530d4。
在一些實施方式中，該組的多個多晶矽切割特徵圖案530的每個多晶矽切割特徵圖案在至少第一方向X或第二方向Y上與該組的多個多晶矽切割特徵圖案530的另一個多晶矽切割特徵圖案分隔。
在一些實施方式中，該組的多個多晶矽切割特徵圖案530通過佈局設計500A至500D的單元邊界501a或501b而連續地延伸到其它鄰近的單元。
該組的多個多晶矽切割特徵圖案530在第二方向Y上具有閘極圖案寬度(未標記)，並且在第一方向X上具有閘極圖案長度(未標記)。在一些實施方式中，多晶矽切割特徵圖案532a可用於識別在方法100(第1圖)的操作104期間移除的積體電路600的對應的閘極結構604a2和605a1的移除部分632a的對應的位置。
在一些實施方式中，閘極圖案寬度(未標記)對應於多個閘極結構604a、604b、604c、604d、和604e中的一或多者的閘極切割寬度(未標記)。在一些實施方式中， 閘極圖案長度(未標記)對應於多個閘極結構604a、604b、604c、604d、和604e中的一或多者的閘極切割長度(未標記)。在一些實施方式中，該組的多個虛設閘極隔離佈局圖案504、或者該組的多個多晶矽切割特徵圖案530或532中的至少一者位在第二佈局層級或多晶矽(POLY)層級。在該組的多個多晶矽切割特徵圖案530中的其它配置、或圖案的數量在本揭示內容的範圍之內。
佈局設計500A還包括在第二方向Y上延伸的一或多個導電特徵圖案506a(統稱為「一組的多個導電特徵圖案506」)。在一些實施方式中，也將該組的多個導電特徵圖案506稱為「一組的多個接觸件圖案」。為了便於說明，在該組的多個接觸件圖案中的其它接觸件圖案在第5A圖至第5D圖中未示出，但是類似於在第11A圖至第11B圖中的該組的多個接觸件圖案1106。
該組的多個導電特徵圖案506中的多個導電特徵圖案中的每一者在至少第一方向X或第二方向Y上與該組的多個導電特徵圖案506的一相鄰的接觸件圖案分隔。
該組的多個導電特徵圖案506可用於製造積體電路600的對應的一組的多個導體606。在一些實施方式中，該組的多個導電特徵圖案506的導電特徵圖案506a可用於製造該組的多個導體的對應的一導體606a。在一些實施方式中，將該組的多個導電特徵圖案506也稱為一組的多個擴散上金屬(MD)圖案。
在一些實施方式中，該組的多個導電特徵圖案506 的接觸件圖案506a的至少一者可用於製造積體電路600的NMOS電晶體或PMOS電晶體中的一者的源極端子或汲極端子。
在一些實施方式中，該組的多個導電特徵圖案506與該組的多個主動區域圖案重疊。該組的多個導電特徵圖案位在第三佈局層級。在一些實施方式中，第三佈局層級對應於佈局設計500A至500D、700A至700B、800A至800B、900A至900B、1000A至1000B、或1100A至1100B(第5A圖至第5D圖、第7A圖至第7B圖、第8A圖至第8B圖、第9A圖至第9B圖、第10A圖至第10B圖、或第11A圖至第11B圖)中的一或多者或者積體電路600的接觸件層級或MD層級。在一些實施方式中，也將位在MD層級的該組的導電特徵圖案稱為「一組的多個接觸件圖案」。在一些實施方式中，第三佈局層級與第二佈局層級相同。在一些實施方式中，第三佈局層級不同於第一佈局層級。
在一些實施方式中，第三佈局層級對應於佈局設計500A至500D、700A至700B、800A至800B、900A至900B、1000A至1000B、或1100A至1100B(第5A圖至第5D圖、第7A圖至第7B圖、第8A圖至第8B圖、第9A圖至第9B圖、第10A圖至第10B圖、或第11A圖至第11B圖)中的一或多者或者積體電路600的金屬-1(M1)層級。
在該組的多個導電特徵圖案506中的其它配置、 在其它佈局層級的排列、或圖案的數量在本揭示內容的範圍之內。
佈局設計500A還包括在至少第一方向X上延伸的一或多個導電特徵圖案520a、520b、520c、或520d(統稱為「一組的多個導電特徵圖案520」)、以及一或多個導電特徵圖案521a、521b、521c、521d、或521e。
該組的多個導電特徵圖案520的多個導電特徵圖案520a、520b、520c、或520d中的每一者在至少第二方向Y上彼此分隔。
該組的多個導電特徵圖案521的多個導電特徵圖案521a、521b、521c、521d、或521e中的每一者在至少第二方向Y上彼此分隔。
在一些實施方式中，雖然將多個導電特徵圖案520a、520b、520c、或520d中的每一者以及多個導電特徵圖案521a、521b、521c、521d、或521e中的每一者示出為連續的圖案，但多個導電特徵圖案520a、520b、520c、或520d中的一或多者、或是多個導電特徵圖案521a、521b、521c、521d、或521e中的一或多者是分隔的，以形成不連續的圖案。
該組的多個導電特徵圖案520可用於製造積體電路600的對應的一組的多個導體620。在一些實施方式中，導電特徵圖案520a、520b、520c、或520d可用於製造積體電路600的該組的多個導體620的對應的導體620a、620b、620c、或620d。
該組的多個導電特徵圖案521可用於製造積體電路600的對應的一組的多個導體621。在一些實施方式中，導電特徵圖案521a、521b、521c、521d、或521e可用於製造積體電路600的該組的多個導體620的對應的導體621a、621b、621c、621d、或621e。
在一些實施方式中，該組的多個導體620和621位在積體電路600的前側(未標記)。
該組的多個導電特徵圖案520和521與該組的多個閘極圖案504、該組的多個主動區域圖案502、和該組的多個導電特徵圖案506重疊。在一些實施方式中，該組的多個導電特徵圖案520和521在第四佈局層級。在一些實施方式中，第四佈局層級不同於第一佈局層級、第二佈局層級、和第三佈局層級。在一些實施方式中，第四佈局層級對應於佈局設計500A至500D、700A至700B、800A至800B、900A至900B、1000A至1000B、或1100A至1100B(第5A圖至第5D圖、第7A圖至第7B圖、第8A圖至第8B圖、第9A圖至第9B圖、第10A圖至第10B圖、或第11A圖至第11B圖)中的一或多者或者積體電路600的M0層級。在一些實施方式中，M0層級高於OD層級、POLY層級、MD層級、VG層級、和VD層級。
在該組的多個導電特徵圖案520中的每個導電特徵圖案與在該組的多個導電特徵圖案520中的一相鄰的導電特徵圖案在第二方向Y上分隔，隔開了一M0間距(未標 記)。在該組的多個導電特徵圖案521中的每個導電特徵圖案與在該組的多個導電特徵圖案521中的一相鄰的導電特徵圖案在第二方向Y上分隔，隔開了一M0間距(未標記)。
在一些實施方式中，該組的多個導電特徵圖案520對應於4個M0佈線軌道，並且該組的多個導電特徵圖案521對應於5個M0佈線軌道。其它數目的M0佈線軌道在本揭示內容的範圍之內。
在該組的多個導電特徵圖案520和521中的其它配置、在其它佈局層級的排列、或圖案的數量在本揭示內容的範圍之內。
佈局設計500A還包括在至少第一方向X上延伸的一或多個電源軌圖案522a、522b、或522c(統稱為「一組的多個電源軌圖案522」)。
該組的多個電源軌圖案522中的多個電源軌圖案522a、522b、或522c中的每一者在至少第二方向Y上彼此分隔。
該組的多個電源軌圖案522可用於製造積體電路600的對應的一組的多個電源軌622。在一些實施方式中，電源軌圖案522a、522b、或522c可用於製造積體電路600的該組的多個電源軌622的對應的電源軌622a、622b、或622c。
在一些實施方式中，該組的多個電源軌622位在積體電路600的前側(未標記)。
該組的多個電源軌圖案522與該組的多個虛設閘極隔離圖案504重疊。在一些實施方式中，該組的多個電源軌圖案522在第四佈局層級。在一些實施方式中，該組的多個電源軌圖案522在M0層級。
在該組的多個電源軌圖案522中的每個電源軌圖案在第二方向Y上與在該組的多個電源軌圖案522中的一相鄰的電源軌圖案分隔。
在該組的多個電源軌圖案522中的其它配置、在其它佈局層級的排列、或圖案的數量在本揭示內容的範圍之內。
佈局設計500A還包括一或多個導孔圖案510a、510b、...、510l、或510m(統稱為「一組的多個導孔圖案510」)、以及一或多個導孔圖案512a、512b、...、512q、或512r(統稱為「一組的多個導孔圖案512」)。
該組的多個導孔圖案510可用於製造積體電路600的對應的一組的多個導孔610。在一些實施方式中，該組的多個導孔圖案510中的多個導孔圖案510a、510b、...、510l、或510m可用於製造積體電路600的該組的多個導孔610中的對應的多個導孔610a、610b、...、610l、或610m。
該組的多個導孔圖案512可用於製造積體電路600的對應的一組的多個導孔612。在一些實施方式中，該組的多個導孔圖案512中的多個導孔圖案512a、512b、...、512q、或512r可用於製造積體電路600的 該組的多個導孔612中的對應的多個導孔612a、612b、...、612q、或612r。
將該組的多個導孔圖案510和512定位在閘極上導孔(via over gate,VG)層級處。在一些實施方式中，佈局設計500A至500D、700A至700B、800A至800B、900A至900B、1000A至1000B、或1100A至1100B(第5A圖至第5D圖、第7A圖至第7B圖、第8A圖至第8B圖、第9A圖至第9B圖、第10A圖至第10B圖、或第11A圖至第11B圖)中的一或多者或者積體電路600的VG層級在介於POLY層級和M0層級之間。在一些實施方式中，VG層級在介於POLY層級和M0層級之間。在一些實施方式中，VG層級在介於第二佈局層級和第四佈局層級之間。其它的佈局層級在本揭示內容的範圍之內。
在一些實施方式中，該組的多個導孔圖案510和512位於對應的該組的多個導電特徵圖案520和521與在第二佈局層級中的該組的多個閘極圖案所重疊之處。在一些實施方式中，該組的多個導孔圖案510和512位於對應的該組的多個導電特徵圖案520和521與該組的多個虛設閘極隔離圖案504所重疊之處。在一些實施方式中，該組的多個導孔圖案510和512位於對應的該組的多個導電特徵圖案520和521與該組的多個閘極圖案1004所重疊之處。
在一些實施方式中，該組的多個導孔圖案510和 512在介於對應的該組的導電特徵圖案520和521與在第二佈局層級中的該組的多個閘極圖案之間。在一些實施方式中，該組的多個導孔圖案510和512在介於對應的該組的多個導電特徵圖案520和521與該組的多個虛設閘極隔離圖案504之間。在一些實施方式中，該組的多個導孔圖案510和512在介於對應的該組的多個導電特徵圖案520和521與該組的多個該組的多個閘極圖案1004之間。
在一些實施方式中，可以增加在該組的多個導孔圖案510和512中的一或多個導孔圖案的尺寸，從而與其它的方式相比降低了電阻。
在至少該組的多個導孔圖案510和512中的其它配置、在其它佈局層級的排列、或圖案的數量在本揭示內容的範圍之內。
佈局設計500A還包括一或多個導孔圖案514a、514b、...、514g、或514h(統稱為「一組的多個導孔圖案514」)、以及一或多個導孔圖案516a、516b、...、516i、或516j(統稱為「一組的多個導孔圖案516」)。
該組的多個導孔圖案514可用於製造積體電路600的對應的一組的多個導孔614。在一些實施方式中，該組的多個導孔圖案514中的多個導孔圖案514a、514b、...、514g、或514h可用於製造積體電路600的該組的多個導孔614中的對應的多個導孔614a、614b、...、614g、或614h。
該組的多個導孔圖案516可用於製造積體電路 600的對應的一組的多個導孔616。在一些實施方式中，該組的多個導孔圖案516中的導孔圖案516a、516b、...、516i、或516j可用於製造積體電路600的該組的多個導孔616中的對應的導孔616a、616b、...、616i、或616j。
將該組的多個導孔圖案514和516定位在擴散上導孔(via over diffusion,VD)層級處。
在一些實施方式中，佈局設計500A至500D、700A至700B、800A至800B、900A至900B、1000A至1000B、或1100A至1100B(第5A圖至第5D圖、第7A圖至第7B圖、第8A圖至第8B圖、第9A圖至第9B圖、第10A圖至第10B圖、或第11A圖至第11B圖)中的一或多者或者積體電路600的VD層級在介於MD層級和OD層級之間。在一些實施方式中，VD層級高於MD層級和OD層級。在一些實施方式中，VD層級在介於MD層級和M0層級之間。在一些實施方式中，VD層級在介於第三佈局層級和第四佈局層級之間。其它的佈局層級在本揭示內容的範圍之內。
在一些實施方式中，該組的多個導孔圖案514和516位於對應的該組的多個導電特徵圖案520和521與在第三佈局層級中的該組的多個導電特徵圖案所重疊之處。在一些實施方式中，該組的多個導孔圖案514和516位於對應的該組的多個導電特徵圖案520和521與該組的多個導電特徵圖案506所重疊之處。
在一些實施方式中，該組的多個導孔圖案514和 516在介於對應的該組的多個導電特徵圖案520和521與在第三佈局層級中的該組的多個導電特徵圖案之間。在一些實施方式中，該組的多個導孔圖案514和516在介於對應的該組的多個導電特徵圖案520和521與該組的多個導電特徵圖案506之間。
在一些實施方式中，可以增加在該組的多個導孔圖案514或516中的一或多個導孔圖案的尺寸，從而與其它的方式相比降低了電阻。
在至少該組的多個導孔圖案514或516中的其它配置、在其它佈局層級的排列、或圖案的數量在本揭示內容的範圍之內。
佈局設計500C是佈局設計500A的變化，並且為了簡潔起見，省略了類似的詳細描述。佈局設計500D是佈局設計500B的變化，並且為了簡潔起見，省略了類似的詳細描述。例如，在一些實施方式中，佈局設計500C至500D對應於在方法200(第2圖)中的操作206之後的修訂的第一佈局設計。在一些實施方式中，佈局設計500C至500D對應於在第3A圖的方法300A的實行之後的第一佈局設計。
與第5A圖的佈局設計500A相比，第5C圖的佈局設計500C還包括多晶矽切割特徵圖案532、導孔圖案515a、和導電特徵圖案507a，並且為了簡潔起見，省略了類似的詳細描述。
在一些實施方式中，多晶矽切割特徵圖案532類 似於在該組的多個多晶矽切割特徵圖案530中的一或多個多晶矽切割特徵圖案，導孔圖案515a類似於在該組的多個導孔圖案514中的一或多個導孔圖案，導電特徵圖案507a類似於在該組的多個導電特徵圖案506中的一或多個導電特徵圖案，並且為了簡潔起見，省略了類似的詳細描述。
與第5A圖的佈局設計500A相比，第5C圖的佈局設計500C的浮置的閘極圖案505a1替換了第5A圖的佈局設計500A的虛設閘極隔離圖案504的一部分504a1，並且為了簡潔起見，省略了類似的詳細描述。在一些實施方式中，浮置的閘極圖案505a1是一組的多個浮置的閘極圖案505的一部分。
在一些實施方式中，該組的多個浮置的閘極圖案505類似於該組的多個閘極圖案1004，並且為了簡潔起見，省略了類似的詳細描述。在一些實施方式中，浮置的閘極圖案505a1類似於在該組的多個閘極圖案1004中的一或多個閘極圖案，並且為了簡潔起見，省略了類似的詳細描述。在一些實施方式中，浮置的閘極圖案505a1是一閘極圖案其配置作為一浮置的閘極。在一些實施方式中，浮置的閘極圖案505a1不對應於CPODE圖案。
在一些實施方式中，浮置的閘極圖案505a1對應於積體電路600的PMOS電晶體的區域，而虛設閘極隔離圖案504的剩餘部分504a2對應於積體電路600的NMOS電晶體的區域。
在一些實施方式中，浮置的閘極圖案505a1對應於積體電路600的NMOS電晶體的區域，而虛設閘極隔離圖案504的剩餘部分504a2對應於積體電路600的PMOS電晶體的區域。
佈局設計500A包括區域550A。佈局設計500B對應於佈局設計500A的區域550A。在一些實施方式中，佈局設計500A至500B對應於在方法200(第2圖)中的操作202之後的第一佈局設計。在一些實施方式中，佈局設計500A至500B對應於在方法300A(第3A圖)的操作302之前的第一佈局設計。
佈局設計500C包括區域550B。佈局設計500D對應於佈局設計500C的區域550B。在一些實施方式中，佈局設計500C至500D對應於在方法200(第2圖)中的操作206之後的修訂的第一佈局設計。在一些實施方式中，佈局設計500C至500D對應於在方法300A(第3A圖)的操作314之後的第一佈局設計。
如在第5A圖至第5B圖中所示，虛設閘極隔離圖案504a和504b彼此相鄰。虛設閘極隔離圖案504a包括虛設閘極隔離圖案504a1和504a2。導電特徵圖案506a相鄰於虛設閘極隔離圖案504a。導電特徵圖案506a與電源軌圖案522c重疊。導孔圖案514c在介於導電特徵圖案506a和電源軌圖案522c之間。
在方法300A的實行期間，在操作302中識別在該組的多個虛設閘極隔離圖案504中的多個虛設閘極隔離 圖案的每一者。之後，在操作304中，如果虛設閘極隔離圖案滿足至少替換標準1或替換標準2，則替換在該組的多個虛設閘極隔離圖案504中的虛設閘極隔離圖案的一部分。
在一些實施方式中，該組的多個虛設閘極隔離圖案504不滿足替換標準2。
在一些實施方式中，虛設閘極隔離圖案504a和504b在佈局設計500A至500B中為彼此相鄰，因此滿足替換標準1，並且在產生佈局設計500C至500D時經由至少方法300A的操作304而修改。
返回方法300A的實行，在操作306中，移除虛設閘極隔離圖案504的部分504a1，留下虛設閘極隔離圖案504a的剩餘部分504a2。之後，在操作308中，在虛設閘極隔離圖案504的部分504a1所在的位置插入浮置的閘極圖案505a1(如在第5C圖至第5D圖中所示)。
在操作310中，在介於浮置的閘極圖案505a1和虛設閘極隔離圖案504的剩餘部分504a2之間插入多晶矽切割特徵圖案532a(如在第5C圖至第5D圖中所示)。
在操作312中，在電源軌圖案522c上方插入導孔圖案515a(如在第5C圖至第5D圖中所示)。導孔圖案515a相鄰於浮置的閘極圖案505a1。
在操作314中，將導電特徵圖案507a插入到相鄰於浮置的閘極圖案505a1。導電特徵圖案507a與電源軌圖案522c和導孔圖案515a重疊。
方法300A的實行的其它變化在本揭示內容的範圍之內。例如，在一些實施方式中，如果佈局設計500A至500B不包括導電特徵圖案506a或導孔圖案514c中的一或多者，則方法300A的實行會將導電特徵圖案506a或導孔圖案514c中的一或多者插入到佈局設計500C至500D中，類似於導電特徵圖案507a和導孔圖案515a的插入，並且為了簡潔起見，省略了類似的詳細描述。
在一些實施方式中，佈局設計500C至500D包括至少一個浮置的閘極虛設圖案(例如虛設閘極隔離圖案505a1)，其替換了在該組的多個虛設閘極隔離圖案504中的一或多個虛設閘極隔離圖案，從而產生了佈局設計500C至500D，佈局設計500C至500D可用於製造對應的積體電路600，與其它的方式相比，具有改進的速度。
在佈局設計500A至500D中的其它配置、在其它佈局層級的排列、或元件的數量在本揭示內容的範圍之內。
第6A圖至第6G圖是根據一些實施方式的積體電路600的多個圖。
第6A圖是根據一些實施方式的積體電路600的俯視圖。
第6B圖是第6A圖的積體電路600的對應的部分600B的圖，為了便於說明而簡化。第6C圖是第6A圖的積體電路600的對應的部分600C的圖，為了便於說明而簡化。第6D圖是第6A圖的積體電路600的對應的部 分600D的圖，為了便於說明而簡化。第6E圖是第6A圖的積體電路600的對應的部分600E的圖，為了便於說明而簡化。第6F圖是電晶體600E的電路圖，為了便於說明而簡化。第6G圖是第6A圖的積體電路600的對應的部分600G的圖，為了便於說明而簡化。
積體電路600包括OD層級、POLY層級、MD層級、VG層級、VD層級、和M0層級的一或多個特徵。
在一些實施方式中，積體電路600包括在第6A圖至第6G圖中未示出的附加的多個元件。為了便於說明，在第6A圖中的積體電路600沒有示出在OD層級中的多個元件。為了便於說明，積體電路600示出了在多晶矽層級和MD層級中有限數目的多個元件。
第6C圖至第6E圖和第6G圖是根據一些實施方式的積體電路600的對應的多個截面視圖。第6C圖是根據一些實施方式的與平面A-A’相交的積體電路600的截面視圖。第6D圖是根據一些實施方式的與平面B-B’相交的積體電路600的截面視圖。第6E圖是根據一些實施方式的與平面C-C’相交的積體電路600的截面視圖。第6G圖是根據一些實施方式的與平面D-D’相交的積體電路600的截面視圖。
多個組件其與在第5A圖至第5D圖、第6A圖至第6G圖、第7A圖至第7B圖、第8A圖至第8B圖、第9A圖至第9B圖、第10A圖至第10B圖、或第11A圖至第11B圖中的一或多者的多個組件相同或類似，給予這 些組件相同的參考標號，並且因此省略其詳細描述。
經由佈局設計500C而製造積體電路600。積體電路600的結構的關係(包括對準、長度、和寬度)以及配置和層別類似於第5C圖至第5D圖的佈局設計500C的結構的關係以及配置和層別，並且為了簡潔起見，類似的詳細描述將不在至少第6A圖至第6G圖中描述。
例如，在一些實施方式中，佈局設計500C的寬度、長度、或間距中的至少一者或多者類似於積體電路600的對應的寬度、長度、或間距，並且為了簡潔起見，省略了類似的詳細描述。例如，在一些實施方式中，至少單元邊界501a、501b、101c、或101d、或佈局設計500C的中點(未標記)類似於至少對應的單元邊界601a、601b、601c、或601d、或積體電路600的中點(未標記)，並且為了簡潔起見，省略了類似的詳細描述。
積體電路600包括至少該組的多個主動區域602、絕緣區域603、該組的多個閘極結構604、該組的多個閘極結構605和640、該組的多個導體606、該組的多個導孔610、該組的多個導孔612、該組的多個導孔614、該組的多個導孔616、該組的多個導體620、該組的多個導體621、以及該組的多個電源軌622。
積體電路600還包括區域650A。積體電路600B對應於積體電路600的區域650A。
該組的多個主動區域602包括嵌入基板690中的多個主動區域602a或602b中的一或多者。基板具有前 側(未標記)、和與前側相對的背側(未標記)。在一些實施方式中，在基板690的前側中形成至少該組的多個主動區域602、該組的多個閘極結構604、該組的多個閘極結構605、該組的多個導體606、該組的多個導孔610、該組的多個導孔612、該組的多個導孔614、該組的多個導孔616、該組的多個導體620、該組的多個導體621、或該組的多個電源軌622。
在一些實施方式中，該組的多個主動區域602對應於鰭式場效電晶體的多個鰭片結構(未示出)。其它的電晶體類型也在本揭示內容的範圍之內。例如，在一些實施方式中，該組的多個主動區域602對應於奈米線電晶體的多個奈米線結構(未示出)。在一些實施方式中，該組的多個主動區域602對應於平面型電晶體的多個平面型結構(未示出)。在一些實施方式中，該組的多個主動區域602對應於互補式場效電晶體(complementary FETs,CFETs)的多個結構(未示出)。在一些實施方式中，該組的多個主動區域602對應於奈米片電晶體的多個奈米片結構(未標記)。
在一些實施方式中，該組的多個主動區域602包括經由外延成長製程所成長的汲極區域和源極區域。在一些實施方式中，該組的多個主動區域602包括汲極區域和源極區域，在對應的汲極區域和源極區域處用外延的材料來成長所述汲極區域和源極區域。
在一些實施方式中，主動區域602a對應於積體電 路600的NMOS電晶體的源極和汲極區域，而主動區域602b對應於積體電路600的PMOS電晶體的源極和汲極區域。
在一些實施方式中，主動區域602a對應於積體電路600的PMOS電晶體的源極和汲極區域，而主動區域602b對應於積體電路600的NMOS電晶體的源極和汲極區域。
在一些實施方式中，至少主動區域602a是嵌入基板690的介電材料內的N型摻雜的源極/汲極(S/D)區域，而主動區域602b是嵌入基板690的介電材料內的P型摻雜的源極/汲極區域。在一些實施方式中，至少主動區域602a是嵌入基板690的介電材料內的P型摻雜的源極/汲極區域，而主動區域602b是嵌入基板690的介電材料內的N型摻雜的源極/汲極區域。
主動區域602a包括至少阱602a1、阱602a2、或阱602a3。
主動區域602b包括至少阱602b1或阱602b2。
在該組的多個主動區域602中的其它配置、在其它佈局層級的排列、或結構的數量在本揭示內容的範圍之內。
絕緣區域603配置以將該組的多個主動區域602、該組的多個閘極結構604、該組的多個閘極結構605、該組的多個導體606、該組的多個導孔610、該組的多個導孔612、該組的多個導孔614、該組的多個導孔616、該 組的多個導體620、該組的多個導體621、或該組的多個電源軌622中的一或多個元件彼此電性隔離。在一些實施方式中，絕緣區域603包括在方法1200A至1200B(第12A圖至第12B圖)期間在彼此不同的時間時所沉積的多重的絕緣區域。在一些實施方式中，絕緣區域是介電材料。在一些實施方式中，介電材料包括二氧化矽、矽氧氮化物、或類似者。
在絕緣區域603中的其它配置、在其它佈局層級的排列、或多個部分的其它數目，在本揭示內容的範圍之內。
該組的多個閘極結構604包括多個閘極結構604a2、604b、604c、604d、604e、或604f中的一或多者。
在一些實施方式中，至少閘極結構604a2、604b、604c、604d、604e、或604f對應於虛設閘極結構。在一些實施方式中，虛設閘極結構是非功能性電晶體的閘極結構。
在一些實施方式中，至少閘極結構604a2或604d對應於積體電路600的NMOS電晶體的區域，而閘極結構605a1對應於積體電路600的PMOS電晶體的區域。在一些實施方式中，至少閘極結構604a2或604d對應於積體電路600的PMOS電晶體的區域，而閘極結構605a1對應於積體電路600的NMOS電晶體的區域。
在一些實施方式中，閘極結構604b、604c、604e、 或604f的至少一部分對應於積體電路600的NMOS電晶體的區域，而閘極結構604b、604c、604e、或604f的另一個部分對應於積體電路600的PMOS電晶體的區域。在一些實施方式中，閘極結構604b、604c、604e、或604f的至少一部分對應於積體電路600的PMOS電晶體的區域，而閘極結構604b、604c、604e、或604f的另一個部分對應於積體電路600的NMOS電晶體的區域。
在該組的多個閘極結構604中的其它配置、在其它佈局層級的排列、或閘極結構的數量，在本揭示內容的範圍之內。
該組的多個閘極結構605包括至少閘極結構605a1。
在一些實施方式中，至少閘極結構604a2對應於浮置的閘極結構。在一些實施方式中，閘極結構604a2是在第6F圖中所示的電晶體600F的浮置的閘極結構FG。在一些實施方式中，閘極結構604a2是電性浮置的。在一些實施方式中，閘極結構604a2是電性浮置的，並且不電性耦合到電壓。
如在第6F圖中所示，電晶體600F的閘極結構604a2是電性浮置的。如在第6F圖中所示，源極端子和汲極端子電性耦合到對應的節點Nd1和Nd2，並且節點Nd1和Nd2接收相同的信號。
閘極結構605a1經由移除的閘極結構部分632a 而與閘極結構604a2分隔。在一些實施方式中，在第1圖的操作104期間，移除了一組的多個移除的閘極結構部分630或632中的移除的閘極結構部分632a。移除的閘極結構部分630或632也稱為多晶矽切割特徵圖案，例如多晶矽切割特徵圖案630a、630b1、630b2、630c、630c1、630c2、630d、630d1、630e、或632a。
在一些實施方式中，經由使電晶體600F的閘極結構604a2電性浮置，主動區域602a在第一方向X上的寬度增加，從而與其它的方式相比，改進了積體電路600的速度。
在該組的多個閘極結構605中其它配置、在其它佈局層級的排列、或閘極結構的數量在本揭示內容的範圍之內。
該組的多個閘極結構640包括閘極結構640a、640b、或640c中的一或多者。為了便於說明，在第6B圖中的區域650A中示出了該組的多個閘極結構640，但是在積體電路600的其餘的區域(例如，不包括區域650A)中也包括該組的多個閘極結構640。
在一些實施方式中，該組的多個閘極結構640類似於該組的多個閘極結構605，並且為了簡潔起見，省略了類似的詳細描述。
在一些實施方式中，至少閘極結構640a、640b、或640c對應於功能性電晶體的閘極結構。
在一些實施方式中，閘極結構640a、640b、或 640c的至少第一部分對應於積體電路600的NMOS電晶體的區域，而閘極結構640a、640b、或640c的至少第二部分對應於積體電路600的PMOS電晶體的區域。
在該組的多個閘極結構640中的其它配置、在其它佈局層級的排列、或閘極結構的數量在本揭示內容的範圍之內。
該組的多個導體606包括至少導體606a。該組的多個導體607包括至少導體607a。
在一些實施方式中，也將該組的多個導體606和607稱為「一組的多個接觸件」。為了便於說明，在該組的多個導體606和607中的其它多個導體606和607在第6A圖至第6E圖中未示出，但是類似於在第11A圖至第11B圖中的該組的多個接觸件1106。
該組的多個導體606和607位在積體電路600的前側。該組的多個導體606和607與該組的多個主動區域602重疊。
該組的多個導體606的每個導體對應於積體電路600的PMOS電晶體或NMOS電晶體的一或多個汲極端子或源極端子。
該組的多個導體607的每個導體對應於積體電路600的PMOS電晶體或NMOS電晶體的一或多個汲極端子或源極端子。
在該組的多個導體606和607中的其它配置、在其它佈局層級的排列、或導體的數量在本揭示內容的範圍 之內。
該組的多個導孔610包括多個導孔610a、610b、...、610l、或610m中的一或多者。該組的多個導孔612包括多個導孔612a、612b、...、612q、或612r中的一或多者。該組的多個導孔610和612嵌入絕緣區域603內。該組的多個導孔610位於該組的多個閘極與該組的多個導體620所重疊之處。該組的多個導孔610在介於該組的多個閘極和該組的多個導體620之間。該組的多個導孔610配置以將該組的多個閘極與該組的多個導體620電性耦合在一起。
如在第6C圖中所示，導孔610b將導體620d與閘極結構640a電性耦合在一起。
該組的多個導孔612位於該組的多個閘極與該組的多個導體621所重疊之處。該組的多個導孔612在介於該組的多個閘極和該組的多個導體621之間。該組的多個導孔612配置以將該組的多個閘極與該組的多個導體621電性耦合在一起。
在該組的多個導孔610和612中的其它配置、在其它佈局層級的排列、或導孔的數量也在本揭示內容的範圍之內。
該組的多個導孔614包括多個導孔614a、614b、...、614g、或614h中的一或多者。該組的多個導孔615包括至少導孔615a。該組的多個導孔616包括多個導孔616a、616b、...、616i、或616j中的一或多 者。該組的多個導孔614、615和616嵌入絕緣區域603內。
該組的多個導孔614位於該組的多個導體606與該組的多個導體620所重疊之處。該組的多個導孔614在介於該組的多個導體606和該組的多個導體620之間。該組的多個導孔614配置以經由該組的多個導體606將該組的多個主動區域602與該組的多個導體620電性耦合在一起。
該組的多個導孔615位於該組的多個導體607與該組的多個導體620所重疊之處。該組的多個導孔615在介於該組的多個導體607和該組的多個導體620之間。該組的多個導孔615配置以經由該組的多個導體607將該組的多個主動區域602與該組的多個導體620電性耦合在一起。
該組的多個導孔616位於該組的多個導體606與該組的多個導體621所重疊之處。該組的多個導孔616在介於該組的多個導體606和該組的多個導體621之間。該組的多個導孔616配置以經由該組的多個導體606將該組的多個主動區域602與該組的多個導體621電性耦合在一起。
如在第6G圖中所示，導孔614c和導孔615a將對應的導體606a和導體607a電性耦合到電源軌622c。
在該組的多個導孔614、615、和616中的其它配置、在其它佈局層級的排列、或導孔的數量也在本揭示 內容的範圍之內。
該組的多個導體620包括多個導體620a、620b、620c、或620d中的一或多者。在一些實施方式中，該組的多個導體620對應於一組的多個導電性結構。
該組的多個導體621包括多個導體621a、621b、621c、621d、或621e中的一或多者。在一些實施方式中，該組的多個導體621對應於一組的多個導電性結構。該組的多個導體620和621嵌入絕緣區域603內。
用於該組的多個導體620或621的其它寬度在本揭示內容的範圍之內。
該組的多個導體620與該組的多個導體606、該組的多個導體607、該組的多個閘極結構604、該組的多個閘極結構605、該組的多個主動區域602、該組的多個導孔610、該組的多個導孔614、和該組的多個導孔615重疊。
該組的多個導體621與該組的多個導體、該組的多個閘極結構604、該組的多個主動區域602、該組的多個導孔612、和該組的多個導孔616重疊。
在該組的多個導體620或621中其它配置、在其它佈局層級的排列、或導體的數量在本揭示內容的範圍之內。
該組的多個電源軌622包括多個電源軌622a、622b、或622c中的一或多者。
該組的多個電源軌622與該組的多個閘極結構 604重疊。
在一些實施方式中，至少電源軌622a或622c配置以提供電壓供應VDD的第一供應電壓至積體電路600，而電源軌622b配置以提供參考電壓供應VSS的第二供應電壓至積體電路600。在一些實施方式中，第一供應電壓不同於第二供應電壓。
在一些實施方式中，至少電源軌622a或622c配置以提供參考電壓供應VSS的第二供應電壓至積體電路600，而電源軌622b配置以提供電壓供應VDD的第一供應電壓至積體電路600。
在該組的多個電源軌622中的其它配置、在其它佈局層級的排列、或導體的數量在本揭示內容的範圍之內。
在一些實施方式中，該組的多個導孔610、612、614、615、或616中的一或多個導孔具有方形、矩形、圓形、或多邊形的形狀。用於該組的多個導孔610、612、614、615、或616中的一或多個導孔的其它長度、寬度、和形狀在本揭示內容的範圍之內。
在一些實施方式中，使用摻雜的或非摻雜的多晶態矽(或多晶矽)來形成該組的多個閘極結構604或605的至少一個閘極結構區域。在一些實施方式中，該組的多個閘極結構604或605的至少一個閘極結構區域包括金屬，例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其它合適的導電材料、或其組合。
在一些實施方式中，該組的多個導體606的至少一個導體，該組的多個導體607的至少一個導體，該組的多個導體620的至少一個導體，該組的多個導體621的至少一個導體，該組的多個電源軌622的至少一個電源軌，該組的多個導孔610的至少一個導孔，該組的多個導孔612的至少一個導孔，該組的多個導孔614的至少一個導孔、該組的多個導孔615的至少一個導孔、或該組的多個導孔616的至少一個導孔包括一或多個層的導電材料、金屬、金屬化合物、或摻雜的半導體。在一些實施方式中，導電材料包括鎢、鈷、釕、銅、或類似者、或其組合。在一些實施方式中，金屬包括至少Cu(銅)、Co、W、Ru、Al、或類似者。在一些實施方式中，金屬化合物包括至少AlCu、W-TiN、TiSix、NiSix、TiN、TaN、或類似者。在一些實施方式中，摻雜的半導體包括至少摻雜的矽、或類似者。
在積體電路600中的其它材料、配置、在其它佈局層級的排列、或元件的數量在本揭示內容的範圍之內。
第7A圖至第7B圖是根據一些實施方式的積體電路的對應的佈局設計700A至700B的多個圖。
佈局設計700A至700B可用於製造對應的積體電路其類似於積體電路600。為了簡潔起見，將第7A圖至第11B圖描述為對應的多個佈局設計700A至1100B，但是在一些實施方式中，第7A圖至第11B圖也對應於多個積體電路其類似於積體電路600，佈局設計700A至 1100B的多個佈局圖案也對應於多個結構元件，並且佈局設計700A至1100B的對應的佈局圖案的結構的關係(包括對準、長度、和寬度)、以及配置和層別，類似於由佈局設計700A至1100B所製造的積體電路的結構的關係、以及配置和層別，並且為了簡潔起見，將不描述類似的詳細描述。
在一些實施方式中，至少佈局設計700A至1100B可用於製造對應的一積體電路其類似於積體電路600，因此省略了類似的詳細描述。
至少多個佈局設計700A至1100B的結構的關係(包括對準、長度、和寬度)、以及配置和層別類似於多個佈局設計700A至1100B的結構的關係以及配置和層別，為了簡潔起見，在至少第7A圖至第11B圖中將不描述類似的詳細描述。
佈局設計700A是佈局設計500D的變化，並且為了簡潔起見，省略了類似的詳細描述。例如，在一些實施方式中，佈局設計700A包括浮置的閘極圖案704a2，此浮置的閘極圖案704a2替換了第5D圖的佈局設計500D的虛設閘極隔離圖案504的部分504a2。
佈局設計700A對應於佈局設計500D的區域560a。在一些實施方式中，佈局設計700A可用來作為佈局設計500D的區域560a。
佈局設計700A包括第5A圖至第5D圖的多晶矽切割特徵圖案532a、多個導電特徵圖案706a和706b、 浮置的閘極圖案704a2、和虛設閘極隔離圖案504的部分504a1，並且為了簡潔起見，省略了類似的詳細描述。
與第5D圖的佈局設計500A相比，導電特徵圖案706a和706b類似於對應的導電特徵圖案506a和507a，浮置的閘極圖案704a2類似於對應的浮置的閘極圖案505a1，並且為了簡潔起見，省略了類似的詳細描述。
與第5D圖的佈局設計500A相比，第7A圖的佈局設計700A的浮置的閘極圖案704a2替換了第5D圖的佈局設計500D的虛設閘極隔離圖案504的部分504a2，並且為了簡潔起見，省略了類似的詳細描述。
在一些實施方式中，浮置的閘極圖案704a2類似於在該組的多個閘極圖案1004中的一或多個閘極圖案，並且為了簡潔起見，省略了類似的詳細描述。在一些實施方式中，浮置的閘極圖案704a2是配置作為一浮置的閘極的一閘極圖案。在一些實施方式中，浮置的閘極圖案704a2不對應於CPODE圖案。
在一些實施方式中，浮置的閘極圖案704a2對應於積體電路(例如積體電路600)的NMOS電晶體的區域，而虛設閘極隔離圖案504的剩餘部分504a1對應於積體電路(例如積體電路600)的PMOS電晶體的區域。
在佈局設計700A中的其它配置、在其它佈局層級的排列、或元件的數量在本揭示內容的範圍之內。
佈局設計700B是佈局設計500D和700A的變化，並且為了簡潔起見，省略了類似的詳細描述。例如， 在一些實施方式中，佈局設計700B包括佈局設計500D的浮置的閘極圖案505a1、多個佈局設計500D的導電特徵圖案506a和507a、佈局設計700A的浮置的閘極圖案704a2、以及佈局設計700A的多個導電特徵圖案706a和706b。換句話說，佈局設計700B包括在多晶矽切割特徵圖案532a的相對側的浮置的閘極圖案505a1和704a2。
佈局設計700B對應於佈局設計500D的區域560a。在一些實施方式中，佈局設計700B可用來作為佈局設計500D的區域560a。
在一些實施方式中，浮置的閘極圖案704a2對應於積體電路(例如積體電路600)的NMOS電晶體區域，而浮置的閘極圖案505a1對應於積體電路(例如積體電路600)的PMOS電晶體區域。
為了便於說明，佈局設計700A至700B未示出導孔佈局圖案514c和515a，但是佈局設計700A至700B中的每一者也包括多個導孔佈局圖案其類似於導孔佈局圖案514c和515a，並且為了簡潔起見，省略了類似的詳細描述。
在佈局設計700B中其它配置、在其它佈局層級的排列、或元件的數量在本揭示內容的範圍之內。
第8A圖至第8B圖是根據一些實施方式的積體電路的對應的佈局設計800A至800B的圖。
佈局設計800A是佈局設計500D的變化，並且 為了簡潔起見，省略了類似的詳細描述。例如，在一些實施方式中，佈局設計800A包括虛設閘極隔離圖案804a其替換了第5D圖的佈局設計500D的浮置的閘極圖案505a1。
第8A圖是根據一些實施方式的佈局設計800A的圖。在一些實施方式中，佈局設計800A對應於在方法200(第2圖)中的操作202之後的第一佈局設計。在一些實施方式中，佈局設計800A對應於在方法300A的操作302之前的第一佈局設計(第3A圖)。
第8B圖是根據一些實施方式的佈局設計800B的圖。在一些實施方式中，佈局設計800B對應於在方法200(第2圖)中的操作206之後的修訂的第一佈局設計。在一些實施方式中，佈局設計800B對應於在方法300A(第3A圖)的操作314之後的第一佈局設計。
佈局設計800A包括虛設閘極隔離圖案804a、多個多晶矽切割特徵圖案530a、530c1、和532、多個導孔圖案514c和515a、一組的多個導孔圖案814、一組的多個導孔圖案810、多個導電特徵圖案506a和507a、該組的多個導電特徵圖案520、和多個電源軌圖案522b和522c。
與第5D圖的佈局設計500D相比，該組的多個導孔圖案810類似於該組的多個導孔圖案510，該組的多個導孔圖案814類似於該組的多個導孔圖案514，以及虛設閘極隔離圖案804a類似於虛設閘極隔離圖案504a，並且 為了簡潔起見，省略了類似的詳細描述。
該組的多個導孔圖案814包括多個導孔圖案814a或814b中的至少一者。在一些實施方式中，多個導孔圖案814a或814b中的至少一者類似於對應的多個導孔圖案514a或514b，並且為了簡潔起見，省略了類似的詳細描述。
該組的多個導孔圖案810包括多個導孔圖案810a、810b、…、810d、或810e中的至少一者。在一些實施方式中，多個導孔圖案810a、810b、…、810d、或810e中的至少一者類似於對應的多個導孔圖案510a、510b、...、510d、或510e，並且為了簡潔起見，省略了類似的詳細描述。
佈局設計800B包括虛設閘極隔離圖案804a的一部分804a2、浮置的閘極圖案805a1、多個多晶矽切割特徵圖案530a、530c1、和532、多個導孔圖案514c和515a、該組的多個導孔圖案814、該組的多個導孔圖案810、該組的多個導電特徵圖案506a和507a、該組的多個導電特徵圖案520、和多個電源軌圖案522b和522c。
與佈局設計500D相比，浮置的閘極圖案805a1類似於浮置的閘極圖案505a1，虛設閘極隔離圖案804a的部分804a2類似於虛設閘極隔離圖案504a的部分504a2，並且為了簡潔起見，省略了類似的詳細描述。
與第8A圖的佈局設計800A相比，第8B圖的佈 局設計800B的浮置的閘極圖案805a1替換了第8A圖的佈局設計800A的虛設閘極隔離圖案804的一部分804a1，並且為了簡潔起見，省略了類似的詳細描述。在一些實施方式中，浮置的閘極圖案805a1是一組的多個浮置的閘極圖案805的一部分。
在一些實施方式中，浮置的閘極圖案805a1是配置作為一浮置的閘極的一閘極圖案。在一些實施方式中，浮置的閘極圖案805a1不對應於CPODE圖案。
在一些實施方式中，浮置的閘極圖案805a1對應於積體電路的PMOS電晶體的區域，而虛設閘極隔離圖案804的剩餘部分804a2對應於積體電路的NMOS電晶體的區域。
在一些實施方式中，浮置的閘極圖案805a1對應於積體電路的NMOS電晶體的區域，而虛設閘極隔離圖案804的剩餘部分804a2對應於積體電路的PMOS電晶體的區域。
如在第8A圖至第8B圖中所示，將虛設閘極隔離圖案804a定位在介於導電特徵圖案506a和507a之間。虛設閘極隔離圖案804a相鄰於導電特徵圖案506a和507a。虛設閘極隔離圖案804a包括多個虛設閘極隔離圖案804a1和804a2。導電特徵圖案506a與電源軌圖案522c重疊。導孔圖案514c在介於導電特徵圖案506a和電源軌圖案522c之間。導電特徵圖案507a與電源軌圖案522c重疊。導孔圖案515a在介於導電特徵圖案507a 和電源軌圖案522c之間。導電特徵圖案506a和507a配置以承載彼此相同的功率(例如，VDD)。換句話說，導電特徵圖案506a和507a都耦合到電源軌圖案522c，並且因此配置以承載彼此相同的功率(例如，VDD)。
在方法300A的實行期間，在操作302中識別在該組的多個虛設閘極隔離圖案504和804中的多個虛設閘極隔離圖案中的每一者。之後，在操作304中，如果虛設閘極隔離圖案滿足至少替換標準1或替換標準2，則替換在該組的多個虛設閘極隔離圖案804中的虛設閘極隔離圖案的一部分。
在一些實施方式中，該組的多個虛設閘極隔離圖案804不滿足替換標準1。
在一些實施方式中，虛設閘極隔離圖案804a在介於導電特徵圖案506a和507a之間並且相鄰於導電特徵圖案506a和507a，導電特徵圖案506a和507a配置以承載彼此相同的功率，因此滿足替換標準2，並在產生佈局設計800B時經由至少方法300A的操作304進行修改。
返回方法300A的實行，在操作306中，移除虛設閘極隔離圖案804的部分804a1，留下虛設閘極隔離圖案804a的剩餘部分804a2。之後，在操作308中，在虛設閘極隔離圖案804的部分804a1所在的位置插入浮置的閘極圖案805a1。
此後，不執行操作310，因為已經將多晶矽切割 特徵圖案532a定位在介於浮置的閘極圖案805a1和虛設閘極隔離圖案804的剩餘部分804a2之間。
之後，不執行操作312，因為已經將導孔圖案515a定位在介於電源軌圖案522c和導電特徵圖案507a之間。
之後，不執行操作312，因為導電特徵圖案507a已經相鄰於浮置的閘極圖案805a1。
方法300A的實行的其它變化在本揭示內容的範圍之內。
在一些實施方式中，佈局設計800A至800B達到了以上所討論的多個益處中的一或多者。
在佈局設計800A至800B中的其它配置、在其它佈局層級的排列、或元件的數量在本揭示內容的範圍之內。
第9A圖至第9B圖是根據一些實施方式的積體電路的對應的佈局設計900A至900B的多個圖。
佈局設計900A是佈局設計500D的變化，並且為了簡潔起見，省略了類似的詳細描述。例如，在一些實施方式中，佈局設計900A包括虛設閘極隔離圖案904a其替換了第5D圖的佈局設計500D的浮置的閘極圖案505a1。
第9A圖是根據一些實施方式的佈局設計900A的圖。在一些實施方式中，佈局設計900A對應於在方法200(第2圖)中的操作202之後的第一佈局設計。在一些 實施方式中，佈局設計900A對應於在方法300A(第3A圖)的操作302之前的第一佈局設計。
第9B圖是根據一些實施方式的佈局設計900B的圖。在一些實施方式中，佈局設計900B對應於在方法200(第2圖)中的操作206之後的修訂的第一佈局設計。在一些實施方式中，佈局設計900B對應於在方法300A(第3A圖)的操作314之後的第一佈局設計。
佈局設計900A包括虛設閘極隔離圖案904a、多個多晶矽切割特徵圖案530a、530c1、530c2、和932、多個導孔圖案914a和915a、一組的多個導孔圖案910、多個導電特徵圖案906a和907a、該組的多個導電特徵圖案520、和多個電源軌圖案522b和522c。
與第5D圖的佈局設計500D相比，導孔圖案914a和915a類似於對應的導孔圖案514c和515a，導電特徵圖案906a和907a類似於對應的導電特徵圖案506a和507a，多晶矽切割特徵圖案932a類似於多晶矽切割特徵圖案532a，該組的多個導孔圖案910類似於該組的多個導孔圖案510，以及虛設閘極隔離圖案904a類似於虛設閘極隔離圖案504a，並且為了簡潔起見，省略了類似的詳細描述。
該組的多個導孔圖案910包括多個導孔圖案910a、910b、...、910e、或910f中的至少一者。在一些實施方式中，多個導孔圖案910a、910b、...、910e、或910f中的至少一者類似於對應的多個導孔圖案510a、 510b、...、510e、或510f，並且為了簡潔起見，省略了類似的詳細描述。
佈局設計900B包括虛設閘極隔離圖案904a的一部分904a2、浮置的閘極圖案905a1、多個多晶矽切割特徵圖案530a、530c1、530c2、和932、多個導孔圖案914a和915a、一組的多個導孔圖案910、多個導電特徵圖案906a和907a、該組的多個導電特徵圖案520、和多個電源軌圖案522b和522c。
與佈局設計500D相比，浮置的閘極圖案905a1類似於浮置的閘極圖案505a1，虛設閘極隔離圖案904a的部分904a2類似於虛設閘極隔離圖案504a的部分504a2，並且為了簡潔起見，省略了類似的詳細描述。
與第9A圖的佈局設計900A相比，第9B圖的佈局設計900B的浮置的閘極圖案905a1替換了第9A圖的佈局設計900A的虛設閘極隔離圖案904的一部分904a1，並且為了簡潔起見，省略了類似的詳細描述。在一些實施方式中，浮置的閘極圖案905a1是一組的多個浮置的閘極圖案905的一部分。
在一些實施方式中，浮置的閘極圖案905a1是配置作為一浮置的閘極的一閘極圖案。在一些實施方式中，浮置的閘極圖案905a1不對應於CPODE圖案。
在一些實施方式中，浮置的閘極圖案905a1對應於積體電路的PMOS電晶體的區域，而虛設閘極隔離圖案904的剩餘部分904a2對應於積體電路的NMOS電晶體 的區域。
在一些實施方式中，浮置的閘極圖案905a1對應於積體電路的NMOS電晶體的區域，而虛設閘極隔離圖案904的剩餘部分904a2對應於積體電路的PMOS電晶體的區域。
如在第9A圖至第9B圖中所示，將虛設閘極隔離圖案904a定位在介於導電特徵圖案906a和907a之間。虛設閘極隔離圖案904a相鄰於導電特徵圖案906a和907a。虛設閘極隔離圖案904a包括虛設閘極隔離圖案904a1和904a2。導電特徵圖案906a與導電特徵圖案520c重疊。導孔圖案914a在介於導電特徵圖案906a和導電特徵圖案520c之間。導電特徵圖案907a與導電特徵圖案520c重疊。導孔圖案915a在介於導電特徵圖案907a和導電特徵圖案520c之間。導電特徵圖案906a和907a配置以承載彼此相同的信號。換句話說，導電特徵圖案906a和907a都耦合到導電特徵圖案520c，並且因此配置以承載彼此相同的信號。
在方法300A的實行期間，在操作302中識別在該組的多個虛設閘極隔離圖案504和904中的多個虛設閘極隔離圖案中的每一者。之後，在操作304中，如果虛設閘極隔離圖案滿足至少替換標準1或替換標準2，則替換在該組的多個虛設閘極隔離圖案904中的虛設閘極隔離圖案的一部分。
在一些實施方式中，該組的多個虛設閘極隔離圖案 904不滿足替換標準1。
在一些實施方式中，虛設閘極隔離圖案904a在介於導電特徵圖案906a和907a之間並且相鄰於導電特徵圖案906a和907a，導電特徵圖案906a和907a配置以承載彼此相同的信號，因此滿足替換標準2，並且在產生佈局設計900B時經由至少方法300A的操作304進行修改。
返回方法300A的實行，在操作306中，移除虛設閘極隔離圖案904的部分904a1，留下虛設閘極隔離圖案904a的剩餘部分904a2。之後，在操作308中，在虛設閘極隔離圖案904的部分904a1所在的位置插入浮置的閘極圖案905a1。
此後，不執行操作310，因為已經將多晶矽切割特徵圖案932a定位在介於浮置的閘極圖案905a1和虛設閘極隔離圖案904的剩餘部分904a2之間。
之後，不執行操作312，因為已經將導孔圖案915a定位在介於導電特徵圖案520c和導電特徵圖案907a之間。
之後，不執行操作312，因為導電特徵圖案907a已經相鄰於浮置的閘極圖案905a1。
方法300A的實行的其它變化在本揭示內容的範圍之內。
在一些實施方式中，佈局設計900A至900B達到了以上所描述的多個益處中的一或多者。
在佈局設計900A至900B中的其它配置、在其它佈局層級的排列、或元件的數量在本揭示內容的範圍之內。
第10A圖至第10B圖是根據一些實施方式的積體電路的對應的佈局設計1000A至1000B的多個圖。
第10A圖是根據一些實施方式的佈局設計1000A的圖。在一些實施方式中，佈局設計1000A對應於在方法200(第2圖)中的操作202之後的第一佈局設計。在一些實施方式中，佈局設計1000A對應於在方法300B(第3B圖)的操作320之前的第一佈局設計。
第10B圖是根據一些實施方式的佈局設計1000B的圖。在一些實施方式中，佈局設計1000B對應於在方法200(第2圖)中的操作206之後的修訂的第一佈局設計。在一些實施方式中，佈局設計1000B對應於在方法300B(第3B圖)的操作328之後的第一佈局設計。
佈局設計1000A至1000B是佈局設計500D的變化，並且為了簡潔起見，省略了類似的詳細描述。佈局設計1000A至1000B對應於一焊墊單元的佈局設計。
佈局設計1000A包括該組的多個主動區域圖案502、一組的多個閘極圖案1004、一組的多個導電特徵圖案1020、一組的多個導孔圖案1014、和一組的多個導孔圖案1010。
與第5D圖的佈局設計500D相比，該組的多個閘極圖案1004類似於虛設閘極隔離圖案504或505，該組 的多個導孔圖案1014類似於該組的多個導孔圖案514，該組的多個導孔圖案1010類似於該組的多個導孔圖案510，該組的多個導電特徵圖案1020類似於該組的多個導電特徵圖案520，並且為了簡潔起見，省略了類似的詳細描述。
該組的多個主動區域圖案502包括主動區域圖案502a或502b中的至少一者。
該組的多個閘極圖案1004包括閘極圖案1004a或1004b中的至少一者。在一些實施方式中，閘極圖案1004a或1004b中的至少一者類似於對應的虛設閘極隔離圖案504a或504b，並且為了簡潔起見，省略了類似的詳細描述。
該組的多個導孔圖案1010包括多個導孔圖案1010a或1010b中的至少一者。在一些實施方式中，多個導孔圖案1010a或1010b中的至少一者類似於對應的多個導孔圖案510a或510b，並且為了簡潔起見，省略了類似的詳細描述。
該組的多個導孔圖案1014包括至少導孔圖案1014a。在一些實施方式中，至少導孔圖案1014a類似於導孔圖案514a，並且為了簡潔起見，省略了類似的詳細描述。
該組的多個導電特徵圖案1020包括多個導電特徵圖案1020a、1020b、或1020c中的至少一者。在一些實施方式中，多個導電特徵圖案1020a、1020b、或 1020c中的至少一者類似於對應的多個導電特徵圖案520a或520b，並且為了簡潔起見，省略了類似的詳細描述。
佈局設計1000B包括該組的多個主動區域圖案502、閘極圖案1004a、閘極圖案1005b、導電特徵圖案1020b、多個導電特徵圖案1021a至1021b、該組的多個導孔圖案1014、以及導孔圖案1010a。
與佈局設計500D相比，浮置的閘極圖案1005b類似於閘極圖案505a1，並且為了簡潔起見，省略了類似的詳細描述。
與佈局設計1000A相比，浮置的閘極圖案1005b類似於閘極圖案1004b，而導電特徵圖案1021a至1021b類似於導電特徵圖案1020a，並且為了簡潔起見，省略了類似的詳細描述。
與佈局設計1000A相比，佈局設計1000B不包括導孔圖案1010b。
與第10A圖的佈局設計1000A相比，第10B圖的佈局設計1000B的浮置的閘極圖案1005b替換了第10A圖的佈局設計1000A的閘極圖案1004b，導電特徵圖案1021a至1021b替換了導電特徵圖案1020a，並且為了簡潔起見，省略了類似的詳細描述。
在一些實施方式中，浮置的閘極圖案1005b是一組的多個浮置的閘極圖案1005的一部分。在一些實施方式中，多個導電特徵圖案1021a至1021b是一組的多個 導電特徵圖案的部分。
在一些實施方式中，浮置的閘極圖案1005b是配置作為一浮置的閘極的一閘極圖案。在一些實施方式中，浮置的閘極圖案1005b不對應於CPODE圖案。
在一些實施方式中，閘極圖案1004a的第一部分以及閘極圖案1004b/浮置的閘極圖案1005b的第一部分對應於積體電路的PMOS電晶體的區域，而閘極圖案1004a的第二部分以及閘極圖案1004b/浮置的閘極圖案1005b的第二部分對應於積體電路的NMOS電晶體的區域。在第10A圖和第10B圖中所示的每個「OUTPUT」為一輸出端子。
在一些實施方式中，閘極圖案1004a的第一部分以及閘極圖案1004b/浮置的閘極圖案1005b的第一部分對應於積體電路的NMOS電晶體的區域，而閘極圖案1004a的第二部分以及閘極圖案1004b/浮置的閘極圖案1005b的第二部分對應於積體電路的PMOS電晶體的區域。
在一些實施方式中，閘極圖案1004b的第一部分對應於虛設電晶體1040a，虛設電晶體1040a具有耦合到VDD的汲極和源極區域。
在一些實施方式中，閘極圖案1004b的第二部分對應於虛設電晶體1050c，虛設電晶體1050c具有耦合到VSS的汲極和源極區域。
在一些實施方式中，閘極圖案1004a的第一部分 對應於電晶體1050b，電晶體1050b具有耦合到VSS的汲極或源極區域。
在一些實施方式中，閘極圖案1004a的第二部分對應於電晶體1050a，電晶體1050a具有耦合到VDD的汲極或源極區域。
在一些實施方式中，浮置的閘極圖案1005b的第一部分對應於具有浮置的閘極的虛設電晶體1040b，虛設電晶體1040b具有耦合到VDD的汲極和源極區域。
如在第10A圖中所示，閘極圖案1004b不電性耦合到導電特徵圖案1020c。
如在第10B圖中所示，閘極圖案1005b不電性耦合到導電特徵圖案1020c。導電特徵圖案1020c配置作為與導電特徵圖案1020b不同的佈線資源。
如在第10A圖中所示，虛設電晶體1040a的閘極圖案1004b經由導孔圖案1010b而電性耦合到至少導電特徵圖案1020a。虛設電晶體1040a的閘極圖案1004b與主動區域圖案502a和主動區域圖案502b重疊。導電特徵圖案1020a與閘極圖案1004b重疊。導孔圖案1010b在介於導電特徵圖案1020a和閘極圖案1004b之間。
如在第10B圖中所示，虛設電晶體1040b的浮置的閘極圖案1005b不電性耦合到導電特徵圖案1021a至1021b。虛設電晶體1040b的浮置的閘極圖案1005b與主動區域圖案502a和主動區域圖案502b重疊。導電 特徵圖案1021a不與浮置的閘極圖案1005b重疊。導電特徵圖案1021b與浮置的閘極圖案1005b重疊。
在方法300B的實行期間，在操作320中識別在對應於虛設電晶體的該組的多個閘極圖案1004中的多個閘極圖案中的每一者。例如，閘極圖案1004b對應於虛設電晶體1040a，因此在操作320中被識別。然而，閘極圖案1004a不對應於虛設電晶體。
之後，在操作322中，如果閘極圖案1004b滿足替換標準3，則將閘極圖案1004b改變為浮置的閘極圖案1005b。在一些實施方式中，虛設電晶體1040a的閘極圖案1004b經由導孔圖案1010b而電性耦合到至少導電特徵圖案1020a，因此滿足替換標準3，並且在產生佈局設計1000B時經由至少方法300B的操作322而進行修改。
返回方法300B的實行，在操作324中，移除導孔圖案1010b，從而將閘極圖案1004b與導電特徵圖案1020a電性去耦(electrically decoupling)。因此，在操作324之後，將閘極圖案1004b改變為浮置的閘極圖案1005b。
之後，在操作326中，將導電特徵圖案1020a劃分為複數個導電特徵圖案1021a和1021b，並將導電特徵圖案1021b配置作為與導電特徵圖案1021a不同的佈線資源。
之後，不執行操作328，因為導電特徵圖案1021b 已經配置作為不同的佈線資源。
方法300B的實行的其它變化在本揭示內容的範圍之內。
在一些實施方式中，佈局設計1000A至1000B達到了以上所討論的多個益處中的一或多者。
在佈局設計1000A至1000B中的其它配置、在其它佈局層級的排列、或元件的數量在本揭示內容的範圍之內。
第11A圖至第11B圖是根據一些實施方式的積體電路的對應的佈局設計1100A至1100B的多個圖。
第11A圖是根據一些實施方式的佈局設計1100A的圖。在一些實施方式中，佈局設計1100A對應於在方法200(第2圖)中的操作202之後的第一佈局設計。在一些實施方式中，佈局設計1100A對應於在方法300B(第3B圖)的操作320之前的第一佈局設計。
第11B圖是根據一些實施方式的佈局設計1100B的圖。在一些實施方式中，佈局設計1100B對應於在方法200(第2圖)中的操作206之後的修訂的第一佈局設計。在一些實施方式中，佈局設計1100B對應於在方法300B(第3B圖)的操作328之後的第一佈局設計。
佈局設計1100A至1100B是佈局設計500D的變化，並且為了簡潔起見，省略了類似的詳細描述。佈局設計1100A至1100B對應於一去耦單元(a decoupling cell)的佈局設計。
佈局設計1100A包括該組的多個主動區域圖案1102、一組的多個閘極圖案1104、一組的多個導電特徵圖案1106和1120、一組的多個導孔圖案1114、和一組的多個導孔圖案1110。
與第5D圖的佈局設計500D相比，該組的多個閘極圖案1104類似於多個虛設閘極隔離圖案504或505，該組的多個導孔圖案1114類似於該組的多個導孔圖案514，該組的多個導孔圖案1110類似於該組的多個導孔圖案510，該組的多個導電特徵圖案1120類似於該組的多個導電特徵圖案520，以及該組的多個導電特徵圖案1106類似於該組的多個導電特徵圖案506或507，並且為了簡潔起見，省略了類似的詳細描述。
該組的多個主動區域圖案1102包括主動區域圖案1102a或1102b中的至少一者。在一些實施方式中，主動區域圖案1102a或1102b中的至少一者類似於對應的主動區域圖案502a或502b，並且為了簡潔起見，省略了類似的詳細描述。
該組的多個閘極圖案1104包括閘極圖案1104a、1104b、或1104c中的至少一者。在一些實施方式中，閘極圖案1104a、1104b、或1104c中的至少一者類似於對應的虛設閘極隔離圖案504a、504b、或504c，並且為了簡潔起見，省略了類似的詳細描述。
該組的多個導電特徵圖案1106包括該組的多個導電特徵圖案1106a、1106b、…、1106g、或1106h。 在一些實施方式中，多個導電特徵圖案1106a、1106b、...、1106g、或1106h中的至少一者類似於多個導電特徵圖案506a或507a中的一者，並且為了簡潔起見省略了類似的詳細描述。
該組的多個導孔圖案1110包括多個導孔圖案1110a、1110b、1110c、或1110d中的至少一者。在一些實施方式中，多個導孔圖案1110a、1110b、1110c、或1110d中的至少一者類似於多個導孔圖案510a或510b中的一或多者，並且為了簡潔起見，省略了類似的詳細描述。
該組的多個導孔圖案1114包括至少導孔圖案1114a或1114b。在一些實施方式中，至少導孔圖案1114a或1114b類似於對應的導孔圖案514a或514b，並且為了簡潔起見，省略了類似的詳細描述。
該組的多個導電特徵圖案1120包括多個導電特徵圖案1120a或1120b中的至少一者。在一些實施方式中，多個導電特徵圖案1120a或1120b中的至少一者類似於對應的多個導電特徵圖案520a或520b，並且為了簡潔起見，省略了類似的詳細描述。
佈局設計1100B包括該組的多個主動區域圖案1102、閘極圖案1104b、浮置的閘極圖案1105a和1105c、導電特徵圖案1120b、導電特徵圖案1120a、該組的多個導孔圖案1114、以及導孔圖案1104b。
與佈局設計500D相比，浮置的閘極圖案1105a 和1105c類似於閘極圖案505a1，並且為了簡潔起見，省略了類似的詳細描述。
與佈局設計1100A相比，浮置的閘極圖案1105a和1105c類似於對應的閘極圖案1104a和1104c，並且為了簡潔起見，省略了類似的詳細描述。
與佈局設計1100A相比，佈局設計1100B不包括導孔圖案1110a、1110b、和1110c。
與第11A圖的佈局設計1100A相比，第11B圖的佈局設計1100B的浮置的閘極圖案1105a和1105替換了第11A圖的佈局設計1100A的閘極圖案1104a和1104c，並且為了簡潔起見，省略了類似的詳細描述。
在一些實施方式中，浮置的閘極圖案1105a和1105c是一組的多個浮置的閘極圖案1105的部分。
在一些實施方式中，浮置的閘極圖案1105a和1105c是配置作為浮置的閘極的閘極圖案。在一些實施方式中，浮置的閘極圖案1105a和1105c不對應於CPODE圖案。
在一些實施方式中，閘極圖案1104a/浮置的閘極圖案1105a的第一部分、閘極圖案1104b的第一部分、以及閘極圖案1104c/浮置的閘極圖案1105c的第一部分對應於積體電路的PMOS電晶體的區域，而閘極圖案1104a/浮置的閘極圖案1105a的第二部分、閘極圖案1104b的第二部分、以及閘極圖案1104c/浮置的閘極圖案1105c的第二部分對應於積體電路的NMOS電晶體的 區域。
在一些實施方式中，閘極圖案1104a/浮置的閘極圖案1105a的第一部分、閘極圖案1104b的第一部分、以及閘極圖案1104c/浮置的閘極圖案1105c的第一部分對應於積體電路的NMOS電晶體的區域，而閘極圖案1104a/浮置的閘極圖案1105a的第二部分、閘極圖案1104b的第二部分、以及閘極圖案1104c/浮置的閘極圖案1105c的第二部分對應於積體電路的PMOS電晶體的區域。
在一些實施方式中，閘極圖案1104a的第一部分對應於虛設電晶體1140a，虛設電晶體1140a具有耦合到VDD的汲極和源極區域。
在一些實施方式中，閘極圖案1104a的第二部分對應於電晶體1140d，電晶體1140d具有耦合到VSS的汲極或源極區域。
在一些實施方式中，閘極圖案1104c的第一部分對應於虛設電晶體1140c，虛設電晶體1140c具有耦合到VDD的汲極和源極區域。
在一些實施方式中，閘極圖案1104c的第二部分對應於電晶體1140f，電晶體1140f具有耦合到VSS的汲極或源極區域。
在一些實施方式中，浮置的閘極圖案1105a的第一部分對應於具有浮置的閘極的虛設電晶體1140a，具有耦合到VDD的汲極和源極區域。
在一些實施方式中，浮置的閘極圖案1105a的第二部分對應於具有浮置的閘極的虛設電晶體1140d，具有耦合到VSS的汲極或源極區域。
在一些實施方式中，浮置的閘極圖案1105c的第一部分對應於具有浮置的閘極的虛設電晶體1140c，具有耦合到VDD的汲極和源極區域。
在一些實施方式中，浮置的閘極圖案1105c的第二部分對應於具有浮置的閘極的虛設電晶體1140f，具有耦合到VSS的汲極或源極區域。
如在第11A圖中所示，對應的虛設電晶體1140a、1140b、1140c的多個閘極圖案1104a、1104b、1104c經由對應的多個導孔圖案1110a、1110b、1110c而電性耦合到至少導電特徵圖案1120a。導電特徵圖案1120a與多個閘極圖案1104a、1104b、1104c重疊。多個導孔圖案1110a、1110b、1110c在介於導電特徵圖案1120a和對應的閘極圖案1104a、1104b、1104c之間。
如在第11B圖中所示，對應的虛設電晶體1140a和1140c的浮置的閘極圖案1105a和1105c不電性耦合到導電特徵圖案1020a，並且閘極圖案1104b1不電性耦合到導電特徵圖案1020a。
導電特徵圖案1120a與浮置的閘極圖案1105a和1105c以及閘極圖案1104b1重疊。
在方法300B的實行期間，在操作320中識別在對應於虛設電晶體的該組的多個閘極圖案1104中的多個 閘極圖案中的每一者。例如，閘極圖案1104a對應於虛設電晶體1140a，閘極圖案1104b1對應於虛設電晶體1140b，閘極圖案1104c對應於虛設電晶體1140c，並且因此在操作320中被識別。然而，閘極圖案1104b的第二部分1104b2不對應於虛設電晶體。
之後，在操作322中，如果閘極圖案1104a滿足替換標準3，則將閘極圖案1104a改變為浮置的閘極圖案1105a。在一些實施方式中，虛設電晶體1140a的閘極圖案1104a經由導孔圖案1110a而電性耦合到至少導電特徵圖案1120a，因此滿足替換標準3，並且在產生佈局設計1100B時經由至少方法300B的操作322而進行修改。
之後，在操作322中，如果閘極圖案1104c滿足替換標準3，則將閘極圖案1104c改變為浮置的閘極圖案1105c。在一些實施方式中，虛設電晶體1140c的閘極圖案1104c經由導孔圖案1110c而電性耦合到至少導電特徵圖案1120c，因此滿足替換標準3，並且在產生佈局設計1100B時經由至少方法300B的操作322而進行修改。
返回方法300B的實行，在操作324中，移除導孔圖案1110a，從而使閘極圖案1104a與導電特徵圖案1120a電性去耦，並且移除導孔圖案1110c，從而使閘極圖案1104c與導電特徵圖案1120a電性去耦。因此，在操作324之後，將閘極圖案1104a改變為浮置的閘極圖 案1105a，並且將閘極圖案1104c改變為浮置的閘極圖案1105c。類似地，移除導孔圖案1110b，從而將閘極圖案1104b與導電特徵圖案1120a電性去耦。如在第11B圖中所示，將多晶矽切割特徵圖案1132a(1132)添加到佈局設計1100B，以將閘極圖案1104b劃分成閘極圖案1104b1和閘極圖案1104b2。在一些實施方式中，在操作324的實行之後，將多晶矽切割特徵圖案1132a添加到佈局設計1100B。在一些實施方式中，將多晶矽切割特徵圖案1132a添加到佈局設計1100B的操作類似於方法300A的操作310，並且省略類似的描述。在一些實施方式中，在佈局設計1100B中不包括多晶矽切割特徵圖案1132a，並且沒有將閘極圖案1104b劃分成不同的多個部分。
之後，不執行操作326，因為導電特徵圖案1020a未被劃分為配置作為不同的佈線資源的複數個導電特徵圖案。換句話說，由於執行了操作328，所以不執行操作326。
之後，在操作328中，導電特徵圖案1120a配置作為與單一個導電特徵圖案不同的佈線資源。
方法300B的實行的其它變化在本揭示內容的範圍之內。
在一些實施方式中，佈局設計1100A至1100B達到了以上所描述的多個益處中的一或多者。
在佈局設計1100A至1100B中的其它配置、在 其它佈局層級的排列、或元件的數量在本揭示內容的範圍之內。
第12A圖至第12B圖是根據一些實施方式製造積體電路裝置的方法的流程圖。理解的是，在第12A圖至第12B圖中所描繪的方法1200A至1200B之前、期間、和/或之後可執行附加的操作，並且一些其它的製程在本文中可能僅簡要描述。
在一些實施方式中，方法1200A至1200B的多個操作的其它順序在本揭示內容的範圍之內。方法1200A至1200B包括示例性多個操作，但是不一定按照所示的順序來執行這些操作。根據所揭示的多個實施方式的精神和範圍，可適當地組合、劃分、添加、替換、改變順序、和/或刪減多個操作。在一些實施方式中，不執行至少方法1200A至1200B、1300的多個操作中的一或多者。
在一些實施方式中，方法1200A是方法100的操作104和106的一實施方式。在一些實施方式中，方法1200A可用於製造或製作至少積體電路600或1600，或者具有與至少佈局設計500A至500D、700A至700B、800A至800B、1200A至1200B、1000A至1000B、或1100A至1100B相似的特徵的積體電路。
在方法1200A的操作1202中，在基板690或1602的前側中形成一組的多個電晶體的一組的多個主動區域602或1606。在一些實施方式中，方法1200A至1200B的該組的多個電晶體包括在該組的多個主動區域 602或1606中的一或多個電晶體。在一些實施方式中，方法1200A的該組的多個電晶體包括本文所描述的一或多個電晶體。
在一些實施方式中，方法1200A至1200B的該組的多個主動區域包括至少一個或多個主動區域其類似於至少該組的多個主動區域圖案502或1102。
在一些實施方式中，操作1202還包括至少操作1202a。在一些實施方式中，操作1202a(未示出)包括製造在第一阱中的該組的多個電晶體的多個源極和汲極區域。在一些實施方式中，第一阱包含p型摻質。在一些實施方式中，p型摻質包括硼、鋁、或其它合適的p型摻質。在一些實施方式中，第一阱包含成長在基板上方的外延層。在一些實施方式中，經由在外延製程期間添加摻質來摻雜外延層。在一些實施方式中，在形成外延層之後，經由離子佈植來摻雜外延層。在一些實施方式中，經由摻雜基板來形成第一阱。在一些實施方式中，執行摻雜經由離子佈植。在一些實施方式中，第一阱具有範圍從1×1012原子/cm3至1×1014原子/cm3的摻質濃度。其它的摻質濃度也在本揭示內容的範圍內。
在一些實施方式中，第一阱包含n型摻質。在一些實施方式中，n型摻質包括磷、砷、或其它合適的n型摻質。在一些實施方式中，n型摻質的濃度範圍從約1×1012原子/cm3至約1×1014原子/cm3。其它的摻質濃度在本揭示內容的範圍之內。
在一些實施方式中，源極/汲極特徵的形成包括，移除基板的一部分以在多個間隔物的邊緣處形成多個凹陷處，然後經由填充在基板中的這些凹陷處來執行填充製程。在一些實施方式中，在墊氧化物層或犧牲氧化物層的移除之後，將凹陷處蝕刻，例如，濕式蝕刻或乾式蝕刻。在一些實施方式中，執行蝕刻製程以移除相鄰於隔離區域(例如淺溝槽隔離(STI)區域)的主動區域的頂表面部分。在一些實施方式中，執行填充製程經由外延或外延的(epi)製程。在一些實施方式中，填充凹陷處使用與蝕刻製程同時地進行的成長製程，其中成長製程的成長速率大於蝕刻製程的蝕刻速率。在一些實施方式中，填充凹陷處使用成長製程和蝕刻製程的組合。例如，在凹陷處中成長一層的材料，然後此成長的材料經受一蝕刻製程，以移除一部分的材料。然後，對蝕刻的材料執行後續的成長製程，直到在凹陷處中獲得材料的期望厚度。在一些實施方式中，成長製程持續進行，直到材料的頂表面高於基板的頂表面。在一些實施方式中，成長製程持續直到材料的頂表面與基板的頂表面共平面。在一些實施方式中，移除第一阱的一部分經由各向同性蝕刻製程或各向異性蝕刻製程。蝕刻製程選擇性地蝕刻第一阱，而不蝕刻閘極結構和任何間隔物。在一些實施方式中，執行蝕刻製程使用反應性離子蝕刻(reactive ion etch,RIE)、濕式蝕刻、或其它合適的技術。在一些實施方式中，將半導體材料沉積在凹陷處中以形成源極/汲極特徵。在一些實施方式中，執行外延製程 以在凹陷處中沉積半導體材料。在一些實施方式中，外延製程包括選擇性外延成長(selective epitaxy growth,SEG)製程、化學氣相沉積製程、分子束外延(MBE)、其它合適的製程、和/或其組合。外延製程使用氣態和/或液態前驅物，氣態和/或液態前驅物與基板的組成分相互作用。在一些實施方式中，源極/汲極特徵包括外延地成長的矽(epitaxially grown silicon,epi Si)、矽碳化物、或矽鍺。在一些情況中，在外延製程期間，與閘極結構相關聯的積體電路裝置的源極/汲極特徵是原位(in situ)摻雜的或未摻雜的。在一些情況中，當源極/汲極特徵在外延製程期間未被摻雜時，在後續的製程期間將源極/汲極特徵摻雜。實現隨後的摻雜製程經由離子佈植、電漿浸沒離子佈植、氣體和/或固體源擴散、其它合適的製程、和/或其組合。在一些實施方式中，在形成源極/汲極特徵之後、和/或在後續的摻雜製程之後，將源極/汲極特徵進一步暴露於退火製程。
在方法1200A的操作1204中，在第一層級形成該組的多個電晶體的一組的多個閘極結構。在一些實施方式中，方法1200A的該組的多個閘極結構包括多個閘極區域，這些閘極區域包括該組的多個閘極結構604、605、或640。
在一些實施方式中，方法1200A是閘極後製程(gate-last process)，並且操作1204的該組的多個閘極結構對應於一組的多個虛設閘極結構。
在一些實施方式中，方法1200A是閘極先製程(gate-first process)，並且該組的多個閘極結構操作1204對應於一組的多個閘極，而且在操作1202的至少多個部分之前執行操作1204。
在一些實施方式中，方法1200A的該組的多個閘極包括一或多個閘極區域，其類似於該組的多個虛設閘極隔離圖案504、804、或904，該組的多個閘極圖案505、540、704、805、905、1004、或1104，或者浮置的閘極圖案1005b、浮置的閘極圖案1105a、或浮置的閘極圖案1105c中的一或多者的至少多個部分。在一些實施方式中，方法1200A至1200B的第一層級包括POLY層級。
在一些實施方式中，閘極區域在介於汲極區域和源極區域之間。在一些實施方式中，閘極區域在第一阱和基板上方。在一些實施方式中，製造操作1206的多個閘極區域包括執行一或多個沉積製程以形成一或多個介電材料層。在一些實施方式中，沉積製程包括化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、原子層沉積(ALD)、或適合於沉積一或多個材料層的其它製程。在一些實施方式中，製造閘極區域包括執行一或多個沉積製程以形成一或多個導電材料層。在一些實施方式中，製造閘極區域包括形成閘極電極或虛設閘極電極。在一些實施方式中，製造閘極區域包括沉積或成長至少一個介電層，例如閘極介電質。在一些實施方式中，形成閘極區域使用摻雜的或非 摻雜的多晶態矽(或多晶矽)。在一些實施方式中，閘極區域包括金屬，例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、其它合適的導電材料、或其組合。
在方法1200A的操作1206中，用虛設閘極來替換該組的多個閘極結構的第一閘極結構的第一部分。在一些實施方式中，方法1200A的虛設閘極包括第16D圖的虛設閘極1624或在第6B圖中的閘極結構604a2。在一些實施方式中，方法1200B是操作1206和1208的一實施方式。
在一些實施方式中，方法1200A的該組的多個閘極結構的第一閘極結構的第一部分包括該組的多個閘極結構604或虛設結構1612的多個部分。
在一些實施方式中，方法1200A的該組的多個閘極結構的第一閘極結構的第一部分包括閘極結構604a1。
在一些實施方式中，方法1200A的虛設閘極包括一或多個閘極區域，其類似於該組的多個虛設閘極隔離圖案504、804、或904，該組的多個閘極圖案505、540、704、805、905、1004、或1104，或者浮置的閘極圖案1005b、浮置的閘極圖案1105a、或浮置的閘極圖案1105c中的一或多者的至少多個部分。
在一些實施方式中，方法1200A的該組的多個閘極結構的第一閘極結構的第一部分包括一或多個閘極區域，其類似於該組的多個虛設閘極隔離圖案504、804、或904，該組的多個閘極圖案505、540、704、805、905、1004、 或1104，或者浮置的閘極圖案1005b、浮置的閘極圖案1105a、或浮置的閘極圖案1105c中的一或多者的至少多個部分。
在方法1200A的操作1208中，用一組的多個閘極的浮置的閘極來替換該組的多個閘極結構的第一閘極結構的第二部分。在一些實施方式中，浮置的閘極對應於浮置的閘極電晶體的浮置的虛設閘極。在一些實施方式中，浮置的閘極和虛設閘極在第二方向Y上彼此分隔。
在一些實施方式中，方法1200A的一組的多個閘極的浮置的閘極包括在第6B圖中的閘極結構605a1。在一些實施方式中，方法1200A的該組的多個閘極包括該組的多個閘極605或640。
在一些實施方式中，方法1200A的該組的多個閘極包括一或多個閘極區域，其類似於該組的多個閘極圖案540、505、704、805、或905，該組的多個閘極圖案1004或1104，或者浮置的閘極圖案1005b、浮置的閘極圖案1105a、或浮置的閘極圖案1105c中的一或多者的至少多個部分。
在一些實施方式中，方法1200A的該組的多個閘極結構的第一閘極結構的第二部分包括一或多個閘極區域，其類似於虛設閘極隔離圖案504a1、虛設閘極隔離圖案804a1、或虛設閘極隔離圖案904a1中的至少一者。
在一些實施方式中，方法1200A是閘極後製程，並且在操作1208中，替換了在該組的多個閘極中的多個 閘極結構的每一者。在一些實施方式中，方法1200A是閘極先製程，並且不執行操作1208。在一些實施方式中，當方法1200A是閘極先製程並且不執行操作1208時，則在操作1206中的第一閘極結構的剩餘部分(例如，第二部分)對應於方法1200A的浮置的閘極。
在方法1200A的操作1210中，執行切割製程，以移除該組的多個閘極的多個部分。在一些實施方式中，方法1200A的該組的多個閘極的移除的多個部分包括多個特徵其類似於至少閘極結構的移除的多個閘極部分630或632。在一些實施方式中，方法1200A的該組的多個閘極的移除的多個部分包括在POLY層級中的多個特徵。
在一些實施方式中，方法1200A的該組的多個閘極的移除的多個部分包括一或多個特徵其類似於至少該組的多個多晶矽切割特徵圖案530、532、或932。
在方法1200A的操作1212中，在第一層級的該組的多個電晶體的源極/汲極區域上方沉積第一導電材料，從而形成該組的多個電晶體的第一組的多個導體。在一些實施方式中，方法1200A的第一層級包括MD層級或POLY層級。
在一些實施方式中，方法1200A至1200B的該組的多個電晶體的源極/汲極區域包括在該組的多個主動區域602或1606中的一或多個電晶體的源極/汲極區域。在一些實施方式中，方法1200A的第一組的多個導體包括至少該組的多個導體606或607。在一些實施方式中，方 法1200A的第一組的多個導體包括在MD層級中的多個特徵。
在一些實施方式中，方法1200A的第一組的多個導體包括至少一個或多個導體其類似於至少該組的多個導電特徵圖案506、507、706、906、907、或1106。
在方法1200A的操作1214中，形成第一組的多個導孔和第二組的多個導孔。
在一些實施方式中，方法1200A的第一組的多個導孔在VD層級中。在一些實施方式中，方法1200A的第一組的多個導孔包括至少該組的多個導孔614、615、616。
在一些實施方式中，方法1200A的第一組的多個導孔包括一或多個特徵其類似於至少該組的多個導孔圖案514、515、516、814、914、915、1014、或1114。
在一些實施方式中，方法1200的第二組的多個導孔在VG層級中。在一些實施方式中，方法1200A的第二組的多個導孔包括至少該組的多個導孔610或612。
在一些實施方式中，方法1200A的第二組的多個導孔包括一或多個特徵其類似於至少該組的多個導孔圖案510、512、810、910、1010、或1110。
在一些實施方式中，在第一組的多個接觸件上方形成第一組的多個導孔。在一些實施方式中，在該組的多個閘極上方形成第二組的多個導孔。
在一些實施方式中，操作1214包括在晶圓的前側 上方的絕緣層中形成第一組的和第二組的多個自對準的接觸件(self-aligned contacts,SACs)。在一些實施方式中，第一組的多個導孔和第二組的多個導孔電性耦合到至少該組的多個電晶體。
在方法1200A的操作1216中，將第二導電材料沉積在第三層級，從而形成第二組的多個導體和一組的多個電源軌。在一些實施方式中，方法1200A的第三層級包括M0層級。在一些實施方式中，操作1216包括在積體電路的前側上方至少沉積一組的多個導電性區域。
在一些實施方式中，方法1200A的第二組的多個導體包括至少該組的多個導體620或621的一或多個部分。在一些實施方式中，方法1200A的第二組的多個導體包括至少一個或多個導體其類似於至少該組的多個導電特徵圖案520或521。
在一些實施方式中，方法1200A的該組的多個電源軌包括至少該組的多個電源軌622的一或多個部分。在一些實施方式中，方法1200的第二組的多個電源軌包括至少一個或多個電源軌其類似於至少該組的多個電源軌圖案522。
在一些實施方式中，方法1200A的多個操作1204、1206、1208、1210、1212、1214、或1216中的一或多者包括使用光微影和材料移除製程的組合，以在基板上方的絕緣層(未示出)中形成多個開口。在一些實施方式中，光微影製程包括將光阻劑圖案化，光阻劑例如 正型光阻劑或負型光阻劑。在一些實施方式中，光微影製程包括形成硬遮罩、抗反射結構、或另一種合適的光微影結構。在一些實施方式中，材料移除製程包括濕式蝕刻製程、乾式蝕刻製程、反應性離子蝕刻製程、雷射鑽孔、或另一種合適的蝕刻製程。然後用導電材料來填充這些開口，導電材料例如銅、鋁、鈦、鎳、鎢、或其它合適的導電材料。在一些實施方式中，填充這些開口使用化學氣相沉積、物理氣相沉積、濺射、原子層沉積、或其它合適的形成製程。
在一些實施方式中，將該組的多個導體606或607定位在較上金屬層(例如，金屬-1、金屬-3等)中，因此，將導孔614c和該組的多個導孔615定位在介於其它多個金屬層之間，並且方法1200A還包括一或多個附加的操作其類似於操作1214或1216中的至少一者，並且省略了類似的詳細描述。
第12B圖是根據一些實施方式的製造積體電路裝置1600的方法1200B的流程圖。
在一些實施方式中，方法1200B是方法1200A的操作1206或1208的至少一者的一實施方式。
在一些實施方式中，方法1200B可用於製造或製作至少積體電路1600。第16A圖至第16D圖是根據一些實施方式的半導體裝置1600的對應的多個截面視圖。
第16A圖是根據一或多個實施方式在操作1220之前的半導體裝置1600的截面視圖。
在一些實施方式中，第16A圖至第16D圖是積體電路600的對應的部分600D的中間版本的對應的截面視圖，與平面B-B’相交。換句話說，根據一或多個實施方式，半導體裝置1600對應於處於不同的製造階段時的積體電路600的對應的部分600D的版本。
半導體裝置1600包括區域1601。在一些實施方式中，區域1601對應於積體電路600的部分600D。
半導體裝置1600包括基板1602。在一些實施方式中，半導體裝置1600還包括半導體條帶1604。半導體條帶1604從基板1602延伸。在一些實施方式中，基板1602沒有半導體條帶1604，因此具有平的頂表面。在至少一個實施方式中，基板1602是矽基板。在一些實施方式中，基板1602是絕緣體上矽(SOI)基板，或者藍寶石上矽(SOS)基板。基板1602包括合適的元素半導體，例如鍺或金剛石；合適的化合物半導體，例如碳化矽、氮化鎵、砷化鎵、或磷化銦；或者合適的合金半導體，例如矽鍺、矽錫、鋁鎵砷、或砷化鎵磷化物。在一些實施方式中，基板1602和半導體條帶1604由相同的材料所製成。在一些實施方式中，基板1602和半導體條帶1604由不同的材料所製成。
基板1602包括主動區域1606和絕緣特徵1608。在一些實施方式中，將絕緣特徵1608稱為隔離特徵或非主動區域。絕緣特徵是淺溝槽隔離(STI)、場氧化物(field oxide,FOX)、或其它合適的電性絕緣結構。絕緣特徵 1608將主動區域1606與半導體條帶1604的其它區域電性隔離。在至少一個實施例中，絕緣特徵1608的形成包括光微影製程、蝕刻製程以在半導體條帶1604或基板1602中形成溝槽、以及沉積製程以用一或多種介電材料來填充溝槽。在一些實施方式中，絕緣特徵1608的形成包括另一種淺溝槽隔離程序或矽的局部氧化(local oxidation of silicon,LOCOS)。
在一些實施方式中，基板1602不包括絕緣特徵1608。在一些實施方式中，絕緣特徵1608不位於虛設閘極1614A和1614B正下方。在一些實施方式中，絕緣特徵1608朝向虛設閘極1612偏移，並且虛設閘極1614A和1614B對應於功能性電晶體(例如，在積體電路600中的一或多個功能性電晶體、或類似於電晶體1050a、1050b、1050c、1040b、或1140a至1140f)。
主動區域1606在第一方向X在介於多個絕緣特徵1608之間。半導體條帶1604在垂直於包括第一方向的平面的第二方向Y上在介於多個絕緣特徵1608之間。半導體條帶1604的上部分突出高於於絕緣特徵1608。在一些實施方式中，當基板1602沒有半導體條帶1604時，絕緣特徵1608在基板1602中，並且絕緣特徵1608的頂表面與基板1602的頂表面基本上共平面。在一些實施方式中，主動區域1606包括第一阱區域1610A和第二阱區域1610B，第一阱區域1610A和第二阱區域1610B設置在半導體條帶1604或基板1602中並相鄰於絕緣特 徵1608。多個阱區域1610A和1610B的形成包括佈植製程。在一些實施方式中，主動區域1606包括單一個阱區域。在一些實施方式中，主動區域1606沒有任何阱區域。
多個虛設結構1612、1614A、和1614B在半導體條帶1604的頂表面上。在一些實施方式中，虛設結構1612對應於積體電路600的閘極604a2。
在一些情況中，當基板1602沒有半導體條帶1604時，多個虛設結構1612、1614A、和1614B在基板1602的頂表面上。在一些情況中，也將虛設結構1612、1614A、和1614B稱為虛設閘極結構。虛設結構1612、1614A、和1614B至少部分地在主動區域1606上。虛設結構1612完全地在主動區域1606上。虛設結構1614A和1614B部分地在主動區域1606上，部分地在絕緣特徵1608上。在一些實施方式中，虛設結構1614A和1614B完全地在絕緣特徵1608上。在一些實施方式中，虛設結構1614A和1614B完全地在主動區域1606上。當主動區域1606包括第一阱區域1610A和第二阱區域1610B時，虛設結構1612與在第一阱區域1610A和第二阱區域1610B的界面處的中線基本上對準。多個間隔物1616沿著虛設結構1612、1614A、和1614B的每一者的多個側壁。
在一些實施方式中，虛設結構1614A和1614B功能上不作為閘極電極，但用於保護電晶體的邊緣。因為 虛設結構1614A和1614B形成在主動區域1606的邊緣上或單元的邊緣上，所以虛設結構1614A和1614B對應於擴散邊緣上多晶矽(poly-on-diffusion-edge，PODE)圖案。因為虛設結構1612形成在兩個阱區域的連接的邊緣上或者兩個單元的共用邊緣上，所以虛設結構1612對應於連續的擴散邊緣上多晶矽(continuous poly-on-diffusion-edge,CPODE)圖案。例如，虛設結構1612在第一阱區域1610A和第二阱區域1610B上，並與兩個鄰接的阱區域的中線對準。在一些實施方式中，虛設結構1612偏離第一阱區域1610A和第二阱區域1610B的中線。在積體電路(IC)佈局中，使用標記「PODE」來示意性地指示PODE圖案，並且使用標記「CPODE」來示意性地指示CPODE圖案。在一些實施方式中，經由使用相同的光罩，由相同的材料來形成PODE圖案和CPODE圖案，例如多晶矽(polysilicon)圖案。在這樣的實施方式中，多晶矽圖案、PODE圖案、和CPODE圖案形成在一相同的層中。在一些實施方式中，PODE圖案和CPODE圖案形成在相同的層中，但是形成在與poly圖案不同的層中。在一些實施方式中，PODE圖案和poly圖案形成在相同的層中，但是形成在與CPODE圖案不同的層中。在一些實施方式中，PODE圖案和CPODE圖案與在標準單元佈局中的一或多個電晶體合併，以達到較高的密度和較小的拐角變異，例如對於放置在相同的晶圓上在不同位置處的晶片，由對於放置在相同的晶片上不同位 置處的單元的製程變異所引起的遷移率變異。拐角變異是在製造製程中不均勻性的結果，這導致了裝置在性能特徵上具有變異。
在一些實施方式中，多個虛設結構1612、1614A、和1614B同時地形成。在閘極後或「替換閘極」方法學中，最初形成虛設結構1612、1614A、和1614B(也稱為犧牲閘極結構)，執行與半導體裝置1600相關聯的各種製程，隨後移除虛設結構1612、1614A、和1614B的虛設材料並用一或多種材料來替換。在一些實施方式中，虛設結構1612、1614A、和1614B包括閘極介電質和/或閘極電極。
例如，閘極介電質是二氧化矽。在一些情況中，二氧化矽是熱成長的氧化物。在一些實施方式中，閘極介電質是高介電常數(high-k；；HK)材料。高介電常數介電材料具有比二氧化矽更高的介電常數。在一些實施方式中，閘極電極包括多晶矽(poly-Si)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物、金屬、和/或其它合適的層。閘極電極的形成包括沉積製程和隨後的蝕刻製程。在一些實施方式中，虛設結構1612、1614A、和1614B還包括在閘極電極上方的硬遮罩層。在一些實施方式中，以閘極先方法學、或閘極後和閘極先的混合製程方法學而形成多個虛設結構1612、1614A、和1614B。
多個間隔物1616沿著虛設結構1612、1614A、和1614B的多個側壁。間隔物1616包括介電材料，例如 矽氧化物、矽氮化物、矽氧氮化物、矽碳化物、或其組合。在一些情況中，間隔物1616的形成包括一程序，此程序包含沉積和回蝕刻製程。在各個實施方式中，經由執行各向同性蝕刻製程或各向異性蝕刻製程來將間隔物1616圖案化，以形成D形的、I形的、或L形的間隔物。
在操作1220中，在至少該組的多個主動區域1602或主動區域1606上方沉積層間介電質(ILD)1618。在一些實施方式中，操作1220包括在虛設結構1612、1614A、1614B、和間隔物1616上方沉積層間介電質。
在一些實施方式中，在沉積層間介電質之前，在虛設結構和間隔物上方沉積蝕刻停止層，例如接觸蝕刻停止層(contact etch stop layer,CESL)。蝕刻停止層包括矽氧化物、矽氮化物、矽碳化物、矽氧碳化物、矽氧氮化物、或另一種合適的材料。在一些實施方式中，蝕刻停止層的形成包括沉積製程，然後是回蝕刻製程。沉積蝕刻停止層經由化學氣相沉積、高密度電漿化學氣相沉積(HDP-CVD)、旋塗、物理氣相沉積(PVD)、原子層沉積(ALD)、和/或其它合適的方法。之後，例如，沉積層間介電質經由化學氣相沉積、物理氣相沉積、高密度電漿(high density plasma，HDP)、旋塗介電質(spin-on-dielectric,SOD)製程、其它合適的製程、和/或其組合。在一些實施方式中，在沉積製程之後是平坦化製程，例如化學機械研磨(chemical mechanical polishing,CMP)製程、蝕刻製程、或另一種合適的製 程。
第16B圖是根據一或多個實施方式的操作1220之後的半導體裝置1600的截面視圖。
在虛設結構1612、1614A、和1614B以及間隔物1616上方形成蝕刻停止層(未示出)之後，在蝕刻停止層上方沉積層間介電質(ILD)1618。在一些實施方式中，層間介電質1618包括絕緣材料，例如矽氧化物、矽氮化物、未摻雜的矽酸鹽玻璃(USG)、硼矽酸鹽玻璃(BSG)、低介電常數介電材料、四乙基正矽酸鹽(TEOS)、其它合適的材料、和/或其組合。在一些實施方式中，將層間介電質1618平坦化以與多個虛設閘極結構1612、1614A、和1614B的頂表面共平面。例如，將層間介電質1618平坦化經由使用化學機械平坦化(CMP)以移除在虛設結構1612、1614A、和1614B以及在電路區域1601中的其它虛設閘極結構上方的層間介電質1618的多個部分。在一些實施方式中，運用化學機械研磨以移除高於虛設結構1612、1614A、和1614B的蝕刻停止層，以暴露閘極電極或在閘極電極上方的硬遮罩層。在一些實施方式中，使用化學機械研磨，以移除在閘極電極上的硬遮罩層。在各個實施方式中，使用其它平坦化技術，例如蝕刻製程。
返回第12B圖，方法1200B繼續進行操作1222，其中移除第一閘極結構的第一部分的虛設材料。在一些實施方式中，經由移除第一閘極結構的第一部分的材料，在層間介電質中形成第一開口(例如，1622A)。
在一些實施方式中，虛設材料是在介於第一主動區域和第二主動區域之間的虛設多晶矽。將虛設結構的虛設材料移除使用光微影製程和蝕刻製程。在光微影製程期間，暴露了對應於CPODE圖案的虛設結構，而其它的虛設結構或閘極結構由遮罩層保護。在一些情況中，對應於PODE圖案的虛設結構與CPODE圖案在相同的時間時暴露。執行蝕刻製程以移除閘極介電質和閘極電極，以暴露半導體條帶或基板的頂表面。在一些實施方式中，進行移除製程使用與移除在電路區域1601中的主動閘極電極相同的製程。在一些實施方式中，移除虛設材料包含在閘極後方法學中用主動閘極結構來替換虛設結構(而不是對應於CPODE圖案或PODE圖案的虛設結構)。
然後，使用與在電路區域1601中的主動閘極電極相同的製程來執行閘極替換製程(例如，在第12A圖中的操作1208)。在一些實施方式中，用一或多個層來填充開口。例如，形成第一介電層經由使用熱氧化製程。在一些情況中，形成第一介電層經由沉積製程。在一些實施方式中，在第一介電層上形成第二介電層。在一些情況中，第二介電層包括高介電常數介電材料。在一些實施方式中，第二介電層具有U形的或矩形的形狀。在一些實施方式中，導電層位於由第二介電層所定義的空腔之內。在一些情況中，導電層直接地設置在第一介電層上。在至少一個實施方式中，導電層是鎢。在一些實施方式中，導電層包括不同的材料，例如鈦、鎳、或鉭，並且具有適合於p型裝置 或n型裝置的功函數。在閘極替換製程之後，將虛設結構1614A和1614B形成作為主動閘極結構1620A和1620B(例如，在第12A圖中的操作1208)。在一些實施方式中，主動閘極結構1620A和1620B對應於該組的多個閘極640或605中的一或多個閘極。
在一些實施方式中，主動閘極結構1620A和1620B對應於一或多個閘極其類似於該組的多個閘極圖案540、505、704、805、或905，該組的多個閘極圖案1004或1104，或者浮置的閘極圖案1005b、浮置的閘極圖案1105a、或浮置的閘極圖案1105c中的一或多者的至少多個部分。
方法1200B繼續進行操作1224，其中，移除由第一開口所定義的第一主動區域的一部分，以形成第一溝槽(例如，溝槽1622)。
在一些實施方式中，操作1224包括移除在虛設結構下方的半導體條帶的一部分，以形成溝槽1622。在一些實施方式中，當基板沒有半導體條帶時，亦即基板具有平的頂表面時，經由移除在虛設結構下方的基板的一部分來形成溝槽。移除虛設結構和下方的半導體條帶的部分使用一個或多重的蝕刻製程。在一些實施方式中，在操作1222中用於移除虛設結構的移除製程以及在操作1224中用於移除半導體條帶的一部分的移除製程是連續的移除製程。在一些實施方式中，在操作1222中用於移除虛設結構的移除製程以及在操作1224中用於移除半導體條帶的一部 分的移除製程是分開的多個移除製程。溝槽對應於CPODE圖案。在一些實施方式中，溝槽將兩個鄰接的主動區域分隔。在一些實施方式中，溝槽在介於兩個鄰接的標準單元之間。溝槽延伸穿過所述兩個鄰接的主動區域的至少鄰接的兩個阱區域，亦即，溝槽的底表面低於所述鄰接的兩個阱區域的底表面。溝槽的形成包括蝕刻製程。在蝕刻製程期間，移除基板的至少一部分，以在介於鄰近的多個主動區域之間定義一溝槽。在一些實施方式中，將這樣的蝕刻製程稱為過蝕刻(over-etching)。
第16C圖是根據一或多個實施方式的在操作1224之後的半導體裝置1600的截面視圖。
在一些實施方式中，第16C圖是在閘極後製程期間的截面視圖，其中將虛設結構1614A和1614B移除，以由主動閘極結構1620A和1620B來替換(例如，在第12A圖中的操作1208)。從虛設結構1614A和1614B移除閘極電極和閘極介電質，導致了在層間介電質1618中形成開口(未示出)。開口在介於多個間隔物1616之間。從虛設結構1614A和1614B的閘極電極和閘極介電質的移除包括光微影製程和蝕刻製程。蝕刻製程包括濕式蝕刻(經由使用例如NH4OH、稀的HF、和/或其它合適的蝕刻劑的溶液)，或乾式蝕刻(經由使用例如氟基的和/或氯基的蝕刻劑的氣體)。在一些實施方式中，閘極介電質保留在開口中，並且僅移除閘極電極。例如，閘極介電質是高介電常數介電材料，例如HfO2、TiO2、HfZrO、Ta2O3、 HfSiO4、ZrO2、ZrSiO2、和/或其它合適的材料。在至少一個實施方式中，在閘極電極的移除之後，隨後經由使用緩衝的氧化物蝕刻劑(buffered oxide etchant,BOE)從開口移除閘極介電質。
溝槽1622包括上部分1622A和下部分1622B。上部分1622A高於半導體條帶1604的頂表面，下部分1622B低於半導體條帶1604的頂表面。上部分1622A類似於經由移除虛設結構1614A和1614B所形成的多個開口。在一些實施方式中，上部分1622A與經由移除虛設結構1614A和1614B而形成的多個開口同時地形成。在一些實施方式中，不移除虛設結構1614A和1614B。在一些實施方式中，上部分1622A與經由移除虛設結構1614A和1614B而形成的多個開口的形成為順序地形成。下部分1622B與上部分1622A對準。在一些實施方式中，形成上部分1622A和下部分1622B經由單一個蝕刻製程。在一些實施方式中，形成上部分1622A和下部分1622B經由多重的蝕刻製程。例如，移除上部分1622A經由與由移除虛設結構1614A和1614B所形成的開口相同的程序，而移除下部分1622B經由隨後利用電漿源和蝕刻劑氣體的乾式蝕刻。在一些實施方式中，電漿源是電感耦合電漿(inductively coupled plasma,ICP)、變壓器耦合電漿(transformer coupled plasma，TCP)、電子回旋共振(electron cyclotron resonance,ECR)、反應性離子蝕刻(RIE)、和/或其它合適的技術。在至少一個實 施方式中，溝槽1622將一個主動區域分隔成兩個主動區域。為了减少或防止介於兩個主動區域之間的漏電流，溝槽1622延伸到等於或大於阱區域深度的深度。
再次返回第12B圖，方法1200B繼續進行操作1226，其中用介電材料填充第一溝槽，以形成介電結構。在一些實施方式中，介電結構對應於虛設閘極結構604a2。
在一些實施方式中，操作1226還包括用介電材料填充第一開口，以形成介電結構。在一些實施方式中，以多於一種介電材料來填充溝槽。介電結構具有一寬度，此寬度基本上等於其它的非功能性邊緣虛設結構或功能性閘極電極的閘極長度。介電結構的形成包括沉積製程。在一些實施方式中，使用平坦化或蝕刻製程，以移除在介電材料形成期間所沉積的多餘材料。
第16D圖是根據一或多個實施方式在操作1226之後的半導體裝置1600的截面視圖。
用介電材料填充溝槽1622，以形成介電結構1624。在一些實施方式中，介電材料是矽氮化物。在一些實施方式中，介電材料是矽碳化物。在一些實施方式中，介電材料是高介電常數介電材料。
在一些實施方式中，介電結構1624包括多重的結構。例如，介電結構1624包括氧化物-氮化物-氧化物結構(oxide-nitride-oxide structure,ONO)。在一些實施方式中，溝槽1622的上部分1622A填充有一種介電 材料，而溝槽1622的下部分1622B填充有不同的介電材料。經由使用沉積製程來形成介電結構1624，沉積製程例如化學氣相沉積、物理氣相沉積、原子層沉積、其它合適的製程、或其組合。在一些實施方式中，第一形成製程用於填充上部分1622A，而不同的形成製程用於填充下部分1622B。在一些實施方式中，在介於多個邊緣虛設結構1620A和1620B之間形成一或多個介電結構。在一些實施方式中，在介電結構1624形成之後，虛設結構1614A和1614B能夠被替換。
在一些實施方式中，執行方法1200A至1200B中的至少一個或多個操作經由第15圖的系統1500。在一些實施方式中，執行至少一種方法(例如以上所討論的方法1200A至1200B)，全部或部分經由至少一個製造系統(包括系統1500)。執行方法1200A至1200B的多個操作中的一或多者經由積體電路製造廠1540(第15圖)，以製造積體電路裝置1560。在一些實施方式中，執行方法1200A至1200B的多個操作中的一或多者經由製造工具1552，以製造晶圓1542。
在一些實施方式中，導電材料包括銅、鋁、鈦、鎳、鎢、或其它合適的導電材料。在一些實施方式中，填充開口和溝槽使用化學氣相沉積、物理氣相沉積、濺射、原子層沉積、或其它合適的形成製程。在一些實施方式中，在導電材料在多個操作1204、1206、1208、1210、1212、1214、1216、1220、1222、1224、或1226中的一或 多者中沉積之後，將導電材料平坦化以為後續的步驟提供齊平的表面。
在一些實施方式中，不執行至少方法100、200、300A、300B、1200A至1200B、或1300的多個操作中的一或多者。
執行方法100、200、300A、300B、或1300的多個操作中的一或多者經由一處理裝置，此處理裝置配置以實行用於製造積體電路(例如至少積體電路600)的多個指令。在一些實施方式中，執行方法100、200、300A、300B、或1300的一或多操作，使用的處理裝置相同於在方法100、200、300A、300B、或1300的不同的一或多操作中所使用的處理裝置。在一些實施方式中，用於執行方法100、200、300A、300B、或1300的一或多個操作的處理裝置不同於用於執行方法100、200、300A、300B、或1300的不同的一或多個操作中所使用的處理裝置。在一些實施方式中，方法1200、1000、或1100的多個操作的其它順序在本揭示內容的範圍之內。方法100、200、300A、300B、1200A至1200B、或1300包括示例性多個操作，但是不一定按照所示的順序來執行這些操作。根據所揭示的多個實施方式的精神和範圍，可適當地添加、替換、改變順序、和/或刪減在方法100、200、300A、300B、1200A至1200B、或1300中的多個操作。
第13圖是根據一些實施方式，產生積體電路的佈 局設計的方法1300的流程圖。理解的是，在第13圖中所描繪的方法1300之前、期間、和/或之後，可執行附加的操作，並且一些其它的製程在本文中可能僅簡要描述。
在一些實施方式中，方法1300是方法200的操作202的一實施方式。在一些實施方式中，方法1300可用於產生至少佈局設計500A至500D、700A至700B、800A至800B、900A至900B、1000A至1000B、或1100A至1100B的一或多個佈局圖案，或者一或多個特徵其類似於至少積體電路600。
在一些實施方式中，方法1300可用於產生一或多個佈局圖案，所述佈局圖案具有至少佈局設計500A至500D、700A至700B、800A至800B、900A至900B、1000A至1000B、或1100A至1100B的結構的關係(包括對準、長度、和寬度)，以及配置和層別，或者一或多個特徵其類似於至少積體電路600，並且為了簡潔起見，在第13圖中不描述類似的詳細描述。
在方法1300的操作1302中，在佈局設計上產生或放置一組的多個主動區域圖案。在一些實施方式中，方法1300的該組的多個主動區域圖案包括至少該組的多個主動區域圖案502或1102的一或多個圖案的多個部分。在一些實施方式中，方法1300的該組的多個主動區域圖案包括一或多個區域其類似於該組的多個主動區域602。
在方法1300的操作1304中，在佈局設計上產生或放置一組的多個閘極圖案。在一些實施方式中，方法 1300的該組的多個閘極圖案包括至少該組的多個閘極圖案1004或1104的一或多個閘極圖案的多個部分。在一些實施方式中，方法1300的該組的多個閘極圖案包括至少浮置的閘極圖案1005b、浮置的閘極圖案1105a、或浮置的閘極圖案1105c中的一或多者的多個部分。
在一些實施方式中，方法1300的該組的多個閘極圖案包括至少該組的多個虛設閘極隔離圖案504、505、704、804、805、904、或905的一或多個虛設閘極隔離圖案的多個部分。在一些實施方式中，方法1300的該組的多個閘極圖案包括一或多個閘極圖案其類似於至少於該組的多個閘極結構604或605。
在方法1300的操作1306中，在佈局設計上產生或放置第一組的多個切割圖案。在一些實施方式中，方法1300的第一組的多個切割圖案包括至少該組的多個多晶矽切割特徵圖案530、532、或932的一或多個切割圖案的多個部分。
在一些實施方式中，方法1300的第一組的多個切割圖案包括一或多個切割圖案其類似於至少在方法100(第1圖)的操作104期間所移除的閘極結構的多個閘極部分630或632。
在方法1300的操作1308中，在佈局設計上產生或放置第一組的多個導電特徵圖案。在一些實施方式中，方法1300的第一組的多個導電特徵圖案包括至少該組的多個導電特徵圖案506、507、706、906、907、或1106 的一或多個圖案的至少多個部分。
在一些實施方式中，方法1300的第一組的多個導電特徵圖案包括一或多個導電特徵圖案其類似於至少該組的多個導體606或607。
在方法1300的操作1310中，在佈局設計上產生或放置第一組的多個導孔圖案和第二組的多個導孔圖案。在一些實施方式中，方法1300的第一組的多個導孔圖案包括至少該組的多個導孔圖案514、515、516、814、914、915、1014、或1114的一或多個導孔圖案的多個部分。在一些實施方式中，方法1300的第一組的多個導孔圖案包括一或多個導孔圖案其類似於至少該組的多個導孔614、615、616。在一些實施方式中，方法1300的第一組的多個導孔圖案包括一或多個導孔其類似於在VD層級中的至少多個導孔。
在一些實施方式中，方法1300的第二組的多個導孔圖案包括至少該組的多個導孔圖案510、512、810、910、1010、或1110的一或多個導孔圖案的多個部分。在一些實施方式中，方法1300的第二組的多個導孔圖案包括一或多個導孔圖案其類似於至少該組的多個導孔610或612。在一些實施方式中，方法1300的第二組的多個導孔圖案包括一或多個導孔其類似於在VG層中的至少多個導孔。
在方法1300的操作1312中，在佈局設計上產生或放置第二組的多個導電特徵圖案。在一些實施方式中， 方法1300的第二組的多個導電特徵圖案包括至少該組的多個導電特徵圖案520或521的一或多個導電特徵圖案的至少多個部分。
在一些實施方式中，方法1300的第二組的多個導電特徵圖案包括一或多個導電特徵圖案其類似於至少該組的多個導體620或621。在一些實施方式中，方法1300的第二組的多個導電特徵圖案包括一或多個導體其類似於在M0層中的至少多個導體。
在方法1300的操作1314中，在佈局設計上產生或放置一組的多個電源軌圖案。在一些實施方式中，方法1300的該組的多個電源軌圖案包括至少該組的多個電源軌圖案522的一或多個電源軌圖案的至少多個部分。
在一些實施方式中，方法1300的該組的多個電源軌圖案包括一或多個電源軌圖案其類似於至少該組的多個電源軌622。在一些實施方式中，方法1300的該組的多個電源軌圖案包括一或多個電源軌其類似於在M0層中的至少多個電源軌。
第14圖是根據一些實施方式的用於設計積體電路佈局設計和製造IC電路的系統1400的示意視圖。
在一些實施方式中，系統1400產生或放置本文所描述的一或多個積體電路佈局設計。系統1400包括硬體處理器1402和用計算機程式碼1406(亦即，一組的多個可執行指令1406)所編碼(亦即，儲存)的非暫態計算機可讀的儲存介質1404(例如，記憶體1404)。計算機可讀的 儲存介質1404配置用於與生產積體電路的製造機器介面連接。處理器1402經由匯流排1408而電性耦合到計算機可讀的儲存介質1404。處理器1402也經由匯流排1408而電性耦合到輸入/輸出介面1410。網路介面1412也經由匯流排1408而電性連接到處理器1402。網路介面1412連接到網路1414，使得處理器1402和計算機可讀的儲存介質1404能夠經由網路1414而連接到外部多個元件。處理器1402配置以實行編碼在計算機可讀的儲存介質1404中的計算機程式碼1406，以便使得系統1400可用於執行方法100至300B以及1300中所描述的部分或全部的多個操作。
在一些實施方式中，處理器1402是中央處理單元(CPU)、多處理器(multi-processor)、分散式處理系統、特定應用積體電路(ASIC)、和/或合適的處理單元。
在一些實施方式中，計算機可讀的儲存介質1404是電子的、磁性的、光學的、電磁的、紅外線的、和/或半導體系統(或裝置或設備)。例如，計算機可讀的儲存介質1404包括半導體或固態記憶體、磁帶、可移動的計算機磁盤、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬磁碟、和/或光碟。在使用光碟的一些實施方式中，計算機可讀的儲存介質1404包括光碟唯讀記憶體(compact disk-read only,CD-ROM)、可讀/寫光碟(compact disk-read/write，CD-R/W)、和/或數位影音光碟(digital video disc,DVD)。
在一些實施方式中，儲存介質1404儲存了計算機程式碼1406，計算機程式碼1406配置以使得系統1400執行方法100至300以及1300。在一些實施方式中，儲存介質1404也儲存了執行方法100至300B以及1300所需的信息、以及在執行方法100至300B以及1300期間所產生的信息，例如佈局設計1416、使用者介面1418和製造工具1420，和/或執行方法100至300B以及1300的操作的一組的多個可執行的指令。在一些實施方式中，佈局設計1416包含至少佈局設計500A至500D、700A至700B、800A至800B、900A至900B、1000A至1000B、或1100A至1100B的一或多個佈局圖案，或者多個特徵其類似於至少積體電路600。
在一些實施方式中，儲存介質1404儲存了用於與製造機器介面連接的多個指令(例如，計算機程式碼1406)。這些指令(例如，計算機程式碼1406)使得處理器1402能夠產生由製造機器可讀的多個製造指令，以在製造製程期間有效地實施方法100至300B以及1300。
系統1400包括輸入/輸出介面1410。輸入/輸出介面1410耦合到外部電路。在一些實施方式中，輸入/輸出介面1410包括鍵盤、小鍵盤、滑鼠、軌跡球、軌跡板、和/或遊標方向鍵，用於傳送信息和命令到處理器1402。
系統1400也包括網路介面1412其耦合到處理器1402。網路介面1412允許系統1400與網路1414通信，一或多個其它計算機系統連接到網路1414。網路介面 1412包括無線網絡界面，例如藍牙、無線保真(WIFI)、全球無線微波存取(WIMAX)、通用封包無線服務(GPRS)、或寬頻分碼多工接取(WCDMA)，或包括有線網路界面，例如以太網(ETHERNET)、通用串列匯流排(USB)、或高效能串聯匯流排-2094(IEEE-2094)。在一些實施方式中，方法100至300B以及1300在兩個或更多個系統1400中實施，並且信息(例如佈局設計和使用者介面的)經由網路1414而在不同的系統1400之間交換。
系統1400配置以通過輸入/輸出介面1410或網路介面1412而接收與佈局設計相關的信息。此信息經由匯流排1408而傳送到處理器1402，以確定用於生產至少積體電路600的佈局設計。然後將佈局設計儲存在計算機可讀的介質1404中作為佈局設計1416。系統1400配置以通過輸入/輸出介面1410或網路介面1412而接收與使用者介面相關的信息。此信息儲存在計算機可讀的介質1404中作為使用者介面1418。系統1400配置以通過輸入/輸出介面1410或網路介面1412而接收與製造工具1420相關的信息。此信息儲存在計算機可讀的介質1404中作為製造工具1420。在一些實施方式中，製造工具1420包括由系統1400所利用的製造信息。在一些實施方式中，製造工具1420對應於第15圖的光罩製造1534。
在一些實施方式中，將方法100至300B以及1300實施為由處理器所實行的獨立軟體應用。在一些實施 方式中，將方法100至300B以及1300實施為作為一軟體應用其是附加的軟體應用的一部分。在一些實施方式中，將方法100至300B以及1300實施為作為軟體應用的插件。在一些實施方式中，將方法100至300B以及1300實施作為軟體應用其是電子設計自動化(EDA)工具的一部分。在一些實施方式中，將方法100至300B以及1300實施作為軟體應用其由EDA工具所使用。在一些實施方式中，使用EDA工具，以產生積體電路裝置的佈局。在一些實施方式中，佈局儲存在非暫態計算機可讀介質上。在一些實施方式中，產生佈局使用例如可從益華電腦股份有限公司(CADENCE DESIGN SYSTEMS，Inc)獲得的像是VIRTUOSO®的工具、或另一種合適的佈局產生工具。在一些實施方式中，基於構想設計而建構網表(netlist)，基於網表而產生佈局。在一些實施方式中，實施方法100至300B以及1300經由一製造裝置以製造積體電路，使用基於系統1400所產生的一或多個佈局設計而製造的一組的多個光罩。在一些實施方式中，系統1400是製造裝置其配置以製造積體電路，使用基於本揭示內容的一或多個佈局設計所製造的一組的多個光罩。在一些實施方式中，第14圖的系統1400產生了比起其它的方式較小的積體電路的佈局設計。在一些實施方式中，第14圖的系統1400產生了積體電路結構的佈局設計，其比起其它的方式占用較少的面積並提供較好的佈線資源。
第15圖是根據本揭示內容至少一個實施方式的積 體電路(IC)製造系統1500以及與其相關聯的積體電路製造流程的框圖。在一些實施方式中，基於佈局圖，使用製造系統1500製造(A)一或多個半導體光罩或(B)半導體積體電路的一層中的至少一個組件中的至少一者。
在第15圖中，積體電路製造系統1500(以下稱為「系統1500」)包括在與製造積體電路裝置1560相關的設計、開發、和製造週期、和/或服務中相互作用的多個實體，例如設計公司1520、光罩公司1530、和積體電路製造商/製造廠(「fab」)1540。在系統1500中的多個實體經由通信網路而連接。在一些實施方式中，通信網路是單一種網路。在一些實施方式中，通信網路是各種不同的網路，例如內聯網和互聯網。通信網路包括有線和/或無線通信頻道。每個實體與一或多個其它實體交互作用，並且向一或多個其它實體提供服務、和/或從一或多個其它實體接收服務。在一些實施方式中，設計公司1520、光罩公司1530、和積體電路製造廠1540中的一或多者由單一個較大的公司所擁有。在一些實施方式中，設計公司1520、光罩公司1530、和積體電路製造廠1540中的一或多者共存於共用設施中並使用共用資源。
設計公司(或設計團隊)1520產生積體電路設計佈局1522。積體電路設計佈局1522包括為積體電路裝置1560所設計的各種幾何圖案。這些幾何圖案對應於構成待製造的積體電路裝置1560的各種組件的金屬、氧化物、或半導體層的多個圖案。各個層結合以形成各個積體電路 特徵。例如，積體電路設計佈局1522的一部分包括待形成在半導體基板(例如矽晶圓)和設置在半導體基板上的各種材料層中的各種積體電路特徵，例如主動區域、閘極電極、源極電極和汲極電極、層間互連的金屬線或導孔、以及用於接合墊的開口。設計公司1520實施適當的設計程序以形成積體電路設計佈局1522。設計程序包括邏輯設計、物理設計、或放置和佈線中的一或多者。積體電路設計佈局1522呈現在具有幾何圖案信息的一或多個數據檔案中。例如，積體電路設計佈局1522可以用GDSII檔案格式或DFII檔案格式表達。
光罩公司1530包括數據準備1532和光罩製造1534。光罩公司1530使用積體電路設計佈局1522，以製造一或多個光罩1545，用於根據積體電路設計佈局1522而製造積體電路裝置1560的各個層。光罩公司1530執行光罩數據準備1532，其中將積體電路設計佈局1522轉譯成代表性數據檔案(RDF)。光罩數據準備1532提供代表性數據檔案(RDF)至光罩製造1534。光罩製造1534包括光罩寫入器。光罩寫入器將代表性數據檔案(RDF)轉換成在基板上的影像，基板例如光罩(倍縮光罩)1545或半導體晶圓1542。經由光罩數據準備1532來操縱積體電路設計佈局1522，以符合光罩寫入器的特定特性和/或積體電路製造廠1540的要求。在第15圖中，將光罩數據準備1532和光罩製造1534繪示為分隔的多個要件。在一些實施方式中，可以將光罩數據準備1532 和光罩製造1534統稱為光罩數據準備。
在一些實施方式中，光罩數據準備1532包括光學鄰近校正(optical proximity correction,OPC)，其使用微影增強技術以補償影像誤差，例如可能由繞射、干涉、其它製程效應、和類似者所引起的影像誤差。光學鄰近校正調整積體電路設計佈局1522。在一些實施方式中，光罩數據準備1532包括進一步的解析度增強技術(resolution enhancement techniques,RET)，例如離軸照射(off-axis illumination)、亞解析度輔助特徵(sub-resolution assist features)、相位移光罩、其它合適的技術、和類似者、或其組合。在一些實施方式中，也使用反相微影技術(inverse lithography technology,ILT)，其將光學鄰近校正視為逆成像問題。
在一些實施方式中，光罩數據準備1532包括光罩規則檢查器(mask rule checker，MRC)，此光罩規則檢查器使用一組的多個光罩創建規則來檢查已經在光學鄰近校正中經歷了處理的積體電路設計佈局，該組的多個光罩創建規則包含某些幾何性和/或連接性限制，以確保足夠的餘量，從而解決在半導體製造製程中的變異性、和類似者。在一些實施方式中，光罩規則檢查器修改了積體電路設計佈局，以補償在光罩製造1534期間的限制，這可以取消由光學鄰近校正所執行的部分修改，以滿足光罩創建規則。
在一些實施方式中，光罩數據準備1532包括微影製程檢查(lithography process checking,LPC)，其模擬將由積體電路製造廠1540所實施以製造積體電路裝置1560的處理。微影製程檢查基於積體電路設計佈局1522模擬此處理，以創建模擬製造的裝置，例如積體電路裝置1560。在微影製程檢查模擬中的多個處理參數可以包括與積體電路製造週期的各種製程相關聯的多個參數、與用於製造積體電路的工具相關聯的多個參數、和/或製造製程的其它方面。微影製程檢查考慮了各種因素，例如空間影像對比度、聚焦的深度(depth of focus,DOF)、光罩誤差增強因子(mask error enhancement factor,MEEF)、其它合適的因素、和類似者、或其組合。在一些實施方式中，在模擬的製造的裝置已經由微影製程檢查創建之後，如果所模擬的裝置在形狀上不夠接近以滿足設計規則，則重複光學鄰近校正和/或光罩規則檢查器，以進一步再細化積體電路設計佈局1522。
應當理解，為了清楚性的目的，已經簡化了光罩數據準備1532的上述描述。在一些實施方式中，數據準備1532包括附加的特徵，例如邏輯操作(logic operation,LOP)，以根據製造規則來修改積體電路設計佈局。另外，在數據準備1532期間應用於積體電路設計佈局1522的多個製程可按照各種不同的順序來實行。
在光罩數據準備1532之後以及在光罩製造1534期間，基於修改的積體電路設計佈局1522來製造光罩 1545或一群組的多個光罩1545。在一些實施方式中，光罩製造1534包括基於積體電路設計1522來執行一或多次微影曝光。在一些實施方式中，基於修改的積體電路設計佈局1522，使用電子束(e-beam)或多重電子束的機制在光罩(光遮罩或倍縮光罩)1545上形成圖案。形成光罩1545可以用各種技術。在一些實施方式中，形成光罩1545使用二元技術。在一些實施方式中，光罩圖案包括不透明區域和透明區域。使用輻射束(例如紫外線(UV))，以曝光已經塗覆在晶圓上的影像敏感材料層(例如，光阻劑)，輻射束被不透明區域所阻擋並通過透明區域而傳輸。在一個實施例中，光罩1545的二元版本包括透明基板(例如熔融的石英)和塗覆在二元光罩的不透明區域中的不透明材料(例如鉻)。在另一個實施例中，形成光罩1545使用相位移技術。在光罩1545的相位移光罩(Phase shift mask,PSM)版本中，在光罩上所形成的圖案中的各種特徵配置以具有適當的相位差異，以提高分辨率和成像品質。在各個實施例中，相位移光罩可以是衰減式相位移光罩(attenuated PSM)或交替式相位移光罩(alternating PSM)。在各個製程中，使用由光罩製造1534所產生的光罩。例如，使用這樣的光罩在離子佈植製程中，以在半導體晶圓中形成各種摻雜的區域，在蝕刻製程中以形成在半導體晶圓中的各種蝕刻區域，和/或在其它合適的製程中。
積體電路製造廠1540是一個積體電路製造實體其包括用於製造各種不同的積體電路產品的一或多個製造 設施。在一些實施方式中，積體電路製造廠1540是半導體代工廠。例如，可能存在用於複數個積體電路產品的前段製造(產線的前段(front-end-of-line,FEOL)製造)的製造設施，而第二製造設施可提供用於積體電路產品的互連件和封裝的後段製造(產線的後段(back-end-of-line,BEOL)製造)，並且第三製造設施可為代工實體提供其它的服務。
積體電路製造廠1540包括晶圓製造工具1552(以下稱為「製造工具1552」)，其配置以在半導體晶圓1542上實行各種製造操作，因而根據光罩(例如，光罩1545)而製造積體電路裝置1560。在各個實施方式中，製造工具1552包括晶圓步進機、離子佈植機、光阻劑塗覆機、處理腔室(例如，化學氣相沉積腔室或低壓化學氣相沉積爐)、化學機械研磨系統、電漿蝕刻系統、晶圓清潔系統、或能夠執行本文所討論的一或多種合適的製造製程的其它製造設備中的一或多者。
積體電路製造廠1540使用由光罩公司1530製造的光罩1545來製造積體電路裝置1560。因此，積體電路製造廠1540至少間接地使用積體電路設計佈局1522以製造積體電路裝置1560。在一些實施方式中，積體電路製造廠1540使用光罩1545製造半導體晶圓1542，以形成積體電路裝置1560。在一些實施方式中，積體電路製造包括至少間接地基於積體電路設計1522來執行一或多次微影曝光。半導體晶圓1542包括在其上形成具有多個材料 層的矽基板或其它合適的基板。半導體晶圓1542還包括各種摻雜的區域、介電特徵、多層級互連件、和類似者(在後續製造步驟中所形成)中的一或多者。
將系統1500示出為具有設計公司1520、光罩公司1530、或積體電路製造廠1540，作為分開的組成體或實體。然而，理解的是，設計公司1520、光罩公司1530、或積體電路製造廠1540中的一或多者是相同的組成體或實體的一部分。
第16A圖至第16D圖是根據一些實施方式的半導體裝置1600的對應的多個截面視圖。以上在第12B圖中描述了第16A圖至第16D圖的半導體裝置1600的細節。
第16A圖是根據一或多個實施方式在方法1200B的操作1220之前的半導體裝置1600的截面視圖。第16B圖是根據一或多個實施方式在方法1200B的操作1220之後的半導體裝置1600的截面視圖。第16C圖是根據一或多個實施方式的在方法1200B的操作1224之後的半導體裝置1600的截面視圖。第16D圖是根據一或多個實施方式在方法1200B的操作1226之後的半導體裝置1600的截面視圖。
本描述的一個方面涉及積體電路。在一些實施方式中，積體電路包括在第一方向上延伸並且在基板的第一層級的第一主動區域。在一些實施方式中，積體電路還包括在第一方向上延伸的第二主動區域，第二主動區域在基板 的第一層級，並且在不同於第一方向的第二方向上與第一主動區域分隔。在一些實施方式中，積體電路還包括在第二方向上延伸的浮置的閘極，浮置的閘極位在不同於第一層級的第二層級，而且與第二主動區域重疊，並且浮置的閘極是電性浮置的。在一些實施方式中，積體電路還包括第一虛設閘極，其在第二方向上延伸，位在第二層級，而且在第二方向上與浮置的閘極分隔，並且第一虛設閘極和浮置的閘極將在積體電路中的第一單元與第二單元分隔，其中第一單元對應於第一電晶體，第二單元對應於第二電晶體。在一些實施方式中，積體電路還包括第一導體和第二導體，其在第二方向上延伸，在第三層級其不同於第一層級和第二層級，並且在第一方向上彼此分隔，而且與第二主動區域重疊，第一導體和第二導體電性耦合到第二主動區域的對應的源極和對應的汲極，並且第一導體和第二導體配置以供應相同的信號或相同的供應電壓到第二主動區域的對應的源極和對應的汲極，並且浮置的閘極在介於第一導體和第二導體之間。在一些實施方式中，積體電路還包括第一電源軌，其在第一方向上延伸，位在第四層級其不同於第一層級、第二層級、和第三層級，第一電源軌配置以供應第一供應電壓。在一些實施方式中，積體電路還包括第二電源軌，其在第一方向上延伸，位在第四層級，並且在不同於第一方向的第二方向上與第一電源軌分隔，第二電源軌配置以供應不同於第一供應電壓的第二供應電壓。在一些實施方式中，第一主動區域和第二主動區域在 介於第一電源軌和第二電源軌之間。在一些實施方式中，積體電路還包括第一導孔，在介於第一導體和第二電源軌之間，第一導孔將第一導體電性耦合到第二電源軌。在一些實施方式中，積體電路還包括第二導孔，其在介於第二導體和第二電源軌之間，第二導孔將第二導體電性耦合到第二電源軌。在一些實施方式中，第一導體和第二導體配置以供應第二供應電壓到第二主動區域的對應的源極和對應的汲極。在一些實施方式中，積體電路還包括第三導體，其在第一方向上延伸，位在第四層級，並且與浮置的閘極重疊；第四導體，其在第一方向上延伸，位在第四層級，並且與浮置的閘極重疊；第五導體，其在第一方向上延伸，位在第四層級，並且與第一虛設閘極重疊；以及第六導體，其在第一方向上延伸，位在第四層級，並且與第一虛設閘極重疊。在一些實施方式中，第三導體、第四導體、第五導體、和第六導體中的每一者在第二方向上彼此分隔。在一些實施方式中，積體電路還包括第一閘極，其在第二方向上延伸，位在第二層級，與第二主動區域重疊，並且在第一方向上與浮置的閘極分隔。在一些實施方式中，積體電路還包括第三導孔，其在介於第四導體和第一閘極之間，第三導孔將第四導體與第一閘極電性耦合在一起。在一些實施方式中，積體電路還包括第三導孔，其在介於第一導體和第一主動區域之間，第三導孔將第一導體與第一主動區域電性耦合在一起。在一些實施方式中，積體電路還包括第二虛設閘極，其在第二方向上延伸，位在第二層級， 在第一方向上與第一虛設閘極和浮置的閘極分隔，第二虛設閘極從至少第一電源軌連續地延伸到第二電源軌，並且相鄰於第二導體。在一些實施方式中，第二虛設閘極進一步將第一單元和第二單元彼此分隔。在一些實施方式中，第三導體、第四導體、第五導體、和第六導體還與第二虛設閘極重疊。在一些實施方式中，積體電路還包括第三導體，其在第一方向上延伸，與第一虛設閘極、第一導體、和第二導體重疊，並且位在第四層級其不同於第一層級、第二層級、和第三層級。在一些實施方式中，積體電路還包括第一導孔，其在介於第一導體和第三導體之間，第一導孔將第一導體電性耦合到第三導體。在一些實施方式中，積體電路還包括第二導孔，其在介於第二導體和第三導體之間，第二導孔將第二導體電性耦合到第三導體。在一些實施方式中，第一導體和第二導體還與第一主動區域重疊，並且第三導體配置以供應相同的信號到第一導體和第二導體。在一些實施方式中，第一電晶體是正反器的第一反相器的部分，第二電晶體是正反器的鎖存器的部分。在一些實施方式中，浮置的閘極是浮置的閘極電晶體的部分，第二主動區域的源極是浮置的閘極電晶體的源極，第二主動區域的汲極是浮置的閘極電晶體的汲極。
本描述的另一方面涉及一種積體電路，包括第一類型的第一電晶體。在一些實施方式中，積體電路還包括浮置的閘極電晶體，其耦合到第一電晶體並在第一方向上與第一電晶體分隔。在一些實施方式中，浮置的閘極電晶體 包括耦合到第一電壓供應的汲極、耦合到第一電壓供應的源極、以及在不同於第一方向的第二方向上延伸、位在第一層級的浮置的閘極，並且浮置的閘極是電性浮置的。在一些實施方式中，積體電路還包括不同於第一類型的第二類型的第二電晶體，第二電晶體在第二方向上與第一電晶體分隔。在一些實施方式中，第二電晶體包括在第二方向上延伸的第一閘極，並且在第一方向上與浮置的閘極分隔。在一些實施方式中，積體電路還包括第一導體，其在第一方向上延伸，在不同於第一層級的第二層級，並且至少與浮置的閘極重疊，第一導體不電性耦合到浮置的閘極。在一些實施方式中，積體電路還包括第二導體，其在第一方向上延伸，在第二層級，至少與第一閘極重疊，而且在第二方向上與第一導體分隔，並且第二導體電性耦合到第二電晶體。在一些實施方式中，積體電路還包括第一主動區域，其在第一方向上延伸，並且在第三層級其不同於第一層級和第二層級，第一主動區域與浮置的閘極和第一閘極重疊。在一些實施方式中，第一主動區域包括：第一區域，其對應於浮置的閘極電晶體的第一源極/汲極區域並耦合到第一電壓供應；第二區域，其對應於浮置的閘極電晶體和第一電晶體的第二源極/汲極區域，並且耦合到第一電壓供應；以及第三區域，其對應於第一電晶體的第三源極/汲極區域。在一些實施方式中，積體電路還包括第二主動區域，其在第一方向上延伸，在第三層級，並且在第二方向上與第一主動區域分隔，第二主動區域與至少第一閘極重 疊。在一些實施方式中，第二主動區域包括第四區域，其對應於第二電晶體的第四源極/汲極區域，並且耦合到不同於第一電壓供應的第二電壓供應；以及第五區域，其對應於第二電晶體的第五源極/汲極區域。在一些實施方式中，積體電路還包括第三導體，其在第一方向上延伸，在第二層級，與第一閘極重疊，並且相鄰於第一導體。在一些實施方式中，積體電路還包括第四導體，在第一方向上延伸，在第二層級，而且與浮置的閘極重疊，並且相鄰於第二導體，第四導體不電性耦合到浮置的閘極。在一些實施方式中，積體電路還包括第一導孔，其在介於第三導體和第一閘極之間，第一導孔將第三導體與第一閘極電性耦合在一起。在一些實施方式中，積體電路還包括第二導孔，其在介於第二導體和第五區域之間，第二導孔將第二導體與第五區域電性耦合在一起。在一些實施方式中，第一電晶體和第二電晶體是第一反相器的部分，並且第三區域與第五區域電性耦合在一起並且對應於第一反相器的輸出節點。在一些實施方式中，積體電路還包括第二類型的第三電晶體，第三電晶體相鄰於第二電晶體，並且在第二方向上與浮置的閘極電晶體分隔。在一些實施方式中，第三電晶體包括第二閘極，其在第二方向上延伸，在第二方向上與浮置的閘極分隔，並且與第二主動區域重疊。在一些實施方式中，第一導體還與第一閘極重疊，並且不電性耦合到第一閘極。在一些實施方式中，第二導體還與第二閘極重疊，並且電性耦合到第二閘極。在一些實施方式中，第二主動 區域還包含第六區域，其對應於第三電晶體的第六源極/汲極區域；第四區域還對應於第三電晶體的第五源極/汲極區域；並且第三區域耦合到第一電壓供應。在一些實施方式中，積體電路還包括第一接觸件，其在第二方向上延伸，與第一區域重疊，電性耦合到第一區域，並且在不同於第二層級和第三層級的第四層級。在一些實施方式中，積體電路還包括第二接觸件，其在第二方向上延伸、與第二區域重疊、電性耦合到第二區域，並且在第四層級。在一些實施方式中，積體電路還包括第三接觸件，其在第二方向上延伸、與第三區域重疊、電性耦合到第三區域，並且在第四層級。在一些實施方式中，積體電路還包括第四接觸件，其在第二方向上延伸，與第四區域重疊，電性耦合到第四區域，在第四層級，並且在第二方向上與第三接觸件分隔。在一些實施方式中，積體電路還包括第五接觸件，其在第二方向上延伸，與第五區域重疊，電性耦合到第五區域，在第四層級，並且在第二方向上與第二接觸件分隔。在一些實施方式中，積體電路還包括第六接觸件，其在第二方向上延伸，與第六區域重疊，電性耦合到第六區域，在第四層級，並且在第二方向上與第一接觸件分隔。在一些實施方式中，第一接觸件、第二接觸件、和第三接觸件在第一方向上彼此分隔，並且第四接觸件、第五接觸件、和第六接觸件在第一方向上彼此分隔。在一些實施方式中，積體電路還包括第一導孔，其在介於第二導體和第二閘極之間，第一導孔將第二導體與第二閘極電性耦合在一起。 在一些實施方式中，積體電路還包括第二導孔，其在介於第二導體和第四接觸件之間，第二導孔將第二導體與第四接觸件電性耦合在一起。
本描述的另一個方面涉及形成積體電路的方法。在一些實施方式中，方法包括在基板的前側製造一組的多個電晶體的一組的多個主動區域，該組的多個主動區域在第一方向上延伸，該組的多個主動區域包括第一主動區域和第二主動區域，第一主動區域和第二主動區域在不同於第一方向的第二方向上彼此分隔，第一主動區域包括第一阱和第二阱。在一些實施方式中，此方法還包括製造一組的多個閘極結構，其在第二方向上延伸，與該組的多個主動區域重疊，位在積體電路的第一層級，該組的多個閘極結構包括第一閘極結構其與第一阱和第二阱重疊。在一些實施方式中，此方法還包括用虛設閘極來替換第一閘極結構的第一部分。在一些實施方式中，此方法還包括用浮置的閘極來替換第一閘極結構的第二部分，浮置的閘極對應於浮置的閘極電晶體的浮置的虛設閘極，浮置的閘極和虛設閘極在第二方向上彼此分隔。在一些實施方式中，此方法還包括在積體電路的第二層級沉積第一導電材料，從而形成在第二方向上延伸的第一組的多個導體，第一組的多個導體包括第一導體和第二導體，第一導體和第二導體在不同於第一層級的第二層級，在第一方向上彼此分隔，並且與第二主動區域重疊，並且浮置的閘極在介於第一導體和第二導體之間。在一些實施方式中，此方法還包括製造第 一組的多個導孔，第一組的多個導孔包括第一導孔和第二導孔其在對應的第一導體和第二導體上方。在一些實施方式中，此方法還包括在第三層級沉積第二導電材料，從而形成第二組的多個導體和一組的多個電源軌，其中第二組的多個導體的一導體或該組的多個電源軌的第一電源軌中的至少一者電性耦合到第一導孔和第二導孔。在一些實施方式中，第一導體和第二導體配置以供應相同的信號或相同的供應電壓到第二主動區域的對應的源極和汲極。在一些實施方式中，用虛設閘極替換第一閘極結構的第一部分包括至少在該組的多個主動區域上方沉積層間介電質(ILD)，移除第一閘極結構的第一部分的材料，從而在層間介電質中形成第一開口，移除由第一開口所定義的第一主動區域的一部分以形成第一溝槽，以及用介電材料填充第一溝槽從而形成介電結構，介電結構對應於虛設閘極。
以上概述了數個實施方式的多個特徵，以便本領域技術人員可較佳地理解本揭示內容的多個態樣。本領域的技術人員應理解，他們可能容易地使用本揭示內容，作為其它製程和結構之設計或修改的基礎，以實現與在此介紹的實施方式的相同的目的，和/或達到相同的優點。本領域技術人員亦應理解，與這些均等的建構不脫離本揭示內容的精神和範圍，並且他們可進行各種改變、替換、和變更，而不脫離本揭示內容的精神和範圍。
401a:線
401b:線
401c:線
401d:線
600B:積體電路
604:閘極結構
604a2:閘極結構(閘極)
604b:閘極結構
604c:閘極結構
605:閘極結構
605a1:閘極結構
606:導體
606a:導體
607:導體
607a:導體
610:導孔
610a:導孔
610b:導孔
610c:導孔
610d:導孔
614:導孔
614a:導孔
614b:導孔
614c:導孔
615:導孔
615a:導孔
620:導體
620a:導體
620b:導體
620c:導體
620d:導體
630:多晶矽切割特徵圖案(移除的閘極結構部分)
630a:多晶矽切割特徵圖案
630b1:多晶矽切割特徵圖案
630c1:多晶矽切割特徵圖案
630c2:多晶矽切割特徵圖案
632:多晶矽切割特徵圖案(移除的閘極結構部分)
632a:多晶矽切割特徵圖案(閘極結構的移除部分)
640:閘極結構
640a:閘極結構
640b:閘極結構
640c:閘極結構
A-A’:平面
B-B’:平面
C-C’:平面
CPO:切割多晶矽
CPODE:氧化物擴散邊緣上的連續多晶矽
D-D’:平面
M0:金屬0
MD:擴散上金屬
PO:多晶矽
PW:功率
VD:擴散上導孔
VDD:電壓供應
VG:閘極上導孔
VSS:參考電壓供應
X:方向
Y:方向
Z:方向

Claims (10)

  1. 一種積體電路，包含：一第一主動區域，在一第一方向上延伸，並且在一基板的一第一層級；一第二主動區域，在該第一方向上延伸，並且在該基板的該第一層級，並且在不同於該第一方向的一第二方向上與該第一主動區域分隔；一浮置的閘極，在該第二方向上延伸，位在一第二層級其不同於該第一層級，而且與該第二主動區域重疊，並且該浮置的閘極是電性浮置的；一第一虛設閘極，在該第二方向上延伸，位在該第二層級，而且在該第二方向上與該浮置的閘極分隔，並且該第一虛設閘極和該浮置的閘極將在該積體電路中的一第一單元與一第二單元分隔，其中該第一單元對應於一第一電晶體，該第二單元對應於一第二電晶體；以及一第一導體和一第二導體，在該第二方向上延伸，在一第三層級其不同於該第一層級和該第二層級，而且在該第一方向上彼此分隔，並且與該第二主動區域重疊，該第一導體和該第二導體電性耦合到該第二主動區域的一對應的源極和一對應的汲極，並且該第一導體和該第二導體配置以供應一相同的信號或一相同的供應電壓到該第二主動區域的該對應的源極和該對應的汲極，並且該浮置的閘極在介於該第一導體和該第二導體之間。
  2. 如請求項1所述之積體電路，還包含：一第一電源軌，在該第一方向上延伸，位在一第四層級其不同於該第一層級、該第二層級、和該第三層級，該第一電源軌配置以供應一第一供應電壓；以及一第二電源軌，在該第一方向上延伸，位在該第四層級，並且在不同於該第一方向的一第二方向上與該第一電源軌分隔，該第二電源軌配置以供應一第二供應電壓其不同於該第一供應電壓，其中該第一主動區域和該第二主動區域在介於該第一電源軌和該第二電源軌之間。
  3. 如請求項1所述之積體電路，還包含：一第三導體，在該第一方向上延伸，與該第一虛設閘極、該第一導體、和該第二導體重疊，並且位在一第四層級其不同於該第一層級、該第二層級、和該第三層級。
  4. 如請求項1所述之積體電路，其中該第一電晶體是一正反器的一第一反相器的部分；以及該第二電晶體是該正反器的一鎖存器的部分。
  5. 如請求項1所述之積體電路，其中該浮置的閘極是一浮置的閘極電晶體的部分； 該第二主動區域的該源極是該浮置的閘極電晶體的一源極；和該第二主動區域的該汲極是該浮置的閘極電晶體的一汲極。
  6. 一種積體電路，包含：一第一電晶體，為一第一類型；一浮置的閘極電晶體，耦合到該第一電晶體並在一第一方向上與該第一電晶體分隔，該浮置的閘極電晶體包含：一汲極，耦合到一第一電壓供應；一源極，耦合到該第一電壓供應；和一浮置的閘極，在不同於該第一方向的一第二方向上延伸，位在一第一層級，並且該浮置的閘極是電性浮置的；一第二電晶體，為一第二類型其不同於該第一類型，該第二電晶體在該第二方向上與該第一電晶體分隔，該第二電晶體包含：一第一閘極，在該第二方向上延伸，並且在該第一方向上與該浮置的閘極分隔；一第一導體，在該第一方向上延伸，在一第二層級其不同於該第一層級，並且至少與該浮置的閘極重疊，該第一導體不電性耦合到該浮置的閘極；以及一第二導體，在該第一方向上延伸，在該第二層級， 與至少該第一閘極重疊，並且在該第二方向上與該第一導體分隔，並且該第二導體電性耦合到該第二電晶體。
  7. 如請求項6所述之積體電路，還包含：一第一主動區域，在該第一方向上延伸，並且在一第三層級其不同於該第一層級和該第二層級，該第一主動區域與該浮置的閘極和該第一閘極重疊，並且該第一主動區域包含：一第一區域，對應於該浮置的閘極電晶體的一第一源極/汲極區域，並且耦合到該第一電壓供應；一第二區域，對應於該浮置的閘極電晶體和該第一電晶體的一第二源極/汲極區域，並且耦合到該第一電壓供應；和一第三區域，對應於該第一電晶體的一第三源極/汲極區域；一第二主動區域，在該第一方向上延伸，在該第三層級，並且在該第二方向上與該第一主動區域分隔，該第二主動區域與至少該第一閘極重疊，並且該第二主動區域包含：一第四區域，對應於該第二電晶體的一第四源極/汲極區域，並且耦合到一第二電壓供應其不同於該第一電壓供應；和一第五區域，對應於該第二電晶體的一第五源極/汲極區域。
  8. 如請求項7所述之積體電路，還包含：一第三導體，在該第一方向上延伸，在該第二層級，與該第一閘極重疊，並且相鄰於該第一導體；一第四導體，在該第一方向上延伸，在該第二層級，與該浮置的閘極重疊，並且相鄰於該第二導體，該第四導體不電性耦合到該浮置的閘極；一第一導孔，在介於該第三導體和該第一閘極之間，該第一導孔將該第三導體與該第一閘極電性耦合在一起；以及一第二導孔，在介於該第二導體和該第五區域之間，該第二導孔將該第二導體與該第五區域電性耦合在一起，其中該第一電晶體和該第二電晶體是一第一反相器的部分，並且該第三區域與該第五區域電性耦合在一起，並且對應於該第一反相器的一輸出節點。
  9. 一種形成積體電路的方法，該方法包含：在一基板的一前側製造一組的多個電晶體的一組的多個主動區域，該組的多個主動區域在一第一方向上延伸，該組的多個主動區域包括一第一主動區域和一第二主動區域，該第一主動區域和該第二主動區域在不同於該第一方向的一第二方向上彼此分隔，該第一主動區域包括一第一阱和一第二阱； 製造在該第二方向上延伸的一組的多個閘極結構，其與該組的多個主動區域重疊，位在該積體電路的一第一層級，該組的多個閘極結構包括一第一閘極結構其與該第一阱和該第二阱重疊；用一虛設閘極來替換該第一閘極結構的一第一部分；用一浮置的閘極來替換該第一閘極結構的一第二部分，該浮置的閘極對應於一浮置的閘極電晶體的一浮置的虛設閘極，該浮置的閘極和該虛設閘極在該第二方向上彼此分隔；在該積體電路的一第二層級上沉積一第一導電材料，從而形成在該第二方向上延伸的一第一組的多個導體，該第一組的多個導體包括在不同於該第一層級的該第二層級的一第一導體和一第二導體，其在該第一方向上彼此分隔，並且與該第二主動區域重疊，並且該浮置的閘極在介於該第一導體和該第二導體之間；製造一第一組的多個導孔，該第一組的導孔包括一第一導孔和一第二導孔，其在對應的該第一導體和該第二導體上方；以及在一第三層級上沉積一第二導電材料，從而形成一第二組的多個導體和一組的多個電源軌，其中該第二組的多個導體的一導體或該組的多個電源軌的一第一電源軌中的至少一者電性耦合到該第一導孔和該第二導孔，其中該第一導體和該第二導體配置以供應一相同的信號或一相同的供應電壓到該第二主動區域的一對應的源極 和一汲極。
  10. 如請求項9所述之形成積體電路的方法，其中用該虛設閘極來替換該第一閘極結構的該第一部分包含：在至少該組的多個主動區域上方沉積一層間介電質(ILD)；移除該第一閘極結構的該第一部分的一材料，從而在該層間介電質中形成一第一開口；移除由該第一開口所定義的該第一主動區域的一部分，以形成一第一溝槽；以及用一介電材料來填充該第一溝槽，從而形成一介電結構，該介電結構對應於該於虛設閘極。
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