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KR102166904B1 - 비평면 반도체 소자의 금속 레일 도체 - Google Patents

비평면 반도체 소자의 금속 레일 도체 Download PDF

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KR102166904B1
KR102166904B1 KR1020180152281A KR20180152281A KR102166904B1 KR 102166904 B1 KR102166904 B1 KR 102166904B1 KR 1020180152281 A KR1020180152281 A KR 1020180152281A KR 20180152281 A KR20180152281 A KR 20180152281A KR 102166904 B1 KR102166904 B1 KR 102166904B1
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gate
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레이-춘 초우
후이-팅 양
캄-토우 시오
웨이-쳉 린
시-웨이 펭
지안-팅 젱
찰스 츄-유엔 영
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 명세서에서는 하나 이상의 금속 레일 도체를 구비한 일 예를 제공하는 핀 전계효과 트랜지스터(finFET, 핀펫)와 같은 각종 비평면 반도체 소자, 및 이러한 비평면 반도체 소자를 제조하는 각종 방법을 설명한다. 일부 상황에서, 하나 이상의 금속 레일 도체는 이러한 각종 비평면 반도체 소자의 게이트, 소스 및/또는 드레인 영역에 전기적으로 접속될 수 있다. 이러한 상황에서, 하나 이상의 금속 레일 도체는 각종 비평면 반도체 소자의 게이트, 소스 및/또는 드레인 영역을 각종 비평면 반도체 소자 및/또는 다른 반도체 소자의 다른 게이트, 소스 및/또는 드레인 영역에 전기적으로 접속하기 위해 사용될 수 있다. 그러나 다른 상황에서, 하나 이상의 금속 레일 도체는 이러한 각종 비평면 반도체 소자의 게이트, 소스 및/또는 드레인 영역으로부터 격리될 수 있다. 이러한 격리는 상기 하나 이상의 금속 레일 도체와 각종 비평면 반도체 소자의 게이트, 소스 및/또는 드레인 영역 간의 전기 접속을 방지한다.

Description

비평면 반도체 소자의 금속 레일 도체{METAL RAIL CONDUCTORS FOR NON-PLANAR SEMICONDUCTOR DEVICES}
본 출원은 2017년 11월 30일자로 출원된 미국 가특허 출원 제62/592,744호 및 2017년 11월 30일자로 출원된 미국 가특허 출원 제62/592,922호의 이익을 주장하며, 상기 미국 가특허 출원은 인용에 의해 그 전부가 본원에 통합된다.
반도체 집적 회로(IC) 산업은 기하급수적 성장을 하여왔다. IC 재료 및 설계의 기술적 진보는 IC의 세대를 만들었고, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화의 과정에서 기능 밀도(예를 들면, 칩 면적당 상호접속 소자의 수)는 일반적으로 증가하고 기하학적 크기(예를 들면, 제조 공정을 이용하여 생성될 수 있는 최소 컴포넌트 또는 선)는 감소하였다. 이러한 규모 축소 공정은 일반적으로 생산 효율을 증가시키고 관련 비용을 저감시킴으로써 이익을 준다.
본 명세서에서는 하나 이상의 금속 레일 도체를 구비한 일 예를 제공하는 핀 전계효과 트랜지스터(finFET, 핀펫)와 같은 각종 비평면 반도체 소자, 및 이러한 비평면 반도체 소자를 제조하는 각종 방법을 설명한다. 일부 상황에서, 하나 이상의 금속 레일 도체는 이러한 각종 비평면 반도체 소자의 게이트, 소스 및/또는 드레인 영역에 전기적으로 접속될 수 있다. 이러한 상황에서, 하나 이상의 금속 레일 도체는 각종 비평면 반도체 소자의 게이트, 소스 및/또는 드레인 영역을 각종 비평면 반도체 소자 및/또는 다른 반도체 소자의 다른 게이트, 소스 및/또는 드레인 영역에 전기적으로 접속하기 위해 사용될 수 있다. 그러나 다른 상황에서, 하나 이상의 금속 레일 도체는 이러한 각종 비평면 반도체 소자의 게이트, 소스 및/또는 드레인 영역으로부터 격리될 수 있다. 이러한 격리는 상기 하나 이상의 금속 레일 도체와 각종 비평면 반도체 소자의 게이트, 소스 및/또는 드레인 영역 간의 전기 접속을 방지한다.
본 발명의 각종 양태는 첨부 도면과 함께 읽을 때 하기의 상세한 설명으로부터 최상으로 이해된다. 산업계의 표준 관례에 따라서, 각종 특징은 정확한 축척으로 작도되지 않았다는 점에 주목한다. 사실, 각종 특징들의 치수는 설명을 명확히 하기 위해 임의로 증대 또는 축소될 수 있다.
도 1a는 본 발명의 예시적인 실시형태에 따른 예시적인 비평면 반도체 소자의 등각투영도이다.
도 1b는 본 발명의 예시적인 실시형태에 따른 예시적인 비평면 반도체 소자 내의 유전체 영역의 제1 구성 및 배열의 등각투영도이다.
도 1c는 본 발명의 예시적인 실시형태에 따른 예시적인 비평면 반도체 소자 내의 유전체 영역의 제2 구성 및 배열의 등각투영도이다.
도 1d 및 도 1e는 본 발명의 예시적인 실시형태에 따른 비평면 반도체 소자를 각각 구비한 제1의 예시적인 집적 회로 및 제2의 예시적인 집적 회로의 등각투영도이다.
도 2는 본 발명의 예시적인 실시형태에 따른 전자 설계 플랫폼의 블록도이다.
도 3a 내지 도 12는 본 발명의 예시적인 실시형태에 따른, 층간 유전체 물질 내에 형성된 금속 도체 레일 구조체가 핀펫 어레이의 복수의 게이트/소스/드레인 단자들 간의 전기 접속을 제공하기 위해 사용될 수 있는 부분적으로 제조된 반도체 구조체의 등각투영도이다.
도 13 내지 도 15는 층간 유전체 물질 내에 형성된 금속 도체 레일 구조체가 핀펫 어레이의 복수의 게이트 구조체들 간의 전기 접속을 제공하기 위해 사용될 수 있는 부분적으로 제조된 반도체 구조체의 등각투영도이다.
도 16은 본 발명의 예시적인 실시형태에 따른, ILD 층에 금속 레일 도체를 형성하는 예시적인 방법의 흐름도이다.
도 17 내지 도 20은 본 발명의 예시적인 실시형태에 따른, 금속 도체 레일 구조체가 핀펫 어레이의 복수의 게이트/소스/드레인 단자들 간의 전기 접속을 제공하기 위해 사용될 수 있는 반도체 구조체의 셀 배치도이다.
이하의 설명은 제공되는 주제의 상이한 특징들을 구현하는 많은 상이한 실시형태 또는 실시예를 제공한다. 컴포넌트 및 배열의 구체적인 예가 본 설명을 단순화하기 위해 이하에서 설명된다. 물론 이 예들은 단순히 예이고 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2의 특징 위에 제1 특징을 형성하는 것은 제1 특징과 제2 특징이 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 제1 특징과 제2 특징이 직접 접촉되지 않도록 제1 특징과 제2 특징 사이에 추가의 특징이 형성되는 실시형태도 또한 포함할 수 있다. 또한, 본 설명에서는 각종 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 여기에서 설명하는 각종 실시형태 및/또는 구성들 간의 관계를 본질적으로 구술하는 것이 아니다.
개관
본 명세서에서는 하나 이상의 금속 레일 도체를 구비한 일 예를 제공하는 핀 전계효과 트랜지스터(fin field-effect transistor, finFET, 핀펫)와 같은 각종 비평면 반도체 소자, 및 이러한 비평면 반도체 소자를 제조하는 각종 방법을 설명한다. 일부 상황에서, 상기 하나 이상의 금속 레일 도체는 이러한 각종 비평면 반도체 소자의 게이트, 소스 및/또는 드레인 영역에 전기적으로 접속될 수 있다. 이러한 상황에서, 상기 하나 이상의 금속 레일 도체는 각종 비평면 반도체 소자의 게이트, 소스 및/또는 드레인 영역을 각종 비평면 반도체 소자 및/또는 다른 반도체 소자의 다른 게이트, 소스 및/또는 드레인 영역에 전기적으로 접속하기 위해 사용될 수 있다. 그러나 다른 상황에서, 상기 하나 이상의 금속 레일 도체는 이러한 각종 비평면 반도체 소자의 게이트, 소스 및/또는 드레인 영역으로부터 격리될 수 있다. 이러한 격리는 상기 하나 이상의 금속 레일 도체와 각종 비평면 반도체 소자의 게이트, 소스 및/또는 드레인 영역 간의 전기 접속을 방지한다.
예시적인 비평면 반도체 소자
도 1a는 본 발명의 예시적인 실시형태에 따른 예시적인 비평면 반도체 소자의 등각투영도이다. 도 1a에 도시된 예시적인 실시형태에서, 핀 전계효과 트랜지스터(핀펫)(100)는 하나 이상의 금속 레일 도체를 가진 유전체 영역 위에 위치한 비평면 반도체 소자를 표시한다. 일부 상황에서, 상기 하나 이상의 금속 레일 도체는 예를 들면 핀펫(100)의 게이트, 소스 및/또는 드레인 영역과 같은 도전성 구조체에 전기적으로 접속될 수 있다. 이러한 상황에서, 상기 하나 이상의 금속 레일 도체는 핀펫(100)의 게이트, 소스 및/또는 드레인 영역을 핀펫(100) 및/또는 다른 반도체 소자의 다른 게이트, 소스 및/또는 드레인 영역에 전기적으로 접속하기 위해 활용될 수 있다. 그러나 다른 상황에서, 상기 유전체 영역은 하나 이상의 금속 레일 도체를 핀펫(100)의 게이트, 소스 및/또는 드레인 영역으로부터 격리시킬 수 있다. 이 격리는 하나 이상의 금속 레일 도체와 핀펫(100)의 게이트, 소스 및/또는 드레인 영역 간의 전기 접속을 방지한다. 일부 실시형태에서, 금속 레일 도체는 예를 들면 도핑된 반도체 물질과 같은 다른 적당한 도전성 물질을 이용하여 형성될 수 있다. 도 1a에 도시된 것처럼, 핀펫(100)은 반도체 기판(102), 핀 구조체(104), 소스 영역(106), 게이트 영역(108), 드레인 영역(110), 유전체 영역(112) 및 하나 이상의 금속 레일 도체(114)를 포함한다. 그러나 핀펫(100)은 본 발명의 정신 및 범위로부터 벗어나지 않고 일부 예를 제공하기 위해 다른 유전체 영역 및/또는 짧은 트렌치 격리(short trench isolation, STI) 영역과 같은 다른 영역들을 포함할 수 있다. 비록 이하의 설명이 핀펫과 관련한 하나 이상의 금속 레일 도체(114)를 설명하지만, 하나 이상의 금속 레일 도체(114)는 본 발명의 정신 및 범위로부터 벗어나지 않고 다른 비평면 반도체 소자뿐만 아니라 평면 반도체 소자에서 사용될 수 있다.
도 1a에 도시된 것처럼, 핀 구조체(104), 소스 영역(106), 게이트 영역(108), 드레인 영역(110), 유전체 영역(112) 및 하나 이상의 금속 레일 도체(114)는 반도체 기판(102) 위에 위치한다. 도 1a에 도시된 예시적인 실시형태에서, 반도체 기판(102)은 게르마늄(Ge), 실리콘 탄화물(SiC), 갈륨 비화물(GaAs), 갈륨 인화물(GaP), 인듐 인화물(InP), 인듐 비화물(InAs), 갈륨 비소 인화물(GaAsP), 알루미늄 인듐 비화물(AlInAs), 알루미늄 갈륨 비화물(AlGaAs), 갈륨 인듐 비화물(GaInAs), 갈륨 인듐 인화물(GaInP), 갈륨 인듐 비소 인화물(GaInAsP), 인듐 안티몬화물(InSb), 실리콘 게르마늄(SiGe) 및/또는 다른 임의의 적당한 반도체 물질과 같은 하나 이상의 반도체 물질을 포함할 수 있다.
도 1a에 도시된 예시적인 실시형태에서, 핀 구조체(104), 소스 영역(106), 게이트 영역(108) 및 드레인 영역(110)은 핀 전계효과 트랜지스터(핀펫)를 형성하도록 배열된다. 도 1a에 도시된 핀 구조체(104), 소스 영역(106), 게이트 영역(108) 및 드레인 영역(110)의 구성은 단지 설명을 위한 것이다. 일부 실시형태에서, 다른 구성의 핀 구조체(104), 소스 영역(106), 게이트 영역(108) 및 드레인 영역(110)이 포함될 수 있다. 도 1a에 도시된 것처럼, 핀 구조체(104)는 소스 영역(106)과 드레인 영역(110) 사이에서 수평 방향으로, 즉 데카르트 좌표계의 x축을 따라 게이트 영역(108)을 통과한다. 핀 구조체(104)는 전술한 바와 같은 하나 이상의 반도체 물질을 포함할 수 있다. 예시적인 실시형태에서, 핀 구조체(104)는 반도체 기판(102)과 실질적으로 유사한 반도체 물질을 포함한다. 여기에서, 핀 구조체(104)의 폭, 즉 데카르트 좌표계의 y축을 따르는 핀 구조체(104)의 폭은 핀 폭이라고 부르고, 데카르트 좌표계의 y축을 따라 특정 기술 노드에서 리소그래피에 의해 허용되는 인접 핀들 간의 최소 피치는 핀 피치라고 부른다. 비록 도 1a에서는 핀펫(100)이 핀 구조체(104)를 포함하는 것으로 도시되어 있지만, 핀펫(100)은 일부 실시형태에 따라서 2개 이상의 핀 구조체(104)를 포함할 수 있다.
예시적인 실시형태에서, 소스 영역(106) 및/또는 드레인 영역(110)은 에피택셜 실리콘(Si), 에피택셜 실리콘 게르마늄(SiGe), 갈륨 비화물(GaAs) 및/또는 임의의 다른 적당한 에피택셜 물질과 같은 하나 이상의 에피택셜 물질을 포함할 수 있다. 대안적으로 또는 추가적으로, 다른 예시적인 실시형태에서, 게이트 영역(108)은 하나 이상의 p형 일함수 금속 및/또는 하나 이상의 n형 일함수 금속을 포함할 수 있다. p형 일함수 금속은, 일부 실시형태에 따라서, 티탄 질화물(TiN), 탄탈 질화물(TaN), 루테늄(Ru), 몰리브덴(Mo), 알루미늄(Al), 텅스텐 질화물(WN), 지르콘 디실리사이드(ZrSi2), 몰리브덴 디실리사이드(MoSi2), 탄탈 디실리사이드(TaSi2), 니켈 디실리사이드(NiSi2), 백금(Pt) 및/또는 임의의 다른 적당한 p형 일함수 금속을 포함할 수 있다. n형 일함수 금속은, 일부 실시형태에 따라서, 알루미늄(Al), 티탄(Ti), 은(Ag), 탄탈 알루미늄(TaAl), 탄탈 알루미늄 탄소(TaAlC), 탄탈 알루미늄 질화물(TaAlN), 탄탈 탄화물(TaC), 탄탈 카바이드 질화물(TaCN), 탄탈 실리사이드 질화물(TaSiN), 망간(Mn), 지르콘(Zr) 및/또는 임의의 다른 적당한 n형 일함수 금속을 포함할 수 있다. 대안적으로 또는 추가적으로, 추가의 예시적인 실시형태에서, 게이트 영역(108)은 예로서 제공하는 다결정 실리콘과 같은 하나 이상의 다결정 물질을 포함할 수 있다. 도 1a에 추가로 도시된 것처럼, 소스 영역(106), 게이트 영역(108) 및 드레인 영역(110)은 유전체 영역(112) 위에 위치하고, 핀 구조체(104)는 반도체 기판(102)까지 유전체 영역(112)을 관통한다. 층간 유전체(interlayer dielectric, ILD) 영역이라고도 부르는 유전체 영역(112)은, 일부 실시형태에 따라서, 실리콘 산화물, 스핀온 글래스, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄소 질화물, 실리콘 산질화물, 실리콘 산탄화물, 불소 도핑 실리케이트 글래스(fluorine-doped silicate glass, FSG), 낮은 k 유전체 물질 및/또는 임의의 다른 적당한 유전체 물질과 같은 하나 이상의 유전체 물질을 포함할 수 있다. 비록 도 1a에 도시되지 않았지만, 일부 실시형태에 따라서, 다른 유전체 영역이 반도체 기판(102)과 유전체 영역(112) 사이에 위치할 수 있다.
더욱이, 도 1a에 도시된 것처럼, 하나 이상의 금속 레일 도체(114)가 유전체 영역(112) 내에 위치된다. 상기 하나 이상의 금속 레일 도체(114)는, 일부 실시형태에 따라서, 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al) 및/또는 임의의 다른 적당한 도전성 또는 반도전성 물질을 포함할 수 있다. 예를 들면, 하나 이상의 금속 레일 도체(114)는 강하게 도핑된 실리콘 물질을 이용하여 형성될 수 있다. 도 1a에 도시된 예시적인 실시형태에서, 하나 이상의 금속 레일 도체(114)는 유전체 영역(112) 내에 위치된 2개의 금속 레일 도체를 포함한다. 그러나 하나 이상의 금속 레일 도체(114)에서 레일 도체들의 수는, 일부 실시형태에 따라서, 응용에 따라 다르게 할 수 있다.
도 1a에 도시된 것처럼, 하나 이상의 금속 레일 도체(114)는 소스 영역(106)과 드레인 영역(110) 사이에서 수평 방향으로, 즉 데카르트 좌표계의 x축을 따라 반도체 기판(102)의 길이를 가로지른다. 도 1a에 도시된 예시적인 실시형태에서, 하나 이상의 금속 레일 도체(114)는 핀 구조체(104)에 평행하게(예를 들면, 동일 방향으로 연장하게) 위치된다. 그러나 하나 이상의 금속 레일 도체(114)는 일부 실시형태에 따라서 핀 구조체(104)에 수직하게 위치될 수 있다. 이러한 상황에서, 하나 이상의 금속 레일 도체(114)는 핀 구조체(104)를 통해 가로지른다.
도 1b와 관련하여 뒤에서 자세히 설명하는 것처럼, 유전체 영역(112)은 소스 영역(106), 게이트 영역(108) 및/또는 드레인 영역(110) 및 하나 이상의 금속 레일 도체(114) 사이의 전기 접속을 방지하기 위해 소스 영역(106), 게이트 영역(108) 및/또는 드레인 영역(110) 및 하나 이상의 금속 레일 도체(114)를 격리시키도록 구성될 수 있다. 도 1c와 관련하여 뒤에서 자세히 설명하는 것처럼, 소스 영역(106), 게이트 영역(108) 및/또는 드레인 영역(110)은 소스 영역(106), 게이트 영역(108) 및/또는 드레인 영역(110) 및 하나 이상의 금속 레일 도체(114) 사이에서 전기 접속을 제공하기 위해 하나 이상의 금속 레일 도체(114)에 전기적으로 접속될 수 있다. 예시적인 실시형태에서, 하나 이상의 금속 레일 도체(114)의 폭, 즉 데카르트 좌표계의 y축을 따르는 폭은 핀 폭의 약 0.8배 내지 약 2.2배 사이이다. 이 예시적인 실시형태에서, 하나 이상의 금속 레일 도체(114) 중에서 인접하는 금속 레일 도체 사이의 간격은 핀 피치의 약 0.8배 내지 약 1.2배 사이이다. 또한, 이 예시적인 실시형태에서, 하나 이상의 금속 레일 도체(114)의 높이, 즉 데카르트 좌표계의 z축을 따르는 높이는 데카르트 좌표계의 x축 및/또는 y축을 따라 특정 기술 노드에서 리소그래피에 의해 허용되는 인접 게이트 영역들 간의 최소 피치인 게이트 피치의 약 0.8배 내지 약 1.2배 사이이다.
도 1a에 도시된 예시적인 실시형태에서, 하나 이상의 금속 레일 도체(114)는 데카르트 좌표계의 x축을 따라 실질적으로 유사한 길이를 갖는다. 그러나 하나 이상의 금속 레일 도체(114)의 길이는 일부 실시형태에 따라서 다르게 할 수 있다. 예시적인 실시형태에서, 하나 이상의 금속 레일 도체(114)는 데카르트 좌표계의 x축을 따라서 반도체 기판(102)과 실질적으로 유사한 길이를 갖는다. 이 예시적인 실시형태에서, 하나 이상의 금속 레일 도체(114)는 하나 이상의 다른 핀펫의 다른 금속 레일 도체에 전기적 및/또는 기계적으로 접속되어 금속 레일 도체의 상호접속 네트워크를 형성할 수 있다. 금속 레일 도체의 이러한 상호접속 네트워크는 예를 들면 핀펫의 게이트, 소스 및/또는 드레인 영역과 같은 각종 도전성 구조체를 전기적으로 접속하여 하나 이상의 집적 회로를 형성하는데 사용할 수 있다. 이러한 집적 회로는 일부 예를 제공하는 논리 AND 게이트, 논리 OR 게이트, 논리 XOR 게이트, 논리 XNOR 게이트 또는 논리 NOT 게이트와 같은 기본 논리 게이트뿐만 아니라 다른 더 복잡한 논리 회로를 포함할 수 있다. 금속 레일 도체의 이러한 상호접속 네트워크는 이러한 핀펫의 각종 게이트, 소스 및/또는 드레인 영역들 간의 이러한 전기 접속이 종래에 신호를 라우팅하기 위해 이용할 수 있는 종래의 금속 층을 통해 가로지르는 것 없이 만들어질 수 있게 한다. 그래서, 금속 레일 도체의 상호접속 네트워크는 이러한 핀펫의 각종 소스 영역 및/또는 드레인 영역들 사이에 이러한 전기 접속을 형성하기 위해 종래의 금속 층을 이용하는 것과 비교할 때 하나 이상의 집적 회로를 형성하는데 필요한 부지와 관련된 면적을 축소시킨다.
도 1b는 본 발명의 예시적인 실시형태에 따른 예시적인 비평면 반도체 소자 내의 유전체 영역의 제1 구성의 등각투영도이다. 도 1a에서 설명한 것처럼, 핀펫(100)은 반도체 기판(102) 위에 위치한 핀 구조체(104), 소스 영역(106), 게이트 영역(108), 드레인 영역(110), 유전체 영역(112) 및 하나 이상의 금속 레일 도체(114)를 포함한다. 도 1b에 도시한 금속 레일 도체(120)와 유전체 영역(122)은 각각 도 1a와 관련하여 위에서 설명한 하나 이상의 금속 레일 도체(114) 중의 하나 및 유전체 영역(112)의 예시적인 실시형태를 표시할 수 있다. 유사하게, 도 1b에 도시된 단자 영역(124)은 도 1a와 관련하여 위에서 설명한 소스 영역(106), 게이트 영역(108) 및/또는 드레인 영역(110)의 예시적인 실시형태를 표시할 수 있다.
도 1b를 참조하면, 유전체 영역(122)은 금속 레일 도체(120)와 단자 영역(124) 간의 전기 접속을 방지하도록 구성된다. 도 1b에 도시된 예시적인 실시형태에서, 유전체 영역(122)은 전기 접속을 방지하도록 금속 레일 도체(120)를 단자 영역(124)으로부터 효과적으로 격리시킨다.
도 1c는 본 발명의 예시적인 실시형태에 따른 예시적인 비평면 반도체 소자 내의 유전체 영역의 제2 구성의 등각투영도이다. 도 1a에서 설명한 것처럼, 핀펫(100)은 반도체 기판(102) 위에 위치한 핀 구조체(104), 소스 영역(106), 게이트 영역(108), 드레인 영역(110), 유전체 영역(112) 및 하나 이상의 금속 레일 도체(114)를 포함한다. 도 1c에 도시한 금속 레일 도체(120)와 유전체 영역(126)은 각각 도 1a와 관련하여 위에서 설명한 하나 이상의 금속 레일 도체(114) 중의 하나 및 유전체 영역(112)의 예시적인 실시형태를 표시할 수 있다. 유사하게, 도 1c에 도시된 단자 영역(128)은 도 1a와 관련하여 위에서 설명한 소스 영역(106), 게이트 영역(108) 및/또는 드레인 영역(110)의 예시적인 실시형태를 표시할 수 있다.
도 1c를 참조하면, 금속 레일 도체(120)는 단자 영역(128)과 전기적으로 접속하여 금속 레일 도체(120)와 단자 영역(128) 사이에 전기 접속을 제공할 수 있다. 도 1c에 도시된 예시적인 실시형태에서, 금속 레일 도체(120)는 단자 영역(128)에 전기적으로 접속하여 전기 접속을 제공하도록 유전체 영역(126) 내에서 충분히 노출된다. 뒤에서 자세히 설명하는 바와 같이, 유전체 영역(126)의 일부는 유전체 영역(126)의 일부를 노출시키기 위한 제조 공정 중에 일부 예를 제공하는 건식 에칭 또는 습식 에칭과 같은 패터닝 공정을 통하여 제거될 수 있다, 그 후, 단자 영역(128)이 성막을 통하여 유전체 영역(126)의 일부 위에 성막될 수 있고, 여기에서 물질이 성장, 코팅 또는 다른 방식으로 전사된다. 예시적인 실시형태에서, 도 1c에 도시된 단자 영역(128)의, 도 1a에 도시된 데카르트 좌표계의 z축을 따르는 높이는 도 1b에 도시된 단자 영역(124)의 높이보다 더 크다. 이 예시적인 실시형태에서, 단자 영역(124)과 단자 영역(128) 간의 높이 차는 금속 레일 도체(120)와 단자 영역(128) 사이에 전기 접속을 제공하기 위해 금속 레일 도체(120)를 노출시키도록 유전체 영역(126)의 충분한 부분을 제거함으로써 발생된다.
도 1d 및 도 1e는 본 발명의 예시적인 실시형태에 따른 비평면 반도체 소자를 각각 구비한 제1의 예시적인 집적 회로 및 제2의 예시적인 집적 회로의 등각투영도이다.
도 1d에 도시된 예시적인 실시형태에서, 집적 회로(129)는 내부에 복수의 금속 레일 도체를 가진 유전체 영역 위에 위치된 비평면 반도체 소자를 포함한다. 유전체 영역은 복수의 금속 레일 도체와 비평면 반도체 소자의 게이트, 소스 및/또는 드레인 영역 간의 전기 접속을 허용하도록 또는 복수의 금속 레일 도체와 비평면 반도체 소자의 게이트, 소스 및/또는 드레인 영역 간의 전기 접속을 금지하도록 선택적으로 구성될 수 있다. 도 1d에 도시된 예시적인 실시형태에서, 집적 회로(129)는 소스 영역(134.1), 게이트 영역(136.1) 및 드레인 영역(138.1)을 가진 제1 핀펫(130)과, 소스 영역(134.2), 게이트 영역(136.2) 및 드레인 영역(138.2)을 가진 제2 핀펫(132)과, 반도체 기판(140) 위에 위치한 유전체 영역(142)을 포함한다. 도 1d에 도시된 집적 회로(129)는 단지 예시 목적이고 집적 회로(129)는 제1 핀펫(130) 및 제2 핀펫(132)과 실질적으로 유사한 방식으로 구성된 더 많은 핀펫을 포함할 수 있다는 점에 주목해야 한다. 도 1d에 도시된 예시적인 실시형태에서, 제1 핀펫(130) 및 제2 핀펫(132)은 도 1a와 관련하여 위에서 설명한 핀펫(100)의 예시적인 실시형태를 표시할 수 있다. 그래서 소스 영역(134.1)과 소스 영역(134.2)은 도 1a와 관련하여 위에서 설명한 소스 영역(106)의 예시적인 실시형태를 표시할 수 있고, 게이트 영역(136.1)과 게이트 영역(136.2)은 도 1a와 관련하여 위에서 설명한 게이트 영역(108)의 예시적인 실시형태를 표시할 수 있으며, 드레인 영역(138.1)과 드레인 영역(138.2)은 도 1a와 관련하여 위에서 설명한 드레인 영역(110)의 예시적인 실시형태를 표시할 수 있다. 도 1d에 도시된 것처럼, 드레인 영역(138.1)과 드레인 영역(138.2)은 제1 핀펫(130)과 제2 핀펫(132) 사이에서 공유되는 공통 드레인 영역으로서 특징지을 수 있다.
도 1d에 도시된 것처럼, 집적 회로(129)는 유전체 영역(142) 내에 위치된 금속 레일 도체(144.1, 144.2)를 또한 포함한다. 금속 레일 도체(144.1, 144.2)는 도 1a와 관련하여 위에서 설명한 하나 이상의 금속 레일 도체(114)의 예시적인 실시형태를 표시할 수 있다. 도 1d에 도시된 예시적인 실시형태에서, 금속 레일 도체(144.1, 144.2)는 소스 영역(134.1)과 소스 영역(134.2) 사이에서 수평 방향으로, 즉 도 1a에 도시된 것처럼 데카르트 좌표계의 x축을 따라 반도체 기판(140)의 길이를 가로지른다. 도 1d에 도시된 예시적인 실시형태에서, 도 1d에 원(146.1)으로 나타낸 바와 같이, 금속 레일 도체(144.1)는 소스 영역(134.2)에 전기적으로 접속하여 도 1c와 관련하여 위에서 설명한 것처럼 소스 영역(134.2)과 금속 레일 도체(144.1) 사이에 전기 접속을 제공할 수 있다. 이 예시적인 실시형태에서, 금속 레일 도체(144.1)는 소스 영역(134.1)에 전기적으로 접속하여 도 1c와 관련하여 위에서 설명한 것처럼 소스 영역(134.1)과 금속 레일 도체(144.1) 사이에 전기 접속을 제공할 수 있다. 그래서 금속 레일 도체(144.1)는 소스 영역(134.1)과 소스 영역(134.2) 사이에 전기 접속을 제공한다. 그러나 도 1d에 도시된 예시적인 실시형태에서, 도 1d에 원(146.2)으로 나타낸 바와 같이, 유전체 역역(142)은 도 1b와 관련하여 위에서 설명한 것처럼 금속 레일 도체(144.2)와 소스 영역(134.2) 사이에 전기 접속을 금지하도록 구성된다. 이 상황에서, 유전체 영역(142)은 금속 레일 도체(144.2)와 소스 영역(134.2) 사이에 전기 접속을 금지하도록 금속 레일 도체(144.2)를 소스 영역(134.2)으로부터 효과적으로 격리시킨다. 비록 도 1d에서 소스 영역(134.2)만이 금속 레일 도체(144.1)에 전기적으로 접속되는 것으로 도시되어 있지만, 다른 소스/드레인 단자도 또한 회로 설계 및 소자 구성에 따라 금속 레일 도체에 접속될 수 있다는 점에 주목하여야 한다. 금속 레일 도체가 유전체 영역(142) 내에 형성되기 때문에, 금속 레일 도체는 추가의 소자 공간을 점유하지 않고 복수의 소스/드레인 단자들을 전기적으로 접속시킬 수 있다.
도 1e에 도시된 것처럼, 집적 회로(150)는 m개의 행 및 n개의 열의 어레이로 배열된 핀펫(152.1.1-152.m.n)을 포함한다. 그러나 핀펫(152.1.1-152.m.n)의 다른 배열도 본 발명의 정신 및 범위로부터 벗어나지 않고 가능하다. 이 예시적인 실시형태에서, m개의 행은 각각 하나 이상의 금속 레일 도체(154.1-154.a) 중의 하나 이상의 금속 레일 도체를 포함한다. 도 1e에 도시된 예시적인 실시형태에서, 각각의 핀펫(152.1.1-152.m.n)은 도 1a와 관련하여 위에서 설명한 핀펫(100) 및/또는 도 1d와 관련하여 위에서 설명한 제1 핀펫(130) 및 제2 핀펫(132)의 예시적인 실시형태를 표시할 수 있다. 비록 도 1e에서 핀펫(152.m.n)의 하나의 소스 영역이 금속 레일 도체(154.1)에 전기적으로 접속된 것으로 도시되어 있지만, 다른 소스/드레인 단자도 또한 회로 설계 및 소자 구성에 따라 금속 레일 도체에 접속될 수 있다는 점에 주목하여야 한다. 금속 레일 도체가 유전체 영역 내에 형성되기 때문에, 금속 레일 도체는 추가의 소자 공간을 점유하지 않고 복수의 소스/드레인 단자들을 전기적으로 접속시킬 수 있다.
예시적인 비평면 반도체 소자를 구비한 집적 회로를 형성하기 위한 전자 설계 플랫폼
도 2는 본 발명의 예시적인 실시형태에 따른 전자 설계 플랫폼의 블록도이다. 도 2에 도시한 것처럼, 전자 설계 플랫폼(200)은, 본 발명의 정신 및 범위로부터 벗어나지 않고 당업자에게 명백한 하나 이상의 컴퓨팅 장치, 프로세서, 컨트롤러 또는 다른 장치에 의해 실행된 때, 전자 소자의 아날로그 및/또는 디지털 회로의 하나 이상의 고수준 소프트웨어 수준 설명을 설계, 시뮬레이트, 분석 및/또는 검증할 수 있는 하나 이상의 전자 설계 소프트웨어 애플리케이션을 포함한 설계 흐름을 표시한다. 예시적인 실시형태에서, 상기 하나 이상의 고수준 소프트웨어 수준 설명은 예를 들면 C, 시스템 C, C++, 랩뷰(LabVIEW) 및/또는 MATLAB를 포함한 그래픽 설계 애플리케이션과 같은 고수준 소프트웨어 언어, SysML, SMDL 및/또는 SSDL과 같은 범용 시스템 설계 언어, 또는 본 발명의 정신 및 범위로부터 벗어나지 않고 당업자에게 명백한 임의의 다른 적당한 고수준 소프트웨어 또는 범용 시스템 설계 언어, 또는 공통 파워 포맷(Common Power Format, CPF), 통합형 파워 포맷(Unified Power Format, UPF), 또는 본 발명의 정신 및 범위로부터 벗어나지 않고 당업자에게 명백한 임의의 다른 적당한 고수준 소프트웨어 포맷과 같은 고수준 소프트웨어 포맷을 이용하여 구현될 수 있다. 도 2에 도시된 예시적인 실시형태에서, 전자 설계 포맷(200)은 종합 애플리케이션(202), 배치 및 라우팅 애플리케이션(204), 시뮬레이션 애플리케이션(206) 및 검증 애플리케이션(208)을 포함한다.
더욱이, 본 발명의 각종 실시형태는 하드웨어, 펌웨어, 소프트웨어 또는 이들의 임의 조합으로 구현될 수 있다. 본 발명의 각종 실시형태는 하나 이상의 프로세서에 의해 판독 및 실행될 수 있는 기계 판독가능 매체에 저장된 명령어로서 또한 구현될 수 있다. 기계 판독가능 매체는 기계(예를 들면, 컴퓨팅 장치)에 의해 판독 가능한 형태로 명령어를 저장하거나 전송하는 임의의 메카니즘을 포함할 수 있다. 예를 들면, 기계 판독가능 매체는 읽기 전용 메모리(ROM)와 같은 비일시적 기계 판독가능 매체; 랜덤 액세스 메모리(RAM); 자기 디스크 기억 매체; 광 기억 매체; 플래시 메모리 장치 등을 포함할 수 있다. 다른 예로서, 기계 판독가능 매체는 전기, 광, 음향 또는 다른 형태의 전파 신호(예를 들면, 반송파, 적외선 신호, 디지털 신호 등)와 같은 일시적 기계 판독가능 매체를 포함할 수 있다. 또한, 펌웨어, 소프트웨어, 루틴, 명령어가 소정 동작을 수행하는 것으로서 여기에서 설명될 수 있다. 그러나 그러한 설명은 단지 편의상이고 그러한 동작은 사실 펌웨어, 소프트웨어, 루틴, 명령어 등을 실행하는 컴퓨팅 장치, 프로세서, 컨트롤러 또는 다른 장치로부터 발생한다는 점을 이해하여야 한다. 예시적인 실시형태에서, 종합 애플리케이션(202), 배치 및 라우팅 애플리케이션(204), 시뮬레이션 애플리케이션(206) 및 검증 애플리케이션(208)은, 본 발명의 정신 및 범위로부터 벗어나지 않고 당업자에게 명백한 하나 이상의 컴퓨팅 장치, 프로세서, 컨트롤러 또는 다른 장치에 의해 실행된 때, 범용 전자 장치로부터의 상기 하나 이상의 컴퓨팅 장치, 프로세서, 컨트롤러 또는 다른 장치를 뒤에서 더 자세히 설명하는 바와 같이 상기 애플리케이션들 중의 하나 이상을 실행하는 특수 목적 전자 장치로 구성하는 하나 이상의 전자 설계 소프트웨어 애플리케이션을 표시한다.
종합 애플리케이션(202)은 전자 장치의 하나 이상의 특성, 파라미터 또는 속성들을 전자 장치의 아날로그 회로 및/또는 디지털 회로와 관련한 하나 이상의 고수준 소프트웨어 수준 설명 내의 하나 이상의 논리 동작, 하나 이상의 산술 동작, 하나 이상의 제어 동작, 및/또는 본 발명의 정신 및 범위로부터 벗어나지 않고 당업자에게 명백한 임의의 다른 적당한 동작 또는 동작들로 변환한다. 종합 애플리케이션(202)은 하나 이상의 논리 동작, 하나 이상의 산술 동작, 하나 이상의 제어 동작, 및/또는 다른 적당한 동작 또는 동작들을 시뮬레이트하기 위한 시뮬레이션 알고리즘을 활용하여 전자 설계 명세서에서 개설(outline)된 전자 장치의 하나 이상의 특성, 파라미터 또는 속성에 따라서 하나 이상의 논리 동작, 하나 이상의 산술 동작, 하나 이상의 제어 동작, 및/또는 다른 적당한 동작 수행을 검증할 수 있다.
배치 및 라우팅 애플리케이션(204)은 전자 장치의 아날로그 회로 및/또는 디지털 회로의 전자 구조체 설계를 형성하도록 상기 하나 이상의 고수준 소프트웨어 수준 설명을 변환한다. 배치 및 라우팅 애플리케이션(204)은 전자 장치의 아날로그 회로 및/또는 디지털 회로의 전자 구조체 설계를 형성하도록 상기 하나 이상의 고수준 소프트웨어 수준 설명의 상기 하나 이상의 논리 동작, 하나 이상의 산술 동작, 하나 이상의 제어 동작, 및/또는 다른 적당한 동작 또는 동작들을 기하학적 형상 및/또는 기하학적 형상들 간의 상호접속으로 변환하기 위해 표준 셀의 라이브러리 내의 하나 이상의 표준 셀 중에서 선택적으로 선택한다. 예시적인 실시형태에서, 상기 하나 이상의 표준 셀 중의 적어도 하나는 일 예를 제공하는 핀펫(100)과 같은 하나 이상의 비평면 반도체 소자를 포함한다. 이 예시적인 실시형태에서, 예를 들면 하나 이상의 비평면 반도체 소자의 소스 영역, 게이트 영역 및/또는 드레인 영역과 같은 각종 도전성 구조체는, 도 1과 관련하여 위에서 설명한 하나 이상의 비평면 반도체 소자 내에서, 일 예를 제공하는 하나 이상의 금속 레일 도체(114)와 같은 하나 이상의 금속 레일 도체에 전기적으로 접속될 수 있다.
표준 셀의 라이브러리로부터 하나 이상의 표준 셀을 선택한 후에, 배치 및 라우팅 애플리케이션(204)은 하나 이상의 선택된 표준 셀을 전자 소자 설계 부지에 배치한다. 그 후, 배치 및 라우팅 애플리케이션(204)은 전자 소자의 아날로그 회로 및/또는 디지털 회로의 전자 구조체 설계를 형성하도록 상기 하나 이상의 고수준 소프트웨어 수준 설명의 상기 하나 이상의 논리 동작, 하나 이상의 산술 동작, 하나 이상의 제어 동작, 및/또는 다른 적당한 동작 또는 동작들에 따라서 상기 하나 이상의 선택된 표준 셀들 사이에서 각종 상호접속을 라우팅시킨다. 예시적인 실시형태에서, 배치 및 라우팅 애플리케이션(204)은 상기 하나 이상의 선택된 표준 셀들 중의 인접하는 표준 셀들 사이에서 하나 이상의 금속 레일 도체들을 전기적으로 접속시킬 수 있다.
시뮬레이션 애플리케이션(206)은 전자 소자의 아날로그 회로 및/또는 디지털 회로의 전자 구조체 설계를 시뮬레이트하여 상기 전자 소자의 아날로그 회로 및/또는 디지털 회로의 전자 구조체 설계의 하나 이상의 특성, 파라미터 또는 속성을 복제한다. 예시적인 실시형태에서, 시뮬레이션 애플리케이션(206)은 정적 타이밍 분석(static timing analysis, STA), IREM 분석이라고도 부르는 전압 강하 분석, 클럭 도메인 교차 검증(Clock Domain Crossing Verification, CDC 체크), 모델 체크라고도 부르는 공식 검증, 동등성 체크, 또는 임의의 다른 적당한 분석을 제공할 수 있다. 추가의 예시적인 실시형태에서, 시뮬레이션 애플리케이션(206)은 선형 소신호 주파수 도메인 분석과 같은 교류(AC) 분석, 및/또는 STA, IREM 분석 또는 다른 적당한 분석을 수행하기 위해 전압, 전류 및/또는 파라미터를 스위핑하는 동안 계산되는 비선형 동작점들의 시퀀스 또는 비선형 정지점 계산과 같은 직류(DC) 분석을 수행할 수 있다.
검증 애플리케이션(208)은 상기 시뮬레이션 애플리케이션(206)에 의해 복제된 상기 전자 소자의 아날로그 회로 및/또는 디지털 회로의 전자 구조체 설계의 하나 이상의 특성, 파라미터 또는 속성이 전자 설계 사양을 만족시키는지 검증한다. 검증 애플리케이션(208)은 설계 규칙 체크(design rule check, DRC)라고도 부르는 물리적 검증을 또한 수행하여 전자 소자의 아날로그 회로 및/또는 디지털 회로의 전자 구조체 설계가 전자 소자를 제조하기 위한 반도체 주조장(foundry) 및/또는 반도체 기술 노드에 의해 규정된 설계 규칙이라고 부르는 하나 이상의 권장된 파라미터를 만족시키는지 체크할 수 있다.
비평면 반도체 소자의 예시적인 제조
도 3a 내지 도 15c는 본 발명의 예시적인 실시형태에 따른, 층간 유전체 물질 내에 형성된 금속 도체 레일 구조체가 핀펫 어레이의 예컨대 게이트/소스/드레인 단자와 같은 복수의 도전성 구조체들에 및/또는 그 사이에 전기 접속을 제공하기 위해 사용될 수 있는 부분적으로 제조된 반도체 구조체의 각종 뷰를 보인 것이다. 이하의 설명은 일부 예를 제공하는, 도 1a와 관련하여 위에서 설명한 핀펫(100)과 같은 비평면 반도체 소자, 및/또는 도 1d와 관련하여 위에서 설명한 집적 회로(129) 및/또는 도 1e와 관련하여 위에서 설명한 집적 회로(150)와 같이 하나 이상의 비평면 반도체 소자를 구비한 집적 회로를 제조하기 위해 사용될 수 있다.
도 3a는 본 발명의 예시적인 실시형태에 따른, 부분적으로 제조된 반도체 구조체의 등각투영도이다. 부분적으로 제조된 반도체 구조체(300)는 핀펫의 일부를 포함한다. 도 3a에 도시된 것처럼, 부분적으로 제조된 반도체 구조체(300)는 반도체 기판(302), 핀 구조체(304), 하드 마스크(306), 유전체 스페이서(308) 및 시드 층 구조체(310)를 포함한다.
도 3a에 도시된 예시적인 실시형태에서, 반도체 기판(302)은 실리콘 기판일 수 있다. 그러나 반도체 기판(302)은 대안적으로 (i) 게르마늄과 같은 다른 반도체; (ii) 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 갈륨 비소 인화물(GaAsP), 알루미늄 인듐 비화물(AlInAs), 알루미늄 갈륨 비화물(AlGaAs), 갈륨 인듐 비화물(GaInAs), 갈륨 인듐 인화물(GaInP), 갈륨 인듐 비소 인화물(GaInAsP), 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; (iii) 실리콘 게르마늄(SiGe)을 포함한 합금 반도체; 또는 (iv) 이들의 조합일 수 있다. 예시적인 실시형태에서, 반도체 기판(302)은 SOI(semiconductor on insulator)일 수 있다. 예시적인 실시형태에서, 반도체 기판(302)은 에피택셜 물질일 수 있다.
도 3a에 도시된 것처럼, 핀 구조체(304)는 기판으로부터 돌출한 핀형 반도체 물질을 포함하고 서로 평행(예를 들면, 동일 방향으로 연장)할 수 있다. 핀 구조체(304)는 하나 이상의 트랜지스터가 형성되는 활성 영역을 포함한다. 핀 구조체(304)는 (i) 실리콘(Si), 또는 게르마늄과 같은 다른 기본 반도체; (ii) 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 및/또는 인듐 안티몬화물을 포함한 화합물 반도체; (iii) SiGe를 포함한 합금 반도체; 또는 (iv) 이들의 조합을 포함할 수 있다. 핀 구조체(304)는 패터닝 공정 및 에칭 공정을 포함한 적당한 공정을 이용하여 제조될 수 있다. 패터닝 공정은 기판 위에(예를 들면, 실리콘 층 위에) 포토레지스트 층을 형성하는 단계, 레지스트를 패턴에 노출시키는 단계, 노광 후 굽기 공정을 수행하는 단계, 및 상기 레지스트를 현상하여 레지스트를 포함한 마스킹 요소를 형성하는 단계를 포함할 수 있다. 상기 마스킹 요소는 그 다음에 에칭 공정에 의해 반도체 기판(302)에 리세스를 형성하여 돌출 핀을 만드는 동안 기판의 영역들을 보호하기 위해 사용될 수 있다. 리세스는 반응성 이온 에칭(reactive ion etch, RIE) 및/또는 다른 적당한 공정을 이용하여 에칭될 수 있다. 반도체 기판(302) 위에 핀 구조체(304)를 형성하기 위한 다른 많은 방법들이 적당할 수 있다. 예를 들면, 핀 구조체(304)는 일부 실시형태에 따라서 에피택셜 물질을 포함할 수 있다.
하드 마스크(306)는 예를 들면 에칭에 의해 핀 구조체(304)를 패터닝하기 위해 사용할 수 있다. 하드 마스크(306)는 후속 처리 단계에서 핀 구조체(304)를 보호하기 위해 또한 사용할 수 있다. 예시적인 실시형태에서, 하드 마스크(306)는 핀 구조체(304)의 상부면 위에 형성된다. 하드 마스크(306)는 핀 구조체(304)들 사이 및 반도체 기판(302)의 상부면 위에 또한 형성될 수 있다. 하드 마스크(306)는 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 탄소 질화물, 실리콘 산탄화물, 티탄 산화물, 다른 적당한 유전체 물질 및/또는 이들의 조합과 같은 유전체 물질로 제조될 수 있다. 예시적인 실시형태에서, 하드 마스크(306)는 반도체 기판(302)의 상부면 위에 형성되지 않는다.
도 3a에 도시된 것처럼, 격리 스페이서(308)는 핀 구조체(304)들 사이의 리세스를 부분적으로 충진하고 핀 구조체(304)의 측벽에 형성될 수 있다. 예시적인 실시형태에서, 격리 스페이서(308)는 예를 들면 실리콘 산화물, 스핀온 글래스, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄소 질화물, 실리콘 산질화물, 실리콘 산탄화물, 불소 도핑 실리케이트 글래스(FSG), 낮은 k 유전체 물질, 다른 적당한 절연 물질 및/또는 이들의 조합과 같은 유전체 물질로 제조될 수 있다. 예시적인 실시형태에서, 격리 스페이서(308)는 노출된 표면 위에 격리 물질을 블랭킷 성막하고 이방성 에칭 공정을 이용하여 상기 성막된 격리 층의 수평 부분을 제거함으로써 형성될 수 있다. 격리 스페이서(308)는 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 다른 적당한 공정 및/또는 이들의 조합에 의해 성막될 수 있다. 격리 스페이서(308) 및/또는 핀 구조체(304)를 위한 다른 제조 기법도 가능하다. 격리 스페이서(308)는 예를 들면 하나 이상의 서브스페이서 또는 유전체 라이너 층을 가진 구조체와 같은 다층 구조체를 포함할 수 있다. 격리 스페이서(308)는 스페이서 물질에서 공극 및 심(seam)을 제거하기 위해 다단계 성막 및 트리트먼트 공정을 이용하여 향상된 스페이서 층을 성막함으로써 또한 형성될 수 있다. 예시적인 실시형태에서, 격리 스페이서(308)는 층간 유전체 물질일 수 있다. 예시적인 실시형태에서, 격리 스페이서(308)는 도 3a에 도시된 것처럼 하드 마스크(306) 위 및 핀 구조체(304)의 측벽 위에 직접 형성된다. 예시적인 실시형태에서, 격리 스페이서(308)는 반도체 기판(302) 위 및 핀 구조체(304)의 측벽 위에 직접 형성된다.
도 3a에 도시된 것처럼, 시드 층 물질(309)이 격리 스페이서(308)의 측벽 위에 형성된다. 예시적인 실시형태에서, 시드 층 물질(309)은 예를 들면 실리콘, 실리콘 화합물, 티탄 질화물(TiN), 텅스텐, 코발트, 다른 적당한 물질 및/또는 이들의 조합과 같은 실리콘 물질로 형성될 수 있다. 예시적인 실시형태에서, 시드 층 물질(309)은 격리 스페이서(308)와 다른 에칭 선택성을 가질 수 있다. 예시적인 실시형태에서, 시드 층 물질(309)은 반도체 기판(302) 위 및 격리 스페이서(308)의 측벽 위에 직접 형성된다. 예시적인 실시형태에서, 시드 층 물질(309)은 노출된 표면 위에 반도체 물질을 블랭킷 성막하고, 성막된 반도체 물질을 패터닝하고, 포토레지스트에 의해 보호되지 않은 상기 성막된 시드 층 물질의 노출된 부분을 이방성 에칭 공정을 이용하여 제거함으로써 형성될 수 있다. 일부 실시형태에서, 패터닝 및 에칭 공정은 도 3a에 도시된 것처럼 균일한 길이(L)를 가진 핀(304)의 측벽 위에 시드 층 물질(309)을 형성한다.
도 3b에 도시된 것처럼, 시드 층 물질(309)은 마스킹 층(320)을 이용하여 시드 층 구조체(310)를 형성하도록 패터닝 및 에칭된다. 예시적인 패터닝 공정은 성막된 시드 층 물질의 노출된 표면 위에 포토레지스트 층을 형성하는 단계와, 포토레지스트 층을 위에 패턴을 가진 마스크 또는 레티클에 노출시키는 단계와, 노광 후 굽기 공정을 수행하는 단계와, 상기 레지스트를 현상하여 마스킹 층(320)을 형성하는 단계를 포함할 수 있다. 예시적인 실시형태에서, 마스킹 층(320)은 예를 들면 실리콘 질화물 층, 다른 적당한 층 및/또는 이들의 조합과 같은 하드 마스크일 수 있다. 마스킹 층(320)에 의해 보호되지 않는 시드 층 물질의 표면 구역은 예를 들면 반응성 이온 에칭(RIE) 공정, 습식 에칭 공정, 다른 적당한 공정 및/또는 이들의 조합을 이용하여 에칭된다. 예시적인 실시형태에서, 에칭 선택성은 예를 들면 에칭 가스 유형, 가스 유량, 에칭 온도, 플라즈마 전력, 챔버 압력, 다른 적당한 파라미터 및/또는 이들의 조합과 같은 에칭 공정의 에칭 파라미터들을 제어함으로써 부분적으로 제조된 반도체 구조체(300)의 다른 구조물과 시드 층 물질 사이에서 실질적으로 다를 수 있다. 예를 들면, 에칭 공정은 CF4와 같은 탄화플루오르 가스, 플루오로포름(CHF3), 옥타플루오로프로판(C3F8), 다른 적당한 에칭 가스 및/또는 이들의 조합을 이용한 RIE 공정일 수 있다. 에칭 공정은 이방성 에칭 공정일 수 있다. 시드 층 구조체(310)를 위한 다른 제조 기법도 가능하다. 시드 층 구조체(310)는 예를 들면 하나 이상의 라이너 층을 가진 구조체와 같은 다층 구조체를 포함할 수 있다. 일부 실시형태에서, 시드 층 물질의 블랭킷 성막 후에, 시드 층 구조체(310)는 단일 패터닝/에칭 공정을 이용하여 형성될 수 있다.
핀 길이를 따라 측정한 시드 층 구조체(310)의 길이는 예를 들면 후속적으로 형성되는 금속 드레인 채널의 길이와 같은 소자 필요성에 따라 다르게 할 수 있다. 도 3b는 예를 들면 길이 L1 및 L2와 같이 다른 길이를 가진 시드 층 구조체(310)를 도시하고 있다. 도 3b에 도시된 것처럼, 하드 마스크(306), 격리 스페이서(308) 및 시드 층 구조체(310)의 상부면들은 이들 구조체의 상부면에서 적당한 평탄화 공정을 수행함으로써 실질적으로 동일 수준으로 될 수 있다. 평탄화 공정은 예를 들면 화학 기계 연마(chemical mechanical polishing, CMP) 공정일 수 있다.
도 3c는 포토레지스트 제거 공정 후의 부분적으로 제조된 반도체 구조체(300)를 보인 것이다. 포토레지스트(320)는 습식 화학 공정, 건식 에칭 공정 및/또는 이들의 임의 조합과 같은 임의의 적당한 공정을 이용하여 제거될 수 있다. 제거 공정 후에, 하드 마스크(306), 격리 스페이서(308) 및 시드 층 구조체(310)의 상부면들이 노출된다.
도 4는 본 발명의 예시적인 실시형태에 따른, 갭 충진이 개구 내에서 형성되고 시드 층 구조체가 부분적으로 제거된 후의 부분적으로 제조된 반도체 구조체의 등각투영도이다. 부분적으로 제조된 반도체 구조체(400)는 반도체 기판(302), 핀 구조체(304), 하드 마스크(306), 유전체 스페이서(308), 시드 층 구조체(410) 및 갭 충진 구조체(402)를 포함한다.
도 4에 도시된 것처럼, 갭 충진 구조체(402)는 도 3c와 관련하여 위에서 설명한 부분적으로 제조된 반도체 구조체(300)의 개구들을 충진할 수 있다. 갭 충진 구조체(402)는 예를 들면 인접 핀 구조체(304)들 사이, 대향하는 핀 구조체(304)와 시드 층 구조체(310) 사이, 대향하는 시드 층 구조체(310) 사이와 같이 임의의 인접한 구조체들 사이에 형성된 개구, 및/또는 구조체들 사이의 다른 개구들을 충진할 수 있다. 예시적인 실시형태에서, 갭 충진 구조체(402)는 예들 들면 실리콘 산화물, 스핀온 글래스, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄소 질화물, 실리콘 산질화물, 실리콘 산탄화물, FSG, 낮은 k 유전체 물질, 다른 적당한 절연 물질 및/또는 이들의 조합과 같은, 상기 격리 스페이서(308)와 유사한 유전체 물질로 제조될 수 있다. 예시적인 실시형태에서, 갭 충진 구조체(402)는 노출된 표면 위 및 개구 내에 갭 충진 물질을 블랭킷 성막하고 부분적으로 제조된 반도체 구조체(400)의 상부면들이 실질적으로 동일 수준에 있도록 하드 마스크(306) 및 시드 층 구조체(310)의 상부면 위에 형성된 과잉 갭 충진 물질을 제거하기 위한 평탄화 공정을 수행함으로써 형성될 수 있다. 예시적인 평탄화 공정은 CMP 공정을 포함할 수 있다. 갭 충진 구조체(402)는 CVD, PECVD, PVD, ALD, 다른 적당한 공정 및/또는 이들의 조합에 의해 성막될 수 있다. 갭 충진 구조체(402)를 위한 다른 제조 기법도 가능하다. 갭 충진 구조체(402)는 예를 들면 하나 이상의 라이너 층을 가진 구조체와 같은 다층 구조체를 포함할 수 있다. 갭 충진 구조체(402)는 또한 스페이서 물질에서 공극 및 심을 제거하기 위해 다단계 성막 및 트리트먼트 공정을 이용하여 향상된 갭 충진 층을 성막함으로써 형성될 수 있다.
갭 충진 구조체(402)를 형성한 후에, 시드 층 구조체(310)를 에치백하여 시드 층 구조체(410)를 형성한다. 시드 층 구조체(310)는 예를 들면 RIE 공정, 습식 에칭 공정, 다른 적당한 공정 및/또는 이들의 조합과 같은 임의의 적당한 에칭 공정에 의해 에칭될 수 있다. 예시적인 실시형태에서, 에칭 공정은 이방성 에칭 공정일 수 있다. 예시적인 실시형태에서, 에칭 선택성은 에칭 공정의 에칭 파라미터를 제어함으로써 부분적으로 제조된 반도체 구조체(400)의 다른 구조물과 시드 층 물질 간에 실질적으로 다르게 할 수 있다. 에칭 공정은 부분적으로 제조된 반도체 구조체(400)의 공칭 두께가 달성될 때까지 계속될 수 있다. 예시적인 실시형태에서, 시드 층 구조체(410)의 두께는 약 5Å 내지 약 15Å(예를 들면, 5Å-15Å)의 범위 내일 수 있다. 예시적인 실시형태에서, 시드 층 구조체(410)는 약 10Å의 두께를 가질 수 있다. 시드 층 구조체(410)의 두께는 비제한적으로 두께 균일성 및 전도율에 대한 영향을 포함한 몇 가지 인수에 의해 결정될 수 있다. 예를 들면, 작은 시드 층 두께는 시드 층 두께의 균일성에 영향을 주고, 더 큰 두께는 후속적으로 형성되는 금속 레일 도체의 전체 전도율에 영향을 줄 수 있다.
도 5a 및 도 5b는 본 발명의 예시적인 실시형태에 따른, 금속 레일 도체와 층간 유전체 충진이 형성된 후에 부분적으로 제조된 반도체 구조체의 등각투영도이다. 도 5a에 도시된 것처럼, 부분적으로 제조된 반도체 구조체(500)는 반도체 기판(302), 핀 구조체(304), 하드 마스크(306), 유전체 스페이서(308), 갭 충진 구조체(402), 시드 층 구조체(410), 금속 레일 도체(502) 및 유전체 충진(504)을 포함한다. 예시적인 실시형태에서, 유전체 스페이서(308), 갭 충진 구조체(402) 및 유전체 충진(504)은 동일 물질로 형성될 수 있다. 간편성을 위해, 이들은 도 5b에 도시된 것처럼 결합하여 층간 유전체(ILD)(506)로서 예시된다.
도 5a에 도시된 것처럼, 금속 레일 도체(502)는 시드 층 구조체(410) 위에 형성될 수 있다. 예시적인 실시형태에서, 금속 레일 도체(502)는 텅스텐, 코발트, 구리, 알루미늄, 다른 적당한 물질 및/또는 이들의 조합과 같은 임의의 적당한 물질로 형성될 수 있다. 예시적인 실시형태에서, 금속 레일 도체(502)는 전술한 물질의 금속 합금을 이용하여 형성될 수 있다. 금속 레일 도체(502)의 상부면은 실질적으로 매끈한 표면일 수 있다. 금속 레일 도체(502)는 시드 층 구조체(410)를 금속 레일 도체(502)의 성장이 시작되는 시드 층으로서 이용하여 형성될 수 있다. 예를 들면, 금속 레일 도체(502)는 금속 레일 도체의 공칭 두께가 달성될 때까지 시드 층 구조체(410)의 상부면으로부터 형성을 시작할 수 있다. 예시적인 실시형태에서, 금속 레일 도체 물질의 성장은 CVD, 전기도금, 무전해 도금, 다른 적당한 공정 및/또는 이들의 조합과 같은 적당한 공정을 이용하여 완성될 수 있다. 예를 들면, 텅스텐 물질이 실리콘 물질을 시드 층으로서 이용하여 형성될 수 있다. 금속 레일 도체(502)의 높이는 핀펫 소자의 게이트 피치의 약 0.8배 내지 약 1.2배의 범위 내일 수 있다. 예시적인 실시형태에서, 금속 레일 도체의 폭은 핀 구조체(304)의 폭의 약 0.8배 내지 약 2.2배의 범위 내일 수 있다. 예시적인 실시형태에서, 금속 레일 도체의 피치(즉, 인접 금속 레일 도체들의 중심 간 거리)는 핀 구조체(304)의 핀 피치의 약 0.8배 내지 약 1.2배의 범위 내일 수 있다. 예시적인 실시형태에서, 각각의 금속 레일 도체(502)는 실질적으로 유사한 폭 또는 높이를 가질 수 있다. 예시적인 실시형태에서, 상기 폭 또는 높이는 각각의 금속 레일 도체(502)들 간에 다르게 할 수 있다.
금속 레일 도체(502)가 형성된 후, 유전체 충진(504)이 금속 레일 도체(502) 위에 형성되고 갭 충진 구조체(402) 내의 개구들을 충진한다. 예시적인 실시형태에서, 유전체 충진(504)은 갭 충진 구조체(402) 내의 개구들이 완전히 충진될 때까지 상기 구조체 위에 유전체 충진 물질을 블랭킷 성막함으로써 형성될 수 있다. 이어서 유전체 충진 물질의 상부면이 하드 마스크(306)와 실질적으로 동일 수준으로 될 때까지 과잉 유전체 충진 물질을 제거하고 유전체 충진 물질을 평탄화하기 위해 평탄화 공정이 수행된다. 평탄화 공정 후에, 평탄화된 유전체 충진 물질은 유전체 충진(504)을 형성한다. 예시적인 실시형태에서, 유전체 충진(504)은 유전체 스페이서(308) 및 갭 충진 구조체(402)와 동일 물질을 이용하여 형성될 수 있다. 예를 들면, 유전체 충진(504)은 실리콘 산화물, 스핀온 글래스, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄소 질화물, 실리콘 산질화물, FSG, 낮은 k 유전체 물질, 다른 적당한 절연 물질 및/또는 이들의 조합을 이용하여 형성될 수 있다. 일부 상황에서, 유전체 스페이서(308), 갭 충진 구조체(402) 및 유전체 충진(504)은 간편성을 위해 도 5b에서 ILD(506)로서 예시된 것과 같이 동일 물질을 이용하여 형성될 수 있다. 후속 제조 단계들은 도 5b에 도시된 구조체에 기초하여 설명할 것이다.
도 6은 본 발명의 예시적인 실시형태에 따른, ILD 층을 에치백하고 핀 위에 폴리 게이트를 형성한 후에 부분적으로 제조된 반도체 구조체의 등각투영도이다. 부분적으로 제조된 반도체 구조체(600)는 반도체 기판(302), 핀 구조체(304), 하드 마스크(306), 시드 층 구조체(410), 금속 레일 도체(502), 부분적으로 에칭된 ILD(602) 및 폴리 게이트 구조체(604)를 포함한다.
도 6에 도시된 예시적인 실시형태에서, 도 5b의 부분적으로 제조된 반도체 구조체(500)로부터의 ILD(506)는 공칭 깊이가 달성될 때까지 균일하게 에칭된다. 에칭 공정은 등방성 에칭 공정이고, ILD(506)의 에칭된 두께는 반도체 구조체 전역에서 균일하다. ILD(506)는 에칭 공정 후에 부분적으로 에칭된 ILD(602)를 형성한다. 에칭 공정 후에, 핀 구조체(304)의 일부가 부분적으로 에칭된 ILD(602)의 상부면으로부터 돌출할 수 있다. 제거되는 ILD(506)의 양은 몇 가지 인수에 의존할 수 있다. 첫째로, 핀 구조체(304)의 돌출부는 후속 제조 단계에서 핀펫 소자의 활성부를 형성하기 위해 사용된다. 예를 들면, 핀 구조체(304)의 돌출부는 핀펫 소자의 채널 및 소스/드레인 영역을 위해 사용되는 핀의 활성부를 표시한다. 그러므로 핀 구조체(304)의 충분한 높이는 부분적으로 에칭된 ILD(602)의 상부면 위일 수 있다. 둘째로, 금속 레일 도체(502)는 에칭 공정 후에 노출되지 않고 부분적으로 에칭된 ILD(602) 아래에 유지되어야 한다.
부분적으로 에칭된 ILD(602)가 형성된 후에, 폴리 게이트 구조체(604)가 상기 부분적으로 에칭된 ILD(602)에 의해 덮이지 않은 상부면 및 측벽 표면을 포함한 핀 구조체(304)의 노출된 표면 위에 형성될 수 있다. 예시적인 실시형태에서, 하드 마스크(306)의 일부는 폴리 게이트 구조체(604)가 핀 구조체(304)의 상부면 위에 직접 형성될 수 있도록 폴리 게이트 물질의 성막 전에 패터닝 및 제거될 수 있다. 예시적인 실시형태에서, 하드 마스크 층을 제거하는 단계는 실리콘 질화물을 에칭하는 인산(H3PO4)으로 습식 화학 공정을 수행하는 단계를 포함한다. 폴리 게이트 구조체(604)는 반도체 물질을 블랭킷 성막하고 패터닝 및 에칭 공정을 수행함으로써 형성될 수 있다. 폴리 게이트 구조체(604)는 일부 실시형태에 따라서 게이트 유전체 층, 게이트 전극 구조체 및/또는 하나 이상의 추가 층을 포함할 수 있다. 예시적인 실시형태에서, 폴리 게이트 구조체(604)는 게이트 전극 구조체로서 폴리실리콘을 이용한다. 예시적인 실시형태에서, 폴리 게이트 구조체(604)는 게이트 전극 구조체로서 비정질 실리콘을 이용한다. 예시적인 실시형태에서, 폴리 게이트 구조체(604)는 금속 게이트 구조체를 형성하기 위해 사용되는 게이트 교체 공정에서 형성된 것과 같은 희생 게이트 구조체일 수 있다. 예시적인 실시형태에서, 하드 마스크(도 6에는 도시 생략됨)가 폴리 게이트 구조체(604)의 상부면 위에 배치된다. 하드 마스크는 폴리 게이트 구조체(604)를 형성하기 위해 반도체 물질을 예를 들면 에칭에 의해 패터닝하기 위해 사용될 수 있다. 예시적인 실시형태에서, 하드 마스크는 실리콘 질화물 등의 유전체 물질로 제조될 수 있다. 예시적인 실시형태에서, 폴리 게이트 피치(즉, 인접하는 폴리 게이트 구조체(604)들의 중심 간 거리)는 약 10nm 내지 약 300nm의 범위 내일 수 있다. 예시적인 실시형태에서, 폴리 게이트 길이(Lg)는 약 3nm 내지 약 80nm의 범위 내일 수 있다.
도 7a 및 도 7b는 본 발명의 예시적인 실시형태에 따른, 금속 레일 도체의 일부를 노출시키기 위해 부분적으로 에칭된 ILD에서 트렌치를 개방하기 위한 부분적으로 제조된 반도체 구조체의 등각투영도이다. 부분적으로 제조된 반도체 구조체(700)는 반도체 기판(302), 핀 구조체(304), 하드 마스크(306), 시드 층 구조체(410), 금속 레일 도체(502), 부분적으로 에칭된 ILD(602), 폴리 게이트 구조체(604) 및 부분적으로 에칭된 ILD(602)에 형성된 트렌치(702)를 포함한다.
하나 이상의 패터닝 및 에칭 공정을 이용하여 금속 레일 도체의 일부를 노출시킬 수 있다. 예를 들면, 도 7a에 도시된 것처럼, 패터닝 공정은 구조체 위에(예를 들면, 폴리 게이트 구조체 위에) 포토레지스트 층을 형성하는 단계와, 레지스트를 패턴에 노출시키는 단계와, 노광 후 굽기 공정을 수행하는 단계와, 레지스트를 현상하여 마스킹 층(704)을 형성하는 단계를 포함할 수 있다. 인접하는 폴리 게이트 구조체(604)들 간의 작은 피처 크기 및 피치 때문에, 패터닝된 마스킹 층은 인접하는 폴리 게이트 구조체들 사이에서 매달리거나 폴리 게이트 구조체의 엣지 위에서 선반(ledge)으로서 걸리기에 충분한 기계적 강도를 가질 수 있다.
도 7b는 금속 레일 도체의 일부를 노출시키기 위한 에칭 공정 및 마스킹 층을 제거하기 위한 제거 공정 후의 부분적으로 제조된 반도체 구조체를 보인 것이다. 패터닝된 마스킹 층(704)이 형성된 후, 하나 이상의 에칭 공정을 수행하여 노출된 부분적으로 에칭된 ILD(602)를 제거하고 선택된 하부의 금속 레일 도체(502)를 노출시킬 수 있다. 도 7b에 도시된 예시적인 실시형태에서, 트렌치(702)가 인접한 폴리 게이트 구조체(604)들 사이에 및 부분적으로 에칭된 ILD(602) 내에 형성된다. 트렌치(702)는 후속 구조체들(예를 들면, 소스/드레인 접점 및/또는 게이트 접점과 같은 도전성 구조체들)이 금속 레일 도체(502)와 직접 전기 접촉을 형성할 수 있도록 인접한 폴리 게이트 구조체(604)들 사이에 형성된 하나 이상의 금속 레일 도체(502)의 일부를 노출시키기 위해 사용된다. 노출되는 특정의 금속 레일 도체(502)는 회로 설계에 의존하고 하나 이상의 금속 레일 도체(502)일 수 있다. 선택된 금속 레일 도체(502)를 노출시키는 제조 공정은 선택된 금속 레일 도체(502) 위에 형성된 부분적으로 에칭된 ILD(602)의 일부를 패터닝 및 제거하는 단계를 포함할 수 있다. 예시적인 실시형태에서, 대향하는 인접 핀 구조체(304)와 대향하는 인접 폴리 게이트 구조체(604)에 의해 포위된 부분적으로 에칭된 ILD(602)의 전체 구역이 하부의 금속 레일 도체(502)를 노출시키도록 에칭된다. 전술한 전체 구역의 노출은 금속 레일 도체(502)에 대한 접촉 면적을 최대화하고, 따라서 금속 레일 도체(502)에 대한 접촉 저항을 최소화하는 장점을 제공한다. 예시적인 실시형태에서, 구역의 일부만이 노출된다. 예를 들면, 도 7b에 도시된 것처럼 금속 레일 도체(502)의 금속 레일 도체 영역 502A와 502B가 노출된다. 구역의 일부를 패터닝 및 노출시키면 정렬불량이 발생한 경우에 부분적으로 에칭된 ILD(602)의 원치않은 인접 구역을 노출시킬 가능성을 줄이기 때문에 리소그래피 정렬에 대한 공차를 더 크게 하는 장점을 제공한다. 예시적인 실시형태에서, 노출되는 구역은 회로 및 소자 필요성 및 고려사항에 의존한다. 도 8은 본 발명의 예시적인 실시형태에 따른, 소스/드레인 단자가 형성된 후에 부분적으로 제조된 반도체 구조체의 등각투영도이다. 부분적으로 제조된 반도체 구조체(800)는 반도체 기판(302), 핀 구조체(304), 시드 층 구조체(410), 금속 레일 도체(502), 부분적으로 에칭된 ILD(602), 폴리 게이트 구조체(604) 및 에피택셜 소스/드레인 단자(802)를 포함한다.
도 8에 도시된 예시적인 실시형태에서, 각각의 핀펫은 한 쌍의 소스/드레인 단자를 포함한다. 소스 단자와 드레인 단자는 상호교환될 수 있고 핀 구조체(304)의 안, 위 및/또는 주위에 형성된다. 소스 또는 드레인 단자는 폴리 게이트 구조체의 일측에 형성된다. 예시적인 실시형태에서, 인접하는 핀펫 소자들은 공통의 소스/드레인 단자를 공유한다. 핀 구조체(304)의 채널 영역은 각각의 폴리 게이트 구조체(604) 아래에 있다. 하나 이상의 에피택셜 소스/드레인 단자(802)가 노출된 금속 레일 도체에 직접 접촉하고 전기적으로 접속된다. 예를 들면, 에피택셜 소스/드레인 단자(802)의 에피택셜 소스/드레인 단자 802A와 802B가 금속 레일 도체 502A와 502B에 각각 접속한다. 비록 에피택셜 소스/드레인 단자 802A와 802B가 도 8에서 접속되는 것으로 도시하였지만, 설계 및 소자 필요성에 따라서 다른 소스/드레인 단자가 또한 접속될 수 있다. 금속 레일 도체가 부분적으로 에칭된 ILD(602) 내에 형성되기 때문에, 금속 레일 도체는 추가의 소자 공간을 점유하지 않고 복수의 소스/드레인 단자와 전기적으로 접속할 수 있다.
도 8에 도시된 것처럼, 에피택셜 소스/드레인 단자(802)는 부분적으로 에칭된 ILD(602)의 상부면으로부터 돌출하는 핀 구조체(304)의 활성 핀 구조체 위에 형성될 수 있다. 예시적인 실시형태에서, 에피택셜 소스/드레인 단자(802)는 핀(304)의 노출된 표면 위에 에피택셜 층을 성장시킴으로써 형성되는 에피택셜 소스/드레인 단자일 수 있다. 예시적인 실시형태에서, 하드 마스크(306)는 에피택셜 소스/드레인 단자(802)를 형성하기 전에 핀 구조체(304)의 상부로부터 제거된다. 예시적인 실시형태에서, 핀 구조체(304)는 에피택셜 실리콘, 에피택셜 실리콘 게르마늄(SiGe), 갈륨 비화물, 다른 적당한 물질 및/또는 이들의 조합과 같은 에피택셜 물질을 이용하여 형성된다. 핀 구조체(304)의 노출된 표면 위에 에피택시 층을 성장시키는 공정은 사전 세척(pre-clean) 공정을 수행하여 핀 구조체(304)의 표면에서 자연 산화물을 제거하는 단계를 포함할 수 있다. 다음에, 에피택시 공정을 수행하여 핀 구조체(304)의 노출된 표면 위에 에피택시 층을 성장시킨다. 예시적인 실시형태에서, 에피택시 공정은 약 400℃ 내지 약 500℃(예를 들면, 400℃-500℃)의 온도로 수행되는 SiGe 에피택시 공정이다. 에피택시 공정은 활성 핀 구조체의 노출된 표면 위에 에피택시 층만을 성장시키는 선택적 공정이다. 에피택시 공정은 핀 구조체(304)의 노출된 표면을 시드 층으로서 이용할 수 있고, 성장 공정은 소스/드레인 단자의 공칭 크기 및/또는 구조체가 달성될 때까지 계속된다. 에피택시 공정 중에 인시투 도핑 공정이 또한 수행될 수 있다. 예시적인 실시형태에서, 에피택셜 소스/드레인 단자(802)는 SiGe 구조체일 수 있다. 예시적인 실시형태에서, 에피택셜 소스/드레인 단자(802)는 실리콘 구조체일 수 있다. 예시적인 실시형태에서, 에피택셜 소스/드레인 단자(802)의 두께는 약 10nm 내지 약 20nm(예를 들면, 10nm-20nm) 사이이다. 예시적인 실시형태에서, 에피택셜 소스/드레인 단자(802)는 에피택시 공정 중에 p형 또는 n형 도펀트로 도핑된다. 예를 들면, 에피택셜 소스/드레인 단자(802)는 에피택시 공정 중에 붕소(B)로 도핑될 수 있다. 에피택셜 소스/드레인 단자(802)는 예를 들면 에피택시 공정 조건, 활성 핀 구조체의 결정 방위 및/또는 다른 적당한 인수와 같은 각종 인수에 따라 다른 형상을 또한 취할 수 있다. 예시적인 실시형태에서, 에피택셜 물질을 이용하는 에피택셜 소스/드레인 단자(802)의 형상은 실질적으로 다이아몬드형 단면을 갖는다. 예시적인 실시형태에서, 에피택셜 소스/드레인 단자(802)의 상부면은 도 8에 도시된 것처럼 폴리 게이트 구조체(604)의 상부면 아래로 리세스될 수 있다. 예시적인 실시형태에서, 에피택셜 소스/드레인 단자(802)의 상부면은 폴리 게이트 구조체(604)의 상부면과 실질적으로 동일 수준에 있다.
도 9는 본 발명의 예시적인 실시형태에 따른, 얕은 트렌치 격리 구조체가 형성된 후의 부분적으로 제조된 반도체 구조체의 등각투영도이다. 부분적으로 제조된 반도체 구조체(900)는 반도체 기판(302), 핀 구조체(304), 시드 층 구조체(410), 금속 레일 도체(502), 부분적으로 에칭된 ILD(602), 폴리 게이트 구조체(604) 및 얕은 트렌치 격리(shallow trench isolation, STI) 구조체(902)를 포함한다.
도 9에 도시된 것처럼, STI 구조체(902)는 도 8과 관련하여 위에서 설명한 부분적으로 제조된 반도체 구조체(800)의 개구 내에 성막될 수 있다. STI 구조체(902)는 후속적으로 형성되는 구조체의 전기적 격리 및 기계적 지지를 제공하기 위해 사용될 수 있다. STI 구조체(902)는 예들 들면 실리콘 산화물, 스핀온 글래스, 실리콘 질화물, 실리콘 산질화물, FSG, 낮은 k 유전체 물질, 다른 적당한 절연 물질 및/또는 이들의 조합과 같은 유전체 물질을 이용하여 형성될 수 있다. STI 구조체(902)는 개구를 충진하기 위해 절연성 유전체 물질을 성막한 후 평탄화 공정(예를 들면, CMP 공정)을 수행함으로써 형성될 수 있다. STI 구조체(902)는 CVD, PECVD, PVD, ALD, 다른 적당한 공정 및/또는 이들의 조합에 의해 성막될 수 있다. STI 구조체(902)를 위한 다른 제조 기법도 가능하다. STI 구조체(902)는 예를 들면 하나 이상의 라이너 층을 가진 구조체와 같은 다층 구조체를 포함할 수 있다. STI 구조체(902)는 또한 유전체 물질에서 공극 및 심을 제거하기 위해 다단계 성막 및 트리트먼트 공정을 이용하여 향상된 갭 충진 층을 성막함으로써 형성될 수 있다. 평탄화 공정 후에, 폴리 게이트 구조체(604)의 상부면과 STI 구조체(902)의 상부면은 실질적으로 동일 수준으로 된다.
도 10은 본 발명의 예시적인 실시형태에 따른, 게이트 교체 공정 후의 부분적으로 제조된 반도체 구조체의 등각투영도이다. 부분적으로 제조된 반도체 구조체(1000)는 반도체 기판(302), 핀 구조체(304), 시드 층 구조체(410), 금속 레일 도체(502), 부분적으로 에칭된 ILD(602), STI 구조체(902) 및 금속 게이트 구조체(1002)를 포함한다.
도 6과 관련하여 위에서 설명한 것처럼, 비록 폴리 게이트 구조체(604)가 폴리실리콘 또는 비정질 실리콘을 이용하는 것으로서 설명되지만, 폴리 게이트 구조체(604)는 금속 게이트 구조체를 형성하기 위해 사용되는 교체 게이트 공정에서 형성된 것과 같은 희생 게이트 구조체일 수 있다. 예를 들면, 폴리 게이트 구조체(604)는 도 10에 도시된 것처럼 금속 게이트 구조체(1002)에 의해 교체될 수 있다. 금속 게이트 구조체(1002)는 장벽 층, 게이트 유전체 층, 일함수 층, 충진 금속 층, 및/또는 금속 게이트 구조체용의 다른 적당한 물질을 또한 포함할 수 있다. 예시적인 실시형태에서, 금속 게이트 구조체(1002)는 캐핑 층, 에칭 스톱 층 및/또는 다른 적당한 물질을 포함할 수 있다. 게이트 교체 공정은 정렬이 필요 없는 자기 정렬형 게이트 교체 공정일 수 있다. 예를 들면, 게이트 교체 공정은 예를 들면 건식 에칭 공정, 습식 에칭 공정, 다른 적당한 공정 및/또는 이들의 조합과 같은 에칭 공정을 통하여 폴리 게이트 구조체(604)를 제거함으로써 시작할 수 있다. 폴리 게이트 구조체(604)의 제거는 부분적으로 제조된 반도체 구조체(1000)에 개구를 남긴다. 금속 게이트 구조체(1002)를 형성하기 위해 사용하는 도전성 물질이 그 다음에 상기 개구 내에 블랭킷 성막될 수 있다. 그 다음에 후속적인 평탄화 공정을 수행하여 STI 구조체(902)의 상부면과 금속 게이트 구조체(1002)의 상부면이 실질적으로 동일 수준으로 되게 할 수 있다. 평탄화 공정 후에, 성막된 금속 게이트 물질은 금속 게이트 구조체(1002)를 형성한다. 성막된 금속 게이트 물질이 정렬할 필요 없이 개구 내에 형성되기 때문에, 게이트 교체 공정은 자기 정렬형 공정이다.
도 11a는 본 발명의 예시적인 실시형태에 따른 금속 소스/드레인 접점을 형성한 후의 부분적으로 제조된 반도체 구조체의 등각투영도이다. 부분적으로 제조된 반도체 구조체(1100)는 반도체 기판(302), 핀 구조체(304), 시드 층 구조체(410), 금속 레일 도체(502), 부분적으로 에칭된 ILD(602), 금속 게이트 구조체(1002), 에칭된 STI 구조체(1102) 및 소스/드레인 접점(1104)을 포함한다. 도 11b는 도 11a에 도시된 선 A-A'를 따라 취한 부분적으로 제조된 반도체 구조체(1100)의 단면도이다. 도 11a에서 부분적으로 제조된 반도체 구조체(1100)의 요소들에 대한 이하의 설명은 다르게 언급하지 않는 한 동일한 참조 번호를 가진 도 11b의 요소에 적용한다. 부분적으로 제조된 반도체 구조체(1100)의 뷰는 설명의 목적으로 도시되고 정확한 축척으로 도시되지 않는다는 것을 이해할 것이다. 도 11a-11b에 도시된 것처럼, 에피택셜 소스/드레인 단자(802A)는 금속 레일 도체(502A)에 전기적으로 접속된다.
도 11a-11b에 도시된 예시적인 실시형태에서, 소스/드레인 접점(1104)은 에피택셜 소스/드레인 단자(802) 위에 직접 형성되고 에피택셜 소스/드레인 단자(802)에 전기 접속을 제공하기 위해 사용되는 금속 접점일 수 있다. 일부 실시형태에서, 소스/드레인 접점(1104)은 에피택셜 소스/드레인 단자(802A) 위에 형성되고 금속 레일 도체(502A)와 물리적으로 접촉할 수 있다. 그러한 시나리오에서, 소스/드레인 단자(802A)는 하부의 금속 레일 도체(502A)의 일부를 노출시키도록 에칭될 수 있고, 소스/드레인 접점(1104)은 금속 레일 도체(502A) 위에 금속 레일 도체(502A)와 접촉하도록 성막될 수 있다. 또한, 비아 및 트랜지스터 소자와 같은 각종 도전성 구조체가 부분적으로 제조된 반도체 구조체(1100) 내에 형성될 수 있다. 일부 실시형태에서, 비아는 소스/드레인 단자(802 또는 802A)를 관통하여 에칭함으로써 금속 레일 도체(502A) 위에 형성될 수 있다. 일부 실시형태에서, 비아는 부분적으로 에칭된 ILD(602)에 개구를 형성하고, 하부의 금속 레일 도체(502 또는 502A)를 노출시키며, 비아를 형성하도록 상기 개구 내에 도전성 물질을 성막함으로써 형성될 수 있다. 비아는 금속 레일 도체(502 또는 502A)와 부분적으로 제조된 반도체 구조체(1100)의 다른 컴포넌트들 간에 전기 접속을 제공할 수 있다. 도 11b에 도시된 것처럼, 핀 구조체(304)의 돌출부는 핀 소자의 채널 및 소스/드레인 영역을 형성하기 위해 사용되는 핀의 활성 핀 부분(1120)을 표시한다. 부분적으로 에칭된 ILD(602)에 매립된 핀 구조체(304)의 부분은 핀의 비활성 핀 부분(1130)을 표시한다. 소스/드레인 접점(1104)은 핀 구조체(304)의 활성 핀 영역(1120)의 위 및 비활성 핀 영역(1130)의 위에 형성될 수 있다. 소스/드레인 접점 물질의 성막을 위해 STI 구조체(902)에 개구를 형성하기 위해 패터닝 및 에칭 공정을 수행할 수 있다. 예시적인 실시형태에서, STI 물질이 대향하는 금속 게이트 구조체(1002)들 사이에서 제거되어 하부의 에피택셜 소스/드레인 단자(802)를 노출시킬 수 있다. 예시적인 실시형태에서, 이 STI 물질은 전기적 격리를 제공하도록 인접하는 핀 구조체(304)들 사이에서 유지될 수 있다. 에칭된 STI 구조체(1102)는 하부의 에피택셜 소스/드레인 단자(802)를 노출시키도록 STI 물질을 패터닝 및 에칭함으로써 형성된다. 예시적인 실시형태에서, 소스/드레인 접점(1104)은 ALD 공정, CVD 공정, PVD 공정 또는 이들의 조합을 이용한 블랭킷 성막에 의해 형성된다. 예시적인 실시형태에서, 소스/드레인 접점(1104)은 예를 들면 코발트(Co), 텅스텐(W), 구리(Cu), 니켈(Ni), 루테늄(Ru), 또는 다른 적당한 물질과 같은 금속으로 제조될 수 있다. 예시적인 실시형태에서, STI 구조체(902)의 상부면 및 금속 게이트 구조체(1002)의 상부면 위에 형성된 소스/드레인 접점(1104)의 과잉 소스/드레인 접점 물질을 제거하기 위해 평탄화 공정(예를 들면, CMP 공정)이 수행된다. 소스/드레인 접점(1104)은 평탄화 공정 후에 형성될 수 있고, 소스/드레인 접점(1104)의 상부면, 에칭된 STI 구조체(1102)의 상부면 및 금속 게이트 구조체(1002)의 상부면은 실질적으로 동일 수준으로 된다. 예시적인 실시형태에서, 소스/드레인 접점(1104)은 소스/드레인 접점(1104)으로부터 상기 에칭된 STI 구조체(1102)로의 물질 확산을 방지하기 위해 소스/드레인 접점과 STI 구조체(1102) 사이에 형성된 장벽 층을 또한 포함할 수 있다.
예시적인 실시형태에서, 소스/드레인 접점(1104)을 형성하는 공정은 소스/드레인 접점(1104)과 에피택셜 소스/드레인 단자(802) 사이에 실리사이드 층을 형성하는 단계를 또한 포함할 수 있다. 예시적인 실시형태에서, 소스/드레인 접점을 위한 평평한 표면을 형성하도록 에피택셜 소스/드레인 단자(802)의 상부면을 리세싱하기 위해 에칭 공정이 수행된다. 예시적인 실시형태에서, 에피택셜 소스/드레인 단자(802)의 리세싱은 소스/드레인 접점(1104)과 에피택셜 소스/드레인 단자(802) 간의 접촉 면적을 증가시키고, 이로써 접촉 저항을 줄일 수 있다. 예시적인 실시형태에서, 실리사이드 층을 형성하는 공정은 금속 층을 성막하고, 금속이 에피택시 층 또는 활성 핀 구조체와 반응하게 하고, 반응하지 않은 금속 층을 제거하는 공정을 포함한 실리사이드화 공정에 의해 수행된다. 예시적인 실시형태에서, 실리사이드 층은 코발트 실리사이드(CoSix), 니켈 실리사이드(NiSix), 다른 적당한 실리사이드 층 및/또는 이들의 조합을 포함할 수 있다.
도 12a는 본 발명의 예시적인 실시형태에 따른 금속 소스/드레인 접점을 형성한 후의 부분적으로 제조된 반도체 구조체의 등각투영도이다. 부분적으로 제조된 반도체 구조체(1200)는 도 11a의 부분적으로 제조된 반도체 구조체(1100)와 유사한 구조체를 포함한다. 도 12b는 도 12a에 도시된 선 B-B'를 따라 취한 부분적으로 제조된 반도체 구조체(1200)의 단면도이다. 도 12a에서 부분적으로 제조된 반도체 구조체(1200)의 요소들에 대한 이하의 설명은 다르게 언급하지 않는 한 동일한 참조 번호를 가진 도 12b의 요소에 적용한다. 부분적으로 제조된 반도체 구조체(1200)의 뷰는 설명의 목적으로 도시되고 정확한 축척으로 도시되지 않는다는 것을 이해할 것이다. 도 12a-12b에 도시된 것처럼, 에피택셜 소스/드레인 단자(802A)는 부분적으로 에칭된 ILD(602)에 매립된 금속 레일 도체(502A)에 전기적으로 접속된다.
도 12a-12b에 도시된 것처럼, 부분적으로 제조된 반도체 구조체(1200)는 핀 구조체(304)의 일측에 형성된 금속 레일 도체(502)를 포함한다. 도 12a-12b에 도시된 금속 레일 도체(502)는 도 3-11b와 관련하여 위에서 설명한 공정과 유사한 공정을 이용하여 형성될 수 있지만, 금속 레일 도체(502)를 형성하는 공정은 핀 구조체(304)의 일측에서 발생할 수 있다. 예를 들면, 각각의 핀 구조체(304)에 대하여, 제조 공정은 양측 스페이서가 아닌 하나의 스페이서(308) 위에 시드 층 구조체(310)를 형성할 수 있다. 그러므로 후속 제조 공정은 각각의 핀 구조체(304)마다 하나의 금속 레일 도체(502)를 형성할 것이다. 예시적인 실시형태에서, 하나의 금속 레일 도체(502A)는 핀펫 어레이의 소스/드레인 단자, 예를 들면 소스/드레인 단자(802A)와 접속하기 위해 사용될 수 있다. 핀펫 어레이가 단지 예로서 제공되지만, 금속 레일 도체는 본 발명의 범위로부터 벗어나지 않고 임의의 다른 반도체 구조체에서 또한 형성될 수 있다는 점에 주목해야 한다.
도 13-15a는 층간 유전체 물질 내에 형성된 금속 도체 레일 구조체가 핀펫 어레이의 복수의 게이트 구조체들 사이의 전기 접속을 제공하기 위해 사용될 수 있는 부분적으로 제조된 반도체 구조체의 등각투영도이다.
도 13은 본 발명의 예시적인 실시형태에 따른, 폴리 게이트 물질을 제거한 후의 부분적으로 제조된 반도체 구조체의 등각투영도이다. 부분적으로 제조된 반도체 구조체(1300)는 도 3-9에서 형성된 구조체와 유사한 구조체를 갖는다. 예를 들면, 부분적으로 제조된 반도체 구조체(1300)는 도 3-9에서의 각각의 구조체와 유사한 기판(1302), 핀 구조체(1304), 부분적으로 제거된 시드 층 구조체(1306), 금속 레일 도체(1308), 부분적으로 에칭된 ILD(1310), 에피택셜 소스/드레인 단자(1312) 및 STI 구조체(1314)를 포함한다. 예시적인 실시형태에서, 부분적으로 제조된 반도체 구조체(1300)는 도 9의 폴리 게이트 구조체(604)를 제거한 후에 형성될 수 있다. 예시적인 실시형태에서, 부분적으로 제조된 반도체 구조체(1300)를 형성하기 위한 다른 공정 및 방법도 사용할 수 있다. 폴리 게이트 구조체는 예를 들면 건식 RIE 에칭 공정, 습식 에칭 공정, 다른 적당한 제거 공정 및/또는 이들의 조합과 같은 임의의 적당한 제거 공정에 의해 제거될 수 있다. 예시적인 실시형태에서, 상기 제거 공정은 패터닝 공정이 필요 없는 자기 정렬형 제거 공정일 수 있다. 예를 들면, 상기 제거 공정은 다른 노출된 구조체들보다 폴리 게이트 물질에 대하여 높은 에칭 선택성을 가질 수 있고, 그래서 다른 노출된 구조체들을 차폐하기 위한 마스크 물질이 필요 없다. 예시적인 실시형태에서, 폴리 게이트 구조체 외의 다른 노출된 구조체들은 제거 공정으로부터 추가의 보호를 제공하기 위해 커버될 수 있다. 상기 제거 공정은 폴리 게이트 물질이 완전히 제거되어 도 13에 도시된 것처럼 하부의 핀 구조체(1304)와 부분적으로 에칭된 ILD(1310)가 노출될 때까지 계속할 수 있다. 제거 공정 후에, 금속 레일 도체(1308)가 부분적으로 에칭된 ILD(1310) 아래에 유지된다. 예를 들면, 금속 레일 도체(1308A, 1308B)는 부분적으로 에칭된 ILD(1310)에 의해 보호되어 에칭 공정에 노출되지 않는다.
도 14는 본 발명의 예시적인 실시형태에 따른, 금속 레일 도체의 일부를 노출하기 위해 부분적으로 에칭된 ILD의 트렌치를 개방한 후의 부분적으로 제조된 반도체 구조체의 등각투영도이다. 부분적으로 제조된 반도체 구조체(1400)는 기판(1302), 핀 구조체(1304), 부분적으로 제거된 시드 층 구조체(1306), 금속 레일 도체(1308), 부분적으로 에칭된 ILD(1310), 에피택셜 소스/드레인 단자(1312), STI 구조체(1314) 및 부분적으로 에칭된 ILD(1310) 내에 형성된 트렌치(1402)를 포함한다.
도 14에 도시된 예시적인 실시형태에서, 트렌치(1402)는 폴리 게이트 물질이 제거된 선택적 개구 내에 형성된다. 트렌치(702)와 유사하게, 트렌치(1402)는 하나 이상의 금속 레일 도체(1308)의 일부를 노출시켜서 후속 구조체(예를 들면, 게이트 전극)들이 금속 레일 도체(1308)와 직접 전기 접속을 형성할 수 있게 하기 위해 사용된다. 노출되는 특정 금속 레일 도체(1308)는 회로 설계에 따르고 부분적으로 제조된 반도체 구조체의 하나 이상의 금속 레일 도체(1308)일 수 있다. 예시적인 실시형태에서, 선택된 금속 레일 도체(1308)를 노출시키는 제조 공정은 도 7과 관련하여 위에서 설명한 제조 공정과 유사할 수 있다. 도 14에 도시된 것처럼, 금속 레일 도체의 일부(1308A, 1308B)가 트렌치(1402)를 형성함으로써 노출된다. 트렌치 형성 공정은 도 7A 및 도 7B와 관련하여 위에서 설명한 트렌치 형성 공정과 유사할 수 있다. 예를 들면, 트렌치 형성 공정은 부분적으로 에칭된 ILD(1310)의 일부를 패터닝 및 제거하는 단계를 포함할 수 있다.
도 15a는 본 발명의 예시적인 실시형태에 따른, 금속 게이트 물질을 성막하고 소스/드레인 접점을 형성한 후의 부분적으로 제조된 반도체 구조체의 등각투영도이다. 부분적으로 제조된 반도체 구조체(1500)는 기판(1302), 핀 구조체(1304), 부분적으로 제거된 시드 층 구조체(1306), 금속 레일 도체(1308), 부분적으로 에칭된 ILD(1310), STI 구조체(1314), 금속 게이트 구조체(1502) 및 소스/드레인 접점(1504)을 포함한다. 도 15b는 부분적으로 제조된 반도체 구조체(1500)의 단면도이다. 일부 실시형태에서, 금속 게이트 구조체(1502A)는 부분적으로 에칭된 ILD(602)에 매립된 하나 이상의 금속 레일 도체(1308A)에 전기적으로 접속될 수 있다. 도 15c는 각각의 핀 구조체 부근에 형성된 단일 금속 레일 도체를 가진 부분적으로 제조된 반도체 구조체를 보인 것이다.
도 15a-15b에 도시된 예시적인 실시형태에서, 금속 게이트 구조체(1502)를 형성하기 위해 사용하는 도전성 물질이 블랭킷 성막되고 그 다음에 평탄화 공정이 수행될 수 있다. 예시적인 실시형태에서, 도전성 물질의 성막 및 금속 게이트 구조체의 형성은 도 10과 관련하여 위에서 설명한 금속 게이트 구조체(1002)의 형성과 유사할 수 있다. 예시적인 실시형태에서, 다른 형성 공정을 사용할 수 있다. 금속 게이트 구조체(1502)가 형성된 후, 하나 이상의 금속 게이트 구조체(1502)는 금속 레일 도체에 직접 전기적으로 접속될 수 있다. 예를 들면, 금속 게이트 구조체(1502A)는 하나의 핀 구조체(1304) 주위 및 트렌치(1402) 내에 또한 형성되어 하부의 금속 레일 도체(1308A, 1308B)에 직접 접속한다. 도 15b에 도시된 것처럼, 핀 구조체(1304)의 돌출부는 핀펫 소자의 채널 및 소스/드레인 영역을 형성하기 위해 사용되는 핀의 활성 핀 부분(1520)을 표시한다. 부분적으로 에칭된 ILD(602)에 매립된 핀 구조체(304)의 부분은 핀의 비활성 핀 부분(1530)을 표시한다. 금속 게이트 구조체(1502)는 핀 구조체(1304)의 활성 핀 영역(1520) 위 및 비활성 핀 영역(1530) 위에 형성될 수 있다. 일부 실시형태에서, 단일 금속 레일 도체(1308A)가 도 15c에 도시된 것처럼 핀 구조체(1304) 부근에 형성되고, 금속 게이트 구조체(1502A)가 금속 레일 도체(1308A)에 전기적으로 접속된다. 예시적인 실시형태에서, 다른 금속 게이트 구조체(1502)가 금속 레일 도체(1308A, 1308B)에 접속될 수 있다. 금속 레일 도체들이 ILD 층 내에 형성되기 때문에, 금속 레일 도체들은 추가의 소자 공간을 점유하지 않고 복수의 금속 게이트 구조체에 전기적으로 접속할 수 있다.
도 15a에 도시된 예시적인 실시형태에서, 소스/드레인 접점(1504)은 에피택셜 소스/드레인 단자(1312) 위에 직접 형성되어 에피택셜 소스/드레인 단자(1312)에 전기 접속을 제공하기 위해 사용되는 금속 접점일 수 있다. 도 11a-11b와 관련하여 위에서 설명한 소스/드레인 접점(1104)의 형성과 유사하게, 소스/드레인 접점 물질의 성막을 위해 패터닝 및 에칭 공정을 이용하여 STI 구조체(1314) 내에 개구를 형성할 수 있다. 예시적인 실시형태에서, STI 물질의 일부가 대향하는 금속 게이트 구조체(1502)들 사이로부터 제거되어 하부의 에피택셜 소스/드레인 단자(1312)를 노출시킬 수 있다. 예시적인 실시형태에서, STI 물질이 인접 핀들 사이에서 유지되어 전기적 격리를 제공한다.
도 16은 본 발명의 예시적인 실시형태에 따른, ILD 층에서 금속 레일 도체를 형성하는 예시적인 방법의 흐름도이다. 방법(1600)의 다른 동작들이 수행될 수 있고, 방법(1600)의 동작들은 다른 순서로 및/또는 다르게 수행될 수 있다.
동작 1602에서, 일부 실시형태에 따라 구조체들 및 층들이 반도체 구조체 위 및/또는 내에 형성된다. 반도체 구조체는 핀펫의 일부를 포함한다. 예를 들면, 반도체 구조체는 반도체 기판, 핀 구조체, 하드 마스크, 유전체 스페이서 및 시드 층 구조체를 포함한다. 반도체 기판은 일부 실시형태에 따라 실리콘 반도체 기판일 수 있다. 예시적인 실시형태에서, 반도체 기판은 SOI일 수 있다. 예시적인 실시형태에서, 반도체 기판은 에피택셜 물질일 수 있다. 반도체 기판의 일 예는 도 3에서 설명한 반도체 기판(302)이다. 핀 구조체는 하나 이상의 트랜지스터가 형성되는 활성 영역을 표시한다. 핀 구조체는 실리콘 또는 다른 기본 반도체를 포함할 수 있다. 핀 구조체는 패터닝 및 에칭 공정을 포함한 적당한 공정을 이용하여 제조될 수 있다. 핀 구조체는 일부 실시형태에 따라서 에피택셜 물질을 포함할 수 있다. 핀 구조체는 도 3과 관련하여 위에서 설명한 핀 구조체(304)의 예시적인 실시형태를 표시할 수 있다. 하드 마스크는 핀 구조체를 형성하기 위해 사용될 수 있다., 하드 마스크는 또한 후속 처리 단계 중에 핀 구조체를 보호하기 위해 사용될 수 있다. 예시적인 실시형태에서, 하드 마스크는 핀 구조체의 상부면 위에 형성된다. 하드 마스크는 또한 핀 구조체들 사이 및 반도체 기판의 상부면 위에 형성될 수 있다. 하드 마스크는 유전체 물질로 제조될 수 있다. 하드 마스크의 일 예는 도 3과 관련하여 위에서 설명한 하드 마스크(306)이다. 격리 스페이서는 핀 구조체들 사이의 리세스를 부분적으로 충진하고 핀 구조체의 측벽 위에 형성된다. 예시적인 실시형태에서, 격리 스페이서는 유전체 물질로 제조될 수 있다. 예시적인 실시형태에서, 격리 스페이서는 노출된 표면 위에 격리 물질을 블랭킷 성막하고 이방성 에칭을 이용하여 상기 성막된 격리 층의 수평 부분을 제거함으로써 형성될 수 있다. 격리 스페이서의 일 예는 도 3과 관련하여 위에서 설명한 격리 스페이서(308)이다. 시드 층 구조체가 격리 스페이서의 측벽 위에 형성된다. 예시적인 실시형태에서, 시드 층 구조체는 실리콘 물질로 형성될 수 있다. 시드 층 구조체는 격리 스페이서와 다른 에칭 선택성을 가질 수 있다. 시드 층 구조체의 일 예는 도 3과 관련하여 위에서 설명한 시드 층 구조체(310)일 수 있다. 핀 구조체의 길이를 따라 측정한 시드 층 구조체의 길이는 소자 필요성, 예를 들면 후속적으로 형성되는 금속 드레인 채널의 길이에 따라 달라질 수 있다. 하드 마스크, 격리 스페이서 및 시드 층 구조체의 상부면들은 이 구조체들의 상부면에서 적당한 평탄화 공정을 수행함으로써 실질적으로 동일한 수준으로 될 수 있다.
동작 1604에서, 갭 충진이 개구 내에 형성되고 시드 층 구조체가 일부 실시형태에 따라서 부분적으로 제거된다. 갭 충진 구조체는 동작 1602에서 설명한 구조체 내에 형성된 개구를 충진할 수 있다. 갭 충진 구조체는 예를 들면 인접 핀 구조체들 사이, 대향하는 핀 구조체와 시드 층 구조체 사이, 대향하는 시드 층 구조체들 사이 및/또는 다른 구조체들 사이의 다른 개구와 같이 임의의 인접한 구조체들 사이에 형성된 개구를 충진할 수 있다. 예시적인 실시형태에서, 갭 충진 구조체는 격리 스페이서와 유사한 유전체 물질로 제조될 수 있다. 예시적인 실시형태에서, 갭 충진 구조체는 노출된 표면 위 및 개구 내에 갭 충진 물질을 블랭킷 성막하고 평탄화 공정을 수행하여 과잉 갭 충진 물질을 제거함으로써 형성될 수 있다.
동작 1606에서, 금속 레일 도체 및 층간 유전체 충진이 일부 실시형태에 따라 형성된다. 금속 레일 도체는 시드 층 구조체 위에 형성될 수 있다. 예시적인 실시형태에서, 금속 레일 도체는 텅스텐, 코발트, 구리, 알루미늄, 다른 적당한 물질 및/또는 이들의 조합과 같은 임의의 적당한 물질로 형성될 수 있다. 금속 레일 도체는 부분적으로 제거된 시드 층을 금속 레일 도체의 성장이 시작되는 시드 층으로서 이용하여 형성될 수 있다. 예를 들면, 금속 레일 도체는 부분적으로 제거된 시드 층의 상부면으로부터 형성을 시작하여 금속 레일 도체의 공칭 두께가 달성될 때까지 계속될 수 있다. 예를 들면, 텅스텐 물질이 실리콘 물질을 시드 층으로서 이용하여 형성될 수 있다. 예시적인 실시형태에서, 금속 레일 도체 물질의 성장은 CVD, 전기 도금, 무전해 도금, 다른 적당한 공정 및/또는 이들의 조합과 같은 적당한 공정을 이용하여 완성될 수 있다. 금속 레일 도체의 높이는 핀펫 소자의 게이트 피치의 약 0.8배 내지 약 1.2배의 범위 내일 수 있다. 예시적인 실시형태에서, 금속 레일 도체의 폭은 핀 구조체의 폭의 약 0.8배 내지 약 2.2배의 범위 내일 수 있다. 예시적인 실시형태에서, 금속 레일 도체의 피치(즉, 인접 금속 레일 도체들의 중심 간 거리)는 핀 피치의 약 0.8배 내지 약 1.2배의 범위 내일 수 있다. 금속 레일 도체의 일 예는 도 5a 및 도 5b와 관련하여 위에서 설명한 금속 레일 도체(502)일 수 있다. 금속 레일 도체가 형성된 후, 유전체 충진이 금속 레일 도체 위에 형성되고 갭 충진 구조체 내의 개구들을 충진한다. 예시적인 실시형태에서, 유전체 충진은 유전체 충진 물질을 블랭킷 성막하고 이어서 평탄화 공정을 수행함으로써 형성될 수 있다. 유전체 충진의 일 예는 유전체 충진(504)이다.
동작 1608에서, 일부 실시형태에 따라서, ILD 층이 에치백되고 폴리 게이트가 핀 구조체 위에 형성된다. ILD 층은 공칭 깊이가 달성될 때까지 균일하게 에치백된다. 예시적인 실시형태에서, 에칭 공정은 등방성 에칭 공정일 수 있다. 에칭 공정 후에, 핀 구조체의 일부가 남아있는 ILD 층의 상부면으로부터 돌출할 수 있다. 제거되는 ILD 층의 양은 활성 핀 구조체의 높이를 결정하고 적어도 핀펫 소자의 기능 필요조건에 의존할 수 있다. 에치백 공정은 도 6과 관련하여 위에서 설명한 에치백 공정과 유사할 수 있다. ILD 층이 부분적으로 에칭된 후, 폴리 게이트 구조체가 ILD 층에 의해 덮이지 않은 상부면 및 측벽 표면을 포함한 핀 구조체의 노출된 표면 위에 형성된다. 폴리 게이트 구조체는 일부 실시형태에 따라서 게이트 유전체 층, 게이트 전극 구조체 및/또는 하나 이상의 추가 층을 포함할 수 있다. 예시적인 실시형태에서, 폴리 게이트 구조체는 게이트 전극 구조체로서 폴리실리콘을 이용한다. 예시적인 실시형태에서, 폴리 게이트 피치(즉, 인접하는 폴리 게이트 구조체들의 중심 간 거리)는 약 10nm 내지 약 300nm의 범위 내일 수 있다. 예시적인 실시형태에서, 폴리 게이트 길이는 약 3nm 내지 약 80nm의 범위 내일 수 있다.
동작 1610에서, 일부 실시형태에 따라서, 금속 레일 도체의 일부를 노출시키기 위해 트렌치가 ILD 층에서 개방된다. 예시적인 실시형태에서, 트렌치는 후속 소스/드레인 단자들이 금속 레일 도체와 전기적으로 접촉할 수 있도록 인접하는 폴리 게이트 구조체들 사이 및 ILD 층 내에 형성될 수 있다. 인접하는 폴리 게이트 구조체들 사이에 형성된 트렌치의 예는 도 7과 관련하여 위에서 설명한 트렌치(702)일 수 있다. 예시적인 실시형태에서, 트렌치는 후속 금속 게이트 구조체가 금속 레일 도체에 전기적으로 접촉할 수 있도록 ILD 층 내에 형성될 수 있다. 예를 들면, 트렌치는 폴리 게이트 구조체를 제거한 후 및 금속 게이트 구조체를 형성하기 전에 형성될 수 있다. 소스/드레인 단자 및 STI 영역이 도 11a 내지 도 13과 관련하여 위에서 설명한 공정과 유사한 공정 중에 또한 형성된다. 금속 게이트 구조체 아래의 금속 레일 도체를 노출시키는 트렌치의 예는 도 14와 관련하여 위에서 설명한 트렌치(1402)일 수 있다.
동작 1612에서, 일부 실시형태에 따라서, 트렌치 내 및 금속 레일 도체의 노출 부분 위에 도전성 물질이 성막된다. 예시적인 실시형태에서, 하나 이상의 소스 및 드레인 단자와 같은 도전성 물질이 노출된 금속 레일 도체와 직접 접촉하여 전기적으로 접속된다. 예를 들면, 도 8에서 설명한 에피택셜 소스/드레인 단자(802)의 에피택셜 소스/드레인 단자 802A 및 802B가 금속 레일 도체 영역 502A 및 502B에 각각 접속한다. 비록 도 8에서는 에피택셜 소스/드레인 단자 802A 및 802B만이 접속되는 것으로 도시되어 있지만, 설계 및 소자 필요성에 따라서 다른 소스/드레인 단자가 또한 접속될 수 있다. 예시적인 실시형태에서, 하나 이상의 금속 게이트 구조체와 같은 도전성 물질이 노출된 금속 레일 도체와 직접 접촉하여 전기적으로 접속된다. 예를 들면, 도 15a와 관련하여 위에서 설명한 금속 게이트 구조체(1502A)가 핀 구조체(1304)들 중의 하나의 주위 및 트렌치(1402) 내에 하부의 금속 레일 도체(1308A, 1308B)에 직접 접속하도록 형성된다. 금속 레일 도체가 ILD 층 내에 형성되기 때문에, 이들은 추가의 소자 공간을 점유하지 않고 복수의 금속 게이트 구조체 또는 복수의 소스/드레인 단자에 전기적으로 접속할 수 있다.
도 17 및 도 18은 본 발명의 예시적인 실시형태에 따른, 이중 금속 레일 도체 구조체가 게이트/소스/드레인 단자와 같은 복수의 도전성 구조체들 사이에 전기 접속을 제공하기 위해 사용될 수 있는 반도체 핀펫 어레이의 일부의 셀 배치도이다.
도 17은 본 발명의 예시적인 실시형태에 따른, 복수의 소스/드레인 단자 사이에 전기 접속을 제공하는 이중 금속 레일 도체를 보인 것이다. 셀 배치도(1700)는 반도체 핀펫 어레이를 예시하고, 핀(1701A, 1701B), 폴리 게이트 구조체(1702), 접촉 개구(1704), 소스/드레인 접점(1706), 금속 레일 도체(1708A-1708D) 및 비아(1710)를 포함한다. 소스/드레인 접점은 반도체 핀펫 어레이의 일부의 셀 배치도에서 소스/드레인 영역 내에 각각 위치된다. 다른 구조체들이 핀펫 어레이에 포함될 수 있지만, 여기에서는 간편성 목적으로 셀 배치도에 도시하지 않았다. 도 17에 도시된 것처럼, 금속 레일 도체(1708A, 1708B)가 핀(1701A)에 인접하게 및 핀(1701A)과 평행하게(예를 들면 동일 방향으로 연장하게) 형성된다. 유사하게, 금속 레일 도체(1708C, 1708D)가 핀(1701B)에 인접하게 및 핀(1701B)과 평행하게 형성된다. 복수의 폴리 게이트 구조체(1702)가 핀(1701A, 1701B) 위에 이 핀과 수직하게 형성된다. 소스/드레인 접점(1706)이 인접하는 폴리 게이트 구조체(1702)들 사이에 형성된다. 접촉 개구(1704)는 후속적으로 형성되는 소스/드레인 접점(1706)이 전기적으로 접속되도록 유전체 층(도 17에는 도시 생략됨)으로부터 금속 레일 도체(1708A-1708D)의 일부를 노출시키기 위해 사용될 수 있다. 유전체 층은 셀 배치도에서 유전체 영역 내에 위치된다. 일부 실시형태에서, 핀(1701A, 1701B)은 도 3a-11b와 관련하여 위에서 설명한 핀(304)과 유사할 수 있다. 유사하게, 폴리 게이트 구조체(1702)는 폴리 게이트 구조체(1002)와 유사할 수 있다. 접촉 개구(1704)는 도 7b에 도시된 트렌치(702)와 유사할 수 있다. 금속 레일 도체(1708A-1708D)는 도 3-11b에 도시된 금속 레일 도체(502)와 유사할 수 있다. 비아(1710)는 핀펫 어레이의 다른 층들 간에 전기 접속을 제공하기 위해 사용될 수 있다. 예를 들면, 비아(1710)는 소스/드레인 접점 또는 폴리 게이트 구조체를 반도체 구조체의 M0 층에 접속하기 위해 사용될 수 있다. M0 금속 선은 BEOL(back-end-of-line) 상호접속 구조체의 금속 0 층의 금속 선일 수 있다. 예를 들면, M0 금속 선은 제1 상호접속 수준을 표시하고 하나 이상의 비아를 통해 하부의 핀펫 어레이에 전기적으로 접속하는 국부 상호접속일 수 있다.
도 18은 본 발명의 예시적인 실시형태에 따른, 복수의 폴리 게이트 단자들 사이에 전기 접속을 제공하는 이중 금속 레일 도체를 보인 것이다. 셀 배치도(1800)는 반도체 핀펫 어레이를 예시하고, 핀(1801A, 1801B), 폴리 게이트 구조체(1802), 접촉 개구(1804), 소스/드레인 접점(1806), 금속 레일 도체(1808A-1808D) 및 비아(1810)를 포함한다. 다른 구조체들이 핀펫 어레이에 포함될 수 있지만, 여기에서는 간편성 목적으로 셀 배치도에 도시하지 않았다. 금속 레일 도체(1808A, 1808B)가 핀(1801A)에 인접하게 및 핀(1801A)과 평행하게(예를 들면 동일 방향으로 연장하게) 형성되고, 금속 레일 도체(1808C, 1808D)가 핀(1801B)에 인접하게 및 핀(1801B)과 평행하게 형성된다. 복수의 폴리 게이트 구조체(1802)가 핀(1801A, 1801B) 위에 이 핀과 수직하게 형성된다. 소스/드레인 접점(1806)이 인접하는 폴리 게이트 구조체(1802)들 사이에 형성된다. 접촉 개구(1804)는 후속적으로 형성되는 하나 이상의 특정 폴리 게이트 구조체가 금속 레일 도체를 통해 전기적으로 접속될 수 있도록 유전체 층(도 18에는 도시 생략됨)으로부터 금속 레일 도체(1808A-1808D)의 일부를 노출시키기 위해 사용될 수 있다.
도 19와 도 20은 본 발명의 예시적인 실시형태에 따른, 단일 금속 레일 도체 구조체가 복수의 게이트/소스/드레인 단자들 사이에 전기 접속을 제공하기 위해 사용될 수 있는 반도체 핀펫 어레이의 일부의 셀 배치도이다.
셀 배치도(1900)는 반도체 핀펫 어레이를 예시하고, 핀(1901A, 1901B), 폴리 게이트 구조체(1902), 접촉 개구(1904), 소스/드레인 접점(1906), 금속 레일 도체(1908A, 1908B) 및 비아(1910)를 포함한다. 다른 구조체들이 핀펫 어레이에 포함될 수 있지만, 여기에서는 간편성 목적으로 셀 배치도에 도시하지 않았다. 도 19에 도시된 구조체는 도 17에 도시된 대응하는 구조체와 유사할 수 있지만, 도 19에서 각각의 핀(1901A, 1901B)은 단일 금속 레일 도체(1908A, 1908B)를 각각 포함한다. 접촉 개구(1904)는 후속적으로 형성되는 소스/드레인 접점(1906)이 전기적으로 접속될 수 있도록 유전체 층(도 19에는 도시 생략됨)으로부터 금속 레일 도체(1908A, 1908B)의 일부를 노출시키기 위해 사용될 수 있다.
도 20은 본 발명의 예시적인 실시형태에 따른, 복수의 폴리 게이트 단자들 사이에 전기 접속을 제공하는 단일 금속 레일 도체를 보인 것이다. 셀 배치도(2000)는 반도체 핀펫 어레이를 예시하고, 핀(2001A, 2001B), 폴리 게이트 구조체(2002), 접촉 개구(2004), 소스/드레인 접점(2006), 금속 레일 도체(2008A-2008D) 및 비아(2010)를 포함한다. 다른 구조체들이 핀펫 어레이에 포함될 수 있지만, 여기에서는 간편성 목적으로 셀 배치도에 도시하지 않았다. 금속 레일 도체(2008A, 2008B)가 핀(2001A)에 인접하게 및 핀(2001A)과 평행하게 형성되고, 금속 레일 도체(2008C, 2008D)가 핀(2001B)에 인접하게 및 핀(2001B)과 평행하게 형성된다. 복수의 폴리 게이트 구조체(2002)가 핀(2001A, 2001B) 위에 이 핀과 수직하게 형성된다. 소스/드레인 접점(2006)이 인접하는 폴리 게이트 구조체(2002)들 사이에 형성된다. 접촉 개구(2004)는 후속적으로 형성되는 하나 이상의 특정 폴리 게이트 구조체가 금속 레일 도체를 통해 전기적으로 접속될 수 있도록 유전체 층(도 20에는 도시 생략됨)으로부터 금속 레일 도체(2008A-2008D)의 일부를 노출시키기 위해 사용될 수 있다.
결어
전술한 상세한 설명은 기판 및 이 기판 위에 형성된 층간 유전체 층을 구비한 반도체 구조체를 개시한다. 반도체 구조체는 기판 및 층간 유전체 층으로부터 돌출한 핀을 또한 포함한다. 레일 구조체가 상기 층간 유전체 층 내에서 상기 핀의 제1 측벽에 대향하고 상기 핀에 평행하게 형성된다. 반도체 구조체는 상기 핀 주위에 상기 레일 구조체와 직접 접촉하도록 형성된 제1 및 제2 도전성 구조체를 또한 포함한다.
전술한 상세한 설명은 기판 위의 복수의 핀 및 상기 기판 위에 형성된 층간 유전체(ILD) 층을 구비한 반도체 구조체를 또한 개시한다. 상기 복수의 핀은 상기 ILD 층으로부터 돌출한다. 반도체 구조체는 상기 ILD 층 내에 상기 복수의 핀에 평행하게 형성된 복수의 레일 구조체를 또한 포함한다.
전술한 상세한 설명은 기판으로부터 돌출하는 핀을 형성하는 단계를 포함한 반도체 구조체 형성 방법을 또한 개시한다. 상기 방법은 기판 위에 시드 층 구조체를 형성하기 위해 시드 층 물질을 성막 및 에칭하는 단계를 또한 포함한다. 상기 시드 층은 상기 핀과 평행하게 형성된다. 상기 방법은 상기 시드 층 구조체를 시드 층으로서 이용하여 레일 구조체를 성막하는 단계를 또한 포함한다. 상기 방법은 상기 핀 위에 제1 및 제2 도전성 구조체를 형성하기 위해 도전성 물질을 성막 및 에칭하는 단계를 또한 포함한다. 상기 제1 및 제2 도전성 구조체는 상기 레일 구조체와 직접 접촉하도록 형성되고, 상기 레일 구조체를 통하여 전기적으로 접속된다.
1) 본 개시의 실시형태에 따른 반도체 구조체는, 기판 및 상기 기판 위에 형성된 층간 유전체 층; 상기 기판 및 상기 층간 유전체 층으로부터 돌출된 핀; 상기 층간 유전체 층 내에서 상기 핀의 제1 측벽에 대향하고 상기 핀에 평행하게 형성된 레일 구조체; 및 상기 핀 주위에서 상기 레일 구조체와 직접 접촉하도록 형성된 제1 및 제2 도전성 구조체를 포함한다.
2) 본 개시의 실시형태에 따른 반도체 구조체는, 상기 층간 유전체 층 내에 형성된 다른 하나의 레일 구조체를 더 포함하고, 상기 다른 하나의 레일 구조체는 상기 핀의 제2 측벽에 대향하고 상기 핀에 평행하다.
3) 본 개시의 실시형태에 따른 반도체 구조체에 있어서, 상기 제1 및 제2 도전성 구조체 중의 적어도 하나는 상기 다른 하나의 레일 구조체에 직접 접촉한다.
4) 본 개시의 실시형태에 따른 반도체 구조체에 있어서, 상기 레일 구조체는 상기 핀의 폭의 약 0.8배 내지 약 2.2배의 폭을 갖는다.
5) 본 개시의 실시형태에 따른 반도체 구조체에 있어서, 상기 레일 구조체는 도전성 물질을 포함한다.
6) 본 개시의 실시형태에 따른 반도체 구조체에 있어서, 상기 제1 및 제2 도전성 구조체는 핀 전계효과 트랜지스터의 소스/드레인 단자를 포함한다.
7) 본 개시의 실시형태에 따른 반도체 구조체는, 상기 제1 도전성 구조체와 제2 도전성 구조체 사이에 형성된 게이트 구조체를 더 포함한다.
8) 본 개시의 실시형태에 따른 반도체 구조체에 있어서, 상기 제1 및 제2 도전성 구조체는 핀 전계효과 트랜지스터의 게이트 구조체를 포함한다.
9) 본 개시의 실시형태에 따른 반도체 구조체는, 상기 레일 구조체와 상기 기판 사이의 시드 층을 더 포함한다.
10) 본 개시의 실시형태에 따른 반도체 구조체에 있어서, 상기 시드 층은 실리콘을 포함하고 상기 레일 구조체는 금속을 포함한다.
11) 본 개시의 다른 실시형태에 따른 반도체 구조체는, 기판 위의 복수의 핀; 상기 기판 위의 층간 유전체(interlayer dielectric, ILD) 층 - 상기 복수의 핀은 상기 ILD 층으로부터 돌출된 것임 - ; 및 상기 ILD 층 내에 상기 복수의 핀과 평행하게 형성된 복수의 레일 구조체를 포함한다.
12) 본 개시의 다른 실시형태에 따른 반도체 구조체는, 상기 복수의 핀 중 적어도 하나의 핀 위에 형성된 하나 이상의 게이트 구조체를 더 포함하고, 상기 하나 이상의 게이트 구조체는 상기 복수의 레일 구조체 중의 레일 구조체와 직접 접촉한다.
13) 본 개시의 다른 실시형태에 따른 반도체 구조체는, 상기 복수의 핀 중 적어도 하나의 핀 위에 형성된 하나 이상의 에피택셜 구조체를 더 포함하고, 상기 하나 이상의 에피택셜 구조체는 상기 복수의 레일 구조체 중의 적어도 하나의 레일 구조체와 직접 접촉한다.
14) 본 개시의 다른 실시형태에 따른 반도체 구조체에 있어서, 상기 복수의 레일 구조체는 금속을 포함한다.
15) 본 개시의 또 다른 실시형태에 따른 반도체 구조체를 형성하는 방법은, 기판으로부터 돌출된 핀을 형성하는 단계; 상기 기판 위에 상기 핀과 평행하게 시드 층 구조체를 형성하기 위해 시드 층 물질을 성막 및 에칭하는 단계; 상기 시드 층 구조체를 시드 층으로서 이용하여 레일 구조체를 성막하는 단계; 및 상기 레일 구조체와 직접 접촉하고 상기 레일 구조체를 통하여 전기적으로 접속되는 제1 및 제2 도전성 구조체를 상기 핀 위에 형성하기 위해 도전성 물질을 성막 및 에칭하는 단계를 포함한다.
16) 본 개시의 또 다른 실시형태에 따른 반도체 구조체를 형성하는 방법에 있어서, 상기 시드 층 물질은 실리콘 물질을 포함한다.
17) 본 개시의 또 다른 실시형태에 따른 반도체 구조체를 형성하는 방법은, 상기 시드 층 물질을 에칭하기 전에 층간 유전체(interlayer dielectric, ILD) 층을 성막하는 단계를 더 포함한다.
18) 본 개시의 또 다른 실시형태에 따른 반도체 구조체를 형성하는 방법은, 상기 레일 구조체의 일부를 노출하기 위해 상기 성막된 ILD 층을 에칭하는 단계를 더 포함하고, 상기 제1 및 제2 도전성 구조체는 상기 레일 구조체의 상기 노출된 부분을 통하여 상기 레일 구조체와 직접 접촉한다.
19) 본 개시의 또 다른 실시형태에 따른 반도체 구조체를 형성하는 방법에 있어서, 상기 도전성 물질은 도핑된 에피택셜 물질을 포함한다.
20) 본 개시의 또 다른 실시형태에 따른 반도체 구조체를 형성하는 방법에 있어서, 상기 도전성 물질은 금속 게이트 물질을 포함한다.
전술한 상세한 설명은 본 발명과 일치하는 예시적인 실시형태를 설명하기 위해 첨부 도면을 참조한다. 전술한 상세한 설명에서 "예시적인 실시형태"의 인용은 여기에서 설명한 예시적인 실시형태가 특정의 특징, 구조체 또는 특성을 포함할 수 있음을 표시하지만, 모든 예시적인 실시형태가 반드시 상기 특정의 특징, 구조체 또는 특성을 포함할 필요는 없다. 더욱이, 그러한 문구는 반드시 동일한 예시적인 실시형태를 지칭하는 것이 아니다. 또한, 예시적인 실시형태와 관련하여 설명한 임의의 특징, 구조체 또는 특성들은 명시적으로 설명되어 있는 것과 관계없이 독립적으로, 또는 다른 예시적인 실시형태의 특징, 구조체 또는 특성들과 임의의 조합으로 포함될 수 있다.
전술한 상세한 설명은 제한하는 것으로 의도되지 않는다. 오히려, 발명의 범위는 뒤에 있는 특허 청구범위 및 그 균등물에 의해서만 규정된다. 뒤에 있는 요약 부분이 아닌 전술한 상세한 설명은 특허 청구범위를 해석하는데 사용되는 것으로 의도된다는 점을 이해하여야 한다. 요약 부분은 발명의 모든 예시적인 실시형태가 아니라 하나 이상의 예시적인 실시형태를 개시할 수 있고, 따라서 어떻게든 본 명세서 및 뒤에 있는 특허 청구범위 및 그 균등물을 제한하는 것으로 의도되지 않는다.
전술한 상세한 설명에서 설명한 예시적인 실시형태는 설명 목적으로 제공되고 제한하는 것으로 의도되지 않는다. 다른 예시적인 실시형태가 가능하고, 본 발명의 정신 및 범위 내에서 상기 예시적인 실시형태에 대하여 각종 수정이 이루어질 수 있다. 전술한 상세한 설명은 특정 기능의 구현 및 그 관계를 나타내는 기능적 빌딩 블록의 도움을 받아 설명되었다. 이러한 기능적 빌딩 블록의 경계는 설명의 편의상 여기에서 임의로 규정되었다. 특정 기능 및 그 관계가 적절하게 수행되는 한 다른 경계가 규정될 수 있다.
본 발명의 각종 실시형태는 하드웨어, 펌웨어, 소프트웨어 또는 이들의 임의 조합으로 구현될 수 있다. 본 발명의 각종 실시형태는 하나 이상의 프로세서에 의해 판독 및 실행될 수 있는 기계 판독가능 매체에 저장된 명령어로서 또한 구현될 수 있다. 기계 판독가능 매체는 기계(예를 들면, 컴퓨팅 회로)에 의해 판독 가능한 형태로 명령어를 저장하거나 전송하는 임의의 메카니즘을 포함할 수 있다. 예를 들면, 기계 판독가능 매체는 읽기 전용 메모리(ROM)와 같은 비일시적 기계 판독가능 매체; 랜덤 액세스 메모리(RAM); 자기 디스크 기억 매체; 광 기억 매체; 플래시 메모리 장치 등을 포함할 수 있다. 다른 예로서, 기계 판독가능 매체는 전기, 광, 음향 또는 다른 형태의 전파 신호(예를 들면, 반송파, 적외선 신호, 디지털 신호 등)와 같은 일시적 기계 판독가능 매체를 포함할 수 있다. 또한, 펌웨어, 소프트웨어, 루틴, 명령어가 소정 동작을 수행하는 것으로서 여기에서 설명될 수 있다. 그러나 그러한 설명은 단지 편의상이고 그러한 동작은 사실 펌웨어, 소프트웨어, 루틴, 명령어 등을 실행하는 컴퓨팅 장치, 프로세서, 컨트롤러 또는 다른 장치로부터 발생한다는 점을 이해하여야 한다.
전술한 상세한 설명은 다른 사람들이, 당업자의 지식을 적용함으로써, 본 발명의 정신 및 범위로부터 벗어나지 않고 과도한 실험 없이 상기 예시적인 실시형태를 각종 응용을 위해 쉽게 수정 및/또는 적응시킬 수 있도록 발명의 일반적인 성질을 충분히 나타내었다. 그러므로 그러한 적응 및 수정은 여기에서 제시된 교시 및 안내에 기초하여 예시적인 실시형태의 의미 및 복수의 균등물 내에 있는 것으로 의도된다. 여기에서의 문구 또는 용어는 설명을 위한 것이지 제한하는 것이 아니라는 점을 이해하여야 하고, 그래서 본 명세서에서의 용어 또는 문구는 여기에서의 교시에 비추어 당업자에 의해 해석되어야 한다.

Claims (10)

  1. 반도체 구조체에 있어서,
    기판 및 상기 기판 위에 형성된 층간 유전체 층;
    상기 기판 및 상기 층간 유전체 층으로부터 돌출된 핀;
    상기 층간 유전체 층 내에서 상기 핀의 제1 측벽에 대향하고 상기 핀에 평행하게 형성된 제1 레일 구조체;
    상기 층간 유전체 층 내에 형성된 제2 레일 구조체 - 상기 제2 레일 구조체는 상기 핀의 제2 측벽에 대향하고 상기 핀에 평행함 - 및
    상기 핀 주위에서 상기 제1 레일 구조체와 직접 접촉하도록 형성된 제1 및 제2 도전성 구조체
    를 포함하는, 반도체 구조체.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 및 제2 도전성 구조체 중의 적어도 하나는 상기 제2 레일 구조체에 직접 접촉하는 것인, 반도체 구조체.
  4. 제1항에 있어서,
    상기 제1 레일 구조체 또는 상기 제2 레일 구조체 중 적어도 하나는 도전성 물질을 포함하는 것인, 반도체 구조체.
  5. 제1항에 있어서,
    상기 제1 및 제2 도전성 구조체는 핀 전계효과 트랜지스터의 소스/드레인 단자를 포함하는 것인, 반도체 구조체.
  6. 제5항에 있어서,
    상기 제1 도전성 구조체와 제2 도전성 구조체 사이에 형성된 게이트 구조체를 더 포함하는, 반도체 구조체.
  7. 제1항에 있어서,
    상기 제1 및 제2 도전성 구조체는 핀 전계효과 트랜지스터의 게이트 구조체를 포함하는 것인, 반도체 구조체.
  8. 제1항에 있어서,
    상기 제1 레일 구조체와 상기 기판 사이의 시드 층을 더 포함하는, 반도체 구조체.
  9. 반도체 구조체에 있어서,
    기판 위의 복수의 핀;
    상기 기판 위의 층간 유전체(interlayer dielectric, ILD) 층 - 상기 복수의 핀은 상기 ILD 층으로부터 돌출된 것임 - ;
    상기 ILD 층 내에 상기 복수의 핀과 평행하게 형성된 복수의 레일 구조체; 및
    상기 기판과 상기 복수의 레일 구조체 사이의 시드 층
    을 포함하는, 반도체 구조체.
  10. 반도체 구조체를 형성하는 방법에 있어서,
    기판으로부터 돌출된 핀을 형성하는 단계;
    상기 기판 위에 상기 핀과 평행하게 시드 층 구조체를 형성하기 위해 시드 층 물질을 성막 및 에칭하는 단계;
    상기 시드 층 구조체를 시드 층으로서 이용하여 레일 구조체를 성막하는 단계; 및
    상기 레일 구조체와 직접 접촉하고 상기 레일 구조체를 통하여 전기적으로 접속되는 제1 및 제2 도전성 구조체를 상기 핀 위에 형성하기 위해 도전성 물질을 성막 및 에칭하는 단계
    를 포함하는, 반도체 구조체 형성 방법.
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