TWI866131B

TWI866131B - 積體電路及其製造方法

Info

Publication number: TWI866131B
Application number: TW112111438A
Authority: TW
Inventors: 黃中毅; 彭紹棟; 張盟昇; 楊耀仁
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2023-02-06
Filing date: 2023-03-27
Publication date: 2024-12-11
Also published as: TW202433593A; US20240268107A1; CN222090032U

Abstract

一種積體電路包括第一主動區、第二主動區、第一熔絲及虛設熔絲。第一主動區在第一方向上延伸且位於第一階層上。第二主動區在第一方向上延伸，位於第一階層上且在與第一方向不同的第二方向上與第一主動區隔開。第一熔絲在第一方向上延伸，位於第二階層上，與第一主動區重疊且電性耦合至第一主動區。虛設熔絲在第一方向上延伸，位於第二階層上且在第二方向上且與第一熔絲隔開。虛設熔絲與第二主動區重疊，且不與第二主動區電性耦合。

Description

積體電路及其製造方法

本發明實施例是有關於一種積體電路及其製造方法。

製造製程利用內連線結構中的熔絲來選擇性地更改半導體裝置內的電性連接。藉由熔斷(blowing)半導體裝置內的選定的熔絲，半導體裝置的功能訂製成所期望的功能。利用熔絲來調整半導體裝置的功能使得半導體裝置的製造商能夠為各種產品形成相同結構，後選擇性地熔斷熔絲，以賦予半導體裝置所期望的功能。此有助於提高生產效率。

在一些情況下，競爭對手可能會試圖藉由分析半導體裝置的功能來對製造的產品進行逆向工程(reverse engineer)。在嘗試的逆向工程期間，對半導體裝置實行研磨或平坦化製程，以暴露出具有熔絲的導電階層(level)並辨識哪些熔絲保持完好以及哪些熔絲被熔斷。辨識半導體裝置內熔絲的狀態有助於對半導體裝置進行逆向工程。

依據本發明的實施例，一種積體電路，包括第一主動區、第二主動區、第一熔絲及虛設熔絲。所述第一主動區，在第一方向上延伸且位於第一階層上。所述第二主動區，在所述第一方向上延伸，位於所述第一階層上，且在與所述第一方向不同的第二方向上與所述第一主動區隔開。所述第一熔絲，在所述第一方向上延伸，位於第二階層上，與所述第一主動區重疊且電性耦合至所述第一主動區。所述虛設熔絲，在所述第一方向上延伸，位於所述第二階層上，且在所述第二方向上與所述第一熔絲隔開，所述虛設熔絲與所述第二主動區重疊且不與所述第二主動區電性耦合。

依據本發明的實施例，一種積體電路，包括包括對應於第一記憶胞的第一胞元區及對應於第二記憶胞的第二胞元區。所述第一胞元區，對應於第一記憶胞，所述第一胞元區在第一方向上延伸。所述第一胞元區包括：第一電晶體、第一熔絲以及第一虛設熔絲。所述第一熔絲，在所述第一方向上延伸，位於第一階層上且電性耦合至所述第一電晶體。所述第一虛設熔絲，在所述第一方向上延伸，位於所述第一階層上，且在與所述第一方向不同的第二方向上與所述第一熔絲隔開，且所述第一虛設熔絲不與所述第一胞元區中的至少一個電晶體電性耦合。所述第二胞元區，對應於第二記憶胞，所述第二胞元區在所述第一方向上延伸且與所述第一胞元區相鄰。所述第二胞元區包括：第二電晶體、第二熔絲以及第二虛設熔絲。所述第二熔絲，在所述第一方向上延伸，位於所述第一階層上且電性耦合至所述第二電晶體。所述第二虛設熔絲，在所述第一方向上延伸，位於所述第一階層上且在所述第二方向上與所述第二熔絲隔開，所述第二虛設熔絲不與所述第二胞元區中的至少一個電晶體電性耦合。所述第二熔絲在所述第一方向上與所述第一虛設熔絲對準。

依據本發明的實施例，一種製造積體電路的方法，所述方法包括以下步驟。在第一區中製作第一組電晶體，所述第一組電晶體對應於第一記憶胞，所述第一區在第一方向上延伸。在第二區中製作第二組電晶體，所述第二組電晶體對應於第二記憶胞，所述第二區在所述第一方向上延伸且與所述第一區相鄰。在第一階層上沈積第一導電材料，藉此形成第一熔絲及第一虛設熔絲，所述第一熔絲在所述第一方向上延伸且電性耦合至所述第一組電晶體中的至少第一電晶體，且所述第一虛設熔絲在所述第一方向上延伸且在與所述第一方向不同的第二方向上與所述第一熔絲隔開，且所述第一虛設熔絲不與所述第一組電晶體電性耦合。在所述第一階層上沈積第二導電材料，藉此形成第二熔絲及第二虛設熔絲，所述第二熔絲在所述第一方向上延伸且電性耦合至所述第二組電晶體中的至少第一電晶體，且所述第二虛設熔絲在所述第一方向上延伸且在所述第二方向上與所述第二熔絲隔開，且所述第二虛設熔絲不與所述第二組電晶體電性耦合。在所述第一階層上沈積第三導電材料，藉此形成第一字元線及第一虛設字元線，所述第一字元線在所述第一方向上延伸且電性耦合至所述第一組電晶體的至少所述第一電晶體及所述第二組電晶體的至少所述第一電晶體，且所述第一虛設字元線在所述第一方向上延伸且在所述第二方向上與所述第一字元線隔開，且所述第一虛設字元線不與所述第二組電晶體電性耦合。

100A、100B:電子可程式熔絲電路/積體電路/佈局設計/電路

200:積體電路/佈局設計

200A、200B、200C、200D、200E、200F:部分

201:胞元

201a、201b、201c、201d:胞元邊界

202、202a、202b、202c、202d、202e、203、203a、203b、203c、203d、203e、402、402a、402b、402c、402d、402e、402f、403、403a、403b、403c、403d、403e、403f:主動區

204、204a~204p、205、205a~205p:分支胞元

206、206a:接觸窗

212、218、702A、702B:區

214:第一井

214a、215a:第一部分

215:第二井

220、220a、220a1、220a2、220a3、220b、220b1、220b2、220b3、221a、221a1、221a2、221a3、224、224a、224a1、224a2、224b、224c、224d、224e、224f、224g、224g1、224g2、224h、224h1、 224h2、224i、224j、224k、224l、224m、224n、224n1、224n2、232、232a、236、236a、242、242a、242b、246、246a、246b、322、322a、322b、322c、322d、420、420a、420b、420b1、420b2、421、421a、421b、524a~524n、620、620a、620b、620c、620d、621、621a、621b、621c、621d、621e、622、622a、622b、622c、622d、622e、623、623a、623b、623c、623d、720、720a~720e、721、721a~721f、722、722a~722n、723、723a~723j:導體

230、230a、234、234a、238、238a、240、240a、240b、244、244a、244b、248、248a、248b、338、338a、338b、338c、338d、338e、338f:通孔

250a1、250a2、260a1、260a2:植入區

270a、270b、270c:閘極

280a、280b:程式化裝置/程式裝置

290:基底

292:絕緣區

300A、300B、300C、400、500、600A、600B、700:積體電路

301、302[1,1]、302[1,3]、302[2,1]、302[2,3]、304[1,2]、304[2,2]、304[2,3]、601A、601B、602A、602B、602C、602D、702:塊元

302:第一組塊元

304:第二組塊元

800、900、1000:方法

802、804、806、808、810、812、814、816、818、820、822、902、904、1002、1004、1006、1008、1010、1012、1014、1016、1018、1020、1022:操作

1100:系統

1102:處理器

1104:非暫時性電腦可讀儲存媒體/電腦可讀儲存媒體/儲存媒體

1106:電腦程式代碼/指令

1108:匯流排

1110:I/O介面

1112:網路介面

1114:網路

1116:佈局設計

1118:使用者介面

1120:製作工具

1200:積體電路(IC)製造系統/製造系統

1220:設計機構/設計團隊

1222:IC設計佈局/設計佈局/IC設計

1230:罩幕機構

1232:罩幕資料準備/資料準備

1234:罩幕製作

1240:IC製造商/製作廠

1242:半導體晶圓/晶圓

1245:罩幕

1252:晶圓製作工具/製作工具

1260:IC裝置

A-A’、B-B’、C-C’、D-D’:平面

A1:中心

BL0、BL1、BL2:位元線

D1、D2、D3:距離

Dummy WL:虛設字元線

H1、H2:高度

Ifuse:電流

N0:NMOS電晶體

P0:PMOS電晶體

PN:程式節點

Rfuse:電子可程式熔絲

S:第三方向

VDD:第一電壓供應器/偏壓電壓

VDDQ、VDDQI:電壓供應器

VSS:參考電壓供應器/第二電壓供應器/偏壓電壓

WL0、WL1:字元線

X:第一方向

Y:第二方向

α:角度

藉由結合附圖閱讀以下詳細說明，會最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。

圖1A至圖1B是根據一些實施例的對應電子可程式熔絲(electrically programmable fuse，eFuse)電路的對應電路圖。

圖2A至圖2F是根據一些實施例的積體電路的圖。

圖3A是根據一些實施例的積體電路的俯視圖。

圖3B是根據一些實施例的積體電路的俯視圖。

圖3C是根據一些實施例的積體電路的俯視圖。

圖4是根據一些實施例的積體電路的俯視圖。

圖5是根據一些實施例的積體電路的俯視圖。

圖6A至圖6B是根據一些實施例的對應積體電路的對應俯視圖。

圖7是根據一些實施例的對應積體電路的對應俯視圖。

圖8是根據一些實施例的形成或製造積體電路的方法的流程圖。

圖9是根據一些實施例的製造積體電路(integrated circuit，IC)裝置的方法的流程圖。

圖10是根據一些實施例的產生積體電路的佈局設計的方法的流程圖。

圖11是根據一些實施例的用於設計IC佈局設計及製造IC的系統的示意圖。

圖12是根據本揭露至少一個實施例的IC製造系統及與所述IC製造系統相關聯的IC製造流程的方塊圖。

以下揭露內容提供用於實施所提供標的物的特徵的不同實施例或實例。以下闡述組件、材料、值、步驟、排列等的具體實例以簡化本揭露。當然，該些僅為實例且不進行限制。設想存在其他組件、材料、值、步驟、排列等。舉例而言，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可能在各種實例中重覆使用參考編號及/或字母。此種重覆使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如「位於......之下(beneath)」、「下方(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」及類似用語等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性闡述語可同樣相應地進行解釋。

根據一些實施例，積體電路包括在第一方向上延伸的第一主動區。在一些實施例中，第一主動區位於第一階層上。

在一些實施例中，積體電路更包括在第一方向上延伸的第二主動區。

在一些實施例中，第二主動區位於第一階層上且在第二方向上與第一主動區隔開。在一些實施例中，第二方向不同於第一方向。

在一些實施例中，積體電路更包括在第一方向上延伸的第一熔絲。在一些實施例中，第一熔絲位於第二階層上。在一些實施例中，第一熔絲與第一主動區重疊且電性耦合至第一主動區。

在一些實施例中，積體電路更包括在第一方向上延伸的虛設熔絲。在一些實施例中，虛設熔絲位於第二階層上。在一些實施例中，虛設熔絲在第二方向上與第一熔絲隔開。在一些實施例中，虛設熔絲與第二主動區重疊且不與第二主動區電性耦合。

在一些實施例中，第一熔絲與虛設熔絲是熔絲陣列。在一些實施例中，藉由在熔絲陣列中包括第一熔絲及虛設熔絲，與其他方式相比，積體電路增加了對與積體電路中的第一熔絲及虛設熔絲相關聯的代碼進行解密的難度，藉此使得積體電路中的一或多條熔絲或虛設熔絲的位置以及與每一熔絲/位元胞元(bit cell)相關聯的對應代碼的安全性增強。

在一些實施例中，藉由增強積體電路中的一或多條熔絲或虛設熔絲的位置的安全性，對積體電路進行逆向工程變得更加困難，且增加用於辨識積體電路中的哪些熔絲是虛設熔絲所用的時間及金錢的量。

圖1A至圖1B是根據一些實施例的對應電子可程式熔絲電路100A至100B的對應電路圖。

電路100A包括耦合於程式節點PN與位元線BL0之間的電子可程式熔絲Rfuse。

電路100A更包括耦合於電子可程式熔絲Rfuse與程式節點PN之間的n型金屬氧化物半導體(n-type metal-oxide semiconductor，NMOS)電晶體N0。

NMOS電晶體N0的閘極與字元線WL0耦合。NMOS電晶體N0的閘極被配置成自字元線WL0接收字元線訊號。

兩個或更多個電路元件被視為基於直接電性連接、電阻性或反應性(reactive)電性連接或包括一個或多個附加電路元件且因此能夠被控制(例如，藉由電晶體或其他開關裝置使其呈電阻性或開路)的電性連接進行耦合。

NMOS電晶體N0的源極與程式節點PN耦合。在一些實施例中，程式節點PN耦合至參考電壓供應器(reference voltage supply)VSS。參考電壓供應器VSS的電壓是參考電壓VSS’。

NMOS電晶體N0的汲極與電子可程式熔絲Rfuse的第一端耦合。電子可程式熔絲Rfuse的第二端與位元線BL0耦合。在一些實施例中，位元線BL0耦合至電壓供應器VDDQ。電壓供應器VDDQ的電壓是電壓VDDQ’。在一些實施例中，位元線BL0被配置成供應電流Ifuse。

電路100B是電路100A的變形。與電路100A相比，p型金屬氧化物半導體(p-type metal-oxide semiconductor，PMOS)電晶體P0代替NMOS電晶體N0，且因此省略相似的詳細說明。

電路100B包括耦合於電子可程式熔絲Rfuse與程式節點PN之間的PMOS電晶體P0。

PMOS電晶體P0的閘極與字元線WL0耦合。PMOS電晶體P0的閘極被配置成自字元線WL0接收字元線訊號。

PMOS電晶體P0的源極與程式節點PN耦合。在一些實施例中，程式節點PN耦合至電壓供應器VDDQ。

PMOS電晶體P0的汲極與電子可程式熔絲Rfuse的第一端耦合。電子可程式熔絲Rfuse的第二端與位元線BL0耦合。在一些實施例中，位元線BL0耦合至參考電壓供應器VSS。在一些實施例中，位元線BL0被配置成接收電流Ifuse。

在一些實施例中，電路100A至100B是其中每一位元胞元與位元線BL0耦合的多個位元胞元中的一些或全部位元胞元。在一些實施例中，位元線BL0是多條位元線中的一條位元線。在一些實施例中，電路100A至100B是記憶體電路(未示出)的多個位元胞元中的一些或全部位元胞元。

在一些實施例中，字元線WL0是記憶體電路的字元線，且字元線訊號被配置成在程式化或讀取操作中選擇包括電路100A至100B的位元胞元。在一些實施例中，記憶體電路包括一個或多個感測放大器(未示出)，所述一個或多個感測放大器(未示出)被配置成在讀取操作中確定電路100A至100B的程式化狀態。

電子可程式熔絲Rfuse是包括能夠被電流Ifuse持續地更改且因此被程式化的導電元件的電路裝置，所述電流Ifuse具有超出預定電流水準的大小。在一些實施例中，在非程式化狀態下，電子可程式熔絲Rfuse具有相對於程式化狀態下的電阻小的電阻。

NMOS電晶體N0及PMOS電晶體P0中的每一者是IC裝置中能夠因應於在字元線WL0處接收的輸入訊號(例如字元線訊號)在導電狀態與電阻狀態之間進行切換的程式裝置。在導電狀態下，程式裝置在兩個電流路徑端子(未標記)之間具有低電阻電流路徑，且在電阻狀態下，程式裝置在所述兩個電流路徑端子之間具有高電阻電流路徑。

在導電狀態下，程式裝置能夠僅對高達預定電流飽和水準的電流值具有低電阻電流路徑，且對高於飽和水準的電流值具有明顯更高的相對電阻路徑。在操作中，程式裝置因此用於因應於所述兩個電流路徑端子兩端的電壓差的增加而限制在所述兩個電流路徑端子之間流動的電流值。

儘管圖1A示出做為NMOS電晶體N0的程式裝置，且圖1B示出做為PMOS電晶體P0的程式裝置，但在各種實施例中，程式裝置包括傳輸閘(transmission gate)、MOS電晶體、場效電晶體(field effect transistor，FET)、鰭場效電晶體(FinFET)、雙極電晶體或能夠因應於輸入訊號在導電狀態與電阻狀態之間進行切換的其他合適的IC裝置。

在圖1A繪示的實施例中，NMOS電晶體N0被配置成因應於具有高邏輯位準的字元線訊號處於導電狀態，且因應於具有低邏輯位準的字元線訊號處於電阻狀態。

在圖1B繪示的實施例中，PMOS電晶體P0被配置成因應於具有低邏輯位準的字元線訊號處於導電狀態，且因應於具有高邏輯位準的字元線訊號處於電阻狀態。

電路100A或100B中的其他配置、其他數目的熔絲元件或其他數目的電晶體均處於本揭露的範圍內。舉例而言，至少電路100A或100B包括多於一個熔絲元件(例如，電子可程式熔絲Rfuse)。舉例而言，至少電路100A或100B包括多於一個程式化裝置(例如，NMOS電晶體N0或PMOS電晶體P0)。

圖2A至圖2F是根據一些實施例的積體電路的圖。

積體電路200是至少電路100A或100B的實施例，且為了簡明起見省略相似的詳細說明。

圖2A是積體電路200的部分200A的俯視圖，為了便於例示而簡化。

圖2B是積體電路200的部分200B的俯視圖，為了便於例示而簡化。

圖2C至圖2E是根據一些實施例的積體電路200的對應剖視圖。

圖2C是根據一些實施例的積體電路200的部分200A被平面A-A’橫切的剖視圖。圖2D是根據一些實施例的積體電路200的部分200B被平面B-B’橫切的剖視圖。

圖2E是根據一些實施例的積體電路200的部分200B被平面C-C’橫切的剖視圖。圖2F是根據一些實施例的積體電路200的部分200B被平面D-D’橫切的剖視圖。

為了便於例示，圖2A至圖2F、圖3A至圖3C、圖4至圖5、圖6A至圖6B及圖7中的一者或多者的標記元件中的一些標記元件在圖2A至圖2F、圖3A至圖3C、圖4至圖5、圖6A至圖6B及圖7中的一者或多者中未標記。在一些實施例中，積體電路200包括圖2A至圖2F中未示出的附加元件。

與圖2A至圖2F、圖3A至圖3C、圖4至圖5、圖6A至圖6B及圖7中的一者或多者中的組件相同或相似的組件(如下所示)被給予相同的參考編號，且因此省略其詳細說明。

部分200A包括積體電路200的金屬2(M2)階層的一個或多個特徵。

部分200B包括積體電路200的氧化物擴散(oxide diffusion，OD)階層或主動階層的一個或多個特徵。

至少部分200C或部分200D包括以下中的一個或多個特徵：積體電路200的OD階層、閘極(POLY)階層、擴散之上金屬(metal over diffusion，MD)階層、閘極之上通孔(via over gate，VG)階層、擴散之上通孔(via over diffusion，VD)階層、金屬0(M0)階層、金屬1(M1)階層、M2階層、金屬3(M3)階層、金屬4(M4)階層、通孔0(V0)階層、通孔1(V1)階層、通孔2(V2)階層、通孔3(V3)階層以及通孔4(V4)階層。

至少部分200E或部分200F包括積體電路200的OD階層及POLY階層的一個或多個特徵。

積體電路200藉由與積體電路200相似的對應佈局設計來製造。為了簡明起見，圖2A至圖2F、圖3A至圖3C、圖4至圖5、圖6A至圖6B及圖7被闡述為對應的積體電路200、300A至300C、400至500、600A至600B及700，但在一些實施例中，圖2A至圖2F、圖3A至圖3C、圖4至圖5、圖6A至圖6B及圖7亦對應於佈局設計，且積體電路200、300A至300C、400至500、600A至600B及700的結構元件亦對應於佈局設計的佈局圖案，且積體電路200、300A至300C、400至500、600A至600B及700的結構關係(包括對準、長度及寬度)以及配置及層與積體電路200、300A至300C、400至500、600A至600B及700的對應佈局設計的結構關係(包括對準、長度及寬度)以及配置及層相似，且為了簡明起見將不再闡述相似的詳細說明。

積體電路200包括胞元201。胞元201具有在第一方向X上延伸的胞元邊界201a及201b以及在第二方向Y上延伸的胞元邊界201c及201d。在一些實施例中，第二方向Y不同於第一方向X。在一些實施例中，積體電路200沿著胞元邊界201a、201b、201c及201d鄰接其他胞元(如圖3A至圖3C、圖4至圖5、圖6A至圖6B及圖7所示)。在一些實施例中，積體電路200是單高度標準胞元(single height standard cell)。其他類型的胞元高度亦處於本揭露的範圍內。

在一些實施例中，胞元201是標準胞元，且積體電路200與由胞元邊界201a、201b、201c及201d界定的標準胞元對應。在一些實施例中，胞元201是積體電路200的預定義部分，包括一個或多個電晶體及被配置成實行一個或多個電路功能的電性連接。在一些實施例中，胞元201以胞元邊界201a、201b、201c及201d做為邊界，且因此與記憶胞的做為標準胞元的一部分的區對應。在一些實施例中，胞元201以胞元邊界201a、201b、201c及201d做為邊界，且因此與功能電路組件或裝置的做為標準胞元的一部分的區對應。

在一些實施例(例如圖2A至圖2F、圖3A至圖3C、圖4至圖5、圖6A至圖6B及圖7中繪示的實施例(以下論述))中，給定胞元具有與一組閘極270的一個或多個對應的閘極重疊的胞元邊界201a、201b、201c及201d。舉例而言，在一些實施例中，胞元201的胞元邊界201c及201d藉由閘極270a及閘極270c辨識。

藉此，胞元被配置為記憶胞的標準胞元中的一者或多者。在一些實施例中，胞元藉此被配置為以下中的一者或多者：定製胞元(custom cell)、工程變更命令(engineering change order，ECO)胞元、定製胞元、物理裝置胞元、或能夠在IC佈局圖(例如IC積體電路200)中被界定的另一類型胞元或胞元的組合。

積體電路200包括基底290中的一組主動區202及203。

所述一組主動區202或203在第一方向X上延伸。在一些實施例中，所述一組主動區202或203由對應的一組主動區圖案製造。

在一些實施例中，所述一組主動區202或203位於第一佈局階層上。在一些實施例中，第一佈局階層與積體電路200、300A至300C、400、500、600A至600B或700中的一者或多者的主動階層或OD階層對應。

所述一組主動區202包括嵌入基底290(圖2E至圖2F)中的主動區202a、202b、202c、202d或202e中的一者或多者。

所述一組主動區203包括嵌入基底290中的主動區203a、203b、203c、203d或203e中的一者或多者。

基底具有前側(未標記)及與前側相對的背側(未標記)。在一些實施例中，在基底290的前側中形成至少所述一組主動區202或203、一組閘極270或一組接觸窗206。

在一些實施例中，至少所述一組主動區202或203中的一個或多個主動區與積體電路200、300A至300C、400、500、600A至600B或700的NMOS電晶體的源極區及汲極區對應。

在一些實施例中，至少所述一組主動區202或203中的一個或多個主動區與積體電路200、300A至300C、400、500、600A至600B或700的PMOS電晶體的源極區及汲極區對應。

在一些實施例中，至少主動區202e是嵌入基底290的介電材料中的N型摻雜S/D區，且主動區203a是嵌入基底290的介電材料中的P型摻雜S/D區。

在一些實施例中，至少所述一組主動區202或203與奈米片電晶體的奈米片結構(未標記)對應。在一些實施例中，所述一組主動區202包括藉由磊晶成長製程生長的汲極區及源極區。在一些實施例中，至少所述一組主動區202或203包括在對應的汲極區及源極區處利用磊晶材料生長的汲極區及源極區。

其他電晶體類型亦處於本揭露的範圍內。舉例而言，在一些實施例中，至少所述一組主動區202或203與奈米導線(nano wire)電晶體的奈米導線結構(未示出)對應。在一些實施例中，至少所述一組主動區202或203與平面電晶體的平面結構(未示出)對應。在一些實施例中，至少所述一組主動區202或203與鰭FET的鰭結構(未示出)對應。在一些實施例中，至少所述一組主動區202或203與互補FET(complementary FET，CFET)的結構(未示出)對應。

所述一組主動區202或203中的結構的其他配置、結構在其他佈局階層上的排列或結構的其他數量亦處於本揭露的範圍內。

積體電路200更包括一組分支胞元(tap cell)204及205。

所述一組分支胞元204包括分支胞元204a、...、204p中的至少一者。

所述一組分支胞元205包括分支胞元205a、...、205p中的至少一者。

分支胞元204a包括區212(圖2E)，所述區212對應於圖2B的主動區202e。

區212包括第一井(在本文中亦被稱為第一井區)214。第一井214包括植入區250a1及250a2。區212是積體電路200的分支胞元且耦合至第一電壓供應器VDD。換言之，區212被配置成藉由將第一電壓供應器VDD耦合至植入區250a1、250a2來將第一電壓供應器VDD做為偏壓電壓(例如，VDD)提供至第一井214的第一部分214a。在一些實施例中，區212耦合至第二電壓供應器VSS且被配置成將第二電壓供應器VSS做為偏壓電壓(例如，VSS)提供至第一井214的第一部分214a。在一些實施例中，第一井214的第一部分214a位於區212內。在一些實施例中，第一井214的第一部分214a在第二方向Y上自閘極270a延伸至閘極270c。

在一些實施例中，分支胞元防止積體電路200中的閂鎖(latchup)。在一些實施例中，閂鎖是有時會在積體電路中發生的一種短路的類型。

分支胞元205a包括區218(圖2F)，所述區218對應於圖2B的主動區203a。

區218包括第二井(在本文中亦被稱為第二井區)215。第二井215包括植入區260a1及260a2。區218是積體電路200的分支胞元且耦合至第二電壓供應器VSS。換言之，區218被配置成將第二電壓供應器VSS做為偏壓電壓(例如，VSS)提供至第二井215的第一部分215a。在一些實施例中，區218耦合至第一電壓供應器VDD且被配置成藉由將第一電壓供應器VDD耦合至植入區260a1、260a2來將第一電壓供應器VDD做為偏壓電壓(例如，VDD)提供至第二井215的第一部分215a。在一些實施例中，第二井215的第一部分215a位於區218內。在一些實施例中，第二井215的第一部分215a在第二方向Y上自閘極270a延伸至閘極270c。

所述一組分支胞元204或205中的分支胞元的其他配置、分支胞元在其他佈局階層上的排列或分支胞元的其他數目亦處於本揭露的範圍內。

積體電路200更包括絕緣區292(圖2C至圖2D)，絕緣區292被配置成將所述一組主動區202或203、所述一組閘極270、所述一組接觸窗206、一組通孔230、234、238、240、244或248以及一組導體220、224、232、236、242或246中的一個或多個元件彼此電性隔離。在一些實施例中，絕緣區292包括在方法800 (圖8)期間在彼此不同的時間沈積的多個絕緣區。在一些實施例中，絕緣區是介電材料。在一些實施例中，介電材料包括二氧化矽、氧氮化矽或類似材料。

絕緣區292中的部分的其他配置、部分在其他佈局階層上的排列或部分的其他數目亦處於本揭露的範圍內。

積體電路200更包括一組閘極270。

所述一組閘極270包括閘極270a、270b或270c中的一者或多者。

所述一組閘極270在第二方向Y上延伸。所述一組閘極270位於所述一組主動區202及203上方。在一些實施例中，所述一組閘極270藉由對應的一組閘極圖案製造。

所述一組閘極270位於與第一佈局階層不同的第二佈局階層上。在一些實施例中，第二佈局階層不同於第一佈局階層。在一些實施例中，第二佈局階層與積體電路200、300A至300C、400、500、600A至600B或700中的一者或多者的POLY階層對應。在一些實施例中，POLY階層位於OD階層上方。

所述一組閘極270中的圖案的其他配置、圖案在其他佈局階層上的排列或圖案的其他數量亦處於本揭露的範圍內。

在一些實施例中，所述一組閘極270中的一個或多個閘極被分成兩個或更多個不連續的閘極部分，且包括移除閘極部分。在一些實施例中，在圖9的方法900(如下所述)期間將移除閘極部分移除。

在一些實施例中，至少閘極270a、...、270c對應於虛設閘極。在一些實施例中，虛設閘極是非功能性電晶體的閘極。

所述一組閘極270中的閘極的其他配置、閘極在其他佈局階層上的排列或閘極的其他數量亦處於本揭露的範圍內。

積體電路200更包括一組接觸窗206(圖2C)。

所述一組接觸窗206包括接觸窗206a中的一者或多者。

所述一組接觸窗206位於積體電路200的前側上。所述一組接觸窗206與所述一組主動區202及203重疊。在一些實施例中，所述一組接觸窗206由對應的一組接觸窗圖案製造。

所述一組接觸窗206中的每一接觸窗與積體電路200的PMOS電晶體或NMOS電晶體的一個或多個汲極或源極端子對應。

在一些實施例中，所述一組接觸窗206中的一個或多個接觸窗與所述一組主動區202或203中的一對主動區重疊，藉此將所述一組主動區202或203中的所述一對主動區與對應電晶體的源極或汲極電性耦合。

所述一組接觸窗206位於第三佈局階層上。在一些實施例中，第三佈局階層不同於第一佈局階層。在一些實施例中，第三佈局階層與積體電路200、300A至300C、400、500、600A至600B或700中的一者或多者的接觸窗階層或MD階層對應。在一些實施例中，MD階層位於OD階層上方。

所述一組接觸窗206的其他長度或寬度亦處於本揭露的範圍內。所述一組接觸窗206中的導體的其他配置、導體在其他佈局階層上的排列或導體的其他數量亦處於本揭露的範圍內。

積體電路200更包括一組通孔230。

所述一組通孔230包括通孔230a中的一者或多者。

在一些實施例中，所述一組通孔230位於所述一組接觸窗206與一組導體232之間。所述一組通孔230嵌入絕緣區292中。在一些實施例中，所述一組通孔位於所述一組閘極270與所述一組導體232之間。在一些實施例中，所述一組通孔230藉由對應的一組通孔圖案製造。

所述一組通孔230位於所述一組接觸窗206與所述一組導體232重疊的位置。通孔230a位於接觸窗206a與對應的導體232a重疊的位置。

所述一組通孔230被配置成藉由所述一組接觸窗206將所述一組主動區202或203與所述一組導體232電性耦合於一起。在一些實施例中，所述一組通孔230被配置成將所述一組主動區202或203的對應源極或汲極區電性耦合至所述一組導體232。

在一些實施例中，所述一組通孔230中的通孔位於M0繞線軌道下方。

所述一組通孔230中的通孔的其他配置、通孔在其他佈局階層上的排列或通孔的其他數量亦處於本揭露的範圍內。

積體電路200更包括一組導體232。

所述一組導體232包括導體232a中的一者或多者。在一些實施例中，所述一組導體232對應於一組導電結構。所述一組導體232嵌入絕緣區292中。在一些實施例中，所述一組導體232由對應的一組導電特徵圖案製造。

所述一組導體232在第一方向X上延伸。所述一組導體232與所述一組接觸窗206及所述一組閘極270重疊。導體232a與位於所述一組主動區202的主動區202a、202b、202c、202d或202e中的至少一者內的程式裝置280a重疊。在一些實施例中，程式裝置280a對應於圖1A的NMOS電晶體N0。在一些實施例中，程式裝置280a對應於圖1B的PMOS電晶體P0。

在一些實施例中，所述一組導體232被配置成提供訊號的繞線且被稱為「訊號線」。舉例而言，導體232a被配置成將訊號繞線至積體電路200的其他部分或其他裝置(為了便於例示而未示出)/對來自積體電路200的其他部分或其他裝置的訊號進行繞線。

在一些實施例中，所述一組導體232位於第四佈局階層上。在一些實施例中，第四佈局階層與第一佈局階層、第二佈局階層及第三佈局階層不同。在一些實施例中，第四佈局階層與積體電路200、300A至300C、400、500、600A至600B或700中的一者或多者的M0階層對應。在一些實施例中，M0階層位於OD階層、MD階層、POLY階層及VD/VG階層上方。

在一些實施例中，所述一組導體232對應於積體電路200中的3至5個M0繞線軌道。其他數目的M0繞線軌道亦處於本揭露的範圍內。

在一些實施例中，積體電路200更包括與所述一組導體232相似的電源軌(power rail)，且為了便於例示在圖2A至圖2E中並未示出，且為了簡明起見省略相似的詳細說明。

所述一組導體232中的導體的其他配置、導體在其他佈局階層上的排列或導體的其他數量亦處於本揭露的範圍內。

積體電路200更包括一組通孔234。

所述一組通孔234包括通孔234a中的一者或多者。

在一些實施例中，所述一組通孔234位於所述一組導體232與一組導體236之間。所述一組通孔234嵌入絕緣區292中。在一些實施例中，所述一組通孔234藉由對應的一組通孔圖案製造。

所述一組通孔234位於所述一組導體232與所述一組導體236重疊的位置。通孔234a位於導體232a與對應的導體236a重疊的位置。

所述一組通孔234被配置成將所述一組導體232與所述一組導體236電性耦合於一起。

所述一組通孔234位於積體電路200、300A至300C、400、500、600A至600B或700中的一者或多者的V0階層上。在一些實施例中，所述一組通孔234中的通孔位於M1繞線軌道下方。

所述一組通孔234中的通孔的其他配置、通孔在其他佈局階層上的排列或通孔的其他數量亦處於本揭露的範圍內。

積體電路200更包括一組導體236。

所述一組導體236包括導體236a中的一者或多者。在一些實施例中，所述一組導體236對應於一組導電結構。所述一組導體236嵌入絕緣區292中。在一些實施例中，所述一組導體236由對應的一組導電特徵圖案製造。

所述一組導體236在第二方向Y上延伸。所述一組導體236與所述一組導體232、所述一組接觸窗206及所述一組閘極270重疊。

在一些實施例中，所述一組導體236位於第五佈局階層上。在一些實施例中，第五佈局階層與第一佈局階層、第二佈局階層、第三佈局階層及第四佈局階層不同。在一些實施例中，第五佈局階層與積體電路200、300A至300C、400、500、600A至600B或700中的一者或多者的M1階層對應。在一些實施例中，M1階層位於OD階層、MD階層、POLY階層、VD/VG階層及M0階層上方。

在一些實施例中，所述一組導體236與積體電路200中的多個M1繞線軌道對應。任意數目的M1繞線軌道處於本揭露的範圍內。

所述一組導體236中的導體的其他配置、導體在其他佈局階層上的排列或導體的其他數量亦處於本揭露的範圍內。

積體電路200更包括一組通孔238。

所述一組通孔238包括通孔238a中的一者或多者。

在一些實施例中，所述一組通孔238位於所述一組導體 236與一組導體221或224中的一者或多者之間。所述一組通孔238嵌入絕緣區292中。在一些實施例中，所述一組通孔238藉由對應的一組通孔圖案製造。

所述一組通孔238位於所述一組導體236與一組導體221或224中的一者或多者重疊的位置。通孔238a位於導體236a與對應的導體221a重疊的位置。

所述一組通孔238被配置成將所述一組導體236與一組導體221或224中的一者或多者電性耦合於一起。在一些實施例中，所述一組通孔238不將所述一組導體220電性耦合至一個或多個下伏層(例如，OD、MD、POLY、M0、M1或類似層)。

所述一組通孔238位於積體電路200、300A至300C、400、500、600A至600B或700中的一者或多者的V1階層上。在一些實施例中，所述一組通孔238中的通孔位於M2繞線軌道下方。

所述一組通孔238中的通孔的其他配置、通孔在其他佈局階層上的排列或通孔的其他數量亦處於本揭露的範圍內。

積體電路200更包括一組導體220。

所述一組導體220包括導體220a或220b中的一者或多者。在一些實施例中，所述一組導體220對應於一組導電結構。所述一組導體220嵌入絕緣區292中。在一些實施例中，所述一組導體220由對應的一組導電特徵圖案製造。

所述一組導體220在第一方向X上延伸。所述一組導體220與所述一組導體236及232、所述一組主動區202或203、所述一組接觸窗206及所述一組閘極270重疊。

在一些實施例中，所述一組導體220、221或224中的至少一者位於第六佈局階層上。在一些實施例中，第六佈局階層與第一佈局階層、第二佈局階層、第三佈局階層、第四佈局階層及第五佈局階層不同。在一些實施例中，第六佈局階層與積體電路200、300A至300C、400、500、600A至600B或700中的一者或多者的M2階層對應。在一些實施例中，M2階層位於OD階層、MD階層、POLY階層、VD/VG/V0/V1/V2階層、M0階層及M1階層上方。

在一些實施例中，導體220a包括導體220a1、220a2及220a3。導體220a1、220a2及220a3中的每一者在第一方向X上彼此對準。

在一些實施例中，導體220a1、220a2及220a3中的每一者對應於單個連續導電結構，且導體220a被配置為與「低電阻狀態」相關聯的虛設熔絲。在一些實施例中，虛設熔絲是不與一個或多個下伏電晶體裝置電性耦合的熔絲元件。舉例而言，如圖2D所示，導體220a與程式化裝置280b重疊，但導體220a不與程式化裝置280b電性耦合。如圖2D所示，部分200D不包括直接位於程式化裝置280b上方或直接位於導體220a下方的VD階層、V0階層及V1階層中的通孔。如圖2D所示，部分200D不包括直接位於程式化裝置280b上方或直接位於導體220a下方的MD階層、M0階層及M1階層中的導體。在一些實施例中，虛設熔絲是不與一個或多個下伏電晶體裝置的一個或多個主動區電性耦合的熔絲元件。在一些實施例中，導體220a不與程式化裝置280b的主動區電性耦合。在一些實施例中，由於導體220a不與程式化裝置280b電性耦合，因此導體220a亦被配置成電性浮動的。

在一些實施例中，導體220a不包括導體220a3，且導體220a1與導體220a2在第一方向X上彼此隔開且並非整體連續導電結構或單個連續導電結構的一部分，且導體220a被配置為與「高電阻狀態」相關聯的虛設熔絲。在一些實施例中，導體220a1與導體220a2在「高電阻狀態」下彼此不電性耦合。

在一些實施例中，「低電阻狀態」對應於邏輯1，且「高電阻狀態」則對應於邏輯0。在一些實施例中，「低電阻狀態」對應於邏輯1，且「高電阻狀態」則對應於邏輯1。

在一些實施例中，導體220b包括導體220b1、220b2及220b3。導體220b1、220b2及220b3中的每一者在第一方向X上彼此對準。

在一些實施例中，導體220b1、220b2及220b3中的每一者對應於單個連續導電結構，且導體220b被配置為與「低電阻狀態」相關聯的虛設熔絲。在一些實施例中，導體220b與程式化裝置(未示出，但與程式化裝置280b相似)重疊，但導體220b不與程式化裝置電性耦合。在一些實施例中，導體220b不與程式化裝置電性耦合，且導體220b亦被配置成電性浮動的。

在一些實施例中，導體220b不包括導體220b3，且導體 220b1與導體220b2在第一方向X上彼此隔開且並非整體連續導電結構或單個連續導電結構的一部分，且導體220b被配置為與「高電阻狀態」相關聯的虛設熔絲。在一些實施例中，導體220b1與導體220b2在「高電阻狀態」下彼此不電性耦合。

在一些實施例中，導體220a或220b對應於虛設記憶胞的虛設熔絲，且為了簡明起見省略相似的詳細說明。在一些實施例中，導體220a或220b對應於圖1A至圖1B中的電子可程式熔絲Rfuse，且為了簡明起見省略相似的詳細說明。

在一些實施例中，所述一組導體220對應於積體電路200中的M2軌道。其他數目的M2軌道亦處於本揭露的範圍內。

所述一組導體220中的虛設熔絲的其他數目亦處於本揭露的範圍內。所述一組導體220中的導體的其他數目亦處於本揭露的範圍內。

所述一組導體220中的導體的其他配置、導體在其他佈局階層上的排列或導體的其他數量亦處於本揭露的範圍內。

積體電路200更包括一組導體221。

所述一組導體221包括導體221a中的一者或多者。在一些實施例中，所述一組導體221對應於一組導電結構。所述一組導體221嵌入絕緣區292中。在一些實施例中，所述一組導體221由對應的一組導電特徵圖案製造。

所述一組導體221在第一方向X上延伸。所述一組導體221與所述一組導體236及232、所述一組主動區202或203、所述一組接觸窗206及所述一組閘極270重疊。

在一些實施例中，所述一組導體221中的每一導體221a對應於記憶胞的熔絲，且為了簡明起見省略相似的詳細說明。在一些實施例中，導體221a對應於圖1A至圖1B中的電子可程式熔絲Rfuse，且為了簡明起見省略相似的詳細說明。

在一些實施例中，導體221a包括導體221a1、221a2及221a3。導體221a1、221a2及221a3中的每一者在第一方向X上彼此對準。

在一些實施例中，導體221a1、221a2及221a3中的每一者對應於單個連續導電結構，且導體221a被配置為與「低電阻狀態」相關聯的熔絲。

如圖2C所示，導體221a與程式化裝置280a重疊，且導體221a電性耦合至程式化裝置280a。舉例而言，程式化裝置280a的主動區電性耦合至接觸窗206a，且接觸窗206a藉由通孔230a電性耦合至導體232a，且導體232a藉由通孔234a電性耦合至導體236a，且導體236a藉由通孔238a電性耦合至導體221a。換言之，導體221a並非電性浮動的。

在一些實施例中，導體221a不包括導體221a3，且導體221a1與導體221a2在第一方向X上彼此隔開，且並非整體連續導電結構或單個連續導電結構的一部分，且導體221a被配置為與「高電阻狀態」相關聯的熔絲。在一些實施例中，導體221a1與導體221a2在「高電阻狀態」下彼此不電性耦合。

在一些實施例中，所述一組導體221對應於積體電路200中的M2軌道。其他數目的M2軌道亦處於本揭露的範圍內。

所述一組導體221中的熔絲的其他數目亦處於本揭露的範圍內。所述一組導體221中的導體的其他數目亦處於本揭露的範圍內。

所述一組導體221中的導體的其他配置、導體在其他佈局階層上的排列或導體的其他數量亦處於本揭露的範圍內。

積體電路200更包括一組導體224。

所述一組導體224包括導體224a、224b、224c、...、224m或224n中的一者或多者。在一些實施例中，所述一組導體224對應於一組導電結構。所述一組導體224嵌入絕緣區292中。在一些實施例中，所述一組導體224由對應的一組導電特徵圖案製造。

所述一組導體224在第一方向X上延伸。所述一組導體224與所述一組導體236及232、所述一組主動區202或203、所述一組接觸窗206及所述一組閘極270重疊。

導體224a包括導體224a1及224a2。導體224a1及224a2中的每一者在第一方向X上彼此隔開。

導體224g包括導體224g1及224g2。導體224g1及224g2中的每一者在第一方向X上彼此隔開。

導體224h包括導體224h1及224h2。導體224h1及224h2中的每一者在第一方向X上彼此隔開。

導體224n包括導體224n1及224n2。導體224n1及224n2 中的每一者在第一方向X上彼此隔開。

在一些實施例中，所述一組導體224中的一個或多個導體被分成與導體224a相似的單獨部分，且為了簡明起見省略相似的詳細說明。

在一些實施例中，導體224a1及224a、導體224g1及224g2、導體224h1及224h2或導體224n1及224n2中的一者或多者連至與導體224b相似的單個部分中，且為了簡明起見省略相似的詳細說明。

在一些實施例中，導體224d對應於圖1A至圖1B中的字元線WL0，且為了簡明起見省略相似的詳細說明。

在一些實施例中，導體224k對應於圖1A至圖1B中的字元線WL0，且為了簡明起見省略相似的詳細說明。

在一些實施例中，導體224d對應於字元線，且導體224k對應於虛設字元線。在一些實施例中，虛設字元線是不與功能電晶體電性耦合的字元線。在一些實施例中，導體224k對應於字元線，且導體224d對應於虛設字元線。

在一些實施例中，所述一組導體224中的至少一個或多個導體耦合至位元胞元(例如電路100A或100B)的節點。在一些實施例中，所述一組導體224中的至少一個或多個導體耦合至位元胞元(例如電路100A或100B)的電壓供應節點。在一些實施例中，所述一組導體224中的至少一個或多個導體耦合至位元胞元(例如電路100A或100B)的參考電壓供應節點。在一些實施例中，所述一組導體224中的至少一個或多個導體對應於不與其他元件或導體電性耦合的虛設金屬軌道。

在一些實施例中，所述一組導體224對應於積體電路200A至200B中的M2軌道。其他數目的M2軌道亦處於本揭露的範圍內。

在一些實施例中，所述一組導體224被配置成提供訊號的繞線，且被稱為「訊號線」。舉例而言，導體224d或224k被配置成將對應的字元線上的字元線訊號繞線至積體電路200的其他部分或其他裝置(為了便於例示而未示出)/對來自積體電路200的其他部分或其他裝置的對應的字元線上的字元線訊號進行繞線。字元線或虛設字元線的其他數目亦處於本揭露的範圍內。

所述一組導體224中的導體的其他配置、導體在其他佈局階層上的排列或導體的其他數量亦處於本揭露的範圍內。

積體電路200更包括一組通孔240。

所述一組通孔240包括通孔240a或240b中的一者或多者。

在一些實施例中，所述一組通孔240位於所述一組導體220、221或224中的一者或多者與一組導體242之間。所述一組通孔240嵌入絕緣區292中。在一些實施例中，所述一組通孔240藉由對應的一組通孔圖案製造。

所述一組通孔240位於所述一組導體220、221或224中的一者或多者與所述一組導體242重疊的位置。通孔240a位於導體221a與對應的導體242a重疊的位置。通孔240b位於導體220a與對應的導體242b重疊的位置。

所述一組通孔240被配置成將所述一組導體220、221或224與所述一組導體242中的一者或多者電性耦合於一起。

所述一組通孔240位於積體電路200、300A至300C、400、500、600A至600B或700中的一者或多者的V2階層上。在一些實施例中，所述一組通孔240中的通孔位於M3繞線軌道下方。

所述一組通孔240中的通孔的其他配置、通孔在其他佈局階層上的排列或通孔的其他數量亦處於本揭露的範圍內。

積體電路200更包括一組導體242。

所述一組導體242包括導體242a或242b中的一者或多者。在一些實施例中，所述一組導體242對應於一組導電結構。所述一組導體242嵌入絕緣區292中。在一些實施例中，所述一組導體242由對應的一組導電特徵圖案製造。

所述一組導體242在第二方向Y上延伸。所述一組導體242與所述一組導體220、221、224、236或232、所述一組接觸窗206及所述一組閘極270重疊。

在一些實施例中，所述一組導體242位於第七佈局階層上。在一些實施例中，第七佈局階層與第一佈局階層、第二佈局階層、第三佈局階層、第四佈局階層、第五佈局階層及第六佈局階層不同。在一些實施例中，第七佈局階層與積體電路200、300A至300C、400、500、600A至600B或700中的一者或多者的M3 階層對應。在一些實施例中，M3階層位於OD階層、MD階層、POLY階層、VD/VG/V0/V1/V2階層、M0階層、M1階層及M2階層上方。

在一些實施例中，所述一組導體242對應於積體電路200中的多個M3軌道。任意數目的M3軌道亦處於本揭露的範圍內。

所述一組導體242中的導體的其他配置、導體在其他佈局階層上的排列或導體的其他數量亦處於本揭露的範圍內。

積體電路200更包括一組通孔244。

所述一組通孔244包括通孔244a或244b中的一者或多者。

在一些實施例中，所述一組通孔244位於所述一組導體242與一組導體246之間。所述一組通孔244嵌入絕緣區292中。在一些實施例中，所述一組通孔244藉由對應的一組通孔圖案製造。

所述一組通孔244位於所述一組導體242與所述一組導體246重疊的位置。通孔244a位於導體242a與對應的導體246a重疊的位置。通孔244b位於導體242b與對應的導體246b重疊的位置。

所述一組通孔244被配置成將所述一組導體242與所述一組導體246電性耦合於一起。

所述一組通孔244位於積體電路200、300A至300C、 400、500、600A至600B或700中的一者或多者的V3階層上。在一些實施例中，所述一組通孔244中的通孔位於M4軌道下方。

所述一組通孔244中的通孔的其他配置、通孔在其他佈局階層上的排列或通孔的其他數量亦處於本揭露的範圍內。

積體電路200更包括一組導體246。

所述一組導體246包括導體246a或246b中的一者或多者。在一些實施例中，所述一組導體246對應於一組導電結構。所述一組導體246嵌入絕緣區292中。在一些實施例中，所述一組導體246由對應的一組導電特徵圖案製造。

所述一組導體246在第一方向X上延伸。所述一組導體246與所述一組導體242、220、221、224、236或232、所述一組接觸窗206及所述一組閘極270重疊。

在一些實施例中，所述一組導體246位於第八佈局階層上。在一些實施例中，第八佈局階層與第一佈局階層、第二佈局階層、第三佈局階層、第四佈局階層、第五佈局階層、第六佈局階層及第七佈局階層不同。在一些實施例中，第八佈局階層與積體電路200、300A至300C、400、500、600A至600B或700中的一者或多者的M4階層對應。在一些實施例中，M4階層位於OD階層、MD階層、POLY階層、VD/VG/V0/V1/V2/V3階層、M0階層、M1階層、M2階層及M3階層上方。

在一些實施例中，所述一組導體246對應於積體電路200中的多個M4軌道。任意數目的M4軌道亦處於本揭露的範圍內。

所述一組導體246中的導體的其他配置、導體在其他佈局階層上的排列或導體的其他數量亦處於本揭露的範圍內。

積體電路200更包括一組通孔248。

所述一組通孔248包括通孔248a或248b中的一者或多者。

在一些實施例中，所述一組通孔248位於所述一組導體246與一組導體(未示出)之間。所述一組通孔248嵌入絕緣區292中。在一些實施例中，所述一組通孔248藉由對應的一組通孔圖案製造。

所述一組通孔248位於所述一組導體246與所述一組導體(未示出)重疊的位置。通孔248a位於導體246a與第一導體(未示出)重疊的位置。通孔248b位於導體246b與第二導體(未示出)重疊的位置。

所述一組通孔248被配置成將所述一組導體246與所述一組導體(未示出)電性耦合於一起。在一些實施例中，所述一組通孔耦合至電壓供應器VDDQI或感測放大器(未示出)。

所述一組通孔248位於積體電路200、300A至300C、400、500、600A至600B或700中的一者或多者的V4階層上。在一些實施例中，所述一組通孔248中的通孔位於M5軌道或其他上部層下方。

所述一組通孔248中的通孔的其他配置、通孔在其他佈局階層上的排列或通孔的其他數量亦處於本揭露的範圍內。

在一些實施例中，使用摻雜或非摻雜多晶矽(polycrystalline silicon/polysilicon)形成所述一組閘極270的至少一個閘極區。在一些實施例中，所述一組閘極270的至少一個閘極區包含金屬(例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi)、其他適合的導電材料或其組合。

在一些實施例中，所述一組接觸窗206中的至少一個接觸窗、所述一組導體220、221、224、232、236、242或246中的至少一個導體、所述一組通孔230、234、238、240、244或248中的至少一個通孔、所述一組導體322、420、421、524、620、621、720、721、722或723中的至少一個導體、或所述一組通孔338中的至少一個通孔包括由導電材料、金屬、金屬化合物或摻雜半導體形成的一個或多個層。在一些實施例中，導電材料包括鎢、鈷、釕、銅或類似金屬或其組合。在一些實施例中，金屬至少包括Cu(銅)、Co、W、Ru、Al或類似金屬。在一些實施例中，金屬化合物至少包括AlCu、W-TiN、TiSix、NiSix、TiN、TaN或類似金屬化合物。在一些實施例中，摻雜半導體至少包括摻雜矽或類似物。

在一些實施例中，藉由在積體電路200中包括所述一組導體220，與其他方式相比，積體電路200包括包含虛設(例如，假)熔絲及有效(例如，真)熔絲的金屬熔絲陣列，藉此增加對與每一有效熔絲/位元胞元相關聯的代碼進行解密的難度，且因此使得有效(例如，真)熔絲的位置及與每一熔絲/位元胞元相關聯的對應代碼的安全性增強。

在一些實施例中，藉由增強一個或多個有效(例如，真)熔絲或虛設熔絲的位置的安全性，對積體電路200進行逆向工程變得更加困難，且增加用於辨識積體電路200中的哪些熔絲是有效熔絲及哪些熔絲是虛設熔絲所用的時間及金錢的量。

積體電路200中元件的其他材料、其他配置、元件在其他佈局階層上的排列或元件的其他數量亦處於本揭露的範圍內。

圖3A是根據一些實施例的積體電路300A的俯視圖。

積體電路300A包括由具有2或3列及3行的塊元(tile)301構成的陣列。其他數目的列或行亦處於本揭露的範圍內。

在一些實施例中，由塊元301構成的陣列具有蜂窩形狀。由塊元301構成的陣列的其他形狀亦處於本揭露的範圍內。

由塊元301構成的陣列中的胞元的列排列於第一方向X上。由塊元301構成的陣列中的胞元的行排列於第二方向Y上。在一些實施例中，第二方向Y垂直於第一方向X。

在一些實施例中，圖1A的電路100A或圖1B的電路100B可用作由塊元301構成的陣列中的一個或多個塊元。在一些實施例中，圖2A至圖2F的積體電路200可用作由塊元301構成的陣列中的一個或多個塊元。

由塊元301構成的陣列包括第一組塊元302及第二組塊元304。在一些實施例中，使用的用語「塊元」與「胞元」可互換使用。

在一些實施例中，第一組塊元302中的至少一個塊元對應於積體電路100A、100B或200，且第二組塊元304中的至少一個塊元對應於佈局設計100A、100B或200。

第一組塊元302及第二組塊元304以交替的方式排列於對應的行中。舉例而言，第一組塊元302與第二組塊元304在第一方向X上彼此交替。

第一組塊元302包括2列(例如，列1A及列2A)。第二組塊元304包括3列(例如，列1B、列2B及列3B)。

第一組塊元302及第二組塊元304在第二方向Y上延伸。

第一組塊元302包括塊元302[1,1]、302[2,1]、302[1,3]及302[2,3]中的一者或多者。第一組塊元302中的塊元的其他數目亦處於本揭露的範圍內。

第二組塊元304包括塊元304[1,2]、304[2,2]及304[2,3]中的一者或多者。第二組塊元304中的塊元的其他數目亦處於本揭露的範圍內。

第一組塊元302或第二組塊元304中的每一塊元與另一塊元相鄰或直接緊鄰。第二組塊元304在第一方向X上與第一組塊元302隔開。

所述第一組塊元302中的每一塊元的中心與所述第二組塊元304中的相鄰塊元的中心在第三方向S上偏移距離D1。舉例而言，塊元302[2,1]的中心與塊元304[2,2]的中心在第三方向S上隔開距離D1。

第三方向S與第一方向X及第二方向Y相關。舉例而言，在一些實施例中，第三方向S自第一方向X朝向第二方向Y旋轉角度α。在一些實施例中，角度α介於約0度至約180度的範圍內。角度α由公式2(如下所述)表示。在一些實施例中，第三方向S等於第一方向X或第二方向Y。在一些實施例中，第三方向S與第一方向X或第二方向Y不同。

所述第一組塊元302中的每一塊元的中心與所述第二組塊元304的相鄰塊元的中心在第二方向Y上隔開距離D2。舉例而言，塊元302[2,1]的中心與塊元304[2,2]的中心在第二方向Y上隔開距離D3。

所述第一組塊元302中的每一塊元的中心與所述第二組塊元304中的相鄰塊元的中心在第一方向X上隔開距離D3。舉例而言，塊元302[2,1]的中心與塊元304[2,3]的中心在第一方向X上隔開距離D3。

距離D1、D2及D3之間的關係由公式1表示。

D1=(D2²+D3²)^0.5 (1)

第二組塊元304在第三方向S上延伸。角度α與距離D2及D3之間的關係由公式2表示。

α=ArcCos(D3/D1) (2)

在一些實施例中，距離D1、D2或D3中的至少一者與距離D1、D2或D3中的另一者不同。在一些實施例中，距離D1、D2或D3中的至少一者與距離D1、D2或D3中的另一者相同。

在一些實施例中，第一組塊元302的形狀及第二組塊元304的形狀是多邊形的，且因此積體電路300A的形狀亦可為多邊形的。在一些實施例中，第一組塊元302的形狀及第二組塊元304的形狀是六邊形的，且因此積體電路300A的形狀亦可為六邊形的。

在一些實施例中，第一組塊元302的形狀及第二組塊元304的形狀是矩形的，且因此積體電路300A的形狀亦可為矩形的。

第一組塊元302或第二組塊元304的其他數量或配置亦處於本揭露的範圍內。

第一組塊元302或第二組塊元304的其他形狀或配置亦處於本揭露的範圍內。

積體電路300A的其他形狀或配置亦處於本揭露的範圍內。

圖3B是根據一些實施例的積體電路300B的俯視圖。

積體電路300B是積體電路300A的實施例，且為了簡明起見省略相似的詳細說明。

積體電路300B包括由塊元301構成的陣列及一組導體322。

所述一組導體322是積體電路200的所述一組導體224的實施例，且為了簡明起見省略相似的詳細說明。

所述一組導體322包括導體322a、322b、322c或322d中的一者或多者。

在一些實施例中，導體322a、322b、322c或322d中的至少一者是圖2A至圖2F的導體224d或224k中的至少一者或多者，且為了簡明起見省略相似的詳細說明。

在一些實施例中，導體322a對應於圖1A至圖1B中的字元線WL0，且為了簡明起見省略相似的詳細說明。在一些實施例中，導體322a對應於字元線WL0，且導體322c對應於字元線WL1。

在一些實施例中，導體322b對應於虛設字元線Dummy WL，且導體322d對應於另一虛設字元線Dummy WL。

積體電路300B更包括一組位元線BL及一組通孔338。

與積體電路200相比，所述一組通孔338取代所述一組通孔238，且為了簡明起見省略相似的詳細說明。

所述一組通孔338包括通孔338a、...、338f中的一者或多者。所述一組通孔338中的每一通孔與通孔238a相似，且為了簡明起見省略相似的詳細說明。

所述一組位元線BL包括位元線BL0、BL1及BL2。

所述一組位元線BL在第二方向Y上延伸，且與對應的塊元的行重疊。

每一塊元包括與積體電路100A對應的位元胞元，且為了簡明起見省略相似的詳細說明。

塊元302[1,1]包括耦合於位元線BL0與NMOS電晶體N0之間的電子可程式熔絲Rfuse。

塊元304[1,2]包括耦合於位元線BL1與NMOS電晶體N0之間的電子可程式熔絲Rfuse。

塊元302[1,3]包括耦合於位元線BL2與NMOS電晶體N0之間的電子可程式熔絲Rfuse。

塊元302[2,1]包括耦合於位元線BL0與NMOS電晶體N0之間的電子可程式熔絲Rfuse。

塊元304[2,2]包括耦合於位元線BL1與NMOS電晶體N0之間的電子可程式熔絲Rfuse。

塊元302[2,3]包括耦合於位元線BL2與NMOS電晶體N0之間的電子可程式熔絲Rfuse。

導體322a與塊元302[1,1]、304[1,2]及302[1,3]重疊。

導體322b與塊元302[1,1]、304[2,2]及302[1,3]重疊。

導體322c與塊元302[2,1]、304[2,2]及302[2,3]重疊。

導體322d與塊元302[2,1]、304[2,3]及302[2,3]重疊。

導體322a藉由對應的通孔338a、338c及338e將塊元302[1,1]、304[1,2]及302[1,3]中的NMOS電晶體N0的閘極電性耦合。

導體322c藉由對應的通孔338b、338d及338f將塊元302[2,1]、304[2,2]及302[2,3]中的NMOS電晶體N0的閘極電性耦合。

在一些實施例中，導體322b不與對應的塊元302[1,1]、304[2,2]及302[1,3]中的位元胞元電性耦合。

在一些實施例中，導體322d不與對應的塊元302[2,1]、304[2,3]及302[2,3]中的位元胞元電性耦合。

在一些實施例中，積體電路300B達成本文中論述的益處中的一者或多者。

積體電路300B中元件的其他材料、其他配置、元件在其他佈局階層上的排列或元件的其他數量亦處於本揭露的範圍內。

圖3C是根據一些實施例的積體電路300C的俯視圖。

積體電路300C是積體電路300A的實施例，且為了簡明起見省略相似的詳細說明。

積體電路300C是積體電路300B的變形，且因此省略相似的詳細說明。

積體電路300C包括由塊元301構成的陣列、所述一組導體322及所述一組通孔338。

與積體電路300B相比，導體322a對應於虛設字元線虛設WL，導體322b對應於圖1A至圖1B中的字元線WL0，導體322c對應於另一虛設字元線虛設WL，且導體322d對應於字元線WL1，且為了簡明起見省略相似的詳細說明。

在一些實施例中，積體電路300C達成本文中論述的益處中的一者或多者。

積體電路300C中元件的其他材料、其他配置、元件在其他佈局階層上的排列或元件的其他數量亦處於本揭露的範圍內。

圖4是根據一些實施例的積體電路400的俯視圖。

積體電路400是至少積體電路300A、300B或300C的實施例，且為了簡明起見省略相似的詳細說明。

積體電路400包括由塊元301構成的陣列。

由塊元301構成的陣列中的塊元302[1,1]、304[1,2]、304[2,2]、304[2,3]、302[1,3]及302[2,3]中的每一者包括一組主動區402、一組導體420及一組導體421。

由塊元301構成的陣列中的塊元302[2,1]包括一組主動區403、所述一組導體420及所述一組導體421。

由塊元301構成的陣列中的塊元304[2,2]或304[2,3]是塊元302[1,1]、304[1,2]、302[1,3]及302[2,3]中的至少一者的變形。舉例而言，塊元304[2,2]或304[2,3]包括導體420b而並非導體420a，且為了簡明起見省略相似的詳細說明。

在一些實施例中，至少所述一組主動區402與圖2A至圖2F所示的至少所述一組主動區202或203相似，且為了簡明起見省略相似的詳細說明。

在一些實施例中，至少所述一組主動區403與圖2A至圖2F所示的至少所述一組主動區202或203相似，且為了簡明起見省略相似的詳細說明。

在一些實施例中，至少所述一組導體420與圖2A至圖2F所示的至少所述一組導體220相似，且為了簡明起見省略相似的詳細說明。

在一些實施例中，至少所述一組導體421與圖2A至圖2F所示的至少所述一組導體221相似，且為了簡明起見省略相似的詳細說明。

所述一組主動區402包括主動區402a、402b、402c、402d、402e或402f中的一者或多者。在一些實施例中，主動區402a、402b、402c、402d、402e或402f中的至少一者與圖2A至圖2F所示的主動區202a、...、202e中的至少一者或多者或圖2A至圖2F所示的主動區203a、...、203e中的至少一者或多者相似，且為了簡明起見省略相似的詳細說明。

在一些實施例中，主動區402a、402b、402e及402f中的每一者是對應主動電晶體(例如NMOS電晶體N0或PMOS電晶體)的對應主動區。在一些實施例中，主動電晶體是功能性電晶體。

在一些實施例中，主動區402c及402d中的每一者是所述一組分支胞元204或205中的對應分支胞元的對應主動區。

所述一組主動區402中的主動電晶體的其他數目的分支胞元或其他數目的主動區亦處於本揭露的範圍內。

所述一組主動區403包括主動區403a、403b、403c、403d、403e或403f中的一者或多者。在一些實施例中，主動區 403a、403b、403c、403d、403e或403f中的至少一者與圖2A至圖2F所示的主動區202a、...、202e中的至少一者或多者或圖2A至圖2F所示的主動區203a、...、203e中的至少一者或多者相似，且為了簡明起見省略相似的詳細說明。

在一些實施例中，主動區403a、403b、403e及403f中的每一者是對應電晶體(例如NMOS電晶體N0或PMOS電晶體)的對應主動區。

在一些實施例中，主動區403c及403d中的每一者是對應虛設電晶體的對應主動區。

所述一組主動區403中的虛設電晶體的其他數目的主動區或主動電晶體的其他數目的主動區亦處於本揭露的範圍內。

所述一組主動區402或403中的主動區的其他配置、主動區在其他佈局階層上的排列或主動區的其他數量亦處於本揭露的範圍內。

所述一組導體420包括導體420a或420b中的一者或多者。

在一些實施例中，導體420a或420b中的至少一者與圖2A至圖2F所示的導體220a或220b中的至少一者相似，且為了簡明起見省略相似的詳細說明。在一些實施例中，導體420a或420b中的至少一者是對應的虛設熔絲。

在一些實施例中，導體420a對應於單個連續導電結構，且導體420a被配置為與「低電阻狀態」相關聯的虛設熔絲。

在一些實施例中，導體420b包括導體420b1及420b2。導體420b1及420b2中的每一者在第一方向X上彼此對準。在一些實施例中，導體420b1與導體420b2在第一方向X上彼此隔開，且並非整體連續導電結構或單個連續導電結構的一部分，且導體420b被配置為與「高電阻狀態」相關聯的虛設熔絲。在一些實施例中，導體420b1與導體420b2在「高電阻狀態」下彼此不電性耦合。

所述一組導體421包括導體421a或421b中的一者或多者。

在一些實施例中，至少導體421a與圖2A至圖2F所示的至少導體221a相似，且為了簡明起見省略相似的詳細說明。在一些實施例中，導體421a是對應的真熔絲。

在一些實施例中，導體421a對應於單個連續導電結構，且導體421a被配置為具有「低電阻狀態」的熔絲。

所述一組導體420或421的其他電阻狀態亦處於本揭露的範圍內。

塊元302[1,1]、304[1,2]、304[2,2]或302[1,3]中的至少一者在第二方向Y上具有高度H1。

塊元302[2,1]、304[2,2]、304[2,3]或302[2,3]中的至少一者在第二方向Y上具有高度H2。

在一些實施例中，高度H1與高度H2相同。在一些實施例中，高度H1大於高度H2。在一些實施例中，高度H1小於高度H2。

導體421a的中心與導體420a的中心在第二方向Y上隔開距離D4。導體420a的中心與導體421b的中心在第二方向Y上隔開距離D5。

塊元302[1,3]中的導體421a的中心與塊元302[1,3]或302[2,3]中的導體420a的中心在第二方向Y上隔開距離D4。

塊元302[2,3]中的導體421a的中心與塊元302[1,3]或302[2,3]中的導體420a的中心在第二方向Y上隔開距離D5。

塊元304[1,2]中的導體421a的中心與塊元304[1,2]或304[2,2]中的導體420a的中心在第二方向Y上隔開距離D4。

塊元304[2,2]中的導體421a的中心與塊元304[1,2]或304[2,2]中的導體420a的中心在第二方向Y上隔開距離D5。

塊元304[2,2]中的導體421a的中心與塊元304[2,2]或304[2,3]中的導體420a的中心在第二方向Y上隔開距離D4。

塊元304[2,3]中的導體421a的中心與塊元304[2,2]或304[2,3]中的導體420a的中心在第二方向Y上隔開距離D5。

在一些實施例中，距離D4與距離D5相同。在一些實施例中，距離D4大於距離D5。在一些實施例中，距離D4小於距離D5。

所述一組導體420或421中的導體的其他配置、導體在其他佈局階層上的排列或導體的其他數量亦處於本揭露的範圍內。

在一些實施例中，積體電路400達成本文中論述的益處中的一者或多者。

積體電路400中元件的其他材料、其他配置、元件在其他佈局階層上的排列或元件的其他數量亦處於本揭露的範圍內。

圖5是根據一些實施例的積體電路500的俯視圖。

積體電路500是積體電路400的變形，且為了簡明起見省略相似的詳細說明。舉例而言，與圖4相比，積體電路500示出由對應的佈局設計形成的規則M2導電結構。

積體電路500是至少積體電路300A、300B或300C的實施例，且為了簡明起見省略相似的詳細說明。

積體電路500包括由塊元301構成的陣列。

由塊元301構成的陣列中的塊元302[1,1]、302[1,2]、304[1,2]、304[2,2]、304[2,3]、302[1,3]及302[2,3]中的每一者包括一組導體524及所述一組導體421。

在一些實施例中，至少所述一組導體524與圖2A至圖2F所示的至少所述一組導體224相似，且為了簡明起見省略相似的詳細說明。

所述一組導體524包括導體524a、524b、524c、...、524n中的一者或多者。

在一些實施例中，導體524a、524b、524c、...、524n中的至少一者與圖2A至圖2F所示的導體224a、224b、224c、...、224m或224n中的至少一者相似，且為了簡明起見省略相似的詳細說明。

所述一組導體420、421或524中的導體的其他配置、導體在其他佈局階層上的排列或導體的其他數量亦處於本揭露的範圍內。舉例而言，在一些實施例中，所述一組導體420、421或524位於M0階層、M1階層、M3階層、M4階層、M5階層等中的至少一者上。

在一些實施例中，積體電路500達成本文中論述的益處中的一者或多者。

積體電路500中元件的其他材料、其他配置、元件在其他佈局階層上的排列或元件的其他數量亦處於本揭露的範圍內。

圖6A至圖6B是根據一些實施例的對應積體電路600A至600B的對應俯視圖。

圖6A是根據一些實施例的積體電路600A的俯視圖。

積體電路600A是至少積體電路300A、300B或300C的變形，且為了簡明起見省略相似的詳細說明。舉例而言，積體電路600A示出一起分組成群組A及群組B的熔絲及虛設熔絲或塊元的區。

積體電路600A包括由塊元601A構成的陣列。在一些實施例中，由塊元601A構成的陣列與圖3A至圖3C、圖4及圖5的由塊元301構成的陣列相似，且為了簡明起見省略相似的詳細說明。

由塊元601A構成的陣列包括由塊元602A、602B、602C 及602D構成的陣列。由塊元602A或602D構成的陣列中的至少一個或多個塊元包括所述一組導體621中的多條熔絲及所述一組導體620中的多條虛設熔絲。由塊元602B或602C構成的陣列中的至少一個或多個塊元包括所述一組導體623中的多條熔絲及所述一組導體622中的多條虛設熔絲。舉例而言，熔絲/虛設熔絲的第一區一起分組成群組A，且熔絲/虛設熔絲的第二區一起分組成群組B。

群組A包括5條熔絲及4條虛設熔絲。群組A中的其他數目的虛設熔絲或其他數目的熔絲亦處於本揭露的範圍內。群組A中的虛設熔絲或熔絲的其他電阻狀態亦處於本揭露的範圍內。

所述一組導體621包括導體621a、621b、...、621e中的一者或多者。

在一些實施例中，導體621a、621b、...、621e中的至少一者或多者與圖2A至圖2F的至少導體221a相似，且為了簡明起見省略相似的詳細說明。在一些實施例中，導體621a、621b、...、621e中的一者或多者是群組A中的對應真熔絲。

所述一組導體620包括導體620a、620b、...、620d中的一者或多者。

在一些實施例中，導體620a、620b、...、620d中的至少一者或多者與圖2A至圖2F的至少導體220a或220b相似，且為了簡明起見省略相似的詳細說明。在一些實施例中，導體620a、 620b、...、620d中的一者或多者是群組A中的對應虛設熔絲。

群組B包括4條熔絲及5條虛設熔絲。群組B中的其他數目的虛設熔絲或其他數目的熔絲亦處於本揭露的範圍內。群組B中的虛設熔絲或熔絲的其他電阻狀態亦處於本揭露的範圍內。

所述一組導體623包括導體623a、623b、...、623d中的一者或多者。

在一些實施例中，導體623a、623b、...、623d中的至少一者或多者與圖2A至圖2F所示的至少導體221a相似，且為了簡明起見省略相似的詳細說明。在一些實施例中，導體623a、623b、...、623d中的一者或多者是群組B中的對應真熔絲。

所述一組導體622包括導體622a、622b、...、622e中的一者或多者。

在一些實施例中，導體622a、622b、...、622e中的至少一者或多者與圖2A至圖2F的至少導體220a或220b相似，且為了簡明起見省略相似的詳細說明。在一些實施例中，導體622a、622b、...、622e中的一者或多者是群組B中的對應虛設熔絲。

在一些實施例中，群組A熔絲/虛設熔絲或塊元及群組B熔絲/虛設熔絲或塊元的序列在第一方向X及第二方向Y上重複。舉例而言，在一些實施例中，群組A熔絲/虛設熔絲或塊元及群組B熔絲/虛設熔絲或塊元的陣列在第一方向X上以圖案A、B、A、B、A、B等重複。舉例而言，在一些實施例中，群組A熔絲/虛設熔絲或塊元及群組B熔絲/虛設熔絲或塊元的陣列在列1C中以圖案A、B、A、B、A、B等在第二方向Y上重複。

舉例而言，在一些實施例中，群組A熔絲/虛設熔絲或塊元及群組B熔絲/虛設熔絲或塊元的陣列以圖案B、A、B、A、B等在第一方向X上重複。舉例而言，在一些實施例中，群組A熔絲/虛設熔絲或塊元及群組B熔絲/虛設熔絲或塊元的陣列在列1C中以圖案B、A、B、A、B等在第二方向Y上重複。

由塊元601A、602A、602B、602C或602D構成的陣列中的其他數目的列或行亦處於本揭露的範圍內。

所述一組導體620、621、622或623中的導體的其他配置、導體在其他佈局階層上的排列或導體的其他數量亦處於本揭露的範圍內。

在一些實施例中，積體電路600A達成本文中論述的益處中的一者或多者。

積體電路600A中元件的其他材料、其他配置、元件在其他佈局階層上的排列或元件的其他數量亦處於本揭露的範圍內。

圖6B是根據一些實施例的積體電路600B的俯視圖。

積體電路600B是積體電路600A的變形，且為了簡明起見省略相似的詳細說明。與積體電路600A相比，群組A及群組B在第二列(例如，列2C)中的位置被切換。

積體電路600B是至少積體電路300A、300B或300C的變形，且為了簡明起見省略相似的詳細說明。舉例而言，積體電路600B示出一起分組成群組A及群組B的熔絲及虛設熔絲或塊元的區。

積體電路600B包括由塊元601B構成的陣列。由塊元601B構成的陣列包括由塊元602A、602B、602C及602D構成的陣列。在一些實施例中，由塊元602B構成的陣列與圖3A至圖3C、圖4及圖5所示的由塊元301構成的陣列、或圖6A的由塊元602A構成的陣列相似，且為了簡明起見省略相似的詳細說明。

在一些實施例中，群組A熔絲/虛設熔絲或塊元及群組B熔絲/虛設熔絲或塊元的序列在第一方向X及第二方向Y上重複。舉例而言，在一些實施例中，群組A熔絲/虛設熔絲或塊元及群組B熔絲/虛設熔絲或塊元的陣列以圖案A、B、A、B、A、B等在第一方向X上重複。舉例而言，在一些實施例中，群組A熔絲/虛設熔絲或塊元及群組B熔絲/虛設熔絲或塊元的陣列在列1C中以圖案A、B、A、B、A、B等在第二方向Y上重複。

舉例而言，在一些實施例中，群組A熔絲/虛設熔絲或塊元及群組B熔絲/虛設熔絲或塊元的陣列以圖案A、B、A、B、A、B等在第一方向X上重複。舉例而言，在一些實施例中，群組A熔絲/虛設熔絲或塊元及群組B熔絲/虛設熔絲或塊元的陣列在列2C中以圖案A、B、A、B、A、B等在第二方向Y上重複。

由塊元601B、602A、602B、602C或602D構成的陣列中的其他數目的列或行亦處於本揭露的範圍內。

在一些實施例中，積體電路600B達成本文中論述的益處中的一者或多者。

積體電路600B中元件的其他材料、其他配置、元件在其他佈局階層上的排列或元件的其他數量亦處於本揭露的範圍內。

圖7是根據一些實施例的對應積體電路700的對應俯視圖。

積體電路700是至少積體電路300A、300B或300C的變形，且為了簡明起見省略相似的詳細說明。舉例而言，積體電路700示出一起分組成區702A及區702B的熔絲及虛設熔絲。

積體電路700包括由塊元702構成的陣列。在一些實施例中，由塊元702構成的陣列與圖6A的由塊元601A構成的陣列、圖6B的由塊元601B構成的陣列、或圖3A至圖3C、圖4及圖5的由塊元301構成的陣列相似，且為了簡明起見省略相似的詳細說明。

由塊元702構成的陣列中的至少一個或多個塊元包括多條熔絲及多條虛設熔絲。

由塊元702構成的陣列包括區702A。區702A包括一組導體721及一組導體720。

所述一組導體721包括導體721a、721b、...、721f中的一者或多者。

在一些實施例中，導體721a、721b、...、721f中的至少一者或多者與圖2A至圖2F的至少導體221a相似，且為了簡明起見省略相似的詳細說明。在一些實施例中，導體721a、721b、...、721f中的一者或多者是區702A中的對應真熔絲。

所述一組導體720包括導體720a、720b、...、720e中的一者或多者。

在一些實施例中，導體720a、720b、...、720e中的至少一者或多者與圖2A至圖2F的至少導體221a相似，且為了簡明起見省略相似的詳細說明。在一些實施例中，導體720a、720b、...、720e中的一者或多者是區702A中的對應真熔絲。

區702A包括6條熔絲及6條虛設熔絲。區702A中的其他數目的虛設熔絲或其他數目的熔絲亦處於本揭露的範圍內。區702A中的虛設熔絲或熔絲的其他電阻狀態亦處於本揭露的範圍內。

由塊元702構成的陣列更包括區702B。區702B包括一組導體723及一組導體722。

所述一組導體723包括導體723a、723b、...、723j中的一者或多者。

在一些實施例中，導體723a、723b、...、723j中的至少一者或多者與圖2A至圖2F的至少導體221a相似，且為了簡明起見省略相似的詳細說明。在一些實施例中，導體723a、723b、...、 723j中的一者或多者是區702B中的對應真熔絲。

所述一組導體722包括導體722a、722b、...、722n中的一者或多者。

在一些實施例中，導體722a、722b、...、722n中的至少一者或多者與圖2A至圖2F的至少導體221a相似，且為了簡明起見省略相似的詳細說明。在一些實施例中，導體722a、722b、...、722n中的一者或多者是區702B中的對應真熔絲。

區702B包括10條熔絲及13條虛設熔絲。區702B中的其他數目的虛設熔絲或其他數目的熔絲亦處於本揭露的範圍內。區702B中的虛設熔絲或熔絲的其他電阻狀態亦處於本揭露的範圍內。

由塊元702構成的陣列中的列或行的其他數目亦處於本揭露的範圍內。

所述一組導體720、721、722或723中的導體的其他配置、導體在其他佈局階層上的排列或導體的其他數量亦處於本揭露的範圍內。

在一些實施例中，積體電路700達成本文中論述的益處中的一者或多者。

積體電路700中元件的其他材料、其他配置、元件在其他佈局階層上的排列或元件的其他數量亦處於本揭露的範圍內。

圖8是根據一些實施例的製造IC裝置的方法的功能流程圖。應理解，可在圖8中繪示的方法800之前、期間及/或之後實行附加的操作，且在本文中可僅簡要闡述一些其他製程。

在一些實施例中，方法800的操作的其他次序亦處於本揭露的範圍內。方法800包括示例性操作，但是所述操作未必以所示的次序實行。根據所揭露的實施例的精神及範圍，可適當地組合操作、劃分操作、添加操作、替換操作、改變操作次序及/或刪除操作。在一些實施例中，不實行至少方法800、900或1000的操作中的一者或多者。

在一些實施例中，方法800是方法900的操作804的實施例。在一些實施例中，方法800可用於製造或製作至少積體電路200、300A至300C、400、500、600A至600B或700，或與至少佈局設計100A至100B具有相似特徵的積體電路。

在一些實施例中，方法800的操作的其他次序亦處於本揭露的範圍內。方法800包括示例性操作，但是所述操作未必以所示的次序實行。根據所揭露的實施例的精神及範圍，可適當地添加操作、替換操作、改變操作次序及/或刪除操作。

在方法800的操作802中，在第一區(圖6A中的中心A1)中製作第一組電晶體。

在一些實施例中，第一組電晶體對應於第一記憶胞。在一些實施例中，第一區在第一方向X上延伸。

在一些實施例中，第一組電晶體包括NMOS電晶體N0、PMOS電晶體P0、程式裝置280a或280b。

在一些實施例中，第一記憶胞包括積體電路100A或 100B。

在一些實施例中，第一區與至少由塊元301、602A、602B或702構成的陣列的塊元對應，或者與至少積體電路600A、600B或700的群組A或群組B中的塊元對應。

在一些實施例中，第一區對應於區702A或702B。

在方法800的操作804中，在第二區中製作第二組電晶體。

在一些實施例中，第二組電晶體對應於第二記憶胞。在一些實施例中，第二區在第一方向X上延伸。

在一些實施例中，第二組電晶體包括NMOS電晶體N0、PMOS電晶體P0、程式裝置280a或280b。

在一些實施例中，第二記憶胞包括積體電路100A或100B。

在一些實施例中，第二區與至少由塊元301、602A、602B或702構成的陣列的塊元對應，或者與至少積體電路600A、600B或700的群組A或群組B中的塊元對應。

在一些實施例中，第二區對應於區702A或702B。

在一些實施例中，至少操作802a或802b更包括在基底290的前側中形成所形成的第一組電晶體或第二組電晶體的一組主動區。在一些實施例中，方法800的第一組電晶體或第二組電晶體包括所述一組主動區202中的一個或多個主動區。在一些實施例中，方法800的第一組電晶體或第二組電晶體包括本文中闡述的一個或多個電晶體。

在一些實施例中，方法800的所述一組主動區包括與所述一組主動區202、203、402或403相似的一個或多個區。

在一些實施例中，至少操作802a或802b更包括在第一井或第二井中製作所述一組電晶體的源極區及汲極區。

在一些實施例中，第一井包含p型摻質。在一些實施例中，摻質p型摻質包括硼、鋁或其他合適的p型摻質。在一些實施例中，第一井包括生長於基底之上的磊晶層(epi-layer)。在一些實施例中，藉由在磊晶製程期間添加摻質來對磊晶層進行摻雜。在一些實施例中，在形成磊晶層之後，藉由離子植入來對磊晶層進行摻雜。在一些實施例中，藉由對基底進行摻雜形成第一井。在一些實施例中，藉由離子植入來實行摻雜。在一些實施例中，第一井具有介於1×10¹²個原子/立方公分至1×10¹⁴個原子/立方公分的範圍內的摻質濃度。其他摻質濃度亦處於本揭露的範圍內。

在一些實施例中，第一井包含n型摻質。在一些實施例中，n型摻質包括磷、砷或其他合適的n型摻質。在一些實施例中，n型摻質濃度介於約1×10¹²個原子/立方公分至約1×10¹⁴個原子/立方公分的範圍內。其他摻質濃度亦處於本揭露的範圍內。

在一些實施例中，第二井包含n型摻質。

在一些實施例中，第二井包括生長於基底之上的磊晶層。在一些實施例中，藉由在磊晶製程期間添加摻質來對磊晶層進行摻雜。在一些實施例中，在形成磊晶層之後，藉由離子植入來對磊晶層進行摻雜。在一些實施例中，藉由對基底進行摻雜形成第二井。在一些實施例中，藉由離子植入來實行摻雜。在一些實施例中，第二井具有介於1×10¹²個原子/立方公分至1×10¹⁴個原子/立方公分的範圍內的摻質濃度。其他摻質濃度亦處於本揭露的範圍內。

在一些實施例中，第二井包含p型摻質。

其他摻質濃度或類型亦處於本揭露的範圍內。

在一些實施例中，形成源極/汲極特徵包括：移除基底的一部分以在間隙壁的邊緣處形成凹槽；以及然後藉由對基底中的凹槽進行填充來實行填充製程。在一些實施例中，在移除墊氧化層(pad oxide layer)或犧牲氧化物層(sacrificial oxide layer)之後，例如藉由濕式蝕刻或乾式蝕刻來對凹槽進行蝕刻。在一些實施例中，實行蝕刻製程以移除主動區的與隔離區(例如淺溝渠隔離(STI)區)相鄰的頂表面部分。在一些實施例中，藉由磊晶(epitaxy/epitaxial，epi)製程來實行填充製程。在一些實施例中，使用與蝕刻製程同時進行的成長製程來填充凹槽，其中成長製程的生長速率大於蝕刻製程的蝕刻速率。在一些實施例中，使用成長製程與蝕刻製程的組合來填充凹槽。舉例而言，在凹槽中生長一層材料，且然後使所生長的材料經歷蝕刻製程以移除所述材料的一部分。然後，對經蝕刻的材料實行後續的成長製程，直至凹槽中的材料達成所期望的厚度為止。在一些實施例中，成長製程繼續進行，直至材料的頂表面位於基底的頂表面上方為止。在一些實施例中，成長製程繼續進行，直至材料的頂表面與基底的頂表面共面為止。在一些實施例中，藉由等向性或非等向性蝕刻製程移除第一井的一部分。蝕刻製程選擇性地蝕刻第一井，而不對閘極結構及任何間隙壁進行蝕刻。在一些實施例中，使用反應性離子蝕刻(RIE)、濕式蝕刻或其他適合的技術來實行蝕刻製程。在一些實施例中，在凹槽中沈積半導體材料以形成源極/汲極特徵。在一些實施例中，實行磊晶製程以在凹槽中沈積半導體材料。在一些實施例中，磊晶製程包括選擇性磊晶成長SEG)製程、化學氣相沈積(CVD)製程、分子束磊晶(MBE)、其他適合的製程及/或其組合。磊晶製程使用與基底的組成物相互作用的氣體及/或液體前驅物。在一些實施例中，源極/汲極特徵包括磊晶成長矽(磊晶Si)、碳化矽或矽鍺。在一些情況下，在磊晶製程期間，與閘極結構相關聯的IC裝置的源極/汲極特徵是原位摻雜或未摻雜的。當源極/汲極特徵在磊晶製程期間未摻雜時，在一些情況下，源極/汲極特徵在後續的製程期間被摻雜。後續的摻雜製程是藉由離子植入、電漿浸漬離子植入、氣體及/或固體源擴散、其他適合的製程及/或其組合來達成。在一些實施例中，在形成源極/汲極特徵之後及/或在後續的摻雜製程之後，進一步將源極/汲極特徵暴露於退火製程。

在一些實施例中，至少操作802a或802b更包括在第一第二階層上製作一組接觸窗，所述一組接觸窗在第二方向Y上延伸且至少與第一主動區、第二主動區重疊。

在一些實施例中，方法800的所述一組接觸窗包括與至少所述一組接觸窗206相似的一個或多個接觸窗圖案。

在一些實施例中，製作所述一組接觸窗包括在MD階層上在第一組電晶體或第二組電晶體的源極/汲極區之上沈積第一導電材料。

在一些實施例中，方法800的第一組電晶體或第二組電晶體的源極/汲極區包括第一組主動區或第二組主動區中的一個或多個電晶體的源極/汲極區。在一些實施例中，方法800的所述一組接觸窗包括MD階層的特徵。

在一些實施例中，至少操作802a或802b更包括在POLY階層上製作一組閘極結構。

在一些實施例中，所述一組閘極結構在第二方向Y上延伸。在一些實施例中，所述一組閘極結構包括至少與第二主動區及第三主動區重疊的第一閘極結構。

在一些實施例中，方法800的所述一組閘極包括包含所述一組閘極270的閘極區。在一些實施例中，方法800的第二階層包括POLY階層。

在一些實施例中，閘極區位於汲極區與源極區之間。在一些實施例中，閘極區位於第一井及基底之上。在一些實施例中，製作閘極區包括實行一個或多個沈積製程以形成一個或多個介電材料層。在一些實施例中，沈積製程包括化學氣相沈積(CVD)、電漿增強型化學氣相沈積(PECVD)、原子層沈積(ALD)或適合於沈積一個或多個材料層的其他製程。在一些實施例中，製作閘極區包括實行一個或多個沈積製程以形成一個或多個導電材料層。在一些實施例中，製作閘極區包括形成閘極電極或虛設閘極電極。在一些實施例中，製作閘極區包括沈積或生長至少一個介電層(例如閘極介電質)。在一些實施例中，使用摻雜的或非摻雜的多晶矽(polycrystalline silicon或polysilicon)來形成閘極區。在一些實施例中，閘極區包含金屬(例如Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi)、其他合適的導電材料、或其組合。

在方法800的操作806中，形成第一組通孔及第二組通孔。

在一些實施例中，方法800的第一組通孔位於VD階層中。在一些實施例中，方法800的第一組通孔包括至少所述一組通孔230。

在一些實施例中，方法800的第二組通孔位於VG階層中。在一些實施例中，方法800的第二組通孔包括至少位於VG階層中的通孔。

在一些實施例中，第一組通孔形成在第一組接觸窗之上。在一些實施例中，第二組通孔形成在所述一組閘極之上。

在一些實施例中，操作810包括在晶圓的前側之上的絕緣層中形成第一組自對準接觸窗(self-aligned contact，SAC)及第二組自對準接觸窗(SAC)。在一些實施例中，第一組通孔及第二組通孔電性耦合至至少所述一組電晶體。

在方法800的操作808中，在第一階層(M0階層)上沈積第一導電材料，藉此形成第一組導體。在一些實施例中，操作808包括在積體電路的前側之上至少沈積第一組導電區。

在一些實施例中，方法800的第一組導體包括至少所述一組導體232的一個或多個部分。

在方法800的操作810中，形成第三組通孔。在一些實施例中，方法800的第三組通孔位於V0階層中。在一些實施例中，方法800的第三組通孔包括至少所述一組通孔234。在一些實施例中，第三組通孔形成在至少第一組導體之上。

在一些實施例中，操作810包括在晶圓的前側之上的絕緣層中形成第一組自對準接觸窗(SAC)。在一些實施例中，第三組通孔電性耦合至至少第一組電晶體或第二組電晶體。

在方法800的操作812中，在第二階層(M1階層)上沈積第二導電材料，藉此形成第二組導體。在一些實施例中，操作812包括在積體電路的前側之上至少沈積第二組導電區。

在一些實施例中，方法800的第二組導體包括至少所述一組導體236的一個或多個部分。

在方法800的操作814中，形成第四組通孔。在一些實施例中，方法800的第四組通孔位於V1階層中。在一些實施例中，方法800的第四組通孔包括至少所述一組通孔238或338。在一些實施例中，第四組通孔形成在至少第二組導體之上。

在一些實施例中，操作814包括在晶圓的前側之上的絕緣層中形成第二組自對準接觸窗(SAC)。

在方法800的操作816中，在第三階層(M2階層)上沈積第三導電材料，藉此形成第一熔絲及第一虛設熔絲。在一些實施例中，操作812包括在積體電路的前側之上至少沈積第三組導電區。

在一些實施例中，方法800的第一熔絲包括至少所述一組導體221、421、621、623、721或723中的一個或多個導體。在一些實施例中，方法800的第一熔絲包括至少與M2階層中的導體相似的一個或多個導體。

在一些實施例中，方法800的第一虛設熔絲包括至少所述一組導體220、420、620、622、720或722中的一個或多個導體。在一些實施例中，方法800的第一虛設熔絲包括至少與M2階層中的導體相似的一個或多個導體。

在方法800的操作818中，在第三階層(M2階層)上沈積第四導電材料，藉此形成第二熔絲及第二虛設熔絲。在一些實施例中，操作812包括在積體電路的前側之上至少沈積第三組導電區。

在一些實施例中，方法800的第二熔絲包括至少所述一組導體221、421、621、623、721或723中的一個或多個導體。在一些實施例中，方法800的第二熔絲包括至少與M2階層中的導體相似的一個或多個導體。

在一些實施例中，方法800的第二虛設熔絲包括至少所述一組導體220、420、620、622、720或722中的一個或多個導體。在一些實施例中，方法800的第二虛設熔絲包括至少與M2階層中的導體相似的一個或多個導體。

在方法800的操作820中，在第三階層(M2階層)上沈積第五導電材料，藉此形成第一字元線及第一虛設字元線。在一些實施例中，操作812包括在積體電路的前側之上至少沈積第三組導電區。

在一些實施例中，方法800的第一字元線包括至少所述一組導體224、322或524中的一個或多個導體。在一些實施例中，方法800的第一字元線包括至少與M2階層中的導體相似的一個或多個導體。

在一些實施例中，方法800的第一虛設字元線包括至少所述一組導體224、322或524中的一個或多個導體。在一些實施例中，方法800的第一虛設字元線包括至少與M2階層中的導體相似的一個或多個導體。

在一些實施例中，第三導電材料、第四導電材料、第五導電材料或第六導電材料中的至少一者與第三導電材料、第四導電材料或第五導電材料中的至少一者的另一者相同。

在一些實施例中，第三導電材料、第四導電材料或第五導電材料中的至少一者與第三導電材料、第四導電材料、第五導電材料或第六導電材料中的至少一者的另一者不同。

在方法800的操作822中，對至少第一熔絲、第二熔絲、第一虛設熔絲或第二虛設熔絲進行程式化。

在一些實施例中，藉由施加足以設定第一熔絲、第二熔絲、第一虛設熔絲或第二虛設熔絲的程式化/電阻狀態的程式字元線電壓及位元線電壓來對第一熔絲、第二熔絲、第一虛設熔絲或第二虛設熔絲進行程式化。

在一些實施例中，方法800的操作802、804、806、808、810、812、814、816、818、820或822中的一者或多者包括使用微影及材料移除製程的組合來在基底之上的絕緣層(未示出)中形成開口。在一些實施例中，微影製程包括對例如正性光阻或負性光阻等光阻進行圖案化。在一些實施例中，微影製程包括形成硬罩幕、抗反射(antireflective)結構或另一適合的微影結構。在一些實施例中，材料移除製程包括濕式蝕刻製程、乾式蝕刻製程、RIE製程、雷射鑽孔或另一適合的蝕刻製程。然後利用例如銅、鋁、鈦、鎳、鎢或其他適合的導電材料等導電材料填充開口。在一些實施例中，使用CVD、物理氣相沈積(physical vapor deposition，PVD)、濺鍍、ALD或其他適合的形成製程來填充開口。

在一些實施例中，方法800的至少一個或多個操作由圖12的系統1200實行。在一些實施例中，至少一種方法(例如上文論述的方法800)由包括系統1200的至少一個製造系統整體或部分地實行。方法800的操作中的一者或多者由IC製作廠1240(圖 12)實行以製作IC裝置1260。在一些實施例中，方法800的操作中的一者或多者由製作工具1252實行以製作晶圓1242。

在一些實施例中，導電材料包括銅、鋁、鈦、鎳、鎢或其他適合的導電材料。在一些實施例中，使用CVD、PVD、濺鍍、ALD或其他適合的形成製程來填充開口及溝渠。在一些實施例中，在操作802、804、806、808、810、812、814、816、818、820或822中的一者或多者中沈積導電材料之後，將導電材料平坦化以為後續步驟提供齊平表面。

在一些實施例中，不實行方法800、900或1000的操作中的一者或多者。

方法900至1000的操作中的一者或多者是由被配置成執行用於製造積體電路(例如至少積體電路200、300A至300C、400、500、600A至600B或700)的指令的處理裝置來實行。在一些實施例中，使用與在方法900至1000的不同的一個或多個操作中使用的處理裝置相同的處理裝置來實行方法900至1000的一個或多個操作。在一些實施例中，使用與用於實行方法900至1000的不同的一個或多個操作的不同的處理裝置來實行方法900至1000的一個或多個操作。在一些實施例中，方法800、900或1000的操作的其他次序亦處於本揭露的範圍內。方法800、900或1000包括示例性操作，但所述操作未必以所示的次序實行。根據所揭露的實施例的精神及範圍，可適當地添加方法800、900或1000中的操作、替換方法800、900或1000中的操作、改變方法800、 900或1000中的操作次序及/或刪除方法800、900或1000中的操作。

圖9是根據一些實施例的形成或製造積體電路的方法900的流程圖。應理解，可在圖9中繪示的方法900之前、期間及/或之後實行附加的操作，且在本文中僅簡要闡述一些其他操作。在一些實施例中，方法900可用於形成積體電路(例如至少積體電路200、300A至300C、400、500、600A至600B或700)。

在方法900的操作902中，產生積體電路的佈局設計。操作902由處理裝置(例如，處理器1102(圖11))實行，所述處理裝置被配置成執行用於產生佈局設計的指令。在一些實施例中，方法900的佈局設計包括與至少積體電路200、300A至300C、400、500、600A至600B或700中的一個或多個對應結構相似的一個或多個圖案。在一些實施例中，本申請案的佈局設計呈圖形資料庫系統(graphic database system，GDSII)檔案格式。

在方法900的操作904中，基於佈局設計製造積體電路。在一些實施例中，方法900的操作904包括：基於佈局設計製造至少一個罩幕，且基於所述至少一個罩幕製造積體電路。在一些實施例中，操作904是方法900的實施例。

圖10是根據一些實施例的產生積體電路的佈局設計的方法1000的流程圖。應理解，可在圖10中繪示的方法1000之前、期間及/或之後實行附加的操作，且在本文中可僅簡要闡述一些其他製程。在一些實施例中，方法1000是方法1000的操作1002的實施例。在一些實施例中，方法1000可用於產生與至少積體電路200、300A至300C、400、500、600A至600B或700的一個或多個特徵相似的一個或多個佈局圖案。

在一些實施例中，方法1000可用於產生一個或多個佈局圖案，所述一個或多個佈局圖案具有包括對準、長度及寬度的結構關係以及與至少積體電路200、300A至300C、400、500、600A至600B或700的一個或多個特徵相似的佈局設計的配置及層，且為了簡明起見，在圖10中不再闡述相似的詳細說明。

在方法1000的操作1002中，在佈局設計上產生或放置一組主動區圖案。在一些實施例中，方法1000的所述一組主動區圖案包括與所述一組主動區202、203、402或403相似的一個或多個區。

在方法1000的操作1004中，在佈局設計上產生或放置一組閘極圖案。在一些實施例中，方法1000的所述一組閘極圖案包括與至少所述一組閘極270相似的一個或多個閘極圖案。

在方法1000的操作1006中，在佈局設計上產生或放置一組接觸窗圖案。在一些實施例中，方法1000的所述一組接觸窗圖案包括與至少所述一組接觸窗206相似的一個或多個接觸窗圖案。

在方法1000的操作1008中，在佈局設計上產生或放置第一組通孔圖案及第二組通孔圖案。在一些實施例中，方法1000的第一組通孔圖案包括與至少所述一組通孔230相似的一個或多個通孔圖案。在一些實施例中，方法1000的第一組通孔圖案包括至少與VD階層中的通孔相似的一個或多個通孔。

在一些實施例中，方法1000的第二組通孔圖案包括至少與VG階層中的通孔相似的一個或多個通孔。

在方法1000的操作1010中，在佈局設計上產生或放置第一組導電圖案。在一些實施例中，方法1000的第一組導電圖案包括與至少所述一組導體232相似的一個或多個導電特徵圖案。

在一些實施例中，方法1000的第一組導電圖案包括至少與M0階層中的導體相似的一個或多個導體。

在方法1000的操作1012中，在佈局設計上產生或放置第三組通孔圖案。在一些實施例中，方法1000的第三組通孔圖案包括至少與所述一組通孔234相似的一個或多個通孔圖案。在一些實施例中，方法1000的第三組通孔圖案包括至少與V0階層中的通孔相似的一個或多個通孔。

在方法1000的操作1014中，在佈局設計上產生或放置第二組導電圖案。在一些實施例中，方法1000的第二組導電圖案包括至少與所述一組導體236相似的一個或多個導電特徵圖案。在一些實施例中，方法1000的第二組導電圖案包括至少與M1階層中的導體相似的一個或多個導體。

在方法1000的操作1016中，在佈局設計上產生或放置第四組通孔圖案。在一些實施例中，方法1000的第四組通孔圖案包括至少與所述一組通孔238或338相似的一個或多個通孔圖案。在一些實施例中，方法1000的第四組通孔圖案包括至少與V1階層中的通孔相似的一個或多個通孔。

在方法1000的操作1018中，在佈局設計上產生或放置第一熔絲圖案及第一虛設熔絲圖案。

在一些實施例中，方法1000的第一熔絲圖案包括至少與所述一組導體221、421、621、623、721或723相似的一個或多個導電特徵圖案。在一些實施例中，方法1000的第一熔絲圖案包括至少與M2階層中的導體相似的一個或多個導體。

在一些實施例中，方法1000的第一虛設圖案包括至少與所述一組導體220、420、620、622、720或722相似的一個或多個導電特徵圖案。在一些實施例中，方法1000的第一熔絲圖案包括至少與M2階層中的導體相似的一個或多個導體。

在方法1000的操作1020中，在佈局設計上產生或放置第二熔絲圖案及第二虛設熔絲圖案。

在一些實施例中，方法1000的第二熔絲圖案包括至少與所述一組導體221、421、621、623、721或723相似的一個或多個導電特徵圖案。在一些實施例中，方法1000的第二熔絲圖案包括至少與M2階層中的導體相似的一個或多個導體。

在一些實施例中，方法1000的第二虛設圖案包括至少與一組導體220、420、620、622、720或722相似的一個或多個導電特徵圖案。在一些實施例中，方法1000的第二熔絲圖案包括至少與M2階層中的導體相似的一個或多個導體。

在方法1000的操作1022中，在佈局設計上產生或放置第一字元線圖案及第一虛設字元線圖案。

在一些實施例中，方法1000的第一字元線圖案包括至少與所述一組導體224、322或524相似的一個或多個導電特徵圖案。在一些實施例中，方法1000的第一字元線圖案包括至少與M2階層中的導體相似的一個或多個導體。

在一些實施例中，方法1000的第一虛設字元線圖案包括至少與所述一組導體224、322或524相似的一個或多個導電特徵圖案。在一些實施例中，方法1000的第一虛設字元線圖案包括至少與M2階層中的導體相似的一個或多個導體。

圖11是根據一些實施例的用於設計IC佈局設計及製造IC的系統1100的示意圖。

在一些實施例中，系統1100產生或放置本文中所述的一個或多個IC佈局設計。系統1100包括硬體處理器1102及編碼有(即，儲存)電腦程式代碼1106(即，一組可執行指令1106)的非暫時性電腦可讀儲存媒體1104(例如，記憶體1140)。電腦可讀儲存媒體1104被配置成與用於生產積體電路的製造機器介接。處理器1102經由匯流排1108電性耦合至電腦可讀儲存媒體1104。處理器1102亦藉由匯流排1108電性耦合至輸入/輸出(input/output，I/O)介面1110。網路介面1112亦經由匯流排1108電性連接至處理器1102。網路介面1112連接至網路1114，以使得處理器1102及電腦可讀儲存媒體1104能夠經由網路1114連接至外部元件。處理器1102被配置成執行編碼於電腦可讀儲存媒體1104中的電腦程式代碼1106，以使系統1100可用於實行方法900至1000中所述的操作的一部分或全部。

在一些實施例中，處理器1102是中央處理單元(CPU)、多處理器(multi-processor)、分佈式處理系統(distributed processing system)、應用專用積體電路(ASIC)及/或適合的處理單元。

在一些實施例中，電腦可讀儲存媒體1104是電子系統、磁性系統、光學系統、電磁系統、紅外系統及/或半導體系統(或者設備或裝置)。舉例而言，電腦可讀儲存媒體1104包括半導體記憶體或固態記憶體、磁帶(magnetic tape)、可移除式電腦磁片(removable computer diskette)、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬式磁碟(rigid magnetic disk)及/或光碟(optical disk)。在使用光學碟片的一些實施例中，電腦可讀儲存媒體1104包括唯讀光碟記憶體(CD-ROM)、讀取/寫入光碟(CD-R/W)及/或數位視訊碟(DVD)。

在一些實施例中，儲存媒體1104儲存被配置成使系統1100實行方法900至1000的電腦程式代碼1106。在一些實施例中，儲存媒體1104亦儲存實行方法900至1000所需的資訊以及在實行方法900至1000期間產生的資訊，例如佈局設計1116、使用者介面1118及製作工具1120及/或用於實行方法900至1000的操作的一組可執行指令。在一些實施例中，佈局設計1116包括與至少積體電路200、300A至300C、400、500、600A至600B或700中的對應結構相似的一個或多個佈局圖案。

在一些實施例中，儲存媒體1104儲存用於與製造機器介接的指令(例如，電腦程式代碼1106)。所述指令(例如，電腦程式代碼1106)使處理器1102能夠產生被製造機器可讀的製造指令，以在製造製程期間有效地實施方法900至1000。

系統1100包括I/O介面1110。I/O介面1110耦合至外部電路系統(external circuitry)。在一些實施例中，I/O介面1110包括用於向處理器1102傳送資訊及命令的鍵盤、小鍵盤(keypad)、滑鼠、軌跡球(trackball)、軌跡墊(trackpad)及/或遊標方向鍵。

系統1100亦包括耦合至處理器1102的網路介面1112。網路介面1112使得系統1100能夠與連接有一個或多個其他電腦系統的網路1114進行通訊。網路介面1112包括例如藍芽(BLUETOOTH)、無線上網(wireless fidelity，WIFI)、全球互通微波存取(World Interoperability for Microwave Access，WIMAX)、通用封包無線電服務(General Packet Radio Service，GPRS)、或寬頻分碼多重存取(wideband code division multiple access，WCDMA)等無線網路介面；或者例如乙太網路(ETHERNET)、通用串列匯流排(universal serial bus，USB)、或電氣及電子工程師學會(Institute of Electrical and Electronics Engineers，IEEE)-2094等有線網路介面。在一些實施例中，方法 900至1000在兩個或更多系統1100中實施，且例如佈局設計及使用者介面等資訊藉由網路1114在不同系統1100之間進行交換。

系統1100被配置成藉由I/O介面1110或網路介面1112接收與佈局設計相關的資訊。資訊藉由匯流排1108轉移至處理器1102，以確定用於生產至少積體電路200、300A至300C、400、500、600A至600B或700的佈局設計。然後佈局設計做為佈局設計1116儲存於電腦可讀儲存媒體1104中。系統1100被配置成藉由I/O介面1110或網路介面1112接收與使用者介面相關的資訊。所述資訊做為使用者介面1118儲存於電腦可讀儲存媒體1104中。系統1100被配置成藉由I/O介面1110或網路介面1112接收與製作工具1120相關的資訊。所述資訊做為製作工具1120儲存於電腦可讀儲存媒體1104中。在一些實施例中，製作工具1120包括系統1100使用的製作資訊。在一些實施例中，製作工具1120對應於圖12的罩幕製作1234。

在一些實施例中，方法900至1000被實施成由處理器執行的獨立軟體應用。在一些實施例中，方法900至1000被實施成做為附加軟體應用的一部分的軟體應用。在一些實施例中，方法900至1000被實施成軟體應用的外掛程式(plug-in)。在一些實施例中，方法900至1000被實施成做為電子設計自動化(electronic design automation，EDA)工具的一部分的軟體應用。在一些實施例中，方法900至1000被實施成由EDA工具使用的軟體應用。在一些實施例中，EDA工具用於產生積體電路裝置的佈局。在一些實施例中，佈局儲存於非暫時性電腦可讀媒體上。在一些實施例中，使用例如可自凱登斯設計系統公司(CADENCE DESIGN SYSTEMS,Inc.)購得的VIRTUOSO®等工具或者另一適合的佈局產生工具來產生佈局。在一些實施例中，佈局是基於網表(netlist)產生的，所述網表是基於示意圖設計創建的。在一些實施例中，方法900至1000藉由製造裝置實施，以使用基於由系統1100產生的一個或多個佈局設計製造的一組罩幕來製造積體電路。在一些實施例中，系統1100是被配置成使用基於本揭露的一個或多個佈局設計製造的一組罩幕來製造積體電路的製造裝置。在一些實施例中，圖11的系統1100產生較其他方式小的積體電路的佈局設計。在一些實施例中，圖11的系統1100與其他方式相比產生佔據更少的面積且提供更佳繞線資源的積體電路結構的佈局設計。

圖12是根據本揭露至少一個實施例的積體電路(IC)製造系統1200及與積體電路製造系統1200相關聯的IC製造流程的方塊圖。在一些實施例中，基於佈局圖，使用製造系統1200來製作(A)一個或多個半導體罩幕或(B)半導體積體電路的層中的至少一個組件中的至少一者。

在圖12中，IC製造系統1200(在下文中「系統1200」)包括例如設計機構1220、罩幕機構(mask house)1230、及IC製造商/製作廠(「fabricator，fab」)1240等實體，所述實體在與製造IC裝置1260相關的設計、開發、以及製造循環及/或服務中彼此進行相互作用。系統1200中的實體是由通訊網路進行連接。在一些實施例中，通訊網路為單一網路。在一些實施例中，通訊網路為各種不同的網路，例如內部網路(intranet)及網際網路(Internet)。通訊網路包括有線及/或無線通訊通道。每一實體與其他實體中的一者或多者進行相互作用並向其他實體中的一者或多者提供服務及/或自其他實體中的一者或多者接收服務。在一些實施例中，設計機構1220、罩幕機構1230、及IC製作廠1240中的一者或多者由單個較大公司擁有。在一些實施例中，設計機構1220、罩幕機構1230、及IC製作廠1240中的一者或多者同時存在於共用設施中且使用共用資源。

設計機構(或設計團隊)1220產生IC設計佈局1222。IC設計佈局1222包括為IC裝置1260設計的各種幾何圖案。所述幾何圖案對應於構成欲被製作的IC裝置1260的各種組件的金屬層、氧化物層或半導體層的圖案。各種層進行組合以形成各種IC特徵。舉例而言，IC設計佈局1222的一部分包括欲被形成於半導體基底(例如，矽晶圓)中的例如主動區、閘極電極、源極電極及汲極電極、層間內線連的金屬線或通孔以及用於結合接墊(bonding pad)的開口等各種IC特徵、以及設置於所述半導體基底上的各種材料層。設計機構1220實施恰當的設計程序以形成IC設計佈局1222。設計程序包括邏輯設計、實體設計、或放置與繞線中的一者或多者。IC設計佈局1222是以具有幾何圖案的資訊的一個或多個資料檔案呈現。舉例而言，IC設計佈局1222可被表達成GDSII檔案格式或DFII檔案格式。

罩幕機構1230包括資料準備(data preparation)1232及罩幕製作1234。罩幕機構1230使用IC設計佈局1222以根據IC設計佈局1222來製造欲用於製作IC裝置1260的各種層的一個或多個罩幕1245。罩幕機構1230實行罩幕資料準備1232，其中IC設計佈局1222被轉譯成代表性資料檔案(representative data file，RDF)。罩幕資料準備1232向罩幕製作1234提供所述RDF。罩幕製作1234包括罩幕寫入器(mask writer)。罩幕寫入器將所述RDF轉換成基底(例如罩幕(罩版(reticle)1245)或半導體晶圓1242)上的影像(image)。設計佈局1222由罩幕資料準備1232操縱以遵從罩幕寫入器的特定特性及/或IC製作廠1240的要求。在圖12中，罩幕資料準備1232及罩幕製作1234被示作單獨的元件。在一些實施例中，罩幕資料準備1232及罩幕製作1234可被統稱為罩幕資料準備。

在一些實施例中，罩幕資料準備1232包括光學鄰近校正(optical proximity correction，OPC)，光學鄰近校正使用微影增強技術(lithography enhancement technique)來補償例如可能因繞射(diffraction)、干涉、其他製程效應及類似原因所引起的影像誤差(image error)等影像誤差。OPC會對IC設計佈局1222進行調整。在一些實施例中，罩幕資料準備1232更包括解析度增強技術(resolution enhancement technique，RET)，例如離軸照明(off-axis illumination)、次解析度輔助特徵(sub-resolution assist feature)、相移罩幕(phase-shifting mask)、其他適合的技術及類似技術或其組合。在一些實施例中，亦使用將OPC做為逆向成像問題進行處置的逆向微影技術(inverse lithography technology，ILT)。

在一些實施例中，罩幕資料準備1232包括罩幕規則檢查器(mask rule checker，MRC)，所述罩幕規則檢查器利用包含特定幾何限制及/或連接性限制的一組罩幕創建規則(mask creation rule)來檢查已歷經OPC中的各過程的IC設計佈局，以確保具有足以考量到半導體製造製程中的可變性(variability)等的餘裕(margin)。在一些實施例中，MRC修改IC設計佈局以補償罩幕製作1234期間的限制，此可解除由OPC實行的修改中的一部分以滿足罩幕創建規則。

在一些實施例中，罩幕資料準備1232包括微影製程檢查(lithography process checking，LPC)，所述微影製程檢查對將由IC製作廠1240實施的用以製作IC裝置1260的處理進行模擬。LPC基於IC設計佈局1222來模擬此處理以創建模擬製造的裝置(例如，IC裝置1260)。LPC模擬中的處理參數可包括與IC製造循環的各種製程相關聯的參數、與用於製造IC的工具相關聯的參數、及/或製造製程的其他態樣。LPC考慮到各種因數，例如上空影像對比(aerial image contrast)、焦點深度(depth of focus，DOF)、罩幕誤差增強因數(mask error enhancement factor，MEEF)、其他適合的因數及類似因數或其組合。在一些實施例中，在藉由LPC 創建模擬製造的裝置之後，若模擬的裝置的形狀不夠接近於滿足設計規則，則重複使用OPC及/或MRC以進一步完善IC設計佈局1222。

應理解，出於清晰的目的，對以上對罩幕資料準備1232的說明進行了簡化。在一些實施例中，資料準備1232包括例如邏輯運算(logic operation，LOP)等附加特徵以根據製造規則來修改IC設計佈局。另外，在資料準備1232期間應用於IC設計佈局1222的製程可以各種不同的次序執行。

在罩幕資料準備1232之後及在罩幕製作1234期間，基於經修改的IC設計佈局1222來製作罩幕1245或罩幕1245的群組。在一些實施例中，罩幕製作1234包括基於IC設計1222實行一或多次微影曝光。在一些實施例中，基於經修改的IC設計佈局1222，使用電子束(electron-beam，e-beam)或多重電子束機制在罩幕(光罩或罩版)1245上形成圖案。罩幕1245可以各種技術形成。在一些實施例中，罩幕1245是使用二元技術(binary technology)來形成。在一些實施例中，罩幕圖案包括不透明區及透明區。用於將已被塗佈於晶圓上的影像敏感性材料層(例如，光阻)曝光的輻射束(例如，紫外光(ultraviolet，UV)束)被不透明區遮擋且透射過透明區。在一個實例中，罩幕1245的二元版本包括透明基底(例如，熔融石英(fused quartz))及塗佈於二元罩幕的不透明區中的不透明材料(例如，鉻)。在另一實例中，罩幕1245是使用相移技術來形成。在罩幕1245的相移罩幕(phase shift mask，PSM)版本中，形成於所述罩幕上的圖案中的各種特徵被配置成具有恰當的相差(phase difference)以增強解析度及成像品質。在各種實例中，相移罩幕可為衰減式PSM(attenuated PSM)或交替式PSM。藉由罩幕製作1234產生的罩幕被用於各種製程中。舉例而言，此種罩幕被用於在半導體晶圓中形成各種摻雜區的離子植入製程中、被用於在半導體晶圓中形成各種蝕刻區的蝕刻製程中、及/或被用於其他適合的製程中。

IC製作廠1240是IC製造實體，所述IC製造實體包括用於製作各種不同IC產品的一個或多個製造設施。在一些實施例中，IC製作廠1240是半導體代工廠。舉例而言，可存在用於多個IC產品的前端製作(前段製程(front-end-of-line，FEOL)製作)的第一製造設施，而第二製造設施可為IC產品(後段製程(back-end-of-line，FEOL)製作)的內連線及封裝提供後端製作，且第三製造設施可為鑄造實體提供其他服務。

IC製作廠1240包括晶圓製作工具1252(在下文中「製作工具1252」)，晶圓製作工具1252被配置成對半導體晶圓1242執行各種製造操作，使得根據罩幕(例如，罩幕1245)製作IC裝置1260。在各種實施例中，製作工具1252包括以下中的一者或多者：晶圓步進機、離子植入機、光阻塗佈機、製程腔室(例如，CVD腔室或低壓CVD(low pressure CVD，LPCVD)爐)、化學機械研磨(CMP)系統、電漿蝕刻系統、晶圓清潔系統或能夠實行本文中所論述的一個或多個適合的製造製程的其他製造裝備。

IC製作廠1240使用由罩幕機構1230製作的罩幕1245來製作IC裝置1260。因此，IC製作廠1240至少間接地使用IC設計佈局1222來製作IC裝置1260。在一些實施例中，IC製作廠1240使用罩幕1245來製作半導體晶圓1242以形成IC裝置1260。在一些實施例中，IC製作包括至少間接地基於IC設計1222實行一或多次微影曝光。半導體晶圓1242包括矽基底或上面形成有材料層的其他恰當的基底。半導體晶圓1242更包括(在後續製造步驟處形成的)各種摻雜區、介電特徵、多階層內連線(multilevel interconnect)及類似結構中的一者或多者。

系統1200被示為具有設計機構1220、罩幕機構1230或IC製作廠1240做為獨立的組件或實體。然而，應理解，設計機構1220、罩幕機構1230或IC製作廠1240中的一者或多者是同一組件或實體的一部分。

本說明書的一態樣是有關於一種積體電路。在一些實施例中，積體電路包括第一主動區、第二主動區、第一熔絲及虛設熔絲。第一主動區在第一方向上延伸且位於第一階層上。第二主動區在第一方向上延伸，位於第一階層上且在與第一方向不同的第二方向上與第一主動區隔開。第一熔絲在第一方向上延伸，位於第二階層上，與第一主動區重疊且電性耦合至第一主動區。虛設熔絲在第一方向上延伸，位於第二階層上且在第二方向上與第一熔絲隔開。虛設熔絲與第二主動區重疊，且不與第二主動區電性耦合。

在本發明的實施例中，所述第一熔絲對應於第一記憶胞的第一電阻。所述虛設熔絲對應於第二記憶胞的第二電阻。所述第二記憶胞是虛設記憶胞。在本發明的實施例中，所述的積體電路，更包括：第一字元線以及虛設字元線。所述第一字元線在所述第一方向上延伸，位於所述第二階層上，電性耦合至所述第一記憶胞的第一電晶體，且在所述第二方向上與所述第一熔絲及所述虛設熔絲隔開。所述虛設字元線在所述第一方向上延伸，位於所述第二階層上，在所述第二方向上與所述第一熔絲、所述虛設熔絲以及所述第一字元線隔開。在本發明的實施例中，所述第一熔絲在所述第二方向上與所述虛設熔絲隔開第一距離。所述虛設熔絲在所述第二方向上與所述虛設熔絲隔開第二距離。在本發明的實施例中，所述第一距離等於所述第二距離。在本發明的實施例中，所述第一距離不同於所述第二距離。在本發明的實施例中，所述第一主動區包括第一分支胞元，耦合至第一電壓供應器。所述第一分支胞元包括第一井區以及第一植入區。所述第一井區包括第一摻質類型。所述第一植入區包括所述第一摻質類型，且被配置成自所述第一電壓供應器接收第一供應電壓。在本發明的實施例中，所述第二主動區包括：第二分支胞元，耦合至與所述第一電壓供應器不同的第二電壓供應器。所述第二分支胞元包括第二井區以及第二植入區。所述第二井區包括與所述第一摻質類型不同的第二摻質類型。所述第二植入區，包括所述第二摻質類型，且被配置成自所述第二電壓供應器接收第二供應電壓。在本發明的實施例中，所述第二主動區包括一組非功能性電晶體。在本發明的實施例中，所述第二主動區包括一組功能性電晶體。

本說明書的另一態樣是有關於一種積體電路。在一些實施例中，積體電路包括對應於第一記憶胞的第一胞元區及對應於第二記憶胞的第二胞元區。在一些實施例中，第一胞元區在第一方向上延伸。在一些實施例中，第二胞元區在第一方向上延伸且與第一胞元區相鄰。在一些實施例中，第一胞元區包括第一電晶體。在一些實施例中，第一胞元區更包括在第一方向上延伸、位於第一階層上且電性耦合至第一電晶體的第一熔絲。在一些實施例中，第一胞元區更包括第一虛設熔絲，所述第一虛設熔絲在第一方向上延伸、位於第一階層上且在與第一方向不同的第二方向上與第一熔絲隔開，且第一虛設熔絲不與第一胞元區中的至少一個電晶體電性耦合。在一些實施例中，第二胞元區包括第二電晶體。在一些實施例中，第二胞元區更包括在第一方向上延伸、位於第一階層上且電性耦合至第二電晶體的第二熔絲。在一些實施例中，第二胞元區更包括第二虛設熔絲，所述第二虛設熔絲在第一方向上延伸、位於第一階層上且在第二方向上與第二熔絲隔開，第二虛設熔絲不與第二胞元區中的至少一個電晶體電性耦合。在一些實施例中，第二熔絲在第一方向上與第一虛設熔絲對準。

在本發明的實施例中，所述第一熔絲與所述第一胞元區的中心重疊，所述第二熔絲與所述第二胞元區的中心重疊，且所述第二胞元區的所述中心在與所述第一方向及所述第二方向不同的第三方向上與所述第一胞元區的所述中心隔開。在本發明的實施例中，所述的積體電路，更包括第三胞元區，對應於第三記憶胞。所述第三胞元區在所述第一方向上延伸且與所述第一胞元區及所述第二胞元區相鄰。所述第三胞元區包括：第三電晶體、第三熔絲以及第三虛設熔絲。所述第三熔絲，在所述第一方向上延伸，位於所述第一階層上且電性耦合至所述第三電晶體。所述第三虛設熔絲，在所述第一方向上延伸，位於所述第一階層上且在所述第二方向上與所述第三熔絲隔開。所述第三虛設熔絲不與所述第三胞元區中的至少一個電晶體電性耦合。所述第三虛設熔絲在所述第一方向上與所述第一熔絲對準。在本發明的實施例中，所述的積體電路，更包括第四胞元區，對應於第四記憶胞。所述第四胞元區在所述第一方向上延伸且與所述第二胞元區及所述第三胞元區相鄰。所述第四胞元區包括：第四電晶體、第四熔絲以及第四虛設熔絲。所述第四熔絲在所述第一方向上延伸，位於所述第一階層上且電性耦合至所述第四電晶體。所述第四虛設熔絲在所述第一方向上延伸，位於所述第一階層上且在所述第二方向上與所述第四熔絲隔開，所述第四虛設熔絲不與所述第四胞元區中的至少一個電晶體電性耦合。所述第四熔絲在所述第一方向上與所述第一熔絲及所述第三虛設熔絲對準。在本發明的實施例中，所述的積體電路，更包括：第一字元線、第二字元線以及第一虛設字元線。所述第一字元線，在所述第一方向上延伸，位於所述第一階層上，與所述第一胞元區、所述第二胞元區及所述第四胞元區重疊，所述第一字元線電性耦合至所述第一記憶胞的所述第一電晶體、所述第二記憶胞的所述第二電晶體及所述第四記憶胞的所述第四電晶體，且在所述第二方向上位於所述第一熔絲與所述第一虛設熔絲之間。所述第二字元線，在所述第一方向上延伸，位於所述第一階層上，與所述第三胞元區重疊且電性耦合至所述第三記憶胞的所述第三電晶體，且在所述第二方向上與所述第一字元線隔開。所述第一虛設字元線，在所述第一方向上延伸，位於所述第一階層上，與所述第一胞元區、所述第三胞元區及所述第四胞元區重疊，且位於所述第一字元線與所述第二字元線之間。在本發明的實施例中，所述第一熔絲對應於所述第一記憶胞的電阻。所述第一虛設熔絲對應於第一非功能性記憶胞的電阻。所述第二熔絲對應於所述第二記憶胞的電阻。所述第二虛設熔絲對應於第二非功能性記憶胞的電阻。所述第三熔絲對應於所述第三記憶胞的電阻。所述第三虛設熔絲對應於第三非功能性記憶胞的電阻。所述第四熔絲對應於所述第四記憶胞的電阻。所述第四虛設熔絲對應於第四非功能性記憶胞的電阻。在本發明的實施例中，所述第一胞元區在所述第二方向上具有第一高度，且所述第二胞元區在所述第二方向上具有第二高度。在本發明的實施例中，所述第一高度等於所述第二高度。在本發明的實施例中，所述第一高度不同於所述第二高度。

本說明書的又一態樣是有關於一種製作積體電路的方法。在一些實施例中，方法包括在第一區中製作第一組電晶體，第一組電晶體對應於第一記憶胞，第一區在第一方向上延伸。在一些實施例中，方法更包括在第二區中製作第二組電晶體，第二組電晶體對應於第二記憶胞，第二區在第一方向上延伸且與第一區相鄰。在一些實施例中，方法更包括在第一階層上沈積第一導電材料，藉此形成第一熔絲及第一虛設熔絲，第一熔絲在第一方向上延伸且電性耦合至第一組電晶體中的至少第一電晶體，且第一虛設熔絲在第一方向上延伸且在與第一方向不同的第二方向上與第一熔絲隔開，且第一虛設熔絲不與第一組電晶體電性耦合。在一些實施例中，方法更包括在第一階層上沈積第二導電材料，藉此形成第二熔絲及第二虛設熔絲，第二熔絲在第一方向上延伸且電性耦合至第二組電晶體中的至少第一電晶體，且第二虛設熔絲在第一方向上延伸且在第二方向上與第二熔絲隔開，且第二虛設熔絲不與第二組電晶體電性耦合。在一些實施例中，方法更包括在第一階層上沈積第三導電材料，藉此形成第一字元線及第一虛設字元線，第一字元線在第一方向上延伸且電性耦合至第一組電晶體的至少所述第一電晶體及第二組電晶體的至少所述第一電晶體，且第一虛設字元線在第一方向上延伸且在第二方向上與第一字元線隔開，且第一虛設字元線不與第二組電晶體電性耦合。

前述內容概述了若干個實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可容易地使用本揭露做為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或達成與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，此種等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種改變、取代及變更。

200:積體電路/佈局設計

200A:部分

201:胞元

201a、201b、201c、201d:胞元邊界

220a、220a1、220a2、220a3、220b、220b1、220b2、220b3、221a、221a1、221a2、221a3、224、224a、224a1、224a2、224b、224c、224d、224e、224f、224g、224g1、224g2、224h、224h1、224h2、224i、224j、224k、224l、224m、224n、224n1、224n2:導體

A-A’、B-B’:平面

X:第一方向

Y:第二方向

Claims

一種積體電路，包括：第一主動區，在第一方向上延伸且位於第一階層上；第二主動區，在所述第一方向上延伸，位於所述第一階層上，且在與所述第一方向不同的第二方向上與所述第一主動區隔開；第一熔絲，在所述第一方向上延伸，位於第二階層上，與所述第一主動區重疊且電性耦合至所述第一主動區；以及虛設熔絲，在所述第一方向上延伸，位於所述第二階層上，且在所述第二方向上與所述第一熔絲隔開，所述虛設熔絲與所述第二主動區重疊且不與所述第二主動區電性耦合，其中所述第一熔絲對應於第一記憶胞的第一電阻；以及所述虛設熔絲對應於第二記憶胞的第二電阻，其中所述第二記憶胞是虛設記憶胞。
如請求項1所述的積體電路，更包括：第一字元線，在所述第一方向上延伸，位於所述第二階層上，電性耦合至所述第一記憶胞的第一電晶體，且在所述第二方向上與所述第一熔絲及所述虛設熔絲隔開；以及虛設字元線，在所述第一方向上延伸，位於所述第二階層上，在所述第二方向上與所述第一熔絲、所述虛設熔絲以及所述第一字元線隔開。
如請求項1所述的積體電路，其中所述第一主動區包括：第一分支胞元，耦合至第一電壓供應器，所述第一分支胞元包括：第一井區，包括第一摻質類型；以及第一植入區，包括所述第一摻質類型，且被配置成自所述第一電壓供應器接收第一供應電壓。
如請求項1所述的積體電路，其中所述第二主動區包括：第二分支胞元，耦合至與所述第一電壓供應器不同的第二電壓供應器，所述第二分支胞元包括：第二井區，包括與所述第一摻質類型不同的第二摻質類型；以及第二植入區，包括所述第二摻質類型，且被配置成自所述第二電壓供應器接收第二供應電壓。
一種積體電路，包括：第一胞元區，對應於第一記憶胞，所述第一胞元區在第一方向上延伸，所述第一胞元區包括：第一電晶體；第一熔絲，在所述第一方向上延伸，位於第一階層上且電性耦合至所述第一電晶體；以及第一虛設熔絲，在所述第一方向上延伸，位於所述第一階層上，且在與所述第一方向不同的第二方向上與所述第一熔絲隔開，且所述第一虛設熔絲不與所述第一胞元區中的至少一個電晶體電性耦合；以及第二胞元區，對應於第二記憶胞，所述第二胞元區在所述第一方向上延伸且與所述第一胞元區相鄰，所述第二胞元區包括：第二電晶體；第二熔絲，在所述第一方向上延伸，位於所述第一階層上且電性耦合至所述第二電晶體；以及第二虛設熔絲，在所述第一方向上延伸，位於所述第一階層上且在所述第二方向上與所述第二熔絲隔開，所述第二虛設熔絲不與所述第二胞元區中的至少一個電晶體電性耦合，其中所述第二熔絲在所述第一方向上與所述第一虛設熔絲對準，其中所述第一熔絲與所述第一胞元區的中心重疊，所述第二熔絲與所述第二胞元區的中心重疊，且所述第二胞元區的所述中心在與所述第一方向及所述第二方向不同的第三方向上與所述第一胞元區的所述中心隔開。
如請求項5所述的積體電路，更包括：第三胞元區，對應於第三記憶胞，所述第三胞元區在所述第一方向上延伸且與所述第一胞元區及所述第二胞元區相鄰，所述第三胞元區包括：第三電晶體；第三熔絲，在所述第一方向上延伸，位於所述第一階層上且電性耦合至所述第三電晶體；以及第三虛設熔絲，在所述第一方向上延伸，位於所述第一階層上且在所述第二方向上與所述第三熔絲隔開，所述第三虛設熔絲不與所述第三胞元區中的至少一個電晶體電性耦合，其中所述第三虛設熔絲在所述第一方向上與所述第一熔絲對準：第四胞元區，對應於第四記憶胞，所述第四胞元區在所述第一方向上延伸且與所述第二胞元區及所述第三胞元區相鄰。
如請求項6所述的積體電路，其中所述第四胞元區包括：第四電晶體；第四熔絲，在所述第一方向上延伸，位於所述第一階層上且電性耦合至所述第四電晶體；以及第四虛設熔絲，在所述第一方向上延伸，位於所述第一階層上且在所述第二方向上與所述第四熔絲隔開，所述第四虛設熔絲不與所述第四胞元區中的至少一個電晶體電性耦合，其中所述第四熔絲在所述第一方向上與所述第一熔絲及所述第三虛設熔絲對準。
如請求項7所述的積體電路，更包括：第一字元線，在所述第一方向上延伸，位於所述第一階層上，與所述第一胞元區、所述第二胞元區及所述第四胞元區重疊，所述第一字元線電性耦合至所述第一記憶胞的所述第一電晶體、所述第二記憶胞的所述第二電晶體及所述第四記憶胞的所述第四電晶體，且在所述第二方向上位於所述第一熔絲與所述第一虛設熔絲之間；第二字元線，在所述第一方向上延伸，位於所述第一階層上，與所述第三胞元區重疊且電性耦合至所述第三記憶胞的所述第三電晶體，且在所述第二方向上與所述第一字元線隔開；以及第一虛設字元線，在所述第一方向上延伸，位於所述第一階層上，與所述第一胞元區、所述第三胞元區及所述第四胞元區重疊，且位於所述第一字元線與所述第二字元線之間。
如請求項7所述的積體電路，其中所述第一熔絲對應於所述第一記憶胞的電阻；所述第一虛設熔絲對應於第一非功能性記憶胞的電阻；所述第二熔絲對應於所述第二記憶胞的電阻；所述第二虛設熔絲對應於第二非功能性記憶胞的電阻；所述第三熔絲對應於所述第三記憶胞的電阻；所述第三虛設熔絲對應於第三非功能性記憶胞的電阻；所述第四熔絲對應於所述第四記憶胞的電阻；以及所述第四虛設熔絲對應於第四非功能性記憶胞的電阻。
一種製造積體電路的方法，所述方法包括：在第一區中製作第一組電晶體，所述第一組電晶體對應於第一記憶胞，所述第一區在第一方向上延伸；在第二區中製作第二組電晶體，所述第二組電晶體對應於第二記憶胞，所述第二區在所述第一方向上延伸且與所述第一區相鄰；在第一階層上沈積第一導電材料，藉此形成第一熔絲及第一虛設熔絲，所述第一熔絲在所述第一方向上延伸且電性耦合至所述第一組電晶體中的至少第一電晶體，且所述第一虛設熔絲在所述第一方向上延伸且在與所述第一方向不同的第二方向上與所述第一熔絲隔開，且所述第一虛設熔絲不與所述第一組電晶體電性耦合；在所述第一階層上沈積第二導電材料，藉此形成第二熔絲及第二虛設熔絲，所述第二熔絲在所述第一方向上延伸且電性耦合至所述第二組電晶體中的至少第一電晶體，且所述第二虛設熔絲在所述第一方向上延伸且在所述第二方向上與所述第二熔絲隔開，且所述第二虛設熔絲不與所述第二組電晶體電性耦合；以及在所述第一階層上沈積第三導電材料，藉此形成第一字元線及第一虛設字元線，所述第一字元線在所述第一方向上延伸且電性耦合至所述第一組電晶體的至少所述第一電晶體及所述第二組電晶體的至少所述第一電晶體，且所述第一虛設字元線在所述第一方向上延伸且在所述第二方向上與所述第一字元線隔開，且所述第一虛設字元線不與所述第二組電晶體電性耦合。