TWI718861B - 低電壓反熔絲元件 - Google Patents

Abstract

一種低電壓反熔絲元件，在基底上依序設有第一閘極介電層和第一閘極，並於第一閘極一側的基底內形成有第一離子摻雜區，其中第一閘極包括本體部與從本體部一側延伸漸縮之尖角部，且本體部和尖角部皆鄰接於第一閘極介電層上；進行操作時，藉由電荷於尖角處的密度較高的原理，當寫入電壓被施加於第一閘極及第一離子摻雜區之間，使得尖角部下方之第一閘極介電層的一部分易於擊穿，藉以降低擊穿電壓，達成降低電流消耗的目的，同時可減少閘極面積，縮小元件尺寸，從而減少生產成本。

Description

低電壓反熔絲元件

本發明係有關一種非揮發性記憶體，特別是關於一種利用改良閘極結構達到降低擊穿電壓之低電壓反熔絲元件。

在電腦資訊產品發達的今天，具備有電性編寫和抹除資料功能之非揮發性記憶體，如EEPROM、EEPROM、flash，能在電源關掉後所儲存的資料不會消失，所以被廣泛使用於電子產品上。然而，這些唯讀記憶體或快取記憶體的結構相對複雜，可靠性相對較低，且製造成本高。因此，很多地方可以使用可靠性高、製造成本低的單次可程式化記憶體（one time programmable memory，簡稱OTP），使用熔絲（fuse）或反熔絲（anti-fuse）做為元件的單次可程式化記憶體在使用上更具有彈性。

傳統的熔絲主要有金屬熔絲（metal Fuse）及複晶矽熔絲（Poly Fuse），寫入方式是以高能量雷射或大電流燒斷熔絲的方式為主，寫入後熔絲的電阻值會上升，消耗功率較大。而反熔絲主要以電容方式在兩個導體間加入介電層，寫入時在兩端導體各加一偏壓使該介電層崩潰而擊穿，寫入後反熔絲的電阻值會下降。隨著積體電路的高速發展，元件尺寸日益縮小，近年來已發展出使用MOS元件製作反熔絲元件，其寫入方式是以閘極介電層崩潰機制為主。

由於反熔絲元件基於閘極介電層的破裂以形成永久的導電路徑，其侷限在於必須施加使閘極介電層崩潰的高電壓，相對也需要消耗高電流，才能達成擊穿閘極介電層的目的。另一方面，以先進的製程技術生產非揮發性記憶體，往往需要增加很多道製程，不但增加了製造的困難度，也增加了生產成本，尤其是在嵌入式（embedded）產品；故，目前先進的製程技術，都是往低電壓發展。

鑒於以上的問題，本發明的主要目的在於提供一種低電壓反熔絲元件，利用將閘極介電層上的閘極形成具有延伸漸縮的尖角部，進行操作時，是藉由電荷於尖角處的密度較高，以降低擊穿電壓，可大幅降低程式化反熔絲元件的電流需求。

因此，為達上述目的，本發明提供一種低電壓反熔絲元件，包含基底、第一閘極介電層、第一閘極以及第一離子摻雜區。第一閘極介電層設置在基底上。第一閘極包含本體部及自本體部一側延伸漸縮形成之尖角部，且本體部及尖角部鄰接於第一閘極介電層上。第一離子摻雜區設置在第一閘極介電層一側的基底中。其中，當寫入電壓被施加於第一閘極及第一離子摻雜區之間而產生一電場，此電場會集中於尖角部，使得尖角部下方之第一閘極介電層之一部分易於擊穿，以降低擊穿電壓。

在本發明的一實施例中，基底為P型半導體基底或N型半導體基底；當基底為P型半導體基底，則第一離子摻雜區為N型摻雜區，當基底為N型半導體基底，則第一離子摻雜區為P型摻雜區。

在本發明的一實施例中，更包含鄰近第一離子摻雜區之存取電晶體，存取電晶體包含第二介電層、第二閘極及第二離子摻雜區。第二介電層設置在基底上，第二閘極疊設於第二閘極介電層上，第二離子摻雜區位於第二閘極介電層遠離第一離子摻雜區之一側的基底中，且第一離子摻雜區與第二離子摻雜區摻雜同型之離子。

在本發明的一實施例中，更包含井區，井區設置於基底內並位於第一離子摻雜區下方，且井區與第一離子摻雜區摻雜不同型之離子。

由於閘極結構設計成具有尖角部，以藉由電荷於尖角處的密度較高的原理，尖角處下方之第一閘極介電層將更易於擊穿，可以使用低操作電壓、低操作電流，同時可減少閘極面積，達到縮小元件尺寸的效果，從而可降低反熔絲元件的生產成本。

底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

請參照第1圖，其顯示本發明之第一實施例所提供的低電壓反熔絲元件之平面圖；同時請參照第2圖，其則顯示第1圖之低電壓反熔絲元件的剖面圖。

本實施例中，低電壓反熔絲元件100包括基底102、第一閘極104、第一閘極介電層108、側壁間隔物110、第一離子摻雜區112、通道區114以及位元線接點116。其中，第一閘極介電層108形成於基底102上，第一閘極104疊設於第一閘極介電層108上，側壁間隔物110設於第一閘極104的兩側，第一離子摻雜區112形成於第一閘極介電層108之一側的基底102中，並可具有鄰近第一閘極介電層108之垂直邊緣的輕微摻雜（LDD）區118，且第一離子摻雜區112、LDD區118及通道區114位於作用區域120中。進一步來說，第一閘極104具有本體部105和自本體105部分一側延伸漸縮形成之尖角部106，本體部105及尖角部106形成於第一閘極介電層108上方，以接觸第一閘極介電層108。更具體地，第一閘極104之尖角部106之形狀大致上為三角形，其從本體部105的一側延伸而出，可使用與本體部105相同或不同的材料，本體部105及尖角部106形成為在基底102上的作用區域120重疊，且尖角部106的數量、尺寸並不限制，實務上較佳的數量為一個，並可根據預設寫入電壓與第一閘極介電層108的厚度而適當地選擇。

本實施例中，基底102可為P型半導體基底或N型半導體基底；當基底102為P型半導體基底，則第一離子摻雜區112為N型摻雜區，當基底102為N型半導體基底，則第一離子摻雜區112為P型摻雜區。第一閘極介電層108為具有在第一閘極104之下大致上為均勻厚度且相對較薄的閘極氧化物，其材料可選自氧化物層、氮化物層、氧氮化物層、金屬氧化物層及其組合。

本實施例中，第一閘極104連接至字線WL，第一離子摻雜區112是經由位元線接點116，或用於感測來自第一閘極104之電流的其他線而連接至位元線BL，並可經摻雜而適應程式化電壓或電流。當寫入操作時，通過字線WL施加寫入電壓於第一閘極104，施加位元線電壓於第一離子摻雜區112，而在第一閘極104和第一離子摻雜區112之間產生電場，藉由尖端放電的原理，第一閘極104的尖角部106由於電荷大量集中，電場較強，使得尖角部106下方所對應的第一閘極介電層108之一部分崩潰所需的寫入電壓降低，更容易被擊穿，並能縮短寫入時間。

接下來通過第3圖及第4圖說明本發明之第二實施例，低電壓反熔絲元件200可串聯存取電晶體202。請參照第3圖，其顯示本發明之第二實施例所提供的低電壓反熔絲元件之平面圖；同時請參照第4圖，其顯示第3圖之低電壓反熔絲元件200的剖面圖。

本實施例中，低電壓反熔絲元件200包括鄰近第一離子摻雜區112之存取電晶體202。低電壓反熔絲元件200之反熔絲結構可與第1圖和第2圖中所示者相似，因此以相同編號標示相同先前描述之部件。更具體地說，第一閘極104之結構與第2圖中所示者相同，同樣具有本體部105和尖角部106，唯第一離子摻雜區112不具有形成於其上之位元線接點。

低電壓反熔絲元件200及存取電晶體202具有設置在基底102上之井區204，第二閘極介電層208設置於井區204上，第二閘極206覆蓋第二閘極介電層208，其兩側具有側壁間隔物207，第一離子摻雜區112形成於第二閘極介電層208之一側，第二離子摻雜區210形成於第二閘極介電層208之另一側，並且具有形成於其上而製造與位元線（圖中未示）電接觸之位元線接點212。第二離子摻雜區210可具有鄰近於第二閘極介電層208之垂直邊緣的輕微摻雜（LDD）區216。井區204包括作用區域214，且第一離子摻雜區112、第二離子摻雜區210、LDD區118、LDD區216、通道區114及通道區218位於作用區域214中。第一離子摻雜區112和第二離子摻雜區210可摻雜同型之離子，第一離子摻雜區112和井區204摻雜不同型之離子，且可為不同摻雜濃度，取決於所欲操作電壓。

本實施例中，基底102可為P型半導體基底或N型半導體基底；當基底102為P型半導體基底，則第一離子摻雜區112和第二離子摻雜區210為N型摻雜區，井區204為P型摻雜區，當基底102為N型半導體基底，則第一離子摻雜區112和第二離子摻雜區210為P型摻雜區，井區204為N型摻雜區。第一閘極介電層108為具有在第一閘極104之下相對較薄且大致上為均勻厚度的閘極氧化物，其材料可選自氧化物層、氮化物層、氧氮化物層、金屬氧化物層及其組合。上述實施例之低電壓反熔絲元件100、200可以任何標準CMOS程序製造，諸如側壁間隔物之形成、輕微摻雜（LDD）與閘極矽化。存取電晶體202之第二閘極介電層208係於形成第一閘極介電層108的相同時間形成，因此，第二閘極介電層208及第一閘極介電層108具有實質上相同之組成，且可具有相同或不同厚度。

本實施例之低電壓反熔絲元件200的操作，類似第一實施例之低電壓反熔絲元件100。存取電晶體202之第二離子摻雜區210經由位元線接點212耦接位元線BL至第一離子摻雜區112，字線WL耦接至存取電晶體202之第二閘極206，胞元屏極電壓Vcp耦接至第一閘極104。當寫入操作時，將寫入電壓施加於Vcp多晶矽線，同時位元線BL接地，開啟存取電晶體202以經由位元線耦接第一離子摻雜區112至接地，以在第一閘極104和第一離子摻雜區112之間產生電場，藉由尖端放電的原理，第一閘極104的尖角部106由於電荷大量集中，電場較強，使得尖角部106下方所對應的第一閘極介電層108之部分崩潰所需的寫入電壓降低，更容易被擊穿，並能縮短寫入時間。

綜上所述，根據本發明所提供之低電壓反熔絲元件，此反熔絲元件是利用電壓擊穿閘極介電層以導通電路，相較於傳統的反熔絲元件之閘極於閘極介電層上方之形狀多呈具有垂直邊之方形，其電荷密度平均，因此需要高電壓，相對也需要較高電流。本發明的低電壓反熔絲元件則將閘極結構設計成具有尖角部，進行操作時，藉由電荷於尖角處的密度較高，使得尖角部下方之閘極介電層的部分易於擊穿，而降低擊穿電壓，達成降低電流消耗的目的。同時，本發明還可以減少閘極面積，達到縮小元件尺寸的效果，可減少生產成本。

以上所述係藉由實施例說明本發明之特點，其目的在使熟習該技術者能暸解本發明之內容並據以實施，而非限定本發明之專利範圍，故，凡其他未脫離本發明所揭示之精神所完成之等效修飾或修改，仍應包含在以下所述之申請專利範圍中。

100:低電壓反熔絲元件 102:基底 104:第一閘極 105:本體部 106:尖角部 108:第一閘極介電層 110:側壁間隔物 112:第一離子摻雜區 114:通道區 116:位元線接點 118:LDD區 120:作用區域 200:低電壓反熔絲元件 202:存取電晶體 204:井區 206:第二閘極 207:側壁間隔物 208:第二閘極介電層 210:第二離子摻雜區 212:位元線接點 214:作用區域 216:LDD區 218:通道區 WL:字線 BL:位元線 Vcp:胞元屏極電壓

第1圖為本發明第一實施例之低電壓反熔絲元件的平面圖。 第2圖為第1圖沿線A-A之低電壓反熔絲元件的剖面圖。 第3圖為本發明第二實施例之低電壓反熔絲元件的平面圖。 第4圖為第3圖沿線B-B之低電壓反熔絲元件的剖面圖。

100:低電壓反熔絲元件

102:基底

104:第一閘極

105:本體部

106:尖角部

116:位元線接點

120:作用區域

Claims (11)

1. 一種低電壓反熔絲元件，包含：一基底；一第一閘極介電層，設置在該基底上；一第一閘極，包含一本體部及自該本體部一側延伸漸縮形成之一尖角部，該本體部及該尖角部鄰接於該第一閘極介電層上，該第一閘極連接至字線；以及一第一離子摻雜區，設置在該第一閘極介電層一側的該基底中，該第一離子摻雜區連接至位元線；其中，當寫入操作時，通過該字線施加一寫入電壓於該第一閘極，通過該位元線施加一位元線電壓於該第一離子摻雜區，而於該第一閘極及該第一離子摻雜區之間產生一電場，該電場集中於該尖角部，使得該尖角部下方之該第一閘極介電層之一部分易於擊穿。
2. 如請求項1所述之低電壓反熔絲元件，其中該基底為P型半導體基底或N型半導體基底。
3. 如請求項1所述之低電壓反熔絲元件，其中該基底為P型半導體基底，則該第一離子摻雜區為N型摻雜區。
4. 如請求項1所述之低電壓反熔絲元件，其中該基底為N型半導體基底，則該第一離子摻雜區為P型摻雜區。
5. 如請求項1所述之低電壓反熔絲元件，更包含鄰近該第一離子摻雜區之一存取電晶體，該存取電晶體包含：一第二閘極介電層，設置在該基底上；一第二閘極，疊設於該第二閘極介電層上；及一第二離子摻雜區，位於該第二閘極介電層遠離該第一離子摻 雜區之一側的該基底中，該第一離子摻雜區係與該第二離子摻雜區摻雜同型之離子。
6. 如請求項5所述之低電壓反熔絲元件，其中該第二閘極介電層和該第一閘極介電層實質上具有相同組成和相同厚度。
7. 如請求項5所述之低電壓反熔絲元件，其中該第二閘極介電層和該第一閘極介電層實質上具有相同組成和不同厚度。
8. 如請求項5所述之低電壓反熔絲元件，其中該第二離子摻雜區連接至位元線。
9. 如請求項1所述之低電壓反熔絲元件，其中該第一閘極介電層具有在該第一閘極之下為均勻之厚度。
10. 如請求項1所述之低電壓反熔絲元件，其中該第一閘極介電層選自氧化物層、氮化物層、氧氮化物層、金屬氧化物層及其組合。
11. 如請求項1所述之低電壓反熔絲元件，更包含一井區，設置於該基底內並位於該第一離子摻雜區下方，該井區係與該第一離子摻雜區摻雜不同型之離子。

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