TW201806132A - 反熔絲單次可程式記憶胞及反熔絲單次可程式記憶體陣列 - Google Patents
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Abstract
本發明揭露一種反熔絲記憶胞，包括可程式電晶體和選擇電晶體。可程式電晶體包括閘極結構、第一摻雜區和輕摻雜區域。第一摻雜區被劃分為第一部分摻雜區域、第二部分摻雜區域和第三部分摻雜區域。第一和第二部分摻雜區域分別係可程式化電晶體之汲極和源極，且第三部分摻雜區域設置在第一和第二部分摻雜區域之間。輕摻雜區域分佈於可程式電晶體之通道區域之周圍，並分別與第一、第二和第三部分摻雜區域相鄰。選擇電晶體包括閘極結構和第二摻雜區，並透過第一部分摻雜區域與可程式化電晶體串聯連接。
Description
本發明係有關於反熔絲單次可程式記憶胞，特別是有關於改善讀取特性和降低漏電流之反熔絲單次可程式記憶胞。
單次可程式記憶體(One Time Programmable Memory)係非揮發性記憶體之其中一種。第1A圖係習知的一反熔絲單次可程式記憶胞10之剖面圖。在第1A圖中，反熔絲單次可程式記憶胞10包括P型井區101、閘極結構102、閘極結構103、第一N型摻雜區104、第二N型摻雜區105、第三N型摻雜區106以及N型輕摻雜汲極(N-type Lightly Doped Drain，NLDD)107-110，其中閘極結構102、第一N型摻雜區104、第二N型摻雜區105、N型輕摻雜汲極107和N型輕摻雜汲極108構成一選擇電晶體11，而閘極結構103、第二N型摻雜區105、第三N型摻雜區106、N型輕摻雜汲極109和N型輕摻雜汲極110構成一可程式電晶體12。選擇電晶體11之第一N型摻雜區104電性連接至一位元線BL，選擇電晶體11之閘極結構102則電性連接至一字元線WL。
第1B圖說明在程式化操作(Program Operation)期間反熔絲單次可程式記憶胞10之可程式電晶體12可能形成的永久性導電路徑18和永久性導電路徑19。在第1B圖中，在程式化操作的期間，位元線BL被施加0伏特電壓，字元線WL則被施加大於選擇電晶體11之臨界電壓之一電壓，而可程式電晶體12之閘極結構103則被施加一高電壓(燒錄電壓)。此時，選擇電晶體11導通，施加在閘極結構103之該燒錄電壓在可程式電晶體12之閘極結構103和第二N型摻雜區105之間產生壓差。該壓差導致可程式電晶體12之閘極結構103之閘極氧化層(或是閘極介電層)產生突崩潰(breakdown)，進而閘極氧化層發生破裂(rupture)。當該閘極氧化層破裂發生在閘極結構103與P型井區101之間時(亦即發生在可程式電晶體12之一通道區域時)，形成經過閘極結構103至P型井區101之一永久性導電路徑18；而當該閘極氧化層破裂發生在閘極結構103與N型輕摻雜汲極109之間時，形成經過閘極結構103和第二N型摻雜區105之一永久性導電路徑19。
第1C-1E圖係反熔絲單次可程式記憶胞10在程式化操作之前和在程式化操作之後的等效電路圖。在第1C圖中，反熔絲單次可程式記憶胞10尚未進行程式化操作。此時，反熔絲單次可程式記憶胞10包括選擇電晶體11和可程式電晶體12。在第1D圖中，反熔絲單次可程式記憶胞10已完成程式化操作，並產生永久性導電路徑18。此時，可程式電晶體12可等效為由永久性導電路徑18構成之一電阻器R1。在第1E圖中，反熔絲單次可程式記憶胞10已完成程式化操作，並產生永久性導電
路徑19。此時，可程式電晶體12可等效為由永久性導電路徑19構成之一電阻器R2。
請參考回第1B圖，永久性導電路徑18和永久性導電路徑19分別具有不同的電阻值。對反熔絲單次可程式記憶胞10而言，在讀取操作(Read Operation)的期間，永久性導電路徑18的等效電阻小於永久性導電路徑19的等效電阻，使得在相同讀取電壓之下永久性導電路徑18的流通電流大於永久性導電路徑19的流通電流。因此，若在程式化操作的期間係產生永久性導電路徑18而非產生永久性導電路徑19，則在反熔絲單次可程式記憶胞10外部之該感測放大器可以讀取到更大的導通電流。在另一方面，若在程式化操作的期間僅產生永久性導電路徑19，則永久性導電路徑19上較小的電流可能導致讀取反熔絲單次可程式記憶胞10時發生誤判。此外，閘極氧化層(或是閘極介電層)產生突崩潰的位置呈現隨機分佈，而無法受到施加在可程式電晶體12之閘極結構103之燒錄電壓所控制。
因此，如何讓突崩潰發生在N型輕摻雜汲極109以形成電阻值較小的永久性導電路徑18成為很重要的課題。
有鑑於此，本發明所提出的反熔絲單次可程式記憶胞架構能夠改善前述讀取誤判情形。此外，在本發明所提出的另一反熔絲單次可程式記憶胞架構之中，在改善前述讀取誤判情形之外亦能降低漏電流。
本發明之一實施例提供一種反熔絲單次可程式記憶胞。該反熔絲單次可程式記憶胞包括一基板、一井區、一第
一可程式電晶體以及一選擇電晶體。該井區設置於該基板上。該第一可程式電晶體包括一閘極結構、一第一摻雜區以及一第一輕摻雜(lightly doped)區域。該第一可程式電晶體之該閘極結構設置於該井區上。該第一摻雜區被劃分為一第一部分摻雜區域、一第二部分摻雜區域和一第三部分摻雜區域，其中該第一部分摻雜區域、該第二部分摻雜區域和該第三部分摻雜區域分別設置於該第一可程式電晶體之該閘極結構三側的該井區之中；以及其中該第一部分摻雜區域和該第二部分摻雜區域分別係該可程式化電晶體之一汲極和一源極，且該第三部分摻雜區域設置在該第一部分摻雜區域和該第二部分摻雜區域之間。該第一輕摻雜區域設置於該井區之中。該第一輕摻雜區域分佈於該第一可程式電晶體之一通道區域之周圍，並分別與該第一部分摻雜區域、該第二部分摻雜區域和該第三部分摻雜區域相鄰。該選擇電晶體，透過該第一部分摻雜區域與該可程式化電晶體串聯連接，並包括設置於該井區之中之一閘極結構和一第二摻雜區，其中該選擇電晶體之該閘極結構電性連接至一字元線；以及其中該第一部分摻雜區域與該第二摻雜區分別設置於該選擇電晶體之該閘極結構兩側，且該第二摻雜區電性連接至一位元線。
本發明之一實施例提供一種反熔絲單次可程式記憶體陣列。該反熔絲單次可程式記憶體陣列包括一第一記憶胞、一第一字元線、一第一位元線、一第一反熔絲閘極線、一第一記憶胞、一第一字元線、一第一位元線、一第一反熔絲閘極線和一隔離閘極結構。該第一記憶胞之結構相同於上述反熔
絲單次可程式記憶胞。該第一字元線電性連接至該第一記憶胞之該選擇電晶體之該閘極結構。該第一位元線電性連接至該第一記憶胞之該選擇電晶體之該第二摻雜區。該第一反熔絲閘極線電性連接至之該第一可程式電晶體之該閘極結構。該第二記憶胞之結構相同於上述反熔絲單次可程式記憶胞，其中該第一記憶胞和該第二記憶胞共用同一基板和同一井區。該第二字元線電性連接至該第二記憶胞之該選擇電晶體之該閘極結構。該第二位元線電性連接至該第二記憶胞之該選擇電晶體之該第二摻雜區。該第二反熔絲閘極線電性連接至之該第二可程式電晶體之該閘極結構。該隔離閘極結構設置在該第一記憶胞之該第二部分摻雜區域和該第二記憶胞之該第二部分摻雜區域之間。
在本發明之另一實施例中，該反熔絲單次可程式記憶胞更包括一絕緣電晶體，並與該第一可程式電晶體共用該第二部分摻雜區域，其中該絕緣電晶體包括設置於該井區上之一閘極結構，且該絕緣電晶體之該閘極結構電性連接至該基板。
在本發明之另一實施例中，該絕緣電晶體更包括一第三摻雜區，設置於該井區之中，其中該第二部分摻雜區域和該第三摻雜區分別設置於該絕緣電晶體之該閘極結構之兩側。
在本發明之另一實施例中，該反熔絲單次可程式記憶胞更包括一第二可程式電晶體。該第二可程式電晶體與該第一可程式電晶體共用該第二部分摻雜區域。該第二可程式電
晶體包括一閘極結構和一第二輕摻雜區域。該第二可程式電晶體之該閘極結構，設置於該井區上，並電性連接至該第一可程式電晶體之該閘極結構。該第二可程式電晶體之該第二輕摻雜區域，並設置在該第二部分摻雜區域和第二選擇閘極之間。
10‧‧‧反熔絲單次可程式記憶胞
11‧‧‧選擇電晶體
12‧‧‧可程式電晶體
100‧‧‧基板
101‧‧‧P型井區
102、103‧‧‧閘極結構
104‧‧‧第一N型摻雜區
105‧‧‧第二N型摻雜區
106‧‧‧第三N型摻雜區
107-110‧‧‧N型輕摻雜汲極
18、19‧‧‧永久性導電路徑
20、30、40、51、52‧‧‧反熔絲單次可程式記憶胞
21、31、41、53、54‧‧‧選擇電晶體
22、32、33、42、55、56‧‧‧可程式電晶體
200、300、400、500‧‧‧基板
201、301、401、501‧‧‧P型井區
202、203、302、303、314、402、403、411‧‧‧閘極結構
204、304、404、504、534‧‧‧第一N型摻雜區
205、305、405、505、535‧‧‧第二N型摻雜區
207-211、307-312、407-411、507-511、537-541‧‧‧N型輕摻雜汲極
220、320、420、520、550‧‧‧第一輕摻雜區域
221、321、421、521、551‧‧‧通道區域
241、341、441、541、571‧‧‧第一部分摻雜區域
242、342、442、542、572‧‧‧第二部分摻雜區域
243、343、443、543、573‧‧‧第三部分摻雜區域
251、252、351、352、451-454、551、552、581、582‧‧‧金屬電極
313‧‧‧第四N型摻雜區
315、414‧‧‧隔離區
412‧‧‧第三N型摻雜區
413‧‧‧P型摻雜區
43、57‧‧‧隔離電晶體
50‧‧‧反熔絲單次可程式記憶體陣列
R1、R2‧‧‧電阻器
ISO‧‧‧節點
BL、BL0、BL1‧‧‧位元線
WL、WL0、WL1‧‧‧字元線
SL、SL0、SL1‧‧‧反熔絲閘極線
第1A圖係習知的一反熔絲單次可程式記憶胞10之一剖面圖。
第1B圖係習知的一反熔絲單次可程式記憶胞10之一積體電路佈局之一俯視圖。
第1C-1E圖係反熔絲單次可程式記憶胞10在程式化操作之前和在程式化操作之後的等效電路圖。
第2A圖係依據本發明之一實施例說明本發明之一反熔絲單次可程式記憶胞20之一電路圖。
第2B圖係依據本發明之一實施例說明反熔絲單次可程式記憶胞20之一剖面圖。
第2C圖係依據本發明之一實施例說明第2B圖所示反熔絲單次可程式記憶胞20之一積體電路佈局之一俯視圖。
第3A圖係依據本發明之一實施例說明本發明之一反熔絲單次可程式記憶胞30之一電路圖。
第3B圖係依據本發明之一實施例說明反熔絲單次可程式記憶胞30之一剖面圖。
第3C圖係依據本發明之一實施例說明所第3B圖示反熔絲單次可程式記憶胞30之一積體電路佈局之一俯視圖。
第3D圖係依據本發明之另一實施例說明反熔絲單次可程式記憶胞30之一剖面圖。
第3E圖係依據本發明之另一實施例說明第3D圖所示反熔絲單次可程式記憶胞30之一積體電路佈局之一俯視圖。
第4A圖係依據本發明之一實施例說明本發明之一反熔絲單次可程式記憶胞40之一電路圖。
第4B圖係依據本發明之一實施例說明反熔絲單次可程式記憶胞40之一剖面圖。
第4C圖係依據本發明之一實施例說明第4B圖所示反熔絲單次可程式記憶胞40之一積體電路佈局之一俯視圖。
第4D圖係依據本發明之另一實施例說明反熔絲單次可程式記憶胞40之一剖面圖。
第4E圖係依據本發明之另一實施例說明第4D圖所示反熔絲單次可程式記憶胞40之一積體電路佈局之一俯視圖。
第4F圖係依據本發明之另一實施例說明反熔絲單次可程式記憶胞40之一剖面圖。
第4G圖係依據本發明之另一實施例說明第4F圖所示反熔絲單次可程式記憶胞40之一積體電路佈局之一俯視圖。
第4H圖係依據本發明之另一實施例說明反熔絲單次可程式記憶胞40之一剖面圖。
第4I圖係依據本發明之另一實施例說明第4H圖所示反熔絲單次可程式記憶胞40之一積體電路佈局之一俯視圖。
第5A圖係依據本發明之一實施例說明本發明之一反熔絲單次可程式記憶體陣列50之一電路圖。
第5B圖係依據本發明之一實施例說明反熔絲單次可程式記憶體陣列50之一剖面圖。
第5C圖係依據本發明之一實施例說明第5B圖所示反熔絲單次可程式記憶體陣列50之一積體電路佈局之一俯視圖。
本揭露所附圖示之實施例或例子將如以下說明。本揭露之範疇並非以此為限。習知技藝者應能知悉在不脫離本提露的精神和架構的前提下，當可作些許更動、替換和置換。在本揭露之實施例中，元件符號可能被重複地使用，本揭露之數種實施例可能共用相同的元件符號，但為一實施例所使用的特徵元件不必然為另一實施例所使用。
第2A圖係依據本發明之一實施例說明本發明之一反熔絲單次可程式記憶胞20之一電路圖。在第2A圖中，反熔絲單次可程式記憶胞20包括一選擇電晶體21和一可程式電晶體22。一字元線WL電性連接至選擇電晶體21之一閘極。選擇電晶體21之一端(源極或汲極)電性連接至一位元線BL，另一端(源極或汲極)則電性連接至可程式電晶體22。可程式電晶體22之一閘極連接至一反熔絲閘極線SL，且可程式電晶體22之兩端(源極和汲極)電性連接至一起。
第2B圖係依據本發明之一實施例說明反熔絲單次可程式記憶胞20之一剖面圖。在本發明之第2B圖之實施例中，P型井區201設置在基板200上。在本發明之實施例中，選擇電晶體21和可程式電晶體22設置於P型井區201之中。選擇電晶體21包括閘極結構202、第一N型摻雜區204、第二N型摻雜區
205、N型輕摻雜汲極207以及N型輕摻雜汲極208。
在第2B圖中，可程式電晶體22包括閘極結構203、第一N型摻雜區204、N型輕摻雜汲極209以及N型輕摻雜汲極210。因此，在本實施例中，選擇電晶體21之一端(源極或汲極)為第一N型摻雜區204，另一端(源極或汲極)則為第二N型摻雜區205。可程式電晶體22之兩端為共用的第一N型摻雜區204。
在本發明之實施例中，若反熔絲單次可程式記憶胞20在程式化操作的期間且反熔絲單次可程式記憶胞20被選擇寫入數位資訊，此時，字元線WL之電壓為高電壓，位元線BL之電壓為0伏特，反熔絲閘極線SL提供一燒錄電壓至可程式電晶體22之閘極結構203以燒毀閘極結構203之閘極介電層，使得該燒錄電壓穿過閘極介電層至第一N型摻雜區204。
在本發明之實施例中，當反熔絲單次可程式記憶胞20在讀取操作的期間時，位元線BL被連接至一感測放大器，反熔絲閘極線SL提供一高電壓(讀取電壓)至可程式電晶體22之閘極結構203。此時，該高電壓產生的導通電流流通過已燒毀之閘極介電層、第一N型摻雜區204、第二N型摻雜區205、位元線BL至該感測放大器。因此，該感測放大器藉由是否感測到上述導通電流判讀反熔絲單次可程式記憶胞20之儲存資訊(判讀反熔絲單次可程式記憶胞20是否有寫入數位資訊)。
第2C圖係依據本發明之一實施例說明第2B圖所示反熔絲單次可程式記憶胞20之一積體電路佈局之一俯視圖。在第2C圖中，第二N型摻雜區205上形成具歐姆接觸之一金屬電極251，以形成選擇電晶體21之第二N型摻雜區205對位元線BL
的電性連結。字元線WL電性連接至選擇電晶體21之閘極結構202。在第2C圖中，字元線WL係以一多晶矽層或一金屬層實現，但本發明並不限定於此，字元線WL亦可為其他材質之導線。可程式電晶體22上形成具歐姆接觸之一金屬電極252，以形成可程式電晶體22之閘極對反熔絲閘極線SL的電性連結。
在第2C圖中，可程式電晶體22之第一N型摻雜區204被劃分為一第一部分摻雜區域241、一第二部分摻雜區域242和一第三部分摻雜區域243。可程式化電晶體22透過第一部分摻雜區域241與選擇電晶體21串聯連接。第一部分摻雜區域241和第二部分摻雜區域242分別係可程式化電晶體22之一汲極和一源極。在第2C圖中，可程式電晶體22之閘極結構203退縮以設置第三部分摻雜區域243和N型輕摻雜汲極211。因此，第三部分摻雜區域243設置在第一部分摻雜區域241和第二部分摻雜區域242之間。
在第2C圖中，第一部分摻雜區域241、第二部分摻雜區域242和第三部分摻雜區域243分別設置於該可程式電晶體22之閘極結構203三側的P型井區201之中。更明確的說，N型輕摻雜汲極209設置在閘極結構203和第一部分摻雜區域241之間，N型輕摻雜汲極210設置在閘極結構203和第二部分摻雜區域242之間，而N型輕摻雜汲極211設置在閘極結構203和第三部分摻雜區域243之間。彼此相連之N型輕摻雜汲極209-211形成第一輕摻雜區域220。因此，第一輕摻雜區域220分別與第一部分摻雜區域241、第二部分摻雜區域242和第三部分摻雜區域243相鄰，並分佈於可程式電晶體22之通道區域221之周圍。
相較第1B圖之可程式電晶體12，第2C圖之可程式電晶體22之N型輕摻雜汲極211和第二部分摻雜區域242之位置可對應至第1B圖之可程式電晶體12之通道區域。因此，第2C圖之可程式電晶體22之N型輕摻雜汲極209-211(第一輕摻雜區域220)之面積比可程式電晶體12之N型輕摻雜汲極109之面積大，且可程式電晶體22之通道區域221之面積比可程式電晶體12之通道區域之面積小。因此，在第2C圖中第一輕摻雜區域220和通道區域221之一面積比例要大於在第1B圖中N型輕摻雜汲極109和通道區域之一面積比例。
相較第1B圖之可程式電晶體12之閘極結構103，上述面積比例的差異導致可程式電晶體22之閘極結構203產生突崩潰的位置更可能發生在第一輕摻雜區域220而不是發生在通道區域221。因此，可程式電晶體22更可能形成小電阻值的永久性導電路徑。因此，相較於反熔絲單次可程式記憶胞10，當反熔絲單次可程式記憶胞20在讀取操作的期間時，位元線BL所連接之該感測放大器可以讀取到更大的導通電流。
第3A圖係依據本發明之一實施例說明本發明之一反熔絲單次可程式記憶胞30之一電路圖。在第3A圖中，反熔絲單次可程式記憶胞30包括一選擇電晶體31、一可程式電晶體32和一可程式電晶體33。一字元線WL電性連接至選擇電晶體31之一閘極。選擇電晶體31之一端(源極或汲極)電性連接至一位元線BL，另一端(源極或汲極)則電性連接至可程式電晶體32。可程式電晶體32之一閘極和可程式電晶體33之一閘極皆電性連接至一反熔絲閘極線SL，且可程式電晶體32之兩端(源極和
汲極)和可程式電晶體33之一源極皆電性連接至一起。相較於第2A圖之反熔絲單次可程式記憶胞20，第3A圖之反熔絲單次可程式記憶胞30增加了可程式電晶體33。在本發明之實施例中，可程式電晶體33提供一條新的永久性導電路徑，進而使位元線BL所連接之該感測放大器可以讀取到更大的導通電流。如此一來，該感測放大器能夠更準確讀取反熔絲單次可程式記憶胞30。
第3B圖係依據本發明之一實施例說明反熔絲單次可程式記憶胞30之一剖面圖。在本發明第3B圖所示之實施例中，P型井區301設置在基板300上。選擇電晶體31、可程式電晶體32和可程式電晶體33設置於P型井區301之中。選擇電晶體31包括閘極結構302、第一N型摻雜區304、第二N型摻雜區305、N型輕摻雜汲極307以及N型輕摻雜汲極308。可程式電晶體32包括閘極結構303、第一N型摻雜區304、N型輕摻雜汲極309以及N型輕摻雜汲極310。可程式電晶體33包括閘極結構314、第一N型摻雜區304、第四N型摻雜區313以及N型輕摻雜汲極311。相較第2B圖所示反熔絲單次可程式記憶胞20，第3B圖所示反熔絲單次可程式記憶胞30更包括閘極結構314、第四N型摻雜區313以及N型輕摻雜汲極312。
在本發明第3B圖所示之實施例中，若反熔絲單次可程式記憶胞30在程式化操作的期間且反熔絲單次可程式記憶胞30被選擇寫入數位資訊，此時，字元線WL之電壓為高電壓，位元線BL之電壓為0伏特，反熔絲閘極線SL提供一燒錄電壓至可程式電晶體32之閘極結構303和可程式電晶體33之閘極
結構314以燒毀閘極結構203之閘極介電層和閘極結構314之閘極介電層，使得該燒錄電壓穿過該等閘極介電層至第一N型摻雜區204。
在本發明第3B圖所示之實施例中，當反熔絲單次可程式記憶胞30在讀取操作的期間時，位元線BL被連接至一感測放大器，反熔絲閘極線SL提供一高電壓(讀取電壓)至可程式電晶體32之閘極結構303和可程式電晶體33之閘極結構314。此時，該高電壓產生的導通電流流通過已燒毀之閘極介電層(閘極結構303之閘極介電層或是閘極結構314之閘極介電層)、第一N型摻雜區304、第二N型摻雜區305、位元線BL至該感測放大器。因此，該感測放大器藉由所感測到上述導通電流大小判讀反熔絲單次可程式記憶胞30所儲存之數位資訊。
第3C圖係依據本發明之一實施例說明第3B圖所示反熔絲單次可程式記憶胞30之一積體電路佈局之一俯視圖。相較第2C圖，第3C圖所示反熔絲單次可程式記憶胞30在反熔絲單次可程式記憶胞20原有的積體電路佈局之外，更包括第四N型摻雜區313以及N型輕摻雜汲極311。另外，覆蓋在閘極結構303上之多晶矽層(或金屬層)更延伸覆蓋在閘極結構314之上，使閘極結構303電性連接至閘極結構314。在第3C圖中，N型輕摻雜汲極311形成在閘極結構314和第一N型摻雜區304之第二部分摻雜區域342之間。
相同於第2C圖，第3C圖所示反熔絲單次可程式記憶胞30同樣包括一第一輕摻雜區域320，其中第一輕摻雜區域320包括N型輕摻雜汲極309、N型輕摻雜汲極310和N型輕摻雜
汲極311。此外，第3C圖所示第一N型摻雜區304同樣包括一第一部分摻雜區域341、一第二部分摻雜區域342和一第三部分摻雜區域343。在第3C圖中，可程式電晶體32之閘極結構303退縮以設置第三部分摻雜區域343和N型輕摻雜汲極311。因此，第三部分摻雜區域343設置在第一部分摻雜區域341和第二部分摻雜區域342之間。第一輕摻雜區域320分別與第一部分摻雜區域341、第二部分摻雜區域342和第三部分摻雜區域343相鄰，並分佈於可程式電晶體32之通道區域321之周圍。第二N型摻雜區305上形成具歐姆接觸之一金屬電極351，以形成選擇電晶體31之第二N型摻雜區305對位元線BL的電性連結。字元線WL電性連接至選擇電晶體31之閘極結構302。可程式電晶體32上形成具歐姆接觸之一金屬電極352，以形成可程式電晶體32之閘極對反熔絲閘極線SL的電性連結。
不同於第2C圖的是，本發明之反熔絲單次可程式記憶胞30更包括一第二輕摻雜區域。在第3C圖中，上述第二輕摻雜區域即為N型輕摻雜汲極312。在本發明之實施例中，設置N型輕摻雜汲極312之目的在於用以提供一條新的永久性導電路徑。因此，當反熔絲單次可程式記憶胞30在讀取操作的期間時，位元線BL所連接之該感測放大器可以讀取到更大的導通電流。
在第3C圖中，若反熔絲單次可程式記憶胞30在程式化操作的期間且反熔絲單次可程式記憶胞30被選擇寫入數位資訊，則反熔絲閘極線SL提供一燒錄電壓至可程式電晶體33之閘極結構314之閘極介電層，使得該燒錄電壓加在閘極結構
314之閘極介電層和第一N型摻雜區304之第三部分摻雜區域343之間。
此時，閘極結構314之閘極氧化層(或是閘極介電層)在N型輕摻雜汲極312產生突崩潰，並對應產生一永久性導電路徑。相較突崩潰發生在可程式電晶體32之通道區域321所產生的永久性導電路徑，可程式電晶體33所產生新的永久性導電路徑具有較小的電阻值。此外，可程式電晶體32所產生之永久性導電路徑和可程式電晶體33所產生之永久性導電路徑彼此以並聯的方式連接。因此，當反熔絲單次可程式記憶胞30在讀取操作的期間時，位元線BL所連接之該感測放大器可以讀取到更大的導通電流。
第3D圖係依據本發明之另一實施例說明反熔絲單次可程式記憶胞30之一剖面圖。在第3D圖中，P型井區301設置在基板300上。選擇電晶體31、可程式電晶體32和可程式電晶體33設置於P型井區301之中。選擇電晶體31包括閘極結構302、第一N型摻雜區304、第二N型摻雜區305、N型輕摻雜汲極307以及N型輕摻雜汲極308。可程式電晶體32包括閘極結構303、第一N型摻雜區304、N型輕摻雜汲極309以及N型輕摻雜汲極310。可程式電晶體33包括閘極結構314、第一N型摻雜區304、第四N型摻雜區313以及N型輕摻雜汲極311。相較第2B圖所示反熔絲單次可程式記憶胞20，第3D圖所示反熔絲單次可程式記憶胞30更包括閘極結構314、隔離區315以及N型輕摻雜汲極312。
相較於第3B圖所示反熔絲單次可程式記憶胞30，
第3B圖之第四N型摻雜區313被第3D圖所示之一隔離區(isolation region)315取代。隔離區315用以隔絕數種區域，包括基板300上的不同井區。在本發明之實施例中，隔離區315的設置能夠降低第3D圖所示反熔絲單次可程式記憶胞30與其相鄰記憶胞之間的漏電流。
在本發明之實施例中，隔離區315使用淺溝槽隔離(STI)。隔離區315亦可選擇性的使用如局部矽氧化(LOCOS)或是深溝槽隔離(DTI)等電性隔離技術，藉此區隔出電晶體元件活動區域(Active Area)。於本發明之一具體實施例中，形成淺溝槽隔離的步驟包括一微影製程，並使用乾蝕刻或濕蝕刻於基板上形成一溝槽；並以化學氣相沈積法形成一種或數種介電層填滿該溝槽。
第3E圖係依據本發明之另一實施例說明第3D圖所示反熔絲單次可程式記憶胞30之一積體電路佈局之一俯視圖。第3E圖與第3C圖之差異在於第3B圖之第四N型摻雜區313由第3D圖所示之一隔離區315所取代。
第4A圖係依據本發明之一實施例說明本發明之一反熔絲單次可程式記憶胞40之一電路圖。在第4A圖中，反熔絲單次可程式記憶胞40包括一選擇電晶體41、一可程式電晶體42和一隔離電晶體43。一字元線WL電性連接至選擇電晶體41之一閘極。選擇電晶體41之一端(源極或汲極)電性連接至一位元線BL，另一端(源極或汲極)則電性連接至可程式電晶體42。可程式電晶體42之一閘極電性連接至一反熔絲閘極線SL，且可程式電晶體42之兩端(源極和汲極)和隔離電晶體43之一源極皆電
性連接至一起。隔離電晶體43之閘極(節點ISO)電性連接至基極(Bulk)。
相較於第2A圖，第4A圖之反熔絲單次可程式記憶胞40在反熔絲單次可程式記憶胞20之原電路上新增隔離電晶體43。新增隔離電晶體43的目的在於利用隔離電晶體43改善反熔絲單次可程式記憶胞40之漏電流。例如，降低反熔絲單次可程式記憶胞40與相鄰記憶胞之間的漏電流。在第4A圖中，隔離電晶體43之閘極被電性連接至地或被電性連接至基板400，使隔離電晶體43關閉(turn-off)。
第4B圖係依據本發明之一實施例說明反熔絲單次可程式記憶胞40之一剖面圖。在本發明第4B圖所示之實施例中，P型井區401設置在基板400上。選擇電晶體41、可程式電晶體42和隔離電晶體43皆設置於P型井區401之中。選擇電晶體41包括閘極結構402、第一N型摻雜區404、第二N型摻雜區405、N型輕摻雜汲極407以及N型輕摻雜汲極408。可程式電晶體42包括閘極結構403、第一N型摻雜區404、N型輕摻雜汲極409以及N型輕摻雜汲極410。隔離電晶體43包括閘極結構411和第一N型摻雜區404之第二部分摻雜區域442。
相較第2B圖所示反熔絲單次可程式記憶胞20，第4B圖所示反熔絲單次可程式記憶胞40更包括電性連接至基板400之閘極結構411。在本發明之實施例中，閘極結構411用以降低反熔絲單次可程式記憶胞40與其相鄰記憶胞之間的漏電流。
第4C圖係依據本發明之一實施例說明第4B圖所示
反熔絲單次可程式記憶胞40之一積體電路佈局之一俯視圖。相較第2C圖，第4C圖所示反熔絲單次可程式記憶胞40在反熔絲單次可程式記憶胞20原有的積體電路佈局之外，更包括閘極結構411，其中閘極結構411設置在第一N型摻雜區404之第二部分摻雜區域442之一側。
相似於第2C圖，本發明之第4C圖所示反熔絲單次可程式記憶胞40同樣包括一第一輕摻雜區域420。第一輕摻雜區域420包括N型輕摻雜汲極409、N型輕摻雜汲極410和N型輕摻雜汲極411。同理，本發明之第4C圖所示第一N型摻雜區404同樣包括一第一部分摻雜區域441、一第二部分摻雜區域442和一第三部分摻雜區域443。可程式電晶體42之閘極結構403退縮以設置第三部分摻雜區域443和N型輕摻雜汲極411。因此，第三部分摻雜區域443設置在第一部分摻雜區域441和第二部分摻雜區域442之間。第一輕摻雜區域420分別與第一部分摻雜區域441、第二部分摻雜區域442和第三部分摻雜區域443相鄰，並分佈於可程式電晶體42之通道區域421之周圍。第二N型摻雜區405上形成具歐姆接觸之一金屬電極451，以形成選擇電晶體41之第二N型摻雜區405對位元線BL的電性連結。字元線WL電性連接至選擇電晶體41之閘極結構402。可程式電晶體42上形成具歐姆接觸之一金屬電極452，以形成可程式電晶體42之閘極對反熔絲閘極線SL的電性連結。
第4D圖係依據本發明之另一實施例說明反熔絲單次可程式記憶胞40之一剖面圖。在本發明第4D圖所示之實施例中，P型井區401設置在基板400上。選擇電晶體41、可程式電
晶體42和隔離電晶體43設置於P型井區401之中。選擇電晶體41包括閘極結構402、第一N型摻雜區404、第二N型摻雜區405、N型輕摻雜汲極407以及N型輕摻雜汲極408。可程式電晶體42包括閘極結構403、第一N型摻雜區404、N型輕摻雜汲極409以及N型輕摻雜汲極410。隔離電晶體43包括閘極結構411、第一N型摻雜區404之第二部分摻雜區域442和第三N型摻雜區412。
相較第4B圖所示反熔絲單次可程式記憶胞40，第4D圖所示反熔絲單次可程式記憶胞40更包括第三N型摻雜區412。隔離電晶體43之閘極結構411電性連接至地或電性連接至基板400，以降低反熔絲單次可程式記憶胞40與相鄰記憶胞之間的漏電流。
第4E圖係依據本發明之另一實施例說明第4D圖所示反熔絲單次可程式記憶胞40之一積體電路佈局之一俯視圖。相較第4C圖，第4E圖所示反熔絲單次可程式記憶胞40之積體電路佈局更包括設置在P型井區401中之第三N型摻雜區412，其中第一N型摻雜區404之第二部分摻雜區域442和第三N型摻雜區412分別設置於閘極結構411之兩側。除此之外，第4E圖所示反熔絲單次可程式記憶胞40之積體電路佈局相同於第4C圖所示反熔絲單次可程式記憶胞40。
第4F圖係依據本發明之另一實施例說明反熔絲單次可程式記憶胞40之一剖面圖。相較第4D圖所示反熔絲單次可程式記憶胞40，第4F圖所示反熔絲單次可程式記憶胞40更包括設置在第三N型摻雜區412右側之P型摻雜區413。在第4F圖中，閘極結構411、第三N型摻雜區412和P型摻雜區413皆電性連接
至地或電性連接至基板400，以降低反熔絲單次可程式記憶胞40與相鄰記憶胞之間的漏電流。相較第4D圖所示隔離電晶體43，第4F圖所示隔離電晶體43更能抑制反熔絲單次可程式記憶胞40與相鄰記憶胞之間的漏電流。
第4G圖係依據本發明之另一實施例說明第4F圖所示反熔絲單次可程式記憶胞40之一積體電路佈局之一俯視圖。在第4G圖中，閘極結構411上形成具歐姆接觸之一金屬電極453以電性連接至基極(Bulk)，P型摻雜區413上亦形成具歐姆接觸之一金屬電極454以電性連接至基極(Bulk)，且第三N型摻雜區412亦電性連接至基極(Bulk)。除此之外，第4G圖所示反熔絲單次可程式記憶胞40之積體電路佈局相同於第4E圖所示反熔絲單次可程式記憶胞40。
第4H圖係依據本發明之另一實施例說明反熔絲單次可程式記憶胞40之一剖面圖，第4I圖則係依據本發明之另一實施例說明第4H圖所示反熔絲單次可程式記憶胞40之一積體電路佈局之一俯視圖。
相較第4B圖，第4H圖所示反熔絲單次可程式記憶胞40更包括隔離區414。隔離區414用以隔絕數種區域，包括基板400上的不同井區。在本發明之實施例中，隔離電晶體43之隔離區414能抑制反熔絲單次可程式記憶胞40與相鄰記憶胞之間的漏電流，並使用淺溝槽隔離(STI)。隔離區414亦可選擇性的使用如局部矽氧化(LOCOS)或是深溝槽隔離(DTI)等電性隔離技術，藉此區隔出電晶體元件活動區域(Active Area)。於本發明之一具體實施例中，形成淺溝槽隔離的步驟包括一微影製
程，並使用乾蝕刻或濕蝕刻於基板上形成一溝槽；並以化學氣相沈積法形成一種或數種介電層填滿該溝槽。
第5A圖係依據本發明之一實施例說明本發明之一反熔絲單次可程式記憶體陣列50之一電路圖。在第5A圖中，反熔絲單次可程式記憶體陣列50包括一第一反熔絲單次可程式記憶胞51和一第二反熔絲單次可程式記憶胞52。第一反熔絲單次可程式記憶胞51包括一選擇電晶體53、一可程式電晶體54和一隔離電晶體57，而第二反熔絲單次可程式記憶胞52包括一選擇電晶體54和一可程式電晶體56。第一反熔絲單次可程式記憶胞51和第二反熔絲單次可程式記憶胞52受控於不同的字元線和位元線。在本發明之實施例中，第一反熔絲單次可程式記憶胞51受控於位元線BL0、字元線WL0和一反熔絲閘極線SL0，而第二反熔絲單次可程式記憶胞52則受控於位元線BL1、字元線WL1和一反熔絲閘極線SL1。
在第5A圖中，第一反熔絲單次可程式記憶胞51之隔離電晶體57之閘極(節點ISO)電性連接至基極(Bulk)。隔離電晶體57用以隔離相鄰的第二反熔絲單次可程式記憶胞52，以避免第一反熔絲單次可程式記憶胞51所產生的漏電流影響到相鄰的第二反熔絲單次可程式記憶胞52。同理，隔離電晶體57亦能避免第二反熔絲單次可程式記憶胞52所產生的漏電流影響到相鄰的第一反熔絲單次可程式記憶胞51。此外，由於配置隔離電晶體57能夠改善相鄰記憶胞之間的漏電流，進而使同面積之記憶體裝置能設置更多的反熔絲單次可程式記憶胞。因此，相較於反熔絲單次可程式記憶胞20、30、40，在相同記憶體容
量之下，應用反熔絲單次可程式記憶體陣列50之記憶體裝置能夠設計成更小的尺寸。
第5B圖係依據本發明之一實施例說明反熔絲單次可程式記憶體陣列50之一剖面圖。在第5B圖中，第一反熔絲單次可程式記憶胞51係以第4B圖所示反熔絲單次可程式記憶胞40之積體電路佈局實現，而第二反熔絲單次可程式記憶胞52則係以第2B圖所示反熔絲單次可程式記憶胞20之積體電路佈局實現。
在第5B圖中，第一反熔絲單次可程式記憶胞51和第二反熔絲單次可程式記憶胞52皆設置在P型井區501之中，其中P型井區501設置在基板500上。第一反熔絲單次可程式記憶胞51包括閘極結構502、閘極結構503、閘極結構511、第一N型摻雜區504、第二N型摻雜區505以及N型輕摻雜汲極507-511。第二反熔絲單次可程式記憶胞52則包括閘極結構532、閘極結構533、第一N型摻雜區534、第二N型摻雜區535以及N型輕摻雜汲極537-541。
第5C圖係依據本發明之一實施例說明反熔絲單次可程式記憶體陣列50之一積體電路佈局之一俯視圖。在第5C圖中，反熔絲單次可程式記憶體陣列50可由第2C圖所示之反熔絲單次可程式記憶胞20和第4C圖所示之反熔絲單次可程式記憶胞40組成。
相似於第4C圖所示之反熔絲單次可程式記憶胞40，本發明之第5C圖所示第一反熔絲單次可程式記憶胞51同樣包括一第一輕摻雜區域520，其中第一輕摻雜區域520包括N型
輕摻雜汲極509、N型輕摻雜汲極510和N型輕摻雜汲極511。同理，本發明之第5C圖所示第一N型摻雜區504同樣包括一第一部分摻雜區域541、一第二部分摻雜區域542和一第三部分摻雜區域543。第一輕摻雜區域520包括N型輕摻雜汲極509-511。第一輕摻雜區域520分別與第一部分摻雜區域541、第二部分摻雜區域542和第三部分摻雜區域543相鄰，並分佈於可程式電晶體55之通道區域521之周圍。第二N型摻雜區505上形成具歐姆接觸之一金屬電極551，以形成選擇電晶體53之第二N型摻雜區505對位元線BL0的電性連結。字元線WL0電性連接至選擇電晶體53之閘極結構502。可程式電晶體55上形成具歐姆接觸之一金屬電極552，以形成可程式電晶體55之閘極對反熔絲閘極線SL的電性連結。
相似於第2C圖所示之反熔絲單次可程式記憶胞20，本發明之第5C圖所示第二反熔絲單次可程式記憶胞52同樣包括一第一輕摻雜區域550，其中第一輕摻雜區域550包括N型輕摻雜汲極539、N型輕摻雜汲極540和N型輕摻雜汲極541。同理，本發明之第5C圖所示第一N型摻雜區534同樣包括一第一部分摻雜區域571、一第二部分摻雜區域572和一第三部分摻雜區域573。第一輕摻雜區域550包括N型輕摻雜汲極537-541。第一輕摻雜區域550分別與第一部分摻雜區域571、第二部分摻雜區域572和第三部分摻雜區域573相鄰，並分佈於可程式電晶體56之通道區域551之周圍。第二N型摻雜區535上形成具歐姆接觸之一金屬電極581，以形成選擇電晶體54之第二N型摻雜區535對位元線BL1的電性連結。字元線WL1電性連接至選擇電晶
體54之閘極結構533。可程式電晶體56上形成具歐姆接觸之一金屬電極582，以形成可程式電晶體56之閘極對反熔絲閘極線SL的電性連結。
在本發明之上述實施例中，選擇電晶體21、31、41、53、54包括但不限定於輸入輸出金氧半導體(I/O MOS)電晶體、核心金氧半導體(core MOS)電晶體、雙擴散金氧半導體(D MOS)電晶體。
在本發明之上述實施例中，基板200、300、400、500為矽基板。基板200、300、400、500亦可選擇性的包括半導體元素如結晶狀的矽或鍺，或化合物半導體包括碳化矽、氮化鎵、砷化鎵、磷化銦、砷化銦及/或銻化鎵；以及合金化合物包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP，及/或GaInAsP，或是上述材料的組合。基板200、300、400、500亦可為絕緣層上矽(SOI)、具摻雜的磊晶層、或多層化合物半導體結構。
在本發明之上述實施例中，所述閘極結構皆分別包括一閘極介電層、一側壁隔離層或一閘極電極層之至少一者。該閘極介電層可採用氮化矽、氧化矽、碳化矽、氮氧化矽、摻氮碳化矽等絕緣材料，亦可使用HfO2、HfON、HfSiON等高介電係數材料(high-K material)。在一些實施例中，該側壁隔離層包括多晶矽、鋁、銅、鎢、鈦、鉭、氮化鈦、鈦鋁合金、氮化鋁鈦、氮化鉭、鎳化矽或矽化鈷之至少一者。該閘極電極層可為一多晶矽層或一金屬層。在一些實施例中，該閘極電極層係使用離子層沈積技術(atomic layer deposition,ALD)、化學
氣相沈積(chemical vapor deposition,CVD)、物理氣相沈積(physical vapor deposition,PVD)或熱氧化處理(thermal oxidation process)之至少一者形成。
實施例的方法構造已於前文中詳述，應能理解在不背離本發明之精神與範疇的前提之下，所作的各種更動、置換、改變皆在本發明之專利保護範圍之內。再者，本發明之範疇並非僅侷限於專利說明書內文中所描述之製程、機台、生產，以及方法、手段及步驟之組合等實施例。擁有相關領域中一般知識技藝者可以根據以上所揭露之實施例或與任何已發展或尚未發展之技術方法結合，而獲得實質上相同的成果。因此，專利保護範圍包括內文中所描述之製程、機台、生產，以及方法、手段及步驟之組合等實施例。並且每個專利請求項皆代表一個獨立的實施例，因此各種專利請求項以及各種實施例之間的組合皆為專利保護之範圍。
本發明雖以較佳實施例揭露如上，使得本領域具有通常知識者能夠更清楚地理解本發明的內容。然而，本領域具有通常知識者應理解到他們可輕易地以本發明做為基礎，設計或修改流程以及使用反熔絲單次可程式記憶胞和反熔絲單次可程式記憶體陣列進行相同的目的和/或達到這裡介紹的實施例的相同優點。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
20‧‧‧反熔絲單次可程式記憶胞
200‧‧‧基板
201‧‧‧P型井區
204‧‧‧第一N型摻雜區
205‧‧‧第二N型摻雜區
209-211‧‧‧N型輕摻雜汲極
220‧‧‧第一輕摻雜區域
221‧‧‧通道區域
241‧‧‧第一部分摻雜區域
242‧‧‧第二部分摻雜區域
243‧‧‧第三部分摻雜區域
251、252‧‧‧金屬電極
WL‧‧‧字元線
Claims (16)
- 一種反熔絲單次可程式記憶胞，包括：一基板；一井區，設置於該基板上；一第一可程式電晶體，包括：一閘極結構，設置於該井區上；一第一摻雜區，被劃分為一第一部分摻雜區域、一第二部分摻雜區域和一第三部分摻雜區域，其中該第一部分摻雜區域、該第二部分摻雜區域和該第三部分摻雜區域分別設置於該第一可程式電晶體之該閘極結構三側的該井區之中；以及其中該第一部分摻雜區域和該第二部分摻雜區域分別係該可程式化電晶體之一汲極和一源極，且該第三部分摻雜區域設置在該第一部分摻雜區域和該第二部分摻雜區域之間；以及一第一輕摻雜(lightly doped)區域，設置於該井區之中，其中該第一輕摻雜區域分佈於該第一可程式電晶體之一通道區域之周圍，並分別與該第一部分摻雜區域、該第二部分摻雜區域和該第三部分摻雜區域相鄰；以及一選擇電晶體，透過該第一部分摻雜區域與該可程式化電晶體串聯連接，並包括設置於該井區之中之一閘極結構和一第二摻雜區，其中該選擇電晶體之該閘極結構電性連接至一字元線；以及其中該第一部分摻雜區域與該第二摻雜區分別設置於該選 擇電晶體之該閘極結構兩側，且該第二摻雜區電性連接至一位元線。
- 如申請專利範圍第1項所述之反熔絲單次可程式記憶胞，更包括一絕緣電晶體，並與該第一可程式電晶體共用該第二部分摻雜區域，其中該絕緣電晶體包括設置於該井區上之一閘極結構，且該絕緣電晶體之該閘極結構電性連接至該基板。
- 如申請專利範圍第2項所述之反熔絲單次可程式記憶胞，其中該絕緣電晶體更包括一第三摻雜區，設置於該井區之中；以及其中該第二部分摻雜區域和該第三摻雜區分別設置於該絕緣電晶體之該閘極結構之兩側。
- 如申請專利範圍第3項所述之反熔絲單次可程式記憶胞，其中該絕緣電晶體更包括一第四摻雜區，設置於該井區之中，並與該第三摻雜區相鄰；以及其中該第三摻雜區和該第四摻雜區皆電性連接至該基板。
- 如申請專利範圍第2項所述之反熔絲單次可程式記憶胞，其中該絕緣電晶體更包括一隔離區，設置於該井區之中；以及其中該第二部分摻雜區域和該隔離區分別設置於該絕緣電晶體之該閘極之兩側。
- 如申請專利範圍第1項所述之反熔絲單次可程式記憶胞，更包括一第二可程式電晶體，與該第一可程式電晶體共用該第二部分摻雜區域，其中該第二可程式電晶體包括： 一閘極結構，設置於該井區上，並電性連接至該第一可程式電晶體之該閘極結構；以及一第二輕摻雜區域，設置在該第二部分摻雜區域和第二選擇閘極之間。
- 如申請專利範圍第6項所述之反熔絲單次可程式記憶胞，其中該第二可程式電晶體更包括一第五摻雜區，設置於該井區之中；以及其中該第二部分摻雜區域和該第五摻雜區分別設置於該第二可程式電晶體之該閘極結構之兩側。
- 如申請專利範圍第6項所述之反熔絲單次可程式記憶胞，其中該第二可程式電晶體更包括一隔離區，設置於該井區之中；以及其中該第二部分摻雜區域和該隔離區分別設置於該第二可程式電晶體之該閘極結構之兩側。
- 如申請專利範圍第1項所述之反熔絲單次可程式記憶胞，其中當該反熔絲單次可程式記憶胞在程式化操作的期間，該位元線之電位為0伏特，該字元線被施加大於該選擇電晶體之一臨界電壓之一電壓，且該可程式電晶體之該閘極結構被施加一燒錄電壓。
- 如申請專利範圍第1項所述之反熔絲單次可程式記憶胞，其中當該反熔絲單次可程式記憶胞在讀取操作期間，該字元線被施加大於該選擇電晶體之該臨界電壓之該電壓，該可程式電晶體之該閘極結構被施加一讀取電壓，該位元線被電性連接至外部之一感測放大器；以及 其中該感測放大器讀取來自該位元線之一導通電流，以決定該反熔絲單次可程式記憶胞之數位資訊。
- 如申請專利範圍第1項所述之反熔絲單次可程式記憶胞，其中該第一輕摻雜區域係N型輕摻雜汲極(N-type Lightly Doped Drain)。
- 如申請專利範圍第1項所述之反熔絲單次可程式記憶胞，其中該選擇電晶體係一N型金屬氧化物半導體場效電晶體，該井區係一P型井區，且該第一摻雜區和該第二摻雜區皆為N型摻雜區。
- 一種反熔絲單次可程式記憶體陣列，包括：一第一記憶胞，其結構相同於申請專利範圍第1項所述之反熔絲單次可程式記憶胞；一第一字元線，電性連接至該第一記憶胞之該選擇電晶體之該閘極結構；一第一位元線，電性連接至該第一記憶胞之該選擇電晶體之該第二摻雜區；一第一反熔絲閘極線，電性連接至之該第一可程式電晶體之該閘極結構；一第二記憶胞，其結構相同於申請專利範圍第3項所述之反熔絲單次可程式記憶胞，其中該第一記憶胞之該第二部分摻雜區域作為該第二記憶胞之該第三摻雜區，且該第一記憶胞和該第二記憶胞共用同一基板和同一井區；一第二字元線，電性連接至該第二記憶胞之該選擇電晶體之該閘極結構； 一第二位元線，電性連接至該第二記憶胞之該選擇電晶體之該第二摻雜區；以及一第二反熔絲閘極線，電性連接至之該第二可程式電晶體之該閘極結構。
- 如申請專利範圍第13項所述之反熔絲單次可程式記憶體陣列，其中該第一記憶胞之該選擇電晶體和該第二記憶胞之該選擇電晶體皆為N型金屬氧化物半導體場效電晶體，該井區係一P型井區，且該第一記憶胞之該第一摻雜區和該第二摻雜區以及該第二記憶胞之該第一摻雜區和該第二摻雜區皆為N型摻雜區。
- 如申請專利範圍第13項所述之反熔絲單次可程式記憶體陣列，其中該第一記憶胞之該第一輕摻雜區域和該第二記憶胞之該第一輕摻雜區域皆為N型輕摻雜汲極(N-type Lightly Doped Drain)。
- 一種反熔絲單次可程式記憶體陣列，包括：一第一記憶胞，其結構相同於申請專利範圍第1項所述之反熔絲單次可程式記憶胞；一第一字元線，電性連接至該第一記憶胞之該選擇電晶體之該閘極結構；一第一位元線，電性連接至該第一記憶胞之該選擇電晶體之該第二摻雜區；一第一反熔絲閘極線，電性連接至之該第一可程式電晶體之該閘極結構；一第二記憶胞，其結構相同於申請專利範圍第1項所述之反 熔絲單次可程式記憶胞，其中該第一記憶胞和該第二記憶胞共用同一基板和同一井區；一第二字元線，電性連接至該第二記憶胞之該選擇電晶體之該閘極結構；一第二位元線，電性連接至該第二記憶胞之該選擇電晶體之該第二摻雜區；一第二反熔絲閘極線，電性連接至之該第二可程式電晶體之該閘極結構；以及一隔離閘極結構，設置在該第一記憶胞之該第二部分摻雜區域和該第二記憶胞之該第二部分摻雜區域之間。
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