TWI466173B - 反向光學鄰近校正的方法 - Google Patents

Description

反向光學鄰近校正的方法

本發明通常相關於非揮發性記憶體。更具體地說，本發明相關於反熔絲記憶體胞元結構。

在過去的30多年來，反熔絲技術已引吸許多發明人、IC設計師、及製造商的顯著關注。反熔絲係可改變導電狀態的結構，或換言之，將狀態從不導電改變至導電的電子裝置。該等二元狀態可相當於響應於電應力，諸如編程電壓或電流，之高電阻及低電阻的其中一者。已有將反熔絲發展及應用在微電子產業中的許多嘗試，但迄今為止最成功的反熔絲應用可在由Actel及Quicklogic製造的FGPA裝置，及使用在由Micron製造之DRAM裝置中的冗餘或選擇編程中看到。

藉由已發佈的美國專利將反熔絲發展的進程總結表明如下。

以美國專利序號第3,423,646號陳述反熔絲發展，其揭示建立為水平及垂直導體之陣列的可薄膜形成的 二極體PROM，具有在導體之間在彼等交叉處的薄介電質(鋁氧化物)。此種NVM記憶體經由將部分交叉中的介電質穿孔而編程。可形成二極體的作用會如同開電路，直到足夠幅度及持續期間的電壓施用至該交叉以導致鋁氧化物中間層的形成，此時裝置的作用會如同穿隧二極體。

美國專利序號第3,634,929號揭示金屬間半導體反熔絲陣列，該反熔絲的結構由使用位於該半導體二極體上方並連接至其的二導體(Al)的薄介電質電容器(AlO₂ 、SiO₂ 、或Si₃ N₄ )組成。

使用MOS電容器及MOS切換元件的可編程介電ROM記憶體結構顯示在美國專利序號第4,322,822號中(McPherson)。將此胞元形成為具有使用埋入式接點連接至MOS電晶體的閘極之標準的閘極氧化物在基板上方的電容器。為降低氧化物崩潰電壓，反熔絲電容器的崩潰電壓必需比MOS開關更小，提議在電容器區域中的V-形溝槽。因為將電容器形成在多晶矽閘極及接地p-型基板之間，破壞電壓必需經由存取電晶體施用至該電容器。存取電晶體的閘極/汲極及閘極/源極邊緣位於第二場氧化物，遠厚於通道區域中的閘極氧化物，其大幅改善閘極/S-D崩潰電壓。

美國專利序號第4,507,757號(McElroy)提議經由累增接面崩潰降低閘極氧化物崩潰電壓的方法。雖然原始的McElroy想法繞著使用閘控二極體以局部地招致累增崩潰，其藉由強化電子穿隧依次降低介電破壞電壓，他 實際上將其他且或許是更重要的元件導入或具現在反熔絲技術：(a)雙閘極氧化物反熔絲：存取電晶體閘極氧化物比反熔絲介電質更厚。McElroy的雙閘極氧化物處理步驟係：最初的閘極氧化、蝕刻用於較薄閘極氧化物的區域、及後續的閘極氧化。此程序現在在標準的CMOS技術中用於「I/O」及「1T」裝置。(b)「共閘極」(平面DRAM等)反熔絲連接，其中存取電晶體連接至反熔絲擴散(汲極)節點並將所有反熔絲閘極均連接在一起。此與McPherson配置相反並因為消除了埋入式接點而導致更緻密的胞元。(c)限制共同反熔絲閘極及外部接地之間的電阻器。(d)二終端反熔絲MOS裝置(半電晶體)：McElroy推斷在反熔絲電容器中僅需要二終端：D及G。源極並不實際需要用於反熔絲編程或操作，並可完全地與主動區絕緣。除了用於累增崩潰外，塊狀連接並不扮演任何角色。所以將源極角色限制成從累增崩潰收集載體應增加局部基板電位，以將由D、B、及S形成之寄生n-p-n裝置的射極順向偏壓。

在美國專利序號第4,543,594號(Mohsen)提議 反熔絲設計適用於冗餘修復的1985年之前，其不適合用於冗餘修復。雖然此種應用需要遠低於PROM的密度，其更易於供應破壞氧化物所需的外部高電壓而無需此電壓實際通過存取電晶體。Mohsen的反熔絲結構由在摻雜區上方的薄氧化物(50-150A SiO₂ )多晶矽電容器組成。他相信來自基板的矽或來自使用多晶矽電極之電極的矽熔入絕緣層中的針孔中以提供該導體，且他的試驗資料顯示在氧化 物層約100A厚並具有在10至500um² 之間的面積處，在12至16伏特的電壓時融合發生。電流必需導致此融合少於電容器面積的0.1uA/um² ，且所產生的熔化鏈接具有約0.5至2K歐姆的電阻。一旦熔化，在鏈接復原為開熔絲之前，其在室溫下可應付多達100微安培的電流約一秒。 將電子遷移磨損列入考慮，一旦熔化，鍵接的預測磨損使用期限實質大於3E8小時。

反熔絲在電流應力下的自復原可能性顯現為 將此技術應用在需要恆常熔絲應力之此種領域中，諸如，PROM、PLD、及FPGA，的主要路障。反熔絲復原問題稍後由Actel的Mohsen等人在美國專利序號第4,823,181號中解決。Actel教示藉由使用取代二氧化矽的ONO結構實作可靠可編程低阻抗反熔絲元件的方法。Actel的方法在破壞介電質之後需要電阻接點。此藉由使用重摻雜擴散、或藉由將ONO介電質置於二金屬電極(或矽化物層)之間的任一方式而實現。砷摻雜底擴散電極的必要性稍後在美國專利序號第4,899,205號中遭到修改，其中容許頂多晶矽或底擴散的任一者受高摻雜。

美國專利序號第5,019,878號教示若將汲極矽 化，將範圍在十至十五伏特中的編程電壓從汲極施用至源極可靠地形成跨越通道區的熔融絲。可能施用閘極電壓以控制特定電晶體熔融。在美國專利序號第5,672,994號中，IBM藉由提供通道反熔絲發現相似效果。他們發現使用0.5um的技術，nmos電晶體的BVDSS將不僅在6.5V 的等級上，一旦S-D擊穿發生，其產生在源極及汲極之間導致數千歐姆洩露的永久損壞。

頒給Micron的美國專利序號第5,241,496號 及第5,110,754號揭示基於反熔絲(溝槽及堆疊)的DRAM胞元。在1996的美國專利序號第5,742,555中，Micron將井-至-閘極電容器導入為反熔絲。美國專利序號第6,087,707號提議將N-井耦接反熔絲作為消除與多晶矽蝕刻關聯之底切缺陷的方法。美國專利申請案案號第2002/0027,822號提議相似的反熔絲結構，但將n+區域移除，以將N-井使用為汲極電極產生非對稱(「不平衡」)高電壓存取電晶體。

美國專利序號第6,515,344號提議一套P+/N+ 反熔絲組態，使用在二相反種類的擴散區域之間的最小尺寸閘極實作。

已使用標準深N-井處理將NMOS反熔絲建立 在絕緣P-井中。深N-井為基的反熔絲的範例揭示在美國專利序號第6,611,040號中。

美國專利申請案案號第2002,0074,616號及 2004,0023,440揭示其他深N-井反熔絲。此等反熔絲由特性為直接穿隧電流而非福勒-諾德漢(Fowler Nordheim)電流的電容器組成。此等申請案證實反熔絲效能普遍地對較薄閘極氧化物電容器改善(約20A，其典型地用於0.13um製程的電晶體)。

美國專利序號第6,580,145號揭示使用雙閘極 氧化物之傳統反熔絲結構的新版本，具有用於nmos(或pmos)存取電晶體的較厚閘極氧化物及用於電容器的較薄閘極氧化物。將N-井(或P-井)使用為反熔絲電容器的底板。

在美國專利序號第6,597,234號中揭示藉由分 別破壞電晶體的S-G及D-G介電區域產生通過閘極之源極汲極短路的想法。

美國專利申請案案號第2004,0004,269號揭示 從具有連接至電容器之閘極的閘極、藉由較薄閘極氧化物退化、並經由額外植入(二極體)在通道下重摻雜的MOS電晶體建立的反熔絲。將破壞電壓施加至該電容器的底板。

在美國專利序號第6,667,902號(Peng)中， Peng企圖藉由導入「列編程線」改善典型的平面DRAM類反熔絲陣列，該等線連接至電容器並平行於字線運行。 若受解碼，列編程線可將存取電晶體對高程式化電壓的暴露最小化，其會經由已編程胞元另外發生。Peng及Fong在美國專利序號第6,671,040號中藉由加入可變電壓控制編程電流而更改善彼等的陣列，其據稱控制閘極氧化物崩潰的程度，容許用於多級或類比儲存應用。

最近，美國專利申請案案號第2003/0202376 號(Peng)顯示使用單一電晶體結構的記憶體陣列。在所提議的記憶體胞元中，Peng將LLD擴散從正常的NMOS電晶體中消除。交點陣列結構係由與垂直多晶矽閘極條交叉 的水平主動區(S/D)條形成。汲極接點在相鄰胞元之間共享並連接至水平字線。源極區域也共享並保持浮接。Peng假設若省略LDD擴散，閘極氧化物崩潰位置將距汲極區域足夠遠，且將產生局部N+區域而非D-G(汲極-閘極)短路。若此種區域產生，經編程胞元可藉由正偏壓閘極並感測閘極至汲極電流而受偵測。為降低G-D或S-D(源極-汲極)短路的可能性，Peng提議經由修改閘極側壁氧化處理增加在G-D及S_D邊緣的閘極氧化物厚度。Peng的陣列需要源極及汲極區域二者均存在於記憶體胞元中、將列字線耦接至電晶體汲極區域、並形成來自電晶體閘極的行位元線。此種不尋常的連接必然非常特定用於Peng的編程及讀取方法，需要將已解碼高電壓(在1.8V處理中係8V)施用至除了待編程的該一汲極線外的所有汲極線。將已解碼高電壓(8V)施用於至待編程之行的閘極，同時將其他閘極保持在3.3V。

雖然Peng實現交點記憶體架構，他的陣列 需要CMOS製程修改(LDD消除、在邊緣的較厚閘極氧化物)並具有下列缺點：(a)所有的列解碼器、行解碼器、及感測放大器均必須切換大電壓範圍：8V/3.3V/0V或8V/1.8V/0V。(b)在編程操作期間，3.3V行驅動器有效地經由已編程胞元短路至8V列驅動器或0V驅動器。此對陣列尺寸加上許多限制，影響驅動器尺寸並對編程的可靠性及效率造成衝擊。(c)每個編程操作均需要將所有的陣列主動區(除了已編程列外)偏壓至8V。此導致大N++接面 漏電流，並再度限制陣列尺寸。(d)假設閘極氧化物破裂點離汲極區域足夠遠，所以擊穿不會在8V偏壓時發生。 同時，電晶體必須正確地以1.8V偏壓操作-連接至通道區。沒有顯著的製程修改，此係不可實現的。(e)Peng假設若LDD不存在，閘極氧化物將不在源極或汲極邊緣潰裂。然而因為缺陷及在尖銳邊緣周圍的電場濃度，S/D邊緣係氧化物崩潰的最可能位置在本技術已人所知。

Peng在美國專利申請案案號第2003/0206467 號中企圖解決部分此等高電壓切換問題。在字線及位元線上的高阻遏電壓現在以「浮接」字線及位元線取代，並已改變對通道至源極及汲極區域之距離的限制。雖然浮接字線及位元線可能緩解高電壓切換問題，彼等未解決任何上文提及的基本問題。此外，彼等將嚴重的耦接問題導入了切換及浮接線之間。

今日，反熔絲發展集中圍繞在3-維薄膜結構 及特定金屬間材料上。所有此等反熔絲技術需要在標準CMOS製程中不可用的額外處理步驟，禁止反熔絲應用在典型的VLSI及ASIC設計中，其中可編程性可協助克服持續收縮裝置使用週期及固定上昇的晶片發展成本的問題。因此在本產業中對用標準CMOS製程的可靠反熔絲結構有明顯需求。

所有先前技術的反熔絲胞元及陣列需要特殊 處理步驟或苦於MOS切換元件暴露在高電壓的其中一者，導致可製造性及可靠問題。除了依次具有非常可疑的 可製造性的Peng的單一電晶體胞元外，彼等也受限在低密度記憶體應用。

因此，期望提供適於實作在標準CMOS技術 中而不使用任何額外處理步驟的簡單並可靠、高密度、反熔絲陣列架構。

本發明的實施樣態提供反向光學鄰近校正(OPC)方法。該方法包括提供半導體結構的基準圖型；針對藉由光微影扭曲的面積縮減，選擇該基準圖型的面積；及，將該面積的至少一角區域反向，以形成具有比該基準圖型更小之面積的反向OPC成像圖型。根據本實施例的實施例，反向該至少一角包括從該面積的該至少一角區域減去預界定矩形形狀，且選擇包括識別反熔絲電晶體編程面積。

在本實施樣態的另一實施例中，該方法更包括使用該反向OPC成像圖型製造遮罩板，並隨後在光微影處理中使用該遮罩板製造該半導體結構。在此實施例中，所產生的經製造半導體結構具有與該基準圖型實質不同的形狀。該半導體結構的該基準圖型可對應於記憶體胞元的反熔絲電晶體的主動區，其中該反熔絲電晶體的部分該主動區由薄閘極氧化物及具有比該薄閘極氧化物更大的厚度之厚閘極氧化物所覆蓋。在此實施例中，該基準圖型的該面積對應於該反熔絲電晶體的該薄閘極氧化物。

根據本實施樣態的另一實施例，該方法可更 包括將光學鄰近校正施用至該基準圖型的其他部分以針對光微影扭曲校正。

在結合該等隨附圖式檢閱本發明之具體實施 例的以下描述後，本發明之其他實施樣態及特性對熟悉本發明之人士將變得清晰。

10‧‧‧電晶體

12‧‧‧反熔絲裝置

14‧‧‧閘極

16‧‧‧頂板

18、118、416、502、802、852、1002、1052、1102、1152、2010、2034‧‧‧主動區

20、306‧‧‧薄閘極氧化物

22、24、110、410、706‧‧‧擴散區域

100、400、500、600、800、850、880、900、950‧‧‧反熔絲電晶體

102、402‧‧‧可變厚度閘極氧化物

104、404‧‧‧基板通道區域

106、406、504、702、804、854、1004、1008‧‧‧多晶矽閘極

108、408‧‧‧側壁間隔器

109‧‧‧場氧化物區域

114、412‧‧‧LDD區域

116、420、516、708、806、856、1006、2012‧‧‧位元線接點

120、513、808、858、902、952、1012‧‧‧OD2遮罩

121、710‧‧‧開口

300‧‧‧中間閘極氧化物

302‧‧‧通道區域

304‧‧‧薄氧化物區域

414、506、602‧‧‧厚閘極氧化物區域

418、512、610、906、956、1014‧‧‧薄閘極氧化物區域

508、604、860、908‧‧‧第一厚閘極氧化物區段

510、606‧‧‧第二厚閘極氧化物區段

514、904、954‧‧‧矩形開口

608‧‧‧第三閘極氧化物區段

612‧‧‧虛線菱形區域

700、1000、1050、1100、1150‧‧‧二電晶體反熔絲記憶體胞元

704‧‧‧閘極氧化物

809‧‧‧「L」-形開口

859、1013‧‧‧矩形開口

862、864、884、886、888、890、958、960‧‧‧次區段

1010、1054、1154‧‧‧共同源極/汲極擴散區域

2000‧‧‧主動區圖型

2002‧‧‧角擴展

2014、2016‧‧‧多晶矽字線

2018‧‧‧OD2遮罩區域

2020、2022‧‧‧區域

2030‧‧‧反向OPC成像圖型

2032‧‧‧反向角

2036、2038‧‧‧滾圓薄閘極氧化物區域

BL‧‧‧位元線

Vcp‧‧‧胞元屏極電壓

VCP0、VCP1、VCP2、VCP3‧‧‧邏輯胞元板

WL‧‧‧字線

WL0、WL1、WL2、WL3‧‧‧邏輯字線

現在將僅藉由例示方式並參考該等附圖描述本發明的實施例，其中：圖1係DRAM-型反熔絲胞元的電路圖；圖2係圖1之DRAM-型反熔絲胞元的平面佈置；圖3係圖2之DRAM-型反熔絲胞元沿著線x-x的橫剖面圖；圖4係根據本發明實施例之反熔絲電晶體的橫剖面圖；圖5a係圖4之反熔絲電晶體的平面佈置；圖5b係顯示另一OD2遮罩組態之圖4的反熔絲電晶體的平面佈置；圖6係用於形成本發明之反熔絲電晶體的可變厚度閘極氧化物之方法的流程圖；圖7a-7c根據圖6之流程圖的步驟描繪可變厚度閘極氧化物的形成； 圖8a係根據本發明實施例之反熔絲電晶體的平面佈置；圖8b係沿著線A-A取得之圖8a的反熔絲電晶體的橫剖面圖；圖9係圖8a之反熔絲電晶體的放大平面佈置；圖10係根據本發明的實施例之使用圖8a的反熔絲電晶體之記憶體陣列的平面佈置；圖11係根據本發明的另一實施例之反熔絲電晶體的放大平面佈置；圖12係根據本發明的實施例之使用圖11的反熔絲電晶體之記憶體陣列的平面佈置；圖13a係根據本發明實施例之二電晶體反熔絲記憶體胞元的平面佈置；圖13b係沿著線B-B取得之圖13a的二電晶體反熔絲記憶體胞元的橫剖面圖；圖14係根據本發明的實施例之使用圖13a及13b的二電晶體反熔絲記憶體胞元的記憶體陣列的平面佈置；圖15係根據本發明的另一實施例之使用二電晶體反熔絲記憶體胞元的記憶體陣列的平面佈置；圖16-20係根據本發明的實施例之另一反熔絲記憶體胞元的平面佈置；圖21-24係根據本發明的實施例之另一二電 晶體反熔絲記憶體胞元的平面佈置；圖25係具有用於反熔絲電晶體之主動區的OPC的遮罩圖型；圖26係顯示具有使用圖25的遮罩圖型製造之主動區的反熔絲電晶體的圖；圖27係根據本實施例之具有用於反熔絲電晶體之主動區的反向OPC的遮罩圖型；圖28係顯示具有使用圖27的遮罩圖型製造之主動區的反熔絲電晶體的圖；且圖29係根據本實施例之概述用於製造具有縮減面積的半導體結構之反向OPC方法的流程圖。

通常，本發明提供可使用在非揮發、可一次編程(OTP)記憶體陣列應用中的可變厚度閘極氧化物反熔絲電晶體裝置。反熔絲電晶體可使用標準CMOS技術製造，並組態成具有源極擴散、閘極氧化物、及多晶矽閘極的標準電晶體元件。在多晶矽閘極下方的可變閘極氧化物係由厚閘極氧化物區域及薄閘極氧化物區域組成，其中該薄閘極氧化物區域的作用如同局部崩潰電壓區。在編程操作期間，可將多晶矽閘極及通道區之間的導電通道形成在局部崩潰電壓區中。在記憶體陣列應用中，施用至多晶矽閘極的字線讀取電流可經由反熔絲電晶體的通道通過連接至源極擴散的位元線感測。更具體地說，本發明提供將分 離通道MOS結構使用為適用於OTP記憶體之反熔絲胞元的有效方法。

在下文描述中，使用術語MOS以表示任何FET或MIS電晶體、半電晶體、或電容器結構。為簡化實施例的描述，應將此點之後對閘極氧化物的參考理解為包括介電材料、氧化物、或氧化物及介電材料的組合。

如先前討論的，如美國專利編號第6,667,902號所展示的，使用平面電容器取代儲存電容器作為反熔絲的DRAM-型記憶體陣列已為人所知。圖1係此種記憶體胞元的電路圖，而圖2及3分別顯示圖1之已知反熔絲記憶體胞元的平面圖及橫剖面圖。圖1之記憶體胞元包括用於耦合位元線BL至反熔絲裝置12之底板的傳輸或存取電晶體10。將字組線WL耦接至存取電晶體10的閘極以開啟其，並將用於編程反熔絲裝置12之胞元屏極電壓Vcp耦接至反熔絲裝置12的頂板。

可從圖2及3看出，存取電晶體10及反熔絲裝置12的佈置非常直接及簡單。存取電晶體10的閘極14及反熔絲裝置12之頂板16係使用相同的多晶矽層構成，彼等跨越主動區18延伸。在各多晶矽層下方的主動區18中，形成用於將該多晶矽與下方之該主動區電性絕緣的薄閘極氧化物20，也稱為閘極介電質。擴散區域22及24在閘極14的任一側上，其中將擴散區域24耦接至位元線。雖然未圖示，熟悉本發明之人士將理解可應用標準的CMOS處理，諸如側壁間隔器形成、輕摻雜擴散 (LDD)、及擴散及閘極矽化。當傳統的單電晶體及電容器胞元組態廣泛地使用的同時，由於可針對高密度應用得到的半導體陣列面積的節省，僅有電晶體的反熔絲胞元係更可取的。此種僅有電晶體的反熔絲必須係可靠而簡單的，以用低成本CMOS製程製造。

根據本發明之實施例，圖4顯示可使用任何 標準CMOS製程製造之反熔絲電晶體的橫剖面圖。在目前顯示的範例中，反熔絲電晶體與簡單厚閘極氧化物，或具有一浮接擴散終端之輸入/輸出MOS電晶體幾乎完全相同。所揭示之反熔絲電晶體，也稱為分離通道電容器或半電晶體，能可靠地編程，使得該多晶矽閘極及該基板之間的熔絲鏈接能可預測地局限在該裝置的特定區域。圖4的橫剖面圖係沿著裝置的通道長度取得，其在目前描述的實施例中係p-通道裝置。熟悉本發明之人士將理解本發明可實作為n-通道裝置。

反熔絲電晶體100包括形成在基板通道區域 104上的可變厚度閘極氧化物102、多晶矽閘極106、側壁間隔器108、場氧化物區域109、擴散區域110、及在擴散區域110中的LDD區域114。將位元線接點116顯示成與擴散區域110電性接觸。可變厚度閘極氧化物102由厚氧化物及薄閘極氧化物組成，使得該通道長度的一部分由該厚閘極氧化物所覆蓋且該通道長度的其餘部分由該薄閘極氧化物所覆蓋。通常，該薄閘極氧化物係能發生氧化物崩潰的區域。另一方面，與擴散區域110接觸的該厚閘 極氧化物邊緣界定防止該閘極氧化物崩潰及在閘極106及擴散區域110之間的電流係用於編程反熔絲電晶體而流動的存取邊緣。在厚氧化物部延伸入通道區域中的距離係取決於遮罩等級的同時，將厚氧化物部形成為至少與形成在相同晶片上的高壓電晶體的最小長度一樣長為佳。

在較佳實施例中，擴散區域110係經由位元 線接點116連接至位元線，或用於感測來自多晶矽閘極106之電流的其他線，並可摻雜以順應編程電壓或電流。 將擴散區域110形成為鄰近可變厚度閘極氧化物102的厚氧化物部。為另外保護反熔絲電晶體100之邊緣免於受高壓、或電流洩漏損害，可在製程期間引入電阻器保護氧化物(RPO)，也稱為矽化物保護氧化物，以另外將金屬粒子與側壁間隔器108之邊緣分隔。此RPO在矽化製程期間用於僅防止擴散區域110的一部分及多晶矽閘極106之一部分受矽化而使用為佳。

眾所周知，已知矽化電晶體具有較高漏電 流，且因此具有較低的崩潰電壓。因此具有非矽化擴散區域110將減少漏電流。擴散區域110可針對低電壓電晶體或高電壓電晶體或該二者之組合，以導致相同或不同的擴散曲線摻雜。

將反熔絲電晶體100之簡化平面圖顯示於圖 5a中。可將位元線接點116使用為視覺基準點，以使用圖4的對應橫剖面圖定位該平面圖。主動區118係形成通道區域104及擴散區域110的裝置區域，其在製程期間藉 由OD遮罩界定。虛輪廓線120界定在製程期間待經由OD2遮罩將厚閘極氧化物形成於其中的區域。更具體地說，由虛輪廓線120包圍的該區域指定待形成厚氧化物的區域。OD簡單地說係指氧化物界定遮罩，其在CMOS製程期間用於界定待於基板上形成氧化物的區域，且OD2係指與第一氧化物界定遮罩不同的第二氧化物界定遮罩。 將於稍後討論製造反熔絲電晶體100之CMOS製程步驟的細節。根據本發明的實施例，將由主動區118之邊緣及OD2遮罩的最右側邊緣所限定的薄閘極氧化物面積最小化。在目前顯示的實施例中，此面積可藉由將最右側OD2遮罩邊緣朝向主動區118的平行邊緣偏移而最小化。

圖5b係圖5a之反熔絲100的另一描繪。在 圖5a中，將OD2遮罩120顯示為可能延伸成覆蓋全部記憶體陣列的大面積。如先前討論的，OD2遮罩120界定待將厚閘極氧化物形成於其中的區域。將界定無厚閘極氧化物待形成於其中之區域的開口121形成在OD2遮罩120內。取而代之地，薄閘極氧化物將在由開口121界定的區域中成長。熟悉本技術的人士將理解在將複數個反熔絲記憶體胞元100配置成列的記憶體陣列組態中，一個矩形開口可疊覆所有的記憶體胞元以界定用於各主動區118的薄閘極氧化物區域。

反熔絲電晶體100的編程係基於閘極氧化物 崩潰，以在閘極及下方通道之間形成永久鏈接。閘極氧化物崩潰條件(電壓或電流及時間)主要取決於i)閘極介電質 厚度及組成物、ii)缺陷密度、以及iii)閘極面積、閘極/擴散周長。反熔絲電晶體100之厚及薄閘極氧化物組合在該裝置的薄閘極氧化物部分中，特別在氧化物崩潰區域中，導致局部下降閘極崩潰電壓。換言之，所揭示的結構假設氧化物崩潰受限在較薄閘極氧化物部分。

此外，本發明的反熔絲電晶體實施例利用典 型受禁止之針對閘極氧化物設計佈置及形成的CMOS製造設計規則，以強化閘極氧化物崩潰效能。今日的CMOS製程中的所有閘極氧化物處理步驟假設閘極氧化物厚度在主動閘極區內係均勻的並針對其最佳化。藉由將可變厚度閘極氧化物裝置導入標準CMOS流程中，額外缺陷及電場擾動在厚及薄閘極氧化物之間的邊界產生。此等缺陷可能包括，但未受限於：氧化物薄化、電漿蝕刻在邊界的矽、來自清洗處理的殘留物、及由於未遮罩及部分遮罩區域之間的不同熱氧化率所導致的矽凹陷。所有此等效果增加薄氧化物邊界的陷阱及缺陷密度，導致漏電流增加並局部地降低崩潰電壓。因此，可產生低電壓、緊密反熔絲結構而不需要任何的製程修改。

在典型的CMOS製程中，擴散區域、LDD、 及通道植入對薄閘極氧化物電晶體及厚閘極氧化物電晶體不同。根據本發明的實施例，設若所產生的薄閘極氧化物臨界電壓在振幅上不大於厚閘極氧化物臨界電壓，反熔絲電晶體的擴散區域、LDD、及薄閘極氧化物通道植入可係任一種類；對應於薄閘極氧化物的低電壓種類，或對應於 厚閘極氧化物(I/O氧化物)的高電壓種類，或二者。

根據本發明的實施例之從標準CMOS製程產 生可變厚閘極氧化物的方法係使用已為人熟知的二步驟氧化製程。概述此製程的流程圖顯示在圖6中，同時圖7a-7c顯示對應於該製程中的具體步驟之可變厚度閘極氧化物形成的各階段。

首先，在步驟200中，中間閘極氧化物在由 OD遮罩所決定的所有主動區中成長。在圖7a中，將此顯示為中間閘極氧化物300在基板上，在通道區域302上方形成。在後續步驟202中，使用OD2遮罩將中間閘極氧化物300從所有指定的薄閘極氧化物區域移除。圖7b顯示中間閘極氧化物300的殘餘部分及未來的薄氧化物區域304。在最後的閘極氧化物形成步驟204中，薄氧化物再度在最初由OD遮罩界定的所有主動區中成長。在圖7c中，薄閘極氧化物306在中間閘極氧化物300及薄氧化物區域304上方成長。在本實施例中，厚閘極氧化物係藉由組合移除中間閘極氧化物及將薄閘極氧化物成長在殘餘的中間閘極氧化物上方而形成。

結果，在步驟202期間藉由OD2遮罩覆蓋之 所形成的厚閘極氧化物區域將具有係中間閘極氧化物300及最後薄閘極氧化物306之組合的閘極氧化物厚度。相同程序可延伸用於二個以上的氧化步驟，或可使用其他等效程序以在相同晶粒上產生二或多個閘極氧化物厚度，其係由至少一厚閘極氧化物遮罩OD2決定。

典型地，將OD2遮罩視為係非緊要遮罩步 驟，使用低解析度遮罩且設計規則需要在主動閘極區上方的OD2遮罩大邊緣，且明確地說，未供應在主動閘極區內結束的OD2遮罩。根據本發明，OD2遮罩在主動閘極區域內結束，該主動閘極區產生特性為在汲極測上的較厚閘極氧化物(亦即，擴散接點)及在相對側上的較薄閘極氧化物(通道或非連接源極側任一者)之分離通道反熔絲結構。原則上，此技術需要閘極長度(多晶矽線寬)應大於最小製程並取決於實際的OD2遮罩容差，否則不需要任何製程或遮罩等級改變。可將用於分離通道反熔絲結構的最小閘極長度近似為用於厚及薄閘極氧化物之最小閘極長度的和。熟悉本技術的人士將理解可基於遮罩容差產生精確的計算，且閘極長度可藉由緊縮OD2遮罩容差而最小化。

一旦可變厚度閘極氧化物已形成，可在步驟 206使用額外的標準CMOS處理步驟，以完成圖4中所示的反熔絲電晶體結構。例如，此可包括多晶矽閘極、LDD區域、側壁間隔器、RPO、及擴散區域的形成，及矽化。 根據本揭示製程的較佳實施例，包括矽化步驟以將反熔絲電晶體的多晶矽閘極及浮接擴散區矽化。事先將RPO形成在擴散區域上方以保護其免於矽化處理。如先前提及的，矽化浮接擴散區域將強化該區域中的氧化物崩潰。

上述反熔絲電晶體所需慮及的一問題係保持、或可靠性、或未編程胞元。上述反熔絲記憶體胞元係 藉由通過薄閘極氧化物在多晶矽閘極及通道之間形成導電通道而編程。所產生的編程狀態可在藉由將讀取電壓施用至閘極並感測反熔絲所連接之位元線的電壓的讀取操作中偵測。典型讀取電壓取決於製程技術為1.5V至2.0V。此電壓可能超過胞元之低電壓電晶體部分的閘極所容許之DC偏壓的最大電壓(例如，1V裝置係1.1V)。換言之，讀取電壓可能高至足以編程保持在未編程狀態中的胞元。將末編程反熔絲胞元的可靠性最大化的一因子係將可變厚度閘極氧化物之薄閘極氧化物的面積最小化。

圖8a顯示根據本發明的實施例之具有可使用 任何標準CMOS製程製造的最小化薄閘極氧化物面積之反熔絲電晶體的平面圖。例如，可使用於圖6中概述的製造步驟。圖8b顯示係沿著線A-A取得之圖8a的反熔絲電晶體的橫剖面圖。圖8a的反熔絲400與顯示在圖5a中的反熔絲100非常相似，除了將在多晶矽閘極下方的可變厚度閘極氧化物的面積最小化以外。

反熔絲電晶體400包括形成在基板通道區域 404上的可變厚度閘極氧化物402、多晶矽閘極406、側壁間隔器408、擴散區域410、及在擴散區域410中的LDD區域412。可變厚度閘極氧化物402由厚氧化物及薄閘極氧化物組成，使得通道長度的主要區域由該厚閘極氧化物所覆蓋且該通道長度的小少數部分由該薄閘極氧化物所覆蓋。如圖8a所示，厚閘極氧化物區域414在多晶矽閘極406下方覆蓋大部分的主動區416，除了小正方形的 薄閘極氧化物區域418。反熔絲電晶體400可係非揮發性記憶體胞元，且因此將具有與擴散區域410電性接觸的位元線接點420。將於下文更詳細的討論厚閘極氧化物區域414及薄閘極氧化物區域418之形狀及尺寸的形成。

圖9係圖8a之反熔絲電晶體的放大平面圖， 以強調可變厚度閘極氧化物的平面幾何。反熔絲電晶體500係由具有重疊多晶矽閘極504的主動區502組成。在圖9中，已將多晶矽閘極的陰影部分移除以闡明在其下方的特性。將可變厚度閘極氧化物形成在主動區502及多晶矽閘極504之間，並由厚閘極氧化物區域506組成。根據本實施例，可將厚閘極氧化物區域506視為係至少二矩形區段。熟悉本技術的人士將理解該等區段的略圖係將厚閘極氧化物形狀視覺分解為構成矩形形狀。第一厚閘極氧化物區段508從通道區域的第一端與多晶矽閘極504的最左側邊緣重合地延伸至通道區域的第二端。區段508可視為係具有少於通道區域之寬度的寬度的矩形形狀區域。第二厚閘極氧化物區段510與第一區段508相鄰，並從通道區域的相同第一端延伸通道長度的預定距離。第二厚閘極氧化物區段510具有實質等於通道寬度及第一區段508的寬度之間的差的寬度。

因為第二厚閘極氧化物區段510在通道區域 中結束，如其在二側上為區段508及510且在另二側上為主動區502的邊緣所限制，殘餘區域在形狀上也係矩形的。此殘餘區域係薄閘極氧化物區域512。在OD2遮罩 513界定待將厚氧化物形成於其中之區域的同時，OD2遮罩513具有未將厚氧化物形成於其中的矩形開口514。薄閘極氧化物將在由開口514界定的區域內成長。以另一方式陳述，矩形輪廓514外側的區域係形成厚閘極氧化物的區域。點虛線513可代表製程期間所使用的OD2遮罩，將其定位成使得開口514的角在多晶矽閘極504下方與主動區502的角重疊。可將開口514的尺寸選擇成任何尺寸，但具有較佳尺寸組，如將參考圖10所描述的。在單一電晶體反熔絲記憶體胞元中，位元線接點516針對電性連接至位元線(未圖示)形成。

圖10係根據本發明的實施例之由圖9的反熔 絲電晶體胞元組成之記憶體陣列的平面佈置。記憶體陣列具有配置成行列的反熔絲記憶體胞元，其中形成為連續多晶矽線的多晶矽閘極504在一列中的各反熔絲記憶體胞元的主動區502上方延伸。各多晶矽線與邏輯字線WL0、WL1、WL2、及WL3關聯。在目前顯示的實施例中，各主動區502具有二多晶矽閘極504，從而形成共享相同的位元線接點516及主動區502的二反熔絲電晶體。

在用於界定待成長薄閘極氧化物之區域的 OD2遮罩513中的開口514在形狀上係矩形的，且尺寸及位置設定成使得其四個角的每一角與四個反熔絲電晶體主動區502的角區域重疊，從而界定薄閘極氧化物區域512。理想上，薄閘極氧化物具有至少一尺寸在製程的最小特徵尺寸之下，其可經由二遮罩區域之間的重疊得到。 一遮罩區域係擴散遮罩，也稱為主動區遮罩，且第二遮罩區域係在OD2遮罩513中的矩形開口514。二遮罩均係非臨界寬度的，意謂著彼等大於最小可容許寬度。因此，藉由定位該等二遮罩的重疊，薄閘極氧化物區域512的面積可具有幾乎等於或低於給定製程或技術之最小特徵尺寸的尺寸。因此，矩形形狀開口514的尺寸係基於水平相鄰主動區502之間的間距及垂直相鄰主動區502之間的間距選擇，使得在開口514的角及用於界定主動區502的擴散遮罩之間的重疊面積小於或等於製造技術的最小特徵尺寸。

將開口514的尺寸選擇成將正方形或矩形形 狀的薄閘極氧化物區域512最小化。熟悉本技術的人士將理解經選擇尺寸將配向誤差及製造異常列入考量，諸如，成為90度角的邊緣。用於薄閘極氧化物區域512之製造的高準確度可藉由使用高等級遮罩而得到。高等級遮罩係藉由使用較高品質的玻璃、材料、及/或遮罩列印裝備提供。

因此，可大幅改善具有此最小化特徵尺寸薄 閘極氧化物區域512之末編程反熔絲胞元的可靠性。薄閘極氧化物區域512的形狀係矩形、或正方形的，導致面積最小化。根據其他實施例，取代如圖10所示之具有與四個反熔絲主動區502重疊之單一矩形開口514，可使用多個較小開口。例如，可將開口成形為僅與二水平相鄰主動區502重疊。或，可將開口成形為僅與二垂直相鄰主動區502重疊。另外，可使用在尺寸上比期望薄閘極氧化物區 域512更大的個別矩形以與各主動區502重疊。當藉由先前顯示的實施例考慮任何數量之任意尺寸的矩形的同時，薄閘極氧化物在形狀上可係三角形。

反熔絲電晶體係藉由破壞薄閘極氧化物而編 程，在薄/厚閘極氧化物邊界的薄閘極氧化物為佳。此係藉由在待編程胞元的閘極及通道之間施用足夠高的電壓差，且若有其他胞元，在所有提供胞元上施用實質較低的電壓差而完成。因此，一旦形成永久的導電鏈接，施用至多晶矽閘極的電流將經由該鏈接及通道流動至擴散區，其可藉由習知感測放大器電路感測。例如，可將VPP高電壓位準施用至多晶矽閘極504，同時將較低電壓，諸如，接地施用至其對應位元線。未編程記憶體胞元將具有偏壓至高於接地之電壓，諸如，VDD，的位元線。雖然未顯示編程電路，熟悉本技術的人士將理解可將此種電路耦接至位元線，並併入字線驅動器電路中。讀取反熔絲記憶體胞元可藉由預充電位元線至接地並將讀取電壓，諸如，VDD，施用至多晶矽閘極而完成。具有導電鏈接的經編程反熔絲將其位元線拉向VDD。缺少導電鏈接的末編程反熔絲的行為將如同切換電容器，特性係非常低的漏電流。 因此，即使有改變，位元線電壓在實質上並未改變。電壓改變可藉由位元線感測放大器感測。

圖11係根據本發明的另一實施例之反熔絲電 晶體的放大平面佈置。反熔絲電晶體600與反熔絲電晶體500實質等同，且因此具有相同的主動區502、多晶矽閘 極504、及位元線接點516。反熔絲電晶體600具有形狀不同的可變厚度閘極氧化物。厚閘極氧化物區域602可視為係由至少二矩形區段及一三角形區段組成。第一厚閘極氧化物區段604從通道區域的第一端與多晶矽閘極504的最左側邊緣重合地延伸至通道區域的第二端。區段604可視為係具有少於通道區域之寬度的寬度的矩形形狀區域。 第二厚閘極氧化物區段606與第一區段604相鄰，並從通道區域的相同第一端延伸通道長度的預定距離。第二厚閘極氧化物區段606具有實質等於通道寬度及第一區段604的寬度之間的差的寬度。第三閘極氧化物區段608在形狀上係三角形，且其90度側邊相鄰於第一厚閘極氧化物區段604及第二厚閘極氧化物區段606。區段606可包括區段608，使得預定距離係由區段608的斜邊設定。具有由主動區502之邊緣形成的90度側邊的其餘三角形區域係薄閘極氧化物區域610。

虛線菱形區域612界定OD2遮罩513中之待 將薄閘極氧化物成長於其中的開口。以另一方式陳述，在菱形輪廓612外側及在OD2遮罩513內的區域係形成厚閘極氧化物的區域。虛線輪廓612係在製程期間使用之OD2遮罩513中的開口，並定位成使得開口612的邊緣在多晶矽閘極504下方與主動區502的角重疊。在目前顯示的實施例中，開口612係圖9之開口514的45度旋轉版本。開口612的尺寸可選擇成任何尺寸，但具有較佳尺寸組，如將參考圖12所描述的。

圖12係根據本發明的實施例之由圖11的反 熔絲電晶體胞元組成之記憶體陣列的平面佈置。記憶體陣列具有配置成行列的反熔絲記憶體胞元，其中形成為連續多晶矽線的多晶矽閘極504在一列中的各反熔絲記憶體胞元的主動區502上方延伸。多晶矽閘極504相關於主動區502的佈置組態與圖10所示的完全等同。

在用於界定待成長薄閘極氧化物之區域的 OD2遮罩513中的開口612在形狀上係菱形的，且尺寸及位置設定成使得其四個邊緣的每一邊緣與四個反熔絲電晶體主動區502的角區域重疊，從而界定薄閘極氧化物區域610。理想上，各薄閘極氧化物區域610在製程的最小特徵尺寸之下。該重疊係在二遮罩區域之間，一者係也稱為主動區遮罩的擴散遮罩，且第二者係具有菱形開口612的OD2遮罩513。須注意將開口612相關於其他特性，亦即，以彼此成90度之線界定的多晶矽閘極504及主動區502，視為係菱形。因此相關於此等特性，開口612係菱形形狀的，並具有以45度相關於多晶矽閘極或主動區502之界定線的界定線為佳。

再次，二遮罩均係非臨界寬度的，意謂著彼 等大於最小可容許寬度。因此，藉由定位該等二遮罩的重疊，薄閘極氧化物區域610的面積可具有幾乎等於或低於給定製程或技術之最小特徵尺寸的尺寸。因此，菱形開口612的尺寸係基於水平相鄰主動區502之間的間距及垂直相鄰主動區502之間的間距選擇，使得在開口612的角及 用於界定主動區502的擴散遮罩之間的重疊面積小於或等於製造技術的最小特徵尺寸。

將菱形開口612的尺寸選擇成將三角形形狀 的薄閘極氧化物區域610最小化。經選擇尺寸將配向誤差及製造異常列入考量，並可使用高等級遮罩以緊縮製造容差。

先前描述之非揮發性記憶體胞元的實施例相 關於單一反熔絲電晶體記憶體胞元。可變厚度閘極氧化物可具有實質等同於用於相同晶片上之高電壓電晶體之閘極氧化物的厚閘極氧化物。相似地，可變厚度閘極氧化物可具有實質等同於用於相同晶片上之低電壓電晶體之閘極氧化物的薄閘極氧化物。當然，厚及薄閘極氧化物區域二者可具有僅針對記憶體陣列定制的厚度。

根據本發明的其他實施例，存取電晶體可與 反熔絲電晶體串聯地形成，以提供二電晶體反熔絲胞元。 圖13a及13b係根據本發明的實施例之二電晶體反熔絲記憶體胞元的繪圖。

圖13a顯示根據本發明的實施例之具有可使 用任何標準CMOS製程製造的最小化薄閘極氧化物面積之二電晶體反熔絲記憶體胞元700的平面圖。圖13b顯示沿著線B-B取得之圖13a的記憶體胞元700的橫剖面圖。二電晶體反熔絲記憶體胞元700由與反熔絲電晶體串聯的存取電晶體組成。反熔絲電晶體的結構可與圖8a至12中所示的該等電晶體完全相同。對本範例假設反熔絲電晶體與 圖8b中所示的電晶體完全相同，且因此相同的參考數字指示相同的先前描述特性。更具體地說，可變厚度閘極氧化物的結構與圖8b所示的相同，除了擴散區域410不具有形成於其上的位元線接點。

存取電晶體具有與閘極氧化物704重疊的多 晶矽閘極702。形成閘極氧化物704之一側的係共享擴散區域410。另一擴散區域706形成在閘極氧化物704的另一側上，其將具有形成於其上的位元線接點708。二擴散區域可具有相鄰於閘極氧化物704之垂直邊緣的LDD區域。熟悉本技術的人士將理解擴散區域706可完全等同於擴散區域410地摻雜，但可取決於所期望之待使用的操作電壓不同地摻雜。

如先前描述的，可變厚度閘極氧化物402具 有厚閘極氧化物區域及薄氧化物區域。厚閘極氧化物區域704的厚度將與可變厚度閘極氧化物402之厚閘極氧化物區域的厚度相同。在一實施例中，存取電晶體可使用高電壓電晶體製程，或用於形成可變厚度閘極氧化物402之厚閘極氧化物區域的相同製程製造。多晶矽閘極702可與多晶矽閘極406同時形成。

二電晶體反熔絲記憶體胞元的操作與先前描 述之單一電晶體反熔絲胞元的操作相似。編程反熔絲電晶體需要將高電壓施用至VCP多晶矽線，同時保持位元線接地。將存取電晶體開啟以將共享擴散區域耦接至接地(經由位元線)。

圖14係根據本發明的實施例之由圖13a及 13b的二電晶體反熔絲記憶體胞元組成之記憶體陣列的平面佈置。記憶體陣列具有配置成行列的記憶體胞元，其中形成為連續多晶矽線的多晶矽閘極406在一列中的各反熔絲記憶體胞元的主動區416上方延伸。各多晶矽線與邏輯胞元板VCP0、VCP1、VCP2、及VCP3關聯。將多晶矽閘極702形成為在一列中之各反熔絲記憶體胞元的主動區416上方延伸的連續多晶矽線。此等多晶矽線與邏輯字線WL0、WL1、WL2、及WL3關聯。在目前顯示的實施例中，各主動區416具有二對多晶矽閘極406/702，從而形成共享相同的位元線接點708及主動區416的二反熔絲電晶體。

在用於界定待成長薄閘極氧化物之區域的 OD2遮罩513中的開口710在形狀上係矩形的，且尺寸及位置設定成使得其四個角的每一角與四個反熔絲電晶體主動區416的角區域重疊，從而界定薄閘極氧化物區域418。將針對圖10之實施例描述的相同的相關遮罩重疊準則施用至本實施例。矩形形狀開口710的尺寸係基於水平相鄰主動區416之間的間距及垂直相鄰主動區416之間的間距選擇，使得在開口710的角及用於界定主動區416的擴散遮罩之間的重疊面積小於或等於製造技術的最小特徵尺寸。

將圖14的實施例組態成具有分別受控制的胞 元板VCP0、VCP1、VCP2、及VCP3，其容許改善控制以 防止未選擇胞元的意外編程。在另一實施例中，可將VCP0、VCP1、VCP2、及VCP3連接至共同節點。在此種實施例中，使用特定編程序列以防止未選擇胞元的意外編程。用於該另一實施例的編程序列以將所有字線及位元線預充電至高電壓位準而開始，之後將共同胞元板驅動至編程電壓VPP。使用圖13b的實施例，例如，此會導致將擴散區域410預充電至高電壓位準。待編程字線係藉由取消選擇所有其他字線而選擇，亦即，藉由將彼等驅動至低電壓位準。然後，將連接至經選擇記憶體胞元的位元線電壓驅動至低電壓位準，諸如，接地。

圖15係根據本發明的另一實施例之由二電晶 體反熔絲記憶體胞元組成的記憶體陣列的平面佈置。圖15的記憶體陣列與圖14的記憶體陣列完全相同，除了在OD2遮罩513內的菱形開口712係用於界定可變厚度閘極氧化物的薄閘極氧化物區域外。將針對圖12之實施例描述的相同的相關遮罩重疊準則施用至本實施例。

在本發明之先前揭示的實施例中，厚閘極氧 化物區段的一者具有從通道區域的一端延伸至通道區域之另一端的長度。根據另一實施例，稍微減少此厚閘極氧化物區段的長度，使得其未完全延伸跨越通道區域的完整長度。圖16係根據本發明的另一實施例之反熔絲電晶體的平面佈置。在圖16中，反熔絲電晶體800包括主動區802、多晶矽閘極804、及位元線接點806。在多晶矽閘極804下方的主動區802係反熔絲電晶體800的通道區域。 在本實施例中，OD2遮罩808界定厚氧化物待形成於其中的區域，並包括與主動區802重疊之薄閘極氧化物將於其中成長的「L」形開口809。此實施例與圖9所示的實施例相似，除了一厚閘極氧化物區段(亦即，508)延伸至在通道區域頂邊緣及用於相鄰氧化物區段的第二預定距離之間的第一預定距離(亦即，510)。因此，薄閘極氧化物將在第一預定距離及通道區域頂邊緣，及第二預定距離及通道區域頂邊緣之間成長。

先前描述的反熔絲電晶體的實施例具有固定 寬度的通道區域。根據其他實施例，通道區域可具有跨越通道區域之長度的可變寬度。圖17a係根據本發明的另一實施例之反熔絲電晶體的平面佈置。在圖17a中，反熔絲電晶體850包括主動區852、多晶矽閘極854、及位元線接點856。在多晶矽閘極854下方的主動區852係反熔絲電晶體850的通道區域。在本實施例中，OD2遮罩858界定厚氧化物待形成於其中的區域，並包括與主動區852重疊之薄閘極氧化物將於其中成長的矩形開口859。在多晶矽閘極854下方的主動區係「L」-形的，且矩形開口859具有距通道區域頂邊緣預定距離結束的底邊緣。

圖17b顯示不具有多晶矽閘極854之陰影的 相同反熔絲電晶體850，以描繪通道區域的厚閘極氧化物區段。在本實施例中，第一厚閘極氧化物區段860從通道區域的擴散邊緣延伸至由矩形開口859之底邊緣界定的第一預定距離。第二厚閘極氧化物區段係L-形的，並包括 二次區段862及864。熟悉本技術的人士將理解該等次區段的略圖係將厚閘極氧化物區段形狀視覺分解為構成矩形形狀。次區段862從通道區域的擴散邊緣延伸第一預定距離，同時次區段864從通道區域的擴散邊緣延伸第二預定距離。第二預定距離在第一預定距離及通道區域的擴散邊緣之間。薄閘極氧化物區域從第一厚閘極氧化物區域860的第一預定距離並從次區段862延伸至通道區域頂邊緣。

圖18a係根據本發明的另一實施例之反熔絲 電晶體的平面佈置。在圖18a中，反熔絲電晶體880包括與圖17中之特性相同的特性。在本實施例中，在多晶矽閘極854下方的主動區係「T」-形的，且矩形開口859具有離通道區域頂邊緣預定距離結束的底邊緣。圖18b顯示不具有多晶矽閘極854之陰影的相同反熔絲電晶體880，以描繪通道區域的厚閘極氧化物區段。

在本實施例中，有第一厚閘極氧化物區段及 第二閘極氧化物區段。第一厚閘極氧化物區段係L-形的，並包括二次區段884及886。第二厚閘極氧化物區段係L-形的，並包括二次區段888及890。次區段886從通道區域的擴散邊緣延伸第一預定距離，第一預定距離對應於矩形開口859的底邊緣。次區段884從通道區域的擴散邊緣延伸第二預定距離，其中第二預定距離在第一預定距離及通道區域的擴散邊緣之間。將第二厚閘極氧化物區段的次區段888及890完全相同地分別組態成次區段884及886。薄閘極氧化物從次區段886及890的第一預定距離 延伸至通道區域頂邊緣。

在先前描述的圖17a及18a的實施例中，薄 閘極氧化物區域從矩形開口859的底邊緣延伸至通道區域頂邊緣。因為通道區域具有可變寬度，其中鄰近擴散邊緣的部分大於鄰近通道區域頂邊緣的部分，整體的薄閘極氧化物區域可小於圖5a中的所示的反熔絲實施例。根據其他實施例，圖17a及18a之反熔絲電晶體實施例的薄閘極氧化物藉由施用具有圖9及11所示之矩形或菱形開口的OD2遮罩而更最小化。

圖19係根據本發明的另一實施例之反熔絲電 晶體的平面佈置。反熔絲電晶體900與圖17b的反熔絲電晶體850相似，除了OD2遮罩902包括用於畫定薄閘極氧化物區域906而成形及定位的矩形開口904。在目前顯示的實施例中，厚閘極氧化物包含第一厚閘極氧化物區段908及具有次區段862及864的第二厚閘極氧化物區段。 次區段862及864與圖17b之實施例的次區段相同。然而，由於矩形開口904及通道區域的重疊角，第一厚閘極氧化物區段908僅從擴散邊緣延伸通道長度的預定距離。 因此，厚閘極氧化物區段908在長度上短於次區段862。 因此，反熔絲電晶體900具有比圖17a之實施例更小的薄閘極氧化物區域。具有矩形開口904之OD2遮罩902的應用可施用至具有相同結果之圖18b的反熔絲電晶體880。

藉由施用OD2遮罩中的菱形開口，如先前在 圖11中描繪的，更行減少反熔絲電晶體850及880的薄閘極氧化物面積。圖20係根據本發明的另一實施例之反熔絲電晶體的平面佈置。反熔絲電晶體950與圖18b的反熔絲電晶體880相似，除了OD2遮罩952包括用於畫定薄閘極氧化物區域956而成形及定位的矩形開口954。在目前顯示的實施例中，厚閘極氧化物包含第一及第二厚閘極氧化物區段。第一厚閘極氧化物區段包括次區段888及890，彼等與圖18b之實施例中的次區段相同。第二厚閘極氧化物區段包括次區段958及960。

由於菱形形狀開口954及通道區域的重疊， 第二厚閘極氧化物次區段960僅從擴散邊緣延伸至通道長度的預定距離，該預定距離係由菱形開口954的斜邊界定。因此，反熔絲電晶體950可具有比圖19之實施例更小的薄閘極氧化物區域。具有菱形開口954之OD2遮罩952的應用可施用至具有相同結果之圖17b的反熔絲電晶體850。須注意將次區段958及960的尺寸選擇成使得開口954的斜邊不與由次區段958覆蓋的通道區域重疊。

在描述OD2遮罩中的矩形及菱形開口的同 時，可使用具有相等的有效性的其他開口形狀。例如，在OD2遮罩中的開口可係六角形、八角形、或在加入OPC之後甚至係實質圓形的。另外，矩形開口可用相關於多晶矽閘極的任何角度旋轉。

先前描述的圖16-20的實施例相關於單一電晶體反熔絲記憶體胞元。圖16-20的實施例可應用至二電 晶體反熔絲胞元，其中將的存取電晶體形成為與反熔絲電晶體串聯。圖21-24描繪具有最小化氧化物面積之二電晶體反熔絲記憶體胞元的各種實施例。

圖21係根據本發明的實施例之二電晶體反熔 絲電晶體的平面佈置。

根據本發明的其他實施例，存取電晶體可與反熔絲電晶體串聯地形成，以提供二電晶體反熔絲胞元。圖13a及13b係根據本發明之通道區域具有可變寬度的實施例之二電晶體反熔絲記憶體胞元的繪圖。二電晶體反熔絲記憶體胞元1000與圖13a的二電晶體胞元700相似。存取電晶體包括主動區1002、多晶矽閘極1004、及位元線接點1006。反熔絲電晶體包括主動區1002、多晶矽閘極1008。共同源極/汲極擴散區域1010在存取電晶體及反熔絲電晶體之間共享。在多晶矽閘極1008下方並覆蓋通道區域的係具有厚閘極氧化物區域及薄閘極氧化物區域的可變厚度閘極氧化物。OD2遮罩1012描繪待將厚閘極氧化物形成於其中的區域，並包括與主動區852重疊的矩形開口1013，薄閘極氧化物將於其中成長。薄閘極氧化物區域1014覆蓋矩形開口1013之底邊緣及通道區域頂邊緣之間的通道區域。

在圖21中，反熔絲電晶體的通道區域具有可變寬度。在圖22的實施例中，反熔絲電晶體的通道區域具有固定寬度，但在寬度上小於主動區的殘餘部分及存取電晶體的通道。更具體地說，二電晶體反熔絲記憶體胞元 1050與記憶體胞元1000相似，除了將主動區1052成形為使得共同源極/汲極擴散區域1054現在具有可變寬度，保留反熔絲電晶體的通道區域不變，但在寬度上小於存取電晶體的通道區域。

圖23係二電晶體反熔絲記憶體胞元的另一替 代實施例。二電晶體反熔絲記憶體胞元1100與圖21的二電晶體反熔絲記憶體胞元1000相似，除了將主動區1102成形成使得反熔絲電晶體具有「T」-形通道區域，而非「L」-通道區域。圖24與圖23的實施例相似，除了二電晶體反熔絲記憶體胞元1150具有成形為使得反熔絲電晶體具有固定寬度之通道區域的主動區1152。共同源極/汲極擴散區域1154係「T」-形的，使得其具有寬度較窄的部分。

圖21-24的二電晶體反熔絲記憶體胞元實施 例可使用具有定位成將反熔絲電晶體的薄閘極氧化物區域最小化之矩形或菱形開口的OD2遮罩。

如目前描述的實施例所示，可使用標準 CMOS製程製造具有高可靠性的單一電晶體反熔絲記憶體胞元及二電晶體反熔絲記憶體胞元。用於界定主動區的遮罩及OD2遮罩在尺寸上可係非關鍵的，但在特定區域之間的定位重疊可導致具有少於製程技術的最小特徵尺寸之尺寸的薄氧化物區域。

更具體地說，標準CMOS製程將需要用於界定目前描述之反熔絲記憶體胞元實施例之各種特性的一組 遮罩。各遮罩將取決於待界定的特性而具有不同品質等級。通常，將較高等級的遮罩用於界定較小的尺寸特徵。 下文係使用在標準CMOS製程中之遮罩的範例等級，其中較高的數字指示較高的遮罩等級。

1. N-井、P-井、Vtp、Vtn、厚閘極氧化物(OD2)遮罩

2. 源極/汲極植入遮罩

3. 接點通孔遮罩

4. 第2金屬層遮罩

5. 擴散、薄氧化物、接點、及第1金屬層遮罩

6. 多晶矽遮罩

高等級遮罩，諸如，第6級，對低等級遮罩，諸如，第1級，之間的不同將係更佳的玻璃、材料、或包含使用更好的列印裝備，以製造其。因為特定特徵不需要高精確度，而其他特徵需要，所以使用不同的遮罩等級。如可理解的，用於製造高等級遮罩的工作及成本實質多於低等級遮罩之所需。例如，最低等級遮罩的範圍可在$3k-$5k之間，同時最高等級遮罩的範圍可在$100k-$300k之間。

應注意針對特定特徵設定設計規則，以確保用於由遮罩所界定之特徵的特定區域不僅覆蓋該特定區域，也部分重疊在相鄰特徵上。實際上，相鄰特徵真正地控制發生植入處。例如，OD2形狀將完全覆蓋IO個電晶體面積，其藉由擴散界定。因此，與實際遮罩形狀於何處結束無關。有誤差容許邊界係OD2遮罩係低等級的一主 要原因，且因此，遮罩成本低。另外，當僅使用在0.1微米時，部分對準機能實現0.06微米容差，據信其對離子植入遮罩係充份的。針對製造圖4至15所示的反熔絲電晶體及記憶體陣列，遮罩形狀終端對界定薄閘極氧化物區域係重要的。用於典型CMOS製程的目前等級的OD2遮罩可用於界定所描述之反熔絲記憶體胞元的薄閘極氧化物區域。然而，必須將誤差邊界列入考量，從而導致具有特定最小尺寸的記憶體胞元。

根據本發明的實施例，使用具有對應於用於 相同製程之源極/汲極植入的遮罩等級(第2級)之等級的OD2遮罩製造圖4-15的反熔絲記憶體胞元。OD2遮罩等級等同於用於相同製程之擴散植入的遮罩等級(第5級)為佳，以實現具有高可靠性的較小尺寸記憶體胞元。因此，藉由使用高等級OD2遮罩得到較高密度的記憶體陣列，經改善良率、經改善效能、及高可靠性。藉由確保以最高可能精確度完成遮罩對準而更改善精確度。藉由使用卓越的光微影裝備、光微影方法、及/或不同光波長及不同遮罩種類，彼等的任何可能組合得到高對準精確度。

使用具光學有高精確度對準的較高等級的 OD2遮罩對目前揭示之反熔絲胞元實施例呈現優點。更具體地說，將使用高等級OD2遮罩而更精確地形成的遮罩形狀終端有利地用於將特定特徵最小化，諸如，薄氧化物區域。因為反熔絲電晶體500及600應具有最小尺寸化的薄閘極氧化物區域(512及610)、高等級OD2遮罩的使用 容許將薄閘極氧化物區域最小化以將可靠性改善至超過使用標準低等級OD2遮罩製造的相同反熔絲胞元。

針對圖5a的實施例，OD2形狀終端/邊緣在 多晶矽閘極106下方的更精確重疊容許將多晶矽閘極下的薄氧化物區域最小化。特別係薄氧化物區域在形狀上將係矩形的，其具有由在多晶矽閘極下方之主動區的寬度所界定的二相對側，及由在多晶矽閘極下方之OD2遮罩的形狀終端及多晶矽閘極之邊緣所界定的另外二相對側。高精確度對準的加入將薄氧化物區域更行最小化。

例如，對0.20微米薄氧化物區域尺寸，將對 準從+/-0.1微米改善至+/-0.06微米，將容許0.04微米之更小的薄氧化物尺寸，從而將尺寸降低至0.16微米。此將單獨改善反熔絲記憶體胞元的良率及可靠性，因為良率及可靠性二者直接相關於薄閘極氧化物總面積。良率及可靠性的改善甚至可在針對90nm及65nm製程將對準改善至+/-0.08微米時看見。高等級OD2遮罩可使用在用於製造反熔絲電晶體的薄及厚閘極氧化物區域之於圖6中描述的製程中使用。

本發明目前描述的實施例描述具有薄及厚閘 極氧化物的反熔絲電晶體。熟悉本技術的人士將理解先前的半導體製造技術可使用不同介電材料形成薄閘極氧化物，以加至或取代氧化物。熟悉本技術的人士將理解以與先前描述之用於界定反熔絲電晶體的薄閘極氧化物區域之OD2遮罩的相同方式，用於沈積或成長介電質的遮罩可具 有定位成與主動區重疊的成形開口。

熟悉本技術的人士將理解具有開口以界定薄 閘極氧化物區域的OD2遮罩可係以重複圖型共同傾斜之較小單位的次遮罩形狀的組合，彼等各者具有界定於其中的完整開口，或界定於其中的開口部分，使得相鄰傾斜的匹配將導致封閉開口。

先前描述的實施例說明OD2遮罩可如何針對 將反熔絲電晶體的薄閘極氧化物區域最小化而定向。根據其他實施例，可將壓覆具有固定形狀及尺寸之薄閘極氧化物的反熔絲電晶體的主動區最小化。目前描述的技術利用典型地在製造具有深次微米尺寸的半導體結構時的光學光微影處理期間發生的不期望的成像誤差及扭曲效果。

半導體製程包括遮罩板的圖型化以界定對應 於待形成在半導體基板上的半導體結構之結構的形狀。在組合鏡頭時，經由用於將形狀界定在基板的遮罩投影包括紫外光(UV)之各種波長的光。使用較小波長的光以解析圖型的更精細細節在本技術中已為人所熟知。不幸地，成像誤差及扭曲將導致製造與期望之基準形狀實質不同的圖型。例如，設計中的擴散區域多邊形的幾何外角最終可能在製造裝置中具有滾圓角。實際上，所產生的外角具有相對於基準多邊形設計呈現收縮的邊緣。內角可能遭受所產生的內角損失任何銳角定義的相反效應，受滾圓並具有超出原始意圖基準設計邊緣延伸的邊緣。為補償此等光學光微影扭曲，使用光學鄰近校正(OPC)以藉由改變基準設計 邊緣的形狀補償此種成像誤差。OPC技術在本技術中已為人所熟知，且各處理節點可能具有用於確保所產生的經製造半導體結構具有儘可能接近地符合原始基準形狀之形狀的特定OPC策略。例如，實驗結果或模擬將針對特定形狀提供已知的扭曲幅度。一旦可預測扭曲的種類及量，即可使用較佳的OPC策略。現在提供OPC的範例應用。

藉由範例參考至圖10的反熔絲電晶體，製造 具有用於次微米製程之實質幾何矩形形狀的主動區502將需要具有圖25所示之形狀的遮罩。圖25顯示將形成在遮罩板上的主動區圖型2000。立即注意到以具有矩形形狀之角擴展2002將矩形形狀的四個外角擴大。此種外角與封閉該區域的彼等相交邊緣形成90度角。此等外角與存在於多邊形形狀中的內角不同，諸如，圖17a的L-形主動區852，其具有與封閉該區域之相交邊緣成270度角的內角。在L-形多邊形形狀中，內角可能具有自其移除的多邊形，以補償先前討論的扭曲。最後，OPC的目的係製造具有儘可能接近基準形狀之形狀的半導體結構。

參考圖25，其顯示在確保所製造之主動區的 結果形狀儘可能地接近原始基準形狀的OPC處理後用於製造反熔絲電晶體之主動區的遮罩圖型。用於圖型2000之主動區的理想型準形狀係具有以虛線顯示之外角的矩形。針對特定處理及製造節點，將額外的矩形形狀2002加至各角。假設光微影扭曲所產生的製造結構中導致已知幅度的嚴重滾圓邊緣，其可能藉由選擇矩形形狀2002的 尺寸及相關於原始基準形狀放置彼等的位置而受補償。在本範例中，矩形形狀2002係正方形。將所產生的經OPC修改圖型2000施用至用於製造反熔絲電晶體之主動區的遮罩板。可觀察到經OPC修改圖型2000的整體形狀具有比參考基準面積更大的面積。

圖26係在已在製程中使用經OPC修改圖型 2000之後所產生之反熔絲電晶體的範例圖。在目前顯示的範例中，已製造反熔絲電晶體的其他結構。反熔絲電晶體與顯示於圖4及5中的反熔絲電晶體100相似，如圖10之記憶體陣列圖中所示，配置成背對背組態。反熔絲電晶體包括具有位元線接點2012，及壓覆多晶矽字線2014及2016之部分的主動區2010。顯示在虛線中的OD2遮罩區域2018界定將厚閘極氧化物形成於其中的區域，同時在OD2遮罩區域2018外側之主動區2010的區域2020及2022具有形成於其上的薄閘極氧化物。彼等也稱為反熔絲電晶體的薄閘極氧化物區域。如圖26所示，主動區2010具有有經界定角的實質矩形形狀。此係由於在製程期間使用經OPC修改主動區圖型2000。

如先前討論的其他實施例，可將薄閘極氧化 物區域2020及2022最小化以促進閘極氧化物崩潰。因此，根據本發明的另一實施例，使用反向OPC技術以更將半導體結構的面積最小化。在目前描述之實施例的反向OPC技術中，取代使用OPC以得到實質具有原始基準形狀之所產生的半導體結構，移除或意圖省略基準形狀區域 的面積。因為多數光微影扭曲導致相關於基準形狀具有面積縮減的半導體結構，有利地使用此效應以更減少半導體結構的經選擇面積。此與用於維持期望基準形狀之OPC的使用完全相反。

圖27顯示根據本實施例在用於將薄閘極氧化 物區域的面積最小化的目的之反向OPC處理之後的反熔絲電晶體主動區的基準形狀。原始矩形圖型包括以虛線顯示的外角。反向OPC成像圖型2030包括係從基準圖型移除或減去原始矩形圖型之區域的反向角2032。例如，反向角在基準圖型中出現為凹陷。假設經由實驗或模擬的任一者預先知道扭曲的程度及特徵，使得面積縮減可基於反向角的尺寸或形狀而預定。因此反向角2032可在形狀上可係正方形或矩形的。因此，反向OPC圖型2030具有相對於基準圖型縮減的總面積。

圖28係顯示在將圖27之反向OPC圖型2030 使用在已知具有光微影扭曲效應的處理中之後所產生之反熔絲電晶體的圖。圖26的相同結構以相同的參考數字呈現。如圖28所示，所產生的主動區2034具有滾圓薄閘極氧化物區域2036及2038。薄閘極氧化物區域2036及2038的總面積小於薄閘極氧化物區域2020及2022的總面積。反向OPC技術有利地使用在不可能經由基準圖型的佈置將關注面積更行縮小的環境中，例如，由於設計規則的限制。應注意可將正常OPC及反向OPC的組合用於任何基準形狀。正常OPC可用於協助維持基準圖型之其 他部分的形狀，同時反向OPC可藉由更扭曲基準圖型的特徵部分而將基準圖型的特定區域的面積最小化。

圖29係根據本實施例之概述反向OPC方法 的流程圖。對本方法假設已知特定製程的光微影扭曲量。 方法在2050開始，設計半導體結構的基準圖型，典型地藉由使用電腦工作站上的佈置應用程式畫出其。例如，此可係圖27中所示之反熔絲電晶體的矩形主動區。然後在2052針對面積縮減識別半導體結構的經選擇區域。面積縮減的量可藉由最小及最大值而受局限。例如，此可係待由薄閘極氧化物覆蓋的反熔絲電晶體之主動區的區域。在2054，將基準圖型之經選擇區域的至少一經選擇角區域反向，其可藉由從基準圖型減去矩形區域而完成。

在2056，將至少一經選擇角區域反向的處理 可包括識別經選擇區域之至少一幾何角的次處理。幾何角典型係圖型之二相交線的共同點，該二相交線彼此形成90度角。依據經選擇區域的形狀或尺寸，可能僅需要將包含該幾何角的一外角區域反向。然後在2058，設定至少一反向角區域的尺寸。各反向角區域的尺寸可彼此不同，但係基於目前處理的已知光微影扭曲而設定，以確保所產生的區域落在所設定的最小及最大值內，及/或不違反目前處理的其他設計規則。在另一強化中，可將基於面積縮減的經模擬製造結構顯示在顯示終端上，從而容許使用者看見所產生的結構形狀顯現為何。當使用者手動地調整反向角的位置及尺寸時，彼等也可能具有動態觀看改變 的能力。

一旦將經選擇角區域反向，在2060使用稱為 反向OPC成像圖型的反向角區域(等)產生遮罩板。在目前範例中，用於製造反熔絲電晶體之主動區的遮罩板可包括顯示在圖27中的反向OPC圖型2030。最後在2062，使用在2060製造的主動區遮罩製造具有與圖28所示之所產生的主動區2034相似之產生形狀的主動區結構。

將先前揭示的反向OPC技術施用至矩形形狀 的結構。可將反向OPC實施例用於至具有外角的多邊形，其中此種多邊形可視為係組成矩形形狀的集合。此範例藉由圖19的範例實施例顯示，其中將多邊形形狀分割為累計矩形形狀的集合。

因此本實施例的反向OPC技術使用正常OPC 所試圖補償的扭曲，以減少半導體結構之經選擇區域的面積。此藉由將幾何形狀的角反向而實現。在其他實施例中，對扭曲的更精細控制可藉由將更多角反向而實現，以在原始幾何角的位置上實現步進圖型。

反向OPC技術可結合先前描述的實施例使用，以縮減反熔絲電晶體的薄閘極氧化物區域。

僅將本發明之上述實施例視為範例。變更、修改、及變化可能由熟悉本發明之人士應用至特定實施例，而不脫離藉由隨附於此之申請專利範圍所單獨界定的本發明範圍。

2012‧‧‧位元線接點

2014、2016‧‧‧多晶矽字線

2018‧‧‧OD2遮罩區域

2034‧‧‧主動區

2036、2038‧‧‧滾圓薄閘極氧化物區域

Claims (10)

1. 一種反向光學鄰近校正(OPC)的方法，包含：提供半導體結構的基準圖型，該基準圖形在形狀上係為矩形的；針對藉由光微影扭曲的面積縮減，選擇該基準圖型的面積；，將該面積的至少一角區域反向，以形成具有比該基準圖型更小之面積的反向OPC成像圖型；製造該半導體結構而具有對應到受滾圓的該至少一角區的區域。
2. 如申請專利範圍第1項的反向光學鄰近校正(OPC)方法，其中反向該至少一角包括從該面積的該至少一角區域減去預界定矩形形狀。
3. 如申請專利範圍第1項的反向光學鄰近校正(OPC)方法，其中選擇包括識別反熔絲電晶體編程面積。
4. 如申請專利範圍第1項的反向光學鄰近校正(OPC)方法，更包括使用該反向OPC成像圖型製造遮罩板。
5. 如申請專利範圍第4項的反向光學鄰近校正(OPC)方法，更包括在光微影處理中使用該遮罩板製造該半導體結構。
6. 如申請專利範圍第5項的反向光學鄰近校正(OPC)方法，其中所產生的經製造半導體結構具有與該基準圖型實質不同的形狀。
7. 如申請專利範圍第6項的反向光學鄰近校正(OPC) 方法，其中該半導體結構的該基準圖型對應於記憶體胞元的反熔絲電晶體的主動區。
8. 如申請專利範圍第7項的反向光學鄰近校正(OPC)方法，其中該反熔絲電晶體的該主動區部分由薄閘極氧化物及具有比該薄閘極氧化物更大的厚度之厚閘極氧化物所覆蓋。
9. 如申請專利範圍第8項的反向光學鄰近校正(OPC)方法，其中該基準圖型的該面積對應於該反熔絲電晶體的該薄閘極氧化物。
10. 如申請專利範圍第1項的反向光學鄰近校正(OPC)方法，更包括將光學鄰近校正施用至該基準圖型的其他部分以針對光微影扭曲校正。