TWI860769B - 小面積共電壓反熔絲陣列 - Google Patents

Abstract

一種小面積共電壓反熔絲陣列，其包含多條字線、多條選擇線、多條共電壓線與多個反熔絲元件。字線包含第一字線與第二字線，選擇線垂直共電壓線與字線，選擇線包含第一選擇線。共電壓線直接耦接在一起，共電壓線包含第一共電壓線與第二共電壓線。第一字線與第二字線分別靠近第一共電壓線與第二共電壓線。每一反熔絲元件耦接兩條字線、一條選擇線與兩條共電壓線，並包含一第一反熔絲記憶晶胞與一第二反熔絲記憶晶胞。第一反熔絲記憶晶胞耦接第一字線、第一選擇線與第一共電壓線，第二反熔絲記憶晶胞耦接第二字線、第一選擇線與第二共電壓線。

Description

小面積共電壓反熔絲陣列

本發明係關於一種記憶體陣列，且特別關於一種小面積共電壓反熔絲陣列。

在電腦資訊產品發達的今天，具備有電性編寫和抹除資料功能之非揮發性記憶體，如電子抹除式可複寫唯讀記憶體(EEPROM)或快閃記憶體(flash)，能在電源關掉後所儲存的資料不會消失，所以被廣泛使用於電子產品上。然而，這些唯讀記憶體或快取記憶體的結構相對複雜，可靠性相對較低，且製造成本高。因此，很多地方可以使用可靠性高、製造成本低的單次可程式化記憶體（one time programmable memory，簡稱OTP），使用熔絲（fuse）或反熔絲（anti-fuse）做為元件的單次可程式化記憶體在使用上更具有彈性。

傳統的熔絲主要有金屬熔絲（metal Fuse）及複晶矽熔絲（Poly Fuse），寫入方式是以高能量雷射或大電流燒斷熔絲的方式為主，寫入後熔絲的電阻值會上升，消耗功率較大。而反熔絲主要以電容方式在兩個導體間加入介電層，寫入時在兩端導體各加一偏壓使該介電層崩潰而擊穿，寫入後反熔絲的電阻值會下降。隨著積體電路的高速發展，元件尺寸日益縮小，近年來已發展出使用金氧半(MOS)元件製作反熔絲元件，其寫入方式是以閘極介電層崩潰機制為主。反熔絲（anti-fuse）是一種可編程元件，在燒錄時，其內部的開關元件會被斷開或形成導通。為了編程反熔絲陣列，需要施加一定的電壓和電流，這樣才能打開或關斷相對應的開關元件。這些編程訊號需要通過解碼器才能傳輸到反熔絲陣列的正確位置。然而，解碼器會增加反熔絲陣列之整體面積。

因此，本發明係在針對上述的困擾，提出一種小面積共電壓反熔絲陣列，以解決習知所產生的問題。

本發明提供一種小面積共電壓反熔絲陣列，其減少解碼器之數量與整體面積。

在本發明之一實施例中，提供一種小面積共電壓反熔絲陣列，其包含多條平行之字線、多條平行之選擇線、多條平行之共電壓線與多個反熔絲元件。所有字線包含一第一字線與一第二字線，所有選擇線與所有字線互相垂直，所有選擇線包含一第一選擇線。所有共電壓線與所有選擇線互相垂直，且所有共電壓線直接耦接在一起，所有共電壓線包含一第一共電壓線與一第二共電壓線。第一字線與第二字線分別靠近第一共電壓線與第二共電壓線。每一反熔絲元件耦接兩條字線、一條選擇線與兩條共電壓線。每一反熔絲元件包含一第一反熔絲記憶晶胞與一第二反熔絲記憶晶胞。第一反熔絲記憶晶胞耦接第一字線、第一選擇線與第一共電壓線，第二反熔絲記憶晶胞耦接第二字線、第一選擇線與第二共電壓線。

在本發明之一實施例中，第一反熔絲記憶晶胞與第二反熔絲記憶晶胞對稱設置。

在本發明之一實施例中，第一反熔絲記憶晶胞與第二反熔絲記憶晶胞設於一半導體區域中，半導體區域具有第一導電型，第一反熔絲記憶晶胞包含一第一閘極介電區塊、一第一反熔絲閘極、一第一離子摻雜區、一第二離子摻雜區與一第三離子摻雜區。第一閘極介電區塊設於半導體區域上，並位於第一字線及半導體區域之間。第一反熔絲閘極設於第一閘極介電區塊上，並耦接第一共電壓線。第一反熔絲閘極較第一字線更靠近第一共電壓線。第一離子摻雜區、第二離子摻雜區與第三離子摻雜區設於半導體區域中。第一離子摻雜區、第二離子摻雜區與第三離子摻雜區具有第二導電型，第二導電型與第一導電型為相反導電型。第一離子摻雜區與第二離子摻雜區設於第一字線之正下方的半導體區域的相異兩側，第二離子摻雜區與第三離子摻雜區設於第一反熔絲閘極之正下方的半導體區域的相異兩側，第一離子摻雜區耦接第一選擇線。

在本發明之一實施例中，第二反熔絲記憶晶胞包含一第二閘極介電區塊、一第二反熔絲閘極、一第四離子摻雜區、一第五離子摻雜區與一第六離子摻雜區。第二閘極介電區塊設於半導體區域上，並位於第二字線及半導體區域之間。第二反熔絲閘極設於第二閘極介電區塊上，並耦接第二共電壓線。第二反熔絲閘極較第二字線更靠近第二共電壓線。第四離子摻雜區、第五離子摻雜區與第六離子摻雜區設於半導體區域中。第四離子摻雜區、第五離子摻雜區與第六離子摻雜區具有第二導電型。第四離子摻雜區與第五離子摻雜區設於第二字線之正下方的半導體區域的相異兩側，第五離子摻雜區與第六離子摻雜區設於第二反熔絲閘極之正下方的半導體區域的相異兩側，第四離子摻雜區耦接第一選擇線。

在本發明之一實施例中，第一導電型為P型，第二導電型為N型。

在本發明之一實施例中，第一反熔絲記憶晶胞被選擇進行寫入動作時，第一共電壓線被施加高電壓，第一字線被施加高電壓或中電壓，第一選擇線被施加接地電壓，高電壓大於中電壓，中電壓大於接地電壓。

在本發明之一實施例中，第一反熔絲記憶晶胞未被選擇進行寫入動作時，第一共電壓線被施加高電壓，第一字線被施加接地電壓，第一選擇線被施加偏壓或電性浮接，高電壓大於偏壓，偏壓大於接地電壓。

在本發明之一實施例中，第一反熔絲記憶晶胞被選擇進行讀取動作時，第一共電壓線被施加接地電壓，第一字線被施加中電壓，第一選擇線被施加偏壓，中電壓大於偏壓，偏壓大於接地電壓。

在本發明之一實施例中，第一反熔絲記憶晶胞未被選擇進行讀取動作時，第一共電壓線被施加接地電壓，第一字線被施加接地電壓，第一選擇線電性浮接。

在本發明之一實施例中，第二反熔絲記憶晶胞被選擇進行寫入動作時，第二共電壓線被施加高電壓，第二字線被施加高電壓或中電壓，第一選擇線被施加接地電壓，高電壓大於中電壓，中電壓大於接地電壓。

在本發明之一實施例中，第二反熔絲記憶晶胞未被選擇進行寫入動作時，第二共電壓線被施加高電壓，第二字線被施加接地電壓，第一選擇線被施加偏壓或電性浮接，高電壓大於偏壓，偏壓大於接地電壓。

在本發明之一實施例中，第二反熔絲記憶晶胞被選擇進行讀取動作時，第二共電壓線被施加接地電壓，第二字線被施加中電壓，第一選擇線被施加偏壓，中電壓大於偏壓，偏壓大於接地電壓。

在本發明之一實施例中，第二反熔絲記憶晶胞未被選擇進行讀取動作時，第二共電壓線被施加接地電壓，第二字線被施加接地電壓，第一選擇線電性浮接。

在本發明之一實施例中，第一導電型為N型，第二導電型為P型。

在本發明之一實施例中，第一反熔絲記憶晶胞被選擇進行寫入動作時，第一共電壓線被施加接地電壓，第一字線被施加接地電壓或中電壓，第一選擇線被施加高電壓，高電壓大於中電壓，中電壓大於接地電壓。

在本發明之一實施例中，第一反熔絲記憶晶胞未被選擇進行寫入動作時，第一共電壓線被施加接地電壓，第一字線被施加高電壓，第一選擇線被施加偏壓或電性浮接，高電壓大於偏壓，偏壓大於接地電壓。

在本發明之一實施例中，第一反熔絲記憶晶胞被選擇進行讀取動作時，第一共電壓線被施加高電壓，第一字線被施加中電壓，第一選擇線被施加偏壓，中電壓小於偏壓，高電壓大於偏壓。

在本發明之一實施例中，第一反熔絲記憶晶胞未被選擇進行讀取動作時，第一共電壓線被施加高電壓，第一字線被施加高電壓，第一選擇線電性浮接。

在本發明之一實施例中，第二反熔絲記憶晶胞被選擇進行寫入動作時，第二共電壓線被施加接地電壓，第二字線被施加接地電壓或中電壓，第一選擇線被施加高電壓，高電壓大於中電壓，中電壓大於接地電壓。

在本發明之一實施例中，第二反熔絲記憶晶胞未被選擇進行寫入動作時，第二共電壓線被施加接地電壓，第二字線被施加高電壓，第一選擇線被施加偏壓或電性浮接，高電壓大於偏壓，偏壓大於接地電壓。

在本發明之一實施例中，第二反熔絲記憶晶胞被選擇進行讀取動作時，第二共電壓線被施加高電壓，第二字線被施加中電壓，第一選擇線被施加偏壓，中電壓小於偏壓，高電壓大於偏壓。

在本發明之一實施例中，第二反熔絲記憶晶胞未被選擇進行讀取動作時，第二共電壓線被施加高電壓，第二字線被施加高電壓，第一選擇線電性浮接。

基於上述，小面積共電壓反熔絲陣列將共電壓線直接耦接在一起，以減少解碼器之數量與整體面積。

茲為使　貴審查委員對本發明的結構特徵及所達成的功效更有進一步的瞭解與認識，謹佐以較佳的實施例圖及配合詳細的說明，說明如後：

本發明之實施例將藉由下文配合相關圖式進一步加以解說。盡可能的，於圖式與說明書中，相同標號係代表相同或相似構件。於圖式中，基於簡化與方便標示，形狀與厚度可能經過誇大表示。可以理解的是，未特別顯示於圖式中或描述於說明書中之元件，為所屬技術領域中具有通常技術者所知之形態。本領域之通常技術者可依據本發明之內容而進行多種之改變與修改。

除非特別說明，一些條件句或字詞，例如「可以(can)」、「可能(could)」、「也許(might)」，或「可(may)」，通常是試圖表達本案實施例具有，但是也可以解釋成可能不需要的特徵、元件，或步驟。在其他實施例中，這些特徵、元件，或步驟可能是不需要的。

於下文中關於“一個實施例”或“一實施例”之描述係指關於至少一實施例內所相關連之一特定元件、結構或特徵。因此，於下文中多處所出現之“一個實施例”或 “一實施例”之多個描述並非針對同一實施例。再者，於一或多個實施例中之特定構件、結構與特徵可依照一適當方式而結合。

在說明書及申請專利範圍中使用了某些詞彙來指稱特定的元件。然而，所屬技術領域中具有通常知識者應可理解，同樣的元件可能會用不同的名詞來稱呼。說明書及申請專利範圍並不以名稱的差異做為區分元件的方式，而是以元件在功能上的差異來做為區分的基準。在說明書及申請專利範圍所提及的「包含」為開放式的用語， 故應解釋成「包含但不限定於」。另外，「耦接」在此包含任何直接及間接的連接手段。因此，若文中描述第一元件耦接於第二元件，則代表第一元件可通過電性連接或無線傳輸、光學傳輸等信號連接方式而直接地連接於第二元件，或者通過其他元件或連接手段間接地電性或信號連接至該第二元件。

揭露特別以下述例子加以描述，這些例子僅係用以舉例說明而已，因為對於熟習此技藝者而言，在不脫離本揭示內容之精神和範圍內，當可作各種之更動與潤飾，因此本揭示內容之保護範圍當視後附之申請專利範圍所界定者為準。在通篇說明書與申請專利範圍中，除非內容清楚指定，否則「一」以及「該」的意義包含這一類敘述包括「一或至少一」該元件或成分。此外，如本揭露所用，除非從特定上下文明顯可見將多排除在外，否則單數冠詞亦包括多個元件或成分的敘述。而且，應用在此描述中與下述之全部申請專利範圍中時，除非內容清楚指定，否則「在其中」的意思可包含「在其中」與「在其上」。在通篇說明書與申請專利範圍所使用之用詞(terms)，除有特別註明，通常具有每個用詞使用在此領域中、在此揭露之內容中與特殊內容中的平常意義。某些用以描述本揭露之用詞將於下或在此說明書的別處討論，以提供從業人員(practitioner)在有關本揭露之描述上額外的引導。在通篇說明書之任何地方之例子，包含在此所討論之任何用詞之例子的使用，僅係用以舉例說明，當然不限制本揭露或任何例示用詞之範圍與意義。同樣地，本揭露並不限於此說明書中所提出之各種實施例。

在說明書及申請專利範圍中，若描述第一元件位於第二元件上、在第二元件上方、連接、接合、耦接於第二元件或與第二元件相接，則表示第一元件可直接位在第二元件上、直接連接、直接接合、直接耦接於第二元件，亦可表示第一元件與第二元件間存在其他元件。相對之下，若描述第一元件直接位在第二元件上、直接連接、 直接接合、直接耦接、或直接相接於第二元件，則代表第一元件與第二元件間不存在其他元件。

在下面的描述中，將提供一種小面積共電壓反熔絲陣列，其將共電壓線直接耦接在一起，以減少解碼器之數量與整體面積。

第1圖為本發明之小面積共電壓反熔絲陣列之一實施例之電路佈局示意圖，第2圖為本發明之反熔絲元件之一實施例之電路佈局示意圖。請參閱第1圖與第2圖，以下介紹本發明之小面積共電壓反熔絲陣列1。小面積共電壓反熔絲陣列1包含多條平行之字線WL、多條平行之選擇線SL、多條平行之共電壓線CVL與多個反熔絲元件10。所有字線WL包含一第一字線WL1與一第二字線WL2，所有選擇線SL與所有字線WL互相垂直，所有選擇線SL包含一第一選擇線SL1。所有共電壓線CVL與所有選擇線SL互相垂直，且所有共電壓線CVL藉由其同側之一端直接耦接在一起，所有共電壓線CVL包含一第一共電壓線CVL1與一第二共電壓線CVL2。第一字線WL1與第二字線WL2分別靠近第一共電壓線CVL1與第二共電壓線CVL2。每一反熔絲元件10耦接兩條字線WL、一條選擇線SL與兩條共電壓線CVL。每一反熔絲元件10包含一第一反熔絲記憶晶胞100與一第二反熔絲記憶晶胞101。第一反熔絲記憶晶胞100耦接第一字線WL1、第一選擇線SL1與第一共電壓線CVL1，第二反熔絲記憶晶胞101耦接第二字線WL2、第一選擇線SL1與第二共電壓線CVL2。在本發明之某些實施例中，第一反熔絲記憶晶胞100與第二反熔絲記憶晶胞101對稱設置。

第3圖為本發明之第一反熔絲記憶晶胞之一實施例之結構剖視圖。請參閱第3圖與第2圖。第一反熔絲記憶晶胞100設於一半導體區域2中，半導體區域2具有第一導電型，舉例來說，半導體區域2為摻雜井區，且此摻雜井區設於一半導體基板3中。半導體基板3可為P型半導體基板或N型半導體基板。第一反熔絲記憶晶胞100包含一第一閘極介電區塊1000、一第一反熔絲閘極1001、一第一離子摻雜區1002、一第二離子摻雜區1003與一第三離子摻雜區1004。第一閘極介電區塊1000是第1圖中的一閘極介電層L的一部份，第一反熔絲閘極1001與第1圖中的字線WL皆為一電極層的一部份，第1圖的選擇線SL為一第一導電金屬層的一部份，第1圖的共電壓線CVL為一第二導電金屬層的一部份，電極層、第一導電金屬層與第二導電金屬層由下而上設置。第一閘極介電區塊1000設於半導體區域2上，並位於第一字線WL1及半導體區域2之間。第一反熔絲閘極1001設於第一閘極介電區塊1000上，並耦接第一共電壓線CVL1，其中第一反熔絲閘極1001較第一字線WL1更靠近第一共電壓線CVL1。具體而言，第一反熔絲閘極1001與一第一導電金屬區塊4重疊，第一導電金屬區塊4為第一導電金屬層的一部份。導電通孔5位於第一反熔絲閘極1001與第一導電金屬區塊4之間，第一反熔絲閘極1001透過導電通孔5耦接第一導電金屬區塊4，第一導電金屬區塊4與第一共電壓線CVL1重疊，導電通孔6位於第一導電金屬區塊4與第一共電壓線CVL1之間，第一導電金屬區塊4透過導電通孔6耦接第一共電壓線CVL1。

第一離子摻雜區1002、第二離子摻雜區1003與第三離子摻雜區1004設於半導體區域2中，其中第一離子摻雜區1002、第二離子摻雜區1003與第三離子摻雜區1004具有第二導電型，第二導電型與第一導電型為相反導電型。第一離子摻雜區1002與第二離子摻雜區1003設於第一字線WL1之正下方的半導體區域2的相異兩側。第二離子摻雜區1003與第三離子摻雜區1004設於第一反熔絲閘極1001之正下方的半導體區域2的相異兩側，第一離子摻雜區1002耦接第一選擇線SL1。第一選擇線SL1耦接其正下方的導電通孔5，導電通孔5穿透閘極介電層L，第一選擇線SL1透過導電通孔5耦合外部電壓。

半導體區域2、第一字線WL1、第一離子摻雜區1002、第二離子摻雜區1003與第一閘極介電區塊1000形成一第一選擇金氧半場效電晶體，第一字線WL1之兩側壁分別設有兩個第一側壁間隔物1005，兩個第一側壁間隔物1005延伸至第一閘極介電區塊1000之側壁，兩個第一側壁間隔物1005之正下方分別設有具有第二導電型之兩個第一輕摻雜汲極(Lightly Doped Drain，LDD)區1006。當第一選擇金氧半場效電晶體導通時，第一輕摻雜汲極區1006之間形成有一通道區CH1。

半導體區域2、第一反熔絲閘極1001、第二離子摻雜區1003、第三離子摻雜區1004與第一閘極介電區塊1000形成一第一反熔絲金氧半場效電晶體。第一反熔絲閘極1001之兩側壁分別設有兩個第二側壁間隔物1007，兩個第二側壁間隔物1007延伸至第一閘極介電區塊1000之側壁，兩個第二側壁間隔物1007之正下方分別設有具有第二導電型之兩個第二輕摻雜汲極區1008。當第一反熔絲金氧半場效電晶體導通時，第二輕摻雜汲極區1008之間形成有一通道區CH2。

第4圖為本發明之第二反熔絲記憶晶胞之一實施例之結構剖視圖。請參閱第4圖與第2圖。第二反熔絲記憶晶胞101亦設於上述半導體區域2中。第二反熔絲記憶晶胞101包含一第二閘極介電區塊1010、一第二反熔絲閘極1011、一第四離子摻雜區1012、一第五離子摻雜區1013與一第六離子摻雜區1014。第二閘極介電區塊1010是第1圖中的閘極介電層L的一部份，第二反熔絲閘極1011與第1圖中的字線WL皆為電極層的一部份。第二閘極介電區塊1010設於半導體區域2上，並位於第二字線WL2及半導體區域2之間。第二反熔絲閘極1011設於第二閘極介電區塊1010上，並耦接第二共電壓線CVL2，其中第二反熔絲閘極1011較第二字線WL2更靠近第二共電壓線CVL2。具體而言，第二反熔絲閘極1011與一第二導電金屬區塊7重疊，第二導電金屬區塊7為第一導電金屬層的一部份。導電通孔5位於第二反熔絲閘極1011與第二導電金屬區塊7之間，第二反熔絲閘極1011透過導電通孔5耦接第二導電金屬區塊7，第二導電金屬區塊7與第二共電壓線CVL2重疊，導電通孔6位於第二導電金屬區塊7與第二共電壓線CVL2之間，第二導電金屬區塊7透過導電通孔6耦接第二共電壓線CVL2。

第四離子摻雜區1012、第五離子摻雜區1013與第六離子摻雜區1014設於半導體區域2中，其中第四離子摻雜區1012、第五離子摻雜區1013與第六離子摻雜區1014具有第二導電型。第四離子摻雜區1012與第五離子摻雜區1013設於第二字線WL2之正下方的半導體區域2的相異兩側。第五離子摻雜區1013與第六離子摻雜區1014設於第二反熔絲閘極1011之正下方的半導體區域2的相異兩側，第四離子摻雜區1012耦接第一選擇線SL1。

半導體區域2、第二字線WL2、第四離子摻雜區1012、第五離子摻雜區1013與第二閘極介電區塊1010形成一第二選擇金氧半場效電晶體，第二字線WL2之兩側壁分別設有兩個第三側壁間隔物1015，兩個第三側壁間隔物1015延伸至第二閘極介電區塊1010之側壁，兩個第三側壁間隔物1015之正下方分別設有具有第二導電型之兩個第三輕摻雜汲極區1016。當第二選擇金氧半場效電晶體導通時，第三輕摻雜汲極區1016之間形成有一通道區CH3。

半導體區域2、第二反熔絲閘極1011、第五離子摻雜區1013、第六離子摻雜區1014與第二閘極介電區塊1010形成一第二反熔絲金氧半場效電晶體。第二反熔絲閘極1011之兩側壁分別設有兩個第四側壁間隔物1017，兩個第四側壁間隔物1017延伸至第二閘極介電區塊1010之側壁，兩個第四側壁間隔物1017之正下方分別設有具有第二導電型之兩個第四輕摻雜汲極區1018。當第二反熔絲金氧半場效電晶體導通時，第四輕摻雜汲極區1018之間形成有一通道區CH4。

假設第一導電型為P型，第二導電型為N型。請參閱第2圖，以下介紹第一反熔絲記憶晶胞100與第二反熔絲記憶晶胞101之操作過程。

在第一反熔絲記憶晶胞100被選擇進行寫入動作時，第一共電壓線CVL1被施加高電壓，第一字線WL1被施加高電壓或中電壓，第一選擇線SL1被施加接地電壓，高電壓大於中電壓，中電壓大於接地電壓。在第一反熔絲記憶晶胞100未被選擇進行寫入動作時，第一共電壓線CVL1被施加高電壓，第一字線WL1被施加接地電壓，第一選擇線SL1被施加第一偏壓或電性浮接，高電壓大於第一偏壓，第一偏壓大於接地電壓。在第一反熔絲記憶晶胞100被選擇進行讀取動作時，第一共電壓線CVL1被施加接地電壓，第一字線WL1被施加中電壓，第一選擇線SL1被施加第一偏壓，中電壓大於第一偏壓，第一偏壓大於接地電壓。在第一反熔絲記憶晶胞100未被選擇進行讀取動作時，第一共電壓線CVL1被施加接地電壓，第一字線WL1被施加接地電壓，第一選擇線SL1電性浮接。

在第二反熔絲記憶晶胞101被選擇進行寫入動作時，第二共電壓線CVL2被施加高電壓，第二字線WL2被施加高電壓或中電壓，第一選擇線SL1被施加接地電壓，高電壓大於中電壓，中電壓大於接地電壓。在第二反熔絲記憶晶胞101未被選擇進行寫入動作時，第二共電壓線CVL2被施加高電壓，第二字線WL2被施加接地電壓，第一選擇線SL1被施加第一偏壓或電性浮接，高電壓大於第一偏壓，第一偏壓大於接地電壓。在第二反熔絲記憶晶胞101被選擇進行讀取動作時，第二共電壓線CVL2被施加接地電壓，第二字線WL2被施加中電壓，第一選擇線SL1被施加第一偏壓，中電壓大於第一偏壓，第一偏壓大於接地電壓。在第二反熔絲記憶晶胞101未被選擇進行讀取動作時，第二共電壓線CVL2被施加接地電壓，第二字線WL2被施加接地電壓，第一選擇線SL1電性浮接。

基於上述操作，共電壓線不經過解碼器直接接收外部電壓，並直接耦接反熔絲記憶晶胞，使反熔絲記憶晶胞進行寫入動作或讀取動作，以減少解碼器之數量與小面積共電壓反熔絲陣列之整體面積。在上述操作中，施加中電壓或高電壓給字線會影響元件的電流大小，因此會依不同設計及情況進行調整。選擇線根據製程特性被偏壓或電性浮接。此外，高電壓大於中電壓，中電壓大於第一偏壓，高電壓通常略低於汲極對源極的崩潰電壓。具體而言，高電壓等於汲極對源極的崩潰電壓減去場效電晶體之臨界電壓(threshold voltage)，中電壓等於汲極對源極的崩潰電壓×0.5。

假設第一導電型為N型，第二導電型為P型。請參閱第2圖，以下介紹第一反熔絲記憶晶胞100與第二反熔絲記憶晶胞101之操作過程。

在第一反熔絲記憶晶胞100被選擇進行寫入動作時，第一共電壓線CVL1被施加接地電壓，第一字線WL1被施加接地電壓或中電壓，第一選擇線SL1被施加高電壓，高電壓大於中電壓，中電壓大於接地電壓。在第一反熔絲記憶晶胞100未被選擇進行寫入動作時，第一共電壓線CVL1被施加接地電壓，第一字線WL1被施加高電壓，第一選擇線SL1被施加第二偏壓或電性浮接，高電壓大於第二偏壓，第二偏壓大於接地電壓。在第一反熔絲記憶晶胞100被選擇進行讀取動作時，第一共電壓線CVL1被施加高電壓，第一字線WL1被施加中電壓，第一選擇線SL1被施加第二偏壓，中電壓小於第二偏壓，高電壓大於第二偏壓。在第一反熔絲記憶晶胞100未被選擇進行讀取動作時，第一共電壓線CVL1被施加高電壓，第一字線WL1被施加高電壓，第一選擇線SL1電性浮接。

在第二反熔絲記憶晶胞101被選擇進行寫入動作時，第二共電壓線CVL2被施加接地電壓，第二字線WL2被施加接地電壓或中電壓，第一選擇線SL1被施加高電壓，高電壓大於中電壓，中電壓大於接地電壓。在第二反熔絲記憶晶胞101未被選擇進行寫入動作時，第二共電壓線CVL2被施加接地電壓，第二字線WL2被施加高電壓，第一選擇線SL1被施加第二偏壓或電性浮接，高電壓大於第二偏壓，第二偏壓大於接地電壓。在第二反熔絲記憶晶胞101被選擇進行讀取動作時，第二共電壓線CVL2被施加高電壓，第二字線WL2被施加中電壓，第一選擇線SL1被施加第二偏壓，中電壓小於第二偏壓，高電壓大於第二偏壓。在第二反熔絲記憶晶胞101未被選擇進行讀取動作時，第二共電壓線CVL2被施加高電壓，第二字線WL2被施加高電壓，第一選擇線SL1電性浮接。

基於上述操作，共電壓線不經過解碼器直接接收外部電壓，並直接耦接反熔絲記憶晶胞，使反熔絲記憶晶胞進行寫入動作或讀取動作，以減少解碼器之數量與小面積共電壓反熔絲陣列之整體面積。在上述操作中，施加中電壓或接地電壓給字線會影響元件的電流大小，因此會依不同設計及情況進行調整。選擇線根據製程特性被偏壓或電性浮接。此外，高電壓大於第二偏壓，第二偏壓大於中電壓，高電壓通常略低於源極對汲極的崩潰電壓。具體而言，高電壓等於源極對汲極的崩潰電壓加上場效電晶體之臨界電壓(threshold voltage)，中電壓等於源極對汲極的崩潰電壓×0.5。

第5圖為本發明之第一反熔絲記憶晶胞之另一實施例之結構剖視圖，第6圖為本發明之第二反熔絲記憶晶胞之另一實施例之結構剖視圖。請參閱第5圖與第6圖，第一反熔絲記憶晶胞100與第二反熔絲記憶晶胞101可以半導體基板實現半導體區域2，其餘結構已於前面描述過，於此不再贅述。

根據上述實施例，小面積共電壓反熔絲陣列將共電壓線直接耦接在一起，以減少解碼器之數量與整體面積。

以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。

1:小面積共電壓反熔絲陣列 10:反熔絲元件 100:第一反熔絲記憶晶胞 1000:第一閘極介電區塊 1001:第一反熔絲閘極 1002:第一離子摻雜區 1003:第二離子摻雜區 1004:第三離子摻雜區 1005:第一側壁間隔物 1006:第一輕摻雜汲極區 1007:第二側壁間隔物 1008:第二輕摻雜汲極區 101:第二反熔絲記憶晶胞 1010:第二閘極介電區塊 1011:第二反熔絲閘極 1012:第四離子摻雜區 1013:第五離子摻雜區 1014:第六離子摻雜區 1015:第三側壁間隔物 1016:第三輕摻雜汲極區 1017:第四側壁間隔物 1018:第四輕摻雜汲極區 2:半導體區域 3:半導體基板 4:第一導電金屬區塊 5:導電通孔 6:導電通孔 7:第二導電金屬區塊 WL:字線 SL:選擇線 CVL:共電壓線 WL1:第一字線 WL2:第二字線 SL1:第一選擇線 CVL1:第一共電壓線 CVL2:第二共電壓線 L:閘極介電層 CH1、CH2、CH3、CH4:通道區

第1圖為本發明之小面積共電壓反熔絲陣列之一實施例之電路佈局示意圖。 第2圖為本發明之反熔絲元件之一實施例之電路佈局示意圖。 第3圖為本發明之第一反熔絲記憶晶胞之一實施例之結構剖視圖。 第4圖為本發明之第二反熔絲記憶晶胞之一實施例之結構剖視圖。 第5圖為本發明之第一反熔絲記憶晶胞之另一實施例之結構剖視圖。 第6圖為本發明之第二反熔絲記憶晶胞之另一實施例之結構剖視圖。

1:小面積共電壓反熔絲陣列

10:反熔絲元件

WL:字線

SL:選擇線

CVL:共電壓線

L:閘極介電層

Claims (24)

1. 一種小面積共電壓反熔絲陣列，包含： 多條平行之字線，包含一第一字線與一第二字線； 多條平行之選擇線，與該些字線互相垂直，其中該些選擇線包含一第一選擇線； 多條平行之共電壓線，與該些選擇線互相垂直，該些共電壓線直接耦接在一起，其中該些共電壓線包含一第一共電壓線與一第二共電壓線，該第一字線與該第二字線分別靠近該第一共電壓線與該第二共電壓線；以及 多個反熔絲元件，每一該反熔絲元件耦接兩條該字線、一條該選擇線與兩條該共電壓線，其中每一該反熔絲元件包含： 一第一反熔絲記憶晶胞，耦接該第一字線、該第一選擇線與該第一共電壓線；以及 一第二反熔絲記憶晶胞，耦接該第二字線、該第一選擇線與該第二共電壓線。
2. 如請求項1所述之小面積共電壓反熔絲陣列，其中該第一反熔絲記憶晶胞與該第二反熔絲記憶晶胞對稱設置。
3. 如請求項2所述之小面積共電壓反熔絲陣列，其中該第一反熔絲記憶晶胞與該第二反熔絲記憶晶胞設於一半導體區域中，該半導體區域具有第一導電型，該第一反熔絲記憶晶胞包含： 一第一閘極介電區塊，設於該半導體區域上，並位於該第一字線及該半導體區域之間； 一第一反熔絲閘極，設於該第一閘極介電區塊上，並耦接該第一共電壓線，其中該第一反熔絲閘極較該第一字線更靠近該第一共電壓線；以及 一第一離子摻雜區、一第二離子摻雜區與一第三離子摻雜區，設於該半導體區域中，其中該第一離子摻雜區、該第二離子摻雜區與該第三離子摻雜區具有第二導電型，該第二導電型與該第一導電型為相反導電型，該第一離子摻雜區與該第二離子摻雜區設於該第一字線之正下方的該半導體區域的相異兩側，該第二離子摻雜區與該第三離子摻雜區設於該第一反熔絲閘極之正下方的該半導體區域的相異兩側，該第一離子摻雜區耦接該第一選擇線。
4. 如請求項3所述之小面積共電壓反熔絲陣列，其中該第二反熔絲記憶晶胞包含： 一第二閘極介電區塊，設於該半導體區域上，並位於該第二字線及該半導體區域之間； 一第二反熔絲閘極，設於該第二閘極介電區塊上，並耦接該第二共電壓線，其中該第二反熔絲閘極較該第二字線更靠近該第二共電壓線；以及 一第四離子摻雜區、一第五離子摻雜區與一第六離子摻雜區，設於該半導體區域中，其中該第四離子摻雜區、該第五離子摻雜區與該第六離子摻雜區具有該第二導電型，該第四離子摻雜區與該第五離子摻雜區設於該第二字線之正下方的該半導體區域的相異兩側，該第五離子摻雜區與該第六離子摻雜區設於該第二反熔絲閘極之正下方的該半導體區域的相異兩側，該第四離子摻雜區耦接該第一選擇線。
5. 如請求項4所述之小面積共電壓反熔絲陣列，其中該第一導電型為P型，該第二導電型為N型。
6. 如請求項5所述之小面積共電壓反熔絲陣列，其中該第一反熔絲記憶晶胞被選擇進行寫入動作時，該第一共電壓線被施加高電壓，該第一字線被施加該高電壓或中電壓，該第一選擇線被施加接地電壓，該高電壓大於該中電壓，該中電壓大於該接地電壓。
7. 如請求項5所述之小面積共電壓反熔絲陣列，其中該第一反熔絲記憶晶胞未被選擇進行寫入動作時，該第一共電壓線被施加高電壓，該第一字線被施加接地電壓，該第一選擇線被施加偏壓或電性浮接，該高電壓大於該偏壓，該偏壓大於該接地電壓。
8. 如請求項5所述之小面積共電壓反熔絲陣列，其中該第一反熔絲記憶晶胞被選擇進行讀取動作時，該第一共電壓線被施加接地電壓，該第一字線被施加中電壓，該第一選擇線被施加偏壓，該中電壓大於該偏壓，該偏壓大於該接地電壓。
9. 如請求項5所述之小面積共電壓反熔絲陣列，其中該第一反熔絲記憶晶胞未被選擇進行讀取動作時，該第一共電壓線被施加接地電壓，該第一字線被施加該接地電壓，該第一選擇線電性浮接。
10. 如請求項5所述之小面積共電壓反熔絲陣列，其中該第二反熔絲記憶晶胞被選擇進行寫入動作時，該第二共電壓線被施加高電壓，該第二字線被施加該高電壓或中電壓，該第一選擇線被施加接地電壓，該高電壓大於該中電壓，該中電壓大於該接地電壓。
11. 如請求項5所述之小面積共電壓反熔絲陣列，其中該第二反熔絲記憶晶胞未被選擇進行寫入動作時，該第二共電壓線被施加高電壓，該第二字線被施加接地電壓，該第一選擇線被施加偏壓或電性浮接，該高電壓大於該偏壓，該偏壓大於該接地電壓。
12. 如請求項5所述之小面積共電壓反熔絲陣列，其中該第二反熔絲記憶晶胞被選擇進行讀取動作時，該第二共電壓線被施加接地電壓，該第二字線被施加中電壓，該第一選擇線被施加偏壓，該中電壓大於該偏壓，該偏壓大於該接地電壓。
13. 如請求項5所述之小面積共電壓反熔絲陣列，其中該第二反熔絲記憶晶胞未被選擇進行讀取動作時，該第二共電壓線被施加接地電壓，該第二字線被施加該接地電壓，該第一選擇線電性浮接。
14. 如請求項4所述之小面積共電壓反熔絲陣列，其中該第一導電型為N型，該第二導電型為P型。
15. 如請求項14所述之小面積共電壓反熔絲陣列，其中該第一反熔絲記憶晶胞被選擇進行寫入動作時，該第一共電壓線被施加接地電壓，該第一字線被施加該接地電壓或中電壓，該第一選擇線被施加高電壓，該高電壓大於該中電壓，該中電壓大於該接地電壓。
16. 如請求項14所述之小面積共電壓反熔絲陣列，其中該第一反熔絲記憶晶胞未被選擇進行寫入動作時，該第一共電壓線被施加接地電壓，該第一字線被施加高電壓，該第一選擇線被施加偏壓或電性浮接，該高電壓大於該偏壓，該偏壓大於該接地電壓。
17. 如請求項14所述之小面積共電壓反熔絲陣列，其中該第一反熔絲記憶晶胞被選擇進行讀取動作時，該第一共電壓線被施加高電壓，該第一字線被施加中電壓，該第一選擇線被施加偏壓，該中電壓小於該偏壓，該高電壓大於該偏壓。
18. 如請求項14所述之小面積共電壓反熔絲陣列，其中該第一反熔絲記憶晶胞未被選擇進行讀取動作時，該第一共電壓線被施加高電壓，該第一字線被施加該高電壓，該第一選擇線電性浮接。
19. 如請求項14所述之小面積共電壓反熔絲陣列，其中該第二反熔絲記憶晶胞被選擇進行寫入動作時，該第二共電壓線被施加接地電壓，該第二字線被施加該接地電壓或中電壓，該第一選擇線被施加高電壓，該高電壓大於該中電壓，該中電壓大於該接地電壓。
20. 如請求項14所述之小面積共電壓反熔絲陣列，其中該第二反熔絲記憶晶胞未被選擇進行寫入動作時，該第二共電壓線被施加接地電壓，該第二字線被施加高電壓，該第一選擇線被施加偏壓或電性浮接，該高電壓大於該偏壓，該偏壓大於該接地電壓。
21. 如請求項14所述之小面積共電壓反熔絲陣列，其中該第二反熔絲記憶晶胞被選擇進行讀取動作時，該第二共電壓線被施加高電壓，該第二字線被施加中電壓，該第一選擇線被施加偏壓，該中電壓小於該偏壓，該高電壓大於該偏壓。
22. 如請求項14所述之小面積共電壓反熔絲陣列，其中該第二反熔絲記憶晶胞未被選擇進行讀取動作時，該第二共電壓線被施加高電壓，該第二字線被施加該高電壓，該第一選擇線電性浮接。
23. 如請求項4所述之小面積共電壓反熔絲陣列，其中該半導體區域為半導體基板。
24. 如請求項4所述之小面積共電壓反熔絲陣列，其中該半導體區域為摻雜井區，該摻雜井區設於一半導體基板中。

Images