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TWI713151B - 透過活性層發掘程序而具有隔離週邊接觸之三維記憶體裝置 - Google Patents

透過活性層發掘程序而具有隔離週邊接觸之三維記憶體裝置 Download PDF

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TWI713151B
TWI713151B TW105122883A TW105122883A TWI713151B TW I713151 B TWI713151 B TW I713151B TW 105122883 A TW105122883 A TW 105122883A TW 105122883 A TW105122883 A TW 105122883A TW I713151 B TWI713151 B TW I713151B
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storage cells
dielectric
conductive
vertical length
computing system
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斯里Ｓ Ｓ 維根塔
果里森卡 達瑪拉
周建平
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美商英特爾公司
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Abstract

描述一種具有一陣列區及一週邊區之三維記憶體裝置。該陣列區具有一儲存胞元三維堆疊。該週邊區具有自該儲存胞元三維堆疊上方延伸至該儲存胞元三維堆疊下方之接觸。該週邊區實質上不具有該儲存胞元三維堆疊之導電及/或半導電層。

Description

透過活性層發掘程序而具有隔離週邊接觸之三維記憶體裝置 發明領域
本發明之技術領域大體而言係關於半導體技術，且更特定言之，係關於透過活性層發掘程序而具有隔離週邊接觸之三維記憶體裝置。
發明背景
行動裝置之出現使非依電性半導體記憶體製造商對於增大其裝置之密度產生濃厚的興趣。大體而言，行動裝置並不利用有利於基於半導體之非依電性儲存裝置之磁碟機。然而，歷史上半導體儲存裝置並不具有與磁碟機相同之儲存密度。
為了使得半導體記憶體之儲存密度更接近於或超過磁碟機，非依電性記憶體裝置製造商正研發三維記憶體技術。就三維記憶體技術而言，獨立儲存胞元垂直地堆疊於儲存裝置內之另一儲存胞元頂部上。三維記憶體裝置可因此以更小封裝、成本及功耗包封提供具有與磁碟機類似儲存密度的行動裝置。然而，三維記憶體裝置之製造引 發新的製造技術挑戰。
依據本發明之一實施例，係特地提出一種設備，包含：一三維記憶體裝置，包含一陣列區及一週邊區，該陣列區包含一儲存胞元三維堆疊，該週邊區包含自該儲存胞元三維堆疊上方延伸至該儲存胞元三維堆疊下方之接觸，該週邊區實質上不具有該儲存胞元三維堆疊之導電及/或半導電層，該週邊區由具有填充有第二介電質之開口之第一介電質組成。
101:NAND快閃儲存胞元堆疊
102:選擇閘極源極電晶體
103:選擇閘極汲極電晶體
104:源極線
201、301:陣列區
202、302:週邊區
203:較低電晶體
204、304:源極層
204_1、206_2、204_3、208、210_2:介電質層
204_2:導電層
205、305:蝕刻終止層
206:選擇閘極源極電晶體結構
206_1、210_1:多晶矽層
207:儲存裝置之第一層級
209:儲存裝置之第二層級
210:選擇閘極汲極電晶體結構
211_1、311_1:陣列縫隙
211_2、311_2:週邊溝
306:源極閘極
309:第二儲存層級
310:犧牲層
314:接觸
502:系統記憶體
503:顯示器
504:通訊介面
505:網路I/O功能
506:無線區域網路介面
507:無線點對點連接介面
508:全球定位系統介面
509至1-509_N:感測器
510:攝影機
511:電池
512:功率管理控制單元
513:揚聲器/麥克風編解碼器
514:音訊編碼器/解碼器
515_1至515_N:通用處理單元
516:圖形處理單元
517:記憶體管理功能
518:I/O控制功能
520:儲存裝置
550:多核心處理器
可自以下結合以下圖式之詳細描述獲得對本發明之較好理解，其中：圖1展示三維記憶體電路；圖2a至圖2j展示用於製造三維記憶體電路之第一實施例；圖3a至圖3g展示用於製造三維記憶體電路之第二實施例；圖4展示用於製造三維記憶體裝置之方法；圖5展示計算系統之實施例。
較佳實施例之詳細說明
圖1展示三維NAND快閃記憶體之儲存胞元區之電路示意圖。如圖1中所觀察到，電路包括耦合於選擇閘極源極電晶體102與選擇閘極汲極電晶體103之間之NAND快 閃儲存胞元堆疊101。選擇閘極源極電晶體102耦合至源極線104。儲存胞元堆疊101可實施為快閃電晶體三維堆疊，該等快閃電晶體連同選擇閘極源極102及選擇閘極汲極電晶體103以及其他幫助實施(例如)儲存胞元之NAND功能、感測放大器、列解碼器、位址解碼器等之電晶體裝置(未展示)一起單片整合為半導體晶片上之三維儲存陣列。
在各種實施例中，儲存胞元堆疊101可實體地包夾於選擇閘極源極電晶體102(其(例如)可駐留於儲存胞元堆疊下方)與選擇閘極汲極電晶體103(其(例如)可駐留於儲存胞元上方)之間。當儲存胞元堆疊之高度增加以容納更多層儲存胞元以增大記憶體裝置之密度時，在較低電路結構(例如，選擇閘極源極電晶體102、邏輯電晶體或解碼器)與各種後段工藝(BEOL)輸入及/或輸出(I/O)結構(例如功率輸入、讀取/寫入輸入、抹除輸入)之間形成電接觸/互連變得愈加困難。此處，儲存胞元堆疊101之絕對高度需要自BEOL I/O結構至在選擇閘極源極電晶體102處或其下方之層級的超長(例如，大於5μm)接觸結構。
圖2a至圖2j描繪用於製造三維NAND快閃記憶體裝置之第一方法。各種實施例可緩解與超長接觸結構相關聯之問題。
首先在圖2a中觀察到部分完成之裝置。如圖2a中所觀察到，用於實施(例如)感測放大器、位址解碼器、列解碼器等之較層級電晶體203安置於裝置之儲存胞元區下方之半導體基板上。多個源極層204形成於較低電晶體203 上方。源極層204用於形成記憶體裝置之源極線104。在一實施例中，源極層包括介電質層204_1(例如，氧化物層)、一或多個導電層204_2及另一較高介電質層204_3。
較低介電質層204_1有助於將較低電晶體203與較高儲存胞元層級207、209隔離。導電分層204_2形成實際源極線佈線。在一實施例中，導電分層204_2為由較低金屬層(例如，矽化鎢(WSix))及較高多晶矽層組成之多層結構。較高介電質層204_3將源極線204_2與蝕刻終止層205隔離。蝕刻終止層可由(例如)金屬金屬、金屬氧化物(例如，氧化鋁)中之任一者組成。將在下文中更全面地解釋蝕刻終止層205之用途。
選擇閘極源極電晶體結構206形成於蝕刻終止層205上方。在一實施例中，選擇閘極源極電晶體結構包括介電質(例如，氧化物)層206_2下方的多晶矽層206_1。為簡單起見，圖2a展示僅在「週邊」區202中經圖案化之多晶矽層206_1。
經堆疊儲存裝置之第一層級207(例如，快閃電晶體胞元)形成於介電質層206_2上方。在一實施例中，利用交替多晶矽層及氧化物層構建經堆疊儲存裝置。在各種實施例中，在單一層級中可存在(例如)大於20層之儲存裝置。另一介電質(例如，氮化物)層208駐留於經堆疊儲存裝置之第一層級207與經堆疊儲存裝置之第二層級209之間，以有效地充當用於較低陣列胞元形成以及自頂部陣列層至較低陣列層之接觸/填塞形成之硬式遮罩。
選擇閘極汲極電晶體裝置結構210形成於第二經堆疊儲存層級209上方。在一實施例中，選擇閘極汲極電晶體裝置結構210由第一較低多晶矽層210_1及較高介電質層210_2(例如，由氮化物組成)形成。同樣，為易於說明，將多晶矽選擇閘極電晶體層210_1描繪為僅在週邊區202內經圖案化。
當週邊區202為保留區域，其中形成超長接觸結構以將BEOL I/O接觸結構(未展示)連接至較低選擇閘極源極電晶體結構206、甚至較低源極線結構204或甚至較低電晶體203，基板之陣列區201區域包括實際儲存裝置本身。
形成此等接觸之潛在問題為週邊202內之經堆疊層級區207、209的導電多晶矽層之存在。透過週邊而構建超長接觸之先前嘗試需要極寬以及極深的通孔，使得可在接觸周圍形成合適厚度的介電質以將其與導電多矽層隔離。在具有完全圍繞其整個延伸長度的接觸之合適厚度及/或均勻度的接觸周圍隔離並不展示為易於可重複的或可信賴的。另一方法係為完全蝕刻掉整個週邊區，此導致在晶圓表面中形成大型通孔開口。接著用最終覆蓋整個晶圓表面之介電質材料填充該大型週邊開口。利用介電質覆蓋晶圓表面需要額外處理操作步驟以自晶圓表面移除介電質(當將週邊開口填充有介電質時)以製備用於後續BEOL處理之晶圓表面。
緊接著描述於下文中之製造方法至少旨在於週邊202中利用其周圍合適的隔離及經堆疊層級區域之多晶 矽層形成接觸，同時避免或減少上文剛描述之問題及/或處理低效率。
參見圖2b，整個結構塗佈有光致抗蝕劑且經圖案化以暴露結構表面上之區域處的開口。蝕刻經暴露開口以形成在蝕刻終止層205處終止之開口通孔。在一實施例中，蝕刻與在到達金屬或金屬氧化物時終止之非選擇性蝕刻一同進行。如圖2c中所觀察到，開口通孔填充有介電質(例如，氧化物)以沿陣列區201與週邊區202之間的邊界在陣列區201與週邊溝211_2內形成陣列縫隙211_1。陣列縫隙211_1根據記憶體裝置之架構(例如，已判定塊體大小尺寸)將儲存層級207、209兩者解析為較小儲存胞元群組。週邊溝211_2將儲存層級207、209與週邊區202隔離。
參見圖2d，整個結構同樣塗佈有光致抗阻劑且經圖案化以暴露週邊區202內之結構表面上之區域處的開口。亦蝕刻經暴露開口以形成在閘極源極層之多晶矽處終止之開口通孔。參見圖2e，接著用金屬填充通孔以形成至選擇閘極源極電晶體層206之接觸212。在一實施例中，儘管圖式中未展示，開口通孔首先填充有氧化物或其他介電質材料，該其他介電質材料同樣透過底部相繼蝕刻，從而形成用於後續接觸金屬填充之介電質分隔層。
參見圖2f，整個結構同樣塗佈有光致抗阻劑且經圖案化以暴露週邊區202內之結構表面上之區域處的另一開口。亦蝕刻經暴露開口以形成在源極線配線層204_2處終止之開口通孔。特別地，蝕刻用於形成穿透蝕刻終止層205 之圖2f之開口通孔，以便到達源極線配線層204_2。在一實施例中，使用終止於金屬處之非選擇性蝕刻(此係因為源極線佈線由金屬組成)。
參見圖2g，圖2f中所產生之通孔填充有金屬，以形成至源極線配線層204_2之接觸213。同樣，分隔層形成於接觸與其周圍之間，如上文關於接觸212所論述。
在一替代性實施例中，圖2d及圖2f之蝕刻與在到達多晶矽或金屬時終止之非選擇性蝕刻同時進行(因而，當到達多源極閘極層206時且當到達源極層204之金屬時，該蝕刻將終止)。透過臨界尺寸控制，亦可使不同深度蝕刻的總蝕刻時間大體上相同。此處，應記得，結構之表面覆蓋有光致抗阻劑且經圖案化以在需要蝕刻之表面中形成開口。藉由調整開口大小，可確立持續特定時間量之蝕刻之深度。舉例而言，相較於較大開口，較小開口可產生較淺的蝕刻深度。因而，可使應在閘極源極層206處終止之用於蝕刻之開口小於應在源極層204處終止之用於蝕刻之開口。若圖2d及圖2f之蝕刻同時進行，那麼同樣地，圖2e及圖2g之金屬填充亦可同時進行。
不論圖2d及圖2f之蝕刻是否同時或分開進行及/或圖2e及圖2g之金屬填充是否同時或分開進行，應注意蝕刻及金屬填充之整個其他順序可發生，此試圖形成至底層電路層203之接觸。用於到達層203之接觸之蝕刻及金屬填充可與符合上文所提供之教示之圖2d及圖2f之蝕刻以及圖2e及圖2g之填充分開或同時進行。舉例而言，就同時蝕刻 而言，可用於到達層203之蝕刻之經圖案化開口甚至大於用於應到達源極層204之蝕刻之開口。
參見圖2h，整個結構同樣塗佈有光致抗阻劑且經圖案化以暴露週邊區202內之結構表面上之區域處的開口。蝕刻經暴露開口以形成在蝕刻終止層205處終止之開口通孔。在一實施例中，在到達金屬或金屬氧化物時終止之非選擇性蝕刻用於在蝕刻終止層205(其可由(例如)金屬或金屬氧化物組成)處終止蝕刻。在另一實施例中，該蝕刻與圖2b中所進行之蝕刻相同。
如圖2i中所觀察到，並非填充形成於圖2h中之通孔，開口通孔保留開口213以便暴露週邊區202內之經堆疊層級區207、209兩者之多晶矽層環境。接著藉由(例如)以化學方式移除多晶矽而非周圍介電質或接觸金屬之環境化學反應蝕刻程序自該週邊區發掘或以其他方式移除經暴露多晶矽層。實例包括熱四甲基氫氧化銨(TMAH)。
在自週邊區202移除多晶矽儲存層級層之後，增加週邊202內之周圍介電質及/或用更多介電質保形地填充經暴露開口以形成如圖2j中所觀察到之完成結構。此處，可使用保形介電質「填充」程序(即，符合其應覆蓋之結構之表面形狀的程序)，諸如將液體形式之介電質塗覆至基板且接著使液體氧化物旋轉以填充由移除多晶矽造成之裂隙。然而，特別地，週邊202內之介電質之均勻度並非臨界參數，此係因為多晶矽已移除。此處，週邊202之絕緣體內之氣隙的存在實際上可改良隔離之程度。
在形成圖2j之結構之後，BEOL處理可開始以完成裝置之製造。BEOL處理可包括(例如)在電耦合至接觸212、213之晶圓表面上形成I/O結構。
應注意，在開始形成週邊接觸之前，圖2a至圖2j之方法以已完成用於所有裝置之層之結構開始。亦即，截至圖2a，已形成選擇閘極汲極電晶體裝置層210。相比之下，圖3a至圖3i展示另一實施例，其中週邊接觸之處理開始於選擇閘極汲極電晶體裝置之完全形成之前。
圖3a展示向上透過第二儲存層級309之完成結構。然而，已形成(例如，氮化物)犧牲層310，而並非駐留於第二儲存層級309上方之選擇閘極汲汲電晶體裝置層。在各種實施例中，氮化物層310用作用於形成較高層儲存胞元之硬式遮罩且一旦完成儲存胞元即犧牲。
參見圖3b，整個結構塗佈有光致抗阻劑且經圖案化以暴露結構表面上之區域處的開口。蝕刻經暴露開口以形成在蝕刻終止層305終止之開口通孔。如圖3c中所觀察到，開口通孔填充有介電質(例如，氧化物)以沿陣列區301與週邊區302之間的邊界在陣列區301與週邊溝311_2內形成陣列縫隙311_1。
如圖3d中所觀察到，整個結構塗佈有光致抗阻劑且經圖案化以暴露週邊區302內之結構表面上之區域處的開口。蝕刻經暴露開口以形成在蝕刻終止層305終止之開口通孔。此處，形成成對的開口通孔以較佳的暴露週邊302內之多晶矽區。亦即，由於週邊區302中未形成接觸，因此圖3d之週邊區302中比圖2h之週邊區202中存在更多需移除之 多晶矽。因此，為了暴露大量多晶矽，以圖3d之方法蝕刻更多通孔。
如圖3e中所觀察到，已發掘週邊區302內之多晶矽區。如圖3f中所觀察到，由經移除多晶矽形成之開口空隙(例如)利用如上文所描述之保形填充程序藉由(例如)增加及/或填充周圍氧化物來填充。
如圖3g中所觀察到，週邊302內之金屬接觸形成且選擇閘極汲極電晶體裝置層310形成於結構上方以形成完成結構。分隔可圍繞在如上文所描述的接觸而形成。為了在週邊內形成金屬接觸，對源極閘極306及源極層304之蝕刻可分開或同時進行。同樣，藉由蝕刻來形成之開口之金屬填充可分開或同時進行。在其中蝕刻同時形成之實施例中，臨界尺寸控制可用於同時產生不同蝕刻深度之蝕刻(例如，較淺蝕刻受較小之開口影響且較深蝕刻受較大開口影響)。亦可形成對較低電路層203之蝕刻及至其之接觸(同樣與其他蝕刻及填充同時或分開)。在形成圖3g之結構之後，可開始BEOL處理以形成電耦合至接觸314之I/O結構。
儘管以上描述已涉及NAND快閃記憶體儲存胞元技術，可設想，其他記憶體儲存胞元技術(其活性層由可藉由化學發掘程序移除之多晶矽或任何其他導電及/或半導電材料組成)可為用於利用本發明描述之教示的候選者。此類可能的儲存胞元技術可包括(但不限於)基於相位變換之儲存胞元、基於鐵電之儲存胞元(例如，FRAM)、基於磁之儲存胞元(例如，MRAM)、基於自旋轉移力矩之儲存胞元(例如，STT-RAM)、基於電阻器之儲存胞元(例如，ReRAM)或基於「憶阻器」之儲存胞元。
圖4展示上文所描述之方法。如上文所觀察到，方法包括形成儲存胞元三維堆疊，其中儲存胞元三維堆疊具有導電及/或半導電材料層(401)。該方法亦包括自鄰近於記憶體裝置之儲存區而駐留之週邊區發掘導電及/或半導電材料層，及在自儲存胞元三維堆疊上方延伸至儲存胞元三維堆疊下方的週邊區內形成接觸(402)。應注意，可在發掘程序之前或之後執行接觸。
圖5展示計算系統500之一實施例，該計算系統500可包括如上文所描述之三維記憶體裝置。計算系統500可為個人計算系統(例如，桌上型或膝上型電腦)或行動或手持型計算系統(諸如平板電腦裝置或智慧型電話)，或較大型計算系統(諸如伺服器計算系統)。
如圖5中所觀察到，基本計算系統可包括中央處理單元501(其可包括(例如)多個通用處理核心及安置於應用處理器或多核心處理器上之主記憶體控制器)、系統記憶體502、顯示器503(例如，觸控式螢幕、平板)、本地有線點對點連接(例如，USB)介面04、各種網路I/O功能505(諸如乙太網介面及/或蜂巢式調制解調器子系統)、無線區域網路(例如，WiFi)介面506、無線點對點連接(例如，藍芽)介面507以及全球定位系統介面508、各種感測器509_1至509_N(例如，一或多個陀螺儀、加速計、磁力計、溫度感測器、壓力感測器、濕度感測器等)、攝影機510、電池511、功率管理控制單元512、揚聲器以及麥克風513以及音訊編碼器/解碼器514。
應用處理器或多核心處理器550可包括其CPU 501內之一或多個通用處理核心515、一或多個圖形處理單 元516、記憶體管理功能517(例如，記憶體控制器)及I/O控制功能518。通用處理核心515通常執行計算系統之作業系統及應用軟體。圖形處理單元516通常執行圖形密集功能以(例如)產生呈現於顯示器503上之圖形資訊。記憶體控制功能517與系統記憶體502介接。
系統記憶體502可為(例如，位元組可定址)多層級系統記憶體。此處，計算系統之效能常常取決於其系統記憶體之效能。如本領域中所理解，程式碼「執行」於系統記憶體外。若資料或程式碼之部分當前並不在系統記憶體中，但係執行代碼所需的，自儲存裝置520(例如，非依電性硬碟驅動器(HDD)或半導體儲存裝置(SSD))調用所需資料或碼。自儲存裝置至系統記憶體之資訊傳遞可對應於，可提高如系統內訊務擁塞之系統低效及/或該系統內之系統或線程可閒置等待待載入至系統記憶體中之資訊。
因而，電腦系統設計者對新的更高密度之系統記憶體技術(諸如可包括具有根據上文教示之結構及/或製造之三維記憶體裝置之三維系統記憶體技術)產生興趣。利用三維系統記憶體技術，相比於具有二維系統記憶體技術(諸如SRAM或DRAM)之傳統電腦系統，系統記憶體之大小可明顯地增加。因而，程式碼或資料之所需部分並不存在於系統記憶體中之可能性降低，此又降低自儲存裝置至系統記憶體之持續低效資訊傳遞之可能性。
因而，在各種實施例中，可將上文詳細描述之三維記憶體作為(例如)多維系統記憶體之較低級別予以包括。此處，當較密集但較慢之系統記憶體技術(例如，三維NAND 快閃或其他三維技術)可用於較低級別時，較不密集但較快之系統記憶體技術(例如，DRAM)可用於較高級別而較密集但較慢之系統記憶體技術(例如，三維NAND快閃或其他三維技術)可用於較低級別。
在某種程度上，系統記憶體502中之任一級別由非依電性記憶體(諸如NAND快閃)組成，可採納非傳統計算系統範例。舉例而言，可清除儲存裝置520，或軟體應用(諸如資料庫應用)可耗盡系統記憶體並「提交」至系統記憶體502而非儲存裝置520。
返回參見計算系統500，應注意，電腦之儲存裝置520亦可由諸如上文詳細描述之三維記憶體裝置之三維記憶體技術構建。功率管理控制單元512大體上控制系統500之功率消耗。
觸控螢幕顯示器503、通訊介面504至507、GPS介面508、感測器509、攝影機510及揚聲器/麥克風編解碼器513、514中之每一者亦可視為與包括(若適當)積體外圍裝置(例如，510)之整個計算系統相關之I/O(輸入及/或輸出)之各種形式。取決於實施，各種此等I/O組件中之一者可整合於應用處理器/多核心處理器550上或可位於晶粒外或在應用處理器/多核心處理器550之封裝外。
在前述說明書中，已參照本發明的特定例示性實施例描述了本發明。然而，可在不背離如所附申請專利範圍中所闡述之本發明之更廣泛精神及範疇的情況下對本發明做出各種修改及改變將是顯而易見的。因此，應在說明性意義上而非限制性意義上看待說明書和圖式。
201‧‧‧陣列區
202‧‧‧週邊區
203‧‧‧較低電晶體
204‧‧‧源極層
204_1、204_3、206_2、、208、210_2‧‧‧介電質層
204_2‧‧‧傳導導電層
205‧‧‧蝕刻終止層
206‧‧‧選擇柵極閘極源極電晶體結構
206_1、210_1‧‧‧多晶矽層
207‧‧‧儲存裝置之第一層級
209‧‧‧儲存裝置之第二層級
210‧‧‧選擇柵極閘極漏極汲極電晶體結構

Claims (22)

  1. 一種半導體晶片，其包含：i)一基板；ii)一儲存胞元陣列，該儲存胞元陣列包含位在該基板上方之堆疊儲存胞元，該等堆疊儲存胞元具有一第一垂直長度，該第一垂直長度定義為從各別的一最底部之儲存胞元至一最頂部之儲存胞元的一距離；以及，iii)在該儲存胞元陣列外部的一週邊區，該週邊區沒有堆疊儲存胞元，該週邊區包含至少一導電行，該至少一導電行具有大於該第一垂直長度之一第二垂直長度，該週邊區包含做在一第二介電質中的一開口內部之一第一介電質，其中，如形成在該開口內部之該第一介電質具有大於該第二垂直長度之一第三垂直長度。
  2. 如請求項1之半導體晶片，其中該等儲存胞元為快閃儲存胞元。
  3. 如請求項2之半導體晶片，其中該等快閃儲存胞元為NAND快閃儲存胞元。
  4. 如請求項1之半導體晶片，其中該至少一導電行中之至少一者的一末端接觸包含多晶矽的一導電結構。
  5. 如請求項1之半導體晶片，其中該至少一導電行中之至少一者的一末端接觸一導電元件。
  6. 如請求項5之半導體晶片，其中該導電元件為一後段工藝導電元件。
  7. 如請求項1之半導體晶片，其中該至少一導電行係由金屬所構成。
  8. 如請求項1之半導體晶片，其中一氣隙如被形成在該第二介電質中地存在於該第一介電質中。
  9. 一種計算系統，其包含：多個處理核心；一系統記憶體；一系統記憶體控制器，其在該系統記憶體與該等多個處理核心之間耦合；一網路介面；以及，一大量儲存裝置，該大量儲存裝置包含一半導體晶片，該半導體晶片包含有以下i)及ii)：i)一儲存胞元陣列，其包含堆疊儲存胞元，該等堆疊儲存胞元具有一第一垂直長度，該第一垂直長度定義為在該等堆疊儲存胞元的堆疊末端之間的一距離；以及，ii)在該儲存胞元陣列外部的一週邊區，該週邊區沒有堆疊儲存胞元，該週邊區包含至少一導電行，該至少一導電行具有大於該第一垂直長度之一第二垂直長度，該週邊區包含做在該週邊區中的一開口內部之介電質，其中，該開口內部之介電質具有大於該第一垂直長度之一第三垂直長度。
  10. 如請求項9之計算系統，其中該等儲存胞元為快閃儲存胞元。
  11. 如請求項10之計算系統，其中該等快閃儲存胞元為NAND快閃儲存胞元。
  12. 如請求項9之計算系統，其中該至少一導電行中之至少一者的一末端接觸包含多晶矽的一導電結構。
  13. 如請求項9之計算系統，其中該至少一導電行中之至少一者的一末端接觸一導電元件。
  14. 如請求項13之計算系統，其中該導電元件為一後段工藝導電元件。
  15. 如請求項9之計算系統，其中該至少一導電行係由金屬所構成。
  16. 如請求項9之計算系統，其中一氣隙如被形成在第二介電質中地存在於第一介電質中。
  17. 一種形成半導體晶片之方法，其包含：形成數個電氣半導體材料與電氣隔離材料之交替層；在該等電氣半導體材料與電氣隔離材料之交替層的一內部區中形成堆疊儲存胞元；在該等電氣半導體材料與電氣隔離材料的一外部區中，藉由蝕刻穿透該等交替層的一孔洞來移除該電氣半導體材料，以使得該孔洞至少延伸橫跨從該等堆疊儲存胞元之一第一末端至該等堆疊儲存胞元之一第二末端的一第一距離，並且，發掘藉由該孔洞而被暴露的該電氣隔離材料；在藉由該發掘所產生的空體中形成更多的電氣隔 離材料；以及，形成穿透該外部區之至少延伸橫跨該第一距離之一導電行。
  18. 如請求項17之方法，其中該等儲存胞元為快閃儲存胞元。
  19. 如請求項17之方法，其中該導電行係在該發掘之前形成。
  20. 如請求項17之方法，其中該導電行係在該發掘之後形成。
  21. 如請求項17之方法，其中該更多的電氣隔離材料係用一保形填充程序形成。
  22. 如請求項21之方法，其中該保形填充程序包含將液體介電質引入至該等空體。
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