TWI646667B - 三維堆疊半導體結構之製造方法及其製得之結構 - Google Patents
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Abstract
一種三維堆疊半導體結構之製造方法及其製得之結構。實施例之製造方法中，形成一多層堆疊於一基板上方，多層堆疊包括複數個氮化層和複數個多晶矽層交替堆疊而成。形成複數個通道孔垂直於基板。圖案化多層堆疊而形成線性間距於通道孔之間且垂直於基板，其中該些線性間距向下延伸而暴露出氮化層和多晶矽層之側壁。透過線性間距以具有氣隙之複數層絕緣層置換多晶矽層，和透過線性間距以複數層導電層置換氮化層。
Description
本發明是有關於一種三維堆疊半導體結構之製造方法及其製得之結構，且特別是有關於一種具有氣隙(air-gaps)於絕緣層內之三維堆疊半導體結構及其製造方法。
非揮發性記憶體元件在設計上有一個很大的特性是，當記憶體元件失去或移除電源後仍能保存資料狀態的完整性。目前業界已有許多不同型態的非揮發性記憶體元件被提出。不過相關業者仍不斷研發新的設計或是結合現有技術，進行記憶胞平面的堆疊以達到具有更高儲存容量的記憶體結構。例如已有一些三維堆疊反及閘(NAND)型快閃記憶體結構被提出。然而，傳統的三維堆疊記憶體結構仍有一些問題需要被解決。
例如，於三維堆疊記憶體結構中的一陣列區域中，相鄰疊層之導電層之間的電容過高，而當結構中的陣列區域更大或是所需架構的疊層數目更多時，電容會更高。再者，以傳統方
法製作的三維堆疊記憶體結構，當結構中所需架構的疊層數目很多時，其堆疊容易出現彎曲甚至倒塌的問題。
本發明係有關於一種三維堆疊半導體結構之製造方法及其製得之結構。根據實施例，多個具有氣隙(air-gaps)的絕緣層和導電層交替堆疊，使形成的三維堆疊記憶體結構之重量可減少，且可降低相鄰導電層之間的電容。
根據一實施例，係提出一種三維堆疊半導體結構之製造方法，包括：形成一多層堆疊於一基板上方，多層堆疊包括複數個氮化層和複數個多晶矽層交替堆疊而成；形成複數個通道孔垂直於基板；圖案化多層堆疊而形成線性間距於通道孔之間且垂直於基板，其中該些線性間距向下延伸而暴露出氮化層和多晶矽層之側壁；透過線性間距以具有氣隙之複數層絕緣層置換多晶矽層；和透過線性間距以複數層導電層置換氮化層。
根據一實施例，係提出一種三維堆疊半導體結構，包括一基板，具有一陣列區域(array area)和一周邊區域；一圖案化多層堆疊(patterned multi-layered stack)形成於基板上方且位於陣列區域內。圖案化多層堆疊包括：具有氣隙之複數層絕緣層；複數層導電層，其中絕緣層和導電層係交替地堆疊；和複數個通道孔垂直於基板並向下延伸而穿過絕緣層和導電層。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：
10‧‧‧基板
11M‧‧‧多層堆疊
21M-1‧‧‧圖案化多層堆疊
111‧‧‧氮化層
112‧‧‧多晶矽層
113‧‧‧底氧化層
114‧‧‧頂氧化層
12‧‧‧孔洞
13‧‧‧通道孔
131‧‧‧電荷捕捉層
132‧‧‧多晶矽通道層
133‧‧‧介電介質層
14‧‧‧帽蓋氧化層
16‧‧‧線性圖案
161、162、163‧‧‧線性間距
171‧‧‧第一空腔
172‧‧‧第二空腔
18‧‧‧氧化層
181‧‧‧第一氧化部
182‧‧‧第二氧化部
19‧‧‧導電層
191‧‧‧介電內襯層
192‧‧‧氮化鈦層
193‧‧‧金屬鎢層
Gair‧‧‧氣隙
aX‧‧‧短軸
aL‧‧‧長軸
Lair‧‧‧氣隙的最大長度
Li‧‧‧氣隙至相鄰導電層之距離
第1~8B圖係繪示本發明一實施例之三維堆疊半導體結構之製造方法。
在此揭露內容之實施例中，係提出三維堆疊半導體結構之製造方法及其製得之結構。根據實施例提出之製造方法，於三維堆疊記憶體結構中的一陣列區域中，一圖案化多層堆疊(a patterned multi-layered stack)包括多個具有氣隙(air-gaps)的絕緣層和導電層交替堆疊形成於一基板上方。根據實施例之方法可以減少三維堆疊記憶體結構的重量，因此於製造三維堆疊記憶體結構時，通道孔(channel hole)結構(例如具有ONO層和多晶矽通道層)作為支撐柱體可以支撐更多的疊層。再者，由於絕緣層內氣隙(air-gaps)的存在，可降低疊層之相鄰導電層(例如做為字元線)之間的電容。再者，實施例方法不會對結構中的相關元件和層造成損傷。實施例方法特別適合用於製造具有大面積陣列區域的三維堆疊記憶體結構，且製得的結構具有穩固的架構(因絕緣層重量減少，造成對支撐柱體較少的重量負載)、相關元件和層具有完整構型、以及可增進三維堆疊記憶體結構的電子特性。
此揭露內容之實施例其應用十分廣泛，可應用在許多三維堆疊半導體結構之製程。舉例來說，實施例可應用在三維垂直通道(vertical-channel)式之半導體元件，但本揭露並不以此
應用為限。以下係提出相關實施例，配合圖示以詳細說明本揭露所提出之三維堆疊半導體結構之製造方法及其相關結構。然而本揭露並不僅限於此。實施例中之敘述，如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，本揭露欲保護之範圍並非僅限於所述之態樣。
需注意的是，本揭露並非顯示出所有可能的實施例，相關領域者可在不脫離本揭露之精神和範圍內對實施例之結構和製程加以變化與修飾，以符合實際應用所需。因此，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式係已簡化以利清楚說明實施例之內容，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。
再者，說明書與請求項中所使用的序數例如”第一”、”第二”、”第三”等之用詞，是為了修飾請求項之元件，其本身並不意含及代表該請求元件有任何之前的序數，也不代表某一請求元件與另一請求元件的順序、或是製造方法上的順序，該些序數的使用僅用來使具有某命名的一請求元件得以和另一具有相同命名的請求元件能作出清楚區分。
第1~8B圖繪示本發明一實施例之三維堆疊半導體結構之製造方法。如第1圖所示，一多層堆疊(a multi-layered stack)11M形成於一基板10上，多層堆疊11M包括複數個第一暫置層(first dummy layers)例如氮化層(nitride layers)111和
複數個第二暫置層(second dummy layers)例如多晶矽層(polysilicon layers)112沿著垂直於基板10之一方向(例如Z方向)交替堆疊。一實施例中，做為第一暫置層之氮化層111例如是氮化矽(silicon nitride)，做為第二暫置層112之多晶矽層112例如是N型重摻雜多晶矽層(N+ polysilicon layers)或P型重摻雜多晶矽層(P+ polysilicon layers)。一實施例中，如後續步驟中欲以氫氧化四甲基銨(tetra-methyl ammonium hydroxide，TMAH)浸置而移除多層堆疊11M的第二暫置層，則以N型重摻雜多晶矽層為第二暫置層(亦即，在TMAH蝕刻液中，N型重摻雜多晶矽比起P型重摻雜多晶矽可以更快速地被去除)。
再者，一實施例中，三維堆疊半導體結構更包括一底氧化層(bottom oxide layer)113和一頂氧化層(top oxide layer)114，其中底氧化層113形成於基板10上，多層堆疊11M形成於底氧化層113上，一頂氧化層114(做為一硬質遮罩)形成於多層堆疊11M上，如第1圖所示。
之後，例如以蝕刻形成複數個孔洞(holes)12垂直於基板10。如第2圖所示，孔洞12穿過頂氧化層114、多層堆疊11M和底氧化層113。向下延伸的孔洞12係停在底氧化層113上，並暴露出氮化層111之側壁和多晶矽層112之側壁。
之後，形成垂直於基板10的複數個通道孔(channel holes)。一實施例中，各個通道孔13包括一電荷捕捉層(charge trapping layer)131(做為一記憶層之用)為孔洞12之
一襯裡(a liner)、一多晶矽通道層(polysilicon channel layer)(例如未摻雜之多晶矽)132沿著電荷捕捉層131沉積(亦即多晶矽通道層132係如一多晶矽襯裡之構型)、以及一介電介質層(dielectric medium layer)133填滿孔洞12內之剩餘空間，如第3圖所示。而介電介質層133例如是氧化層或空氣。再者，一實施例中，做為一記憶層之電荷捕捉層131例如是一ONO層或一ONONO層或一ONONONO層。例如，電荷捕捉層131可能包括一阻擋氧化層(blocking oxide layer)(相鄰於氮化層111和多晶矽層112之側壁)、一氮化物捕捉層(trapping nitride layer)和一穿隧氧化層(tunneling oxide layer)(相鄰於多晶矽通道層132)。於實施例之示例圖式中，雖然是以通心粉式的通道結構(amacaroni-type channel configuration)做示例(亦即，多晶矽係部分填充以做為通道孔13之一通道層)，但本揭露並不以此為限。多晶矽亦可完全填充於孔洞以做為通道層，以符合實際應用時之需求。因此，本揭露並不特別僅限制於某一特定態樣之應用。再者，一帽蓋氧化層(cap oxide layer)14可形成於頂氧化層上並覆蓋通道孔13以保護多晶矽通道，如第3圖所示。在一些實施例中，蝕刻後的孔洞12可以是停在基板10上，且可蝕刻多晶矽通道層132以形成間隙壁，使多晶矽通道層132和基板10之間短路。該些實施態樣亦屬本揭露之應用態樣。
請參照第4A圖和第4B圖。第4A圖為根據本揭露之一實施例沿著第4B圖中之剖面線4A-4A繪製之結構剖面圖。
第4B圖為根據本揭露之一實施例中通道孔13和一線性圖案(line pattern)16的其中一種應用態樣之上視圖。然本揭露並不僅限於如第4B圖所示之蜂巢狀排列之通道孔的應用態樣。
如第4A圖和第4B圖所示，在形成通道孔13和帽蓋氧化層14之後，多層堆疊11M被圖案化而形成一線性圖案16和多個圖案化多層堆疊(patterned multi-layered stack)21M-1。線性圖案16可協助後續進行的材料置換步驟。一實施例中，線性圖案16包括多個線性間距(linear spaces)(例如第4B圖中之線性間距161、162、163)於通道孔13之間，且線性間距垂直於基板10(亦即，沿著Z-方向延伸)，如第4A圖所示。第4A圖中，例如線性間距162係向下延伸並暴露出氮化層111之側壁和多晶矽層112之側壁。再者，一實施例中，線性間距(如第4A圖之線性間距162)的垂直延伸方向(例如沿著Z-方向)係平行於通道孔13的垂直延伸方向(例如沿著Z-方向)。
一實施例中，一線性圖案16可定義出數個圖案化多層堆疊21M-1(如第4A圖所示)，且各個圖案化多層堆疊21M-1可包括數個通道孔13於兩相鄰線性間距之間，例如線性間距161和162之間(如第4B圖所示)。一實施例中，各圖案化多層堆疊21M-1可包括4個或8個通道孔13於兩相鄰線性間距之間，可視實際應用情況與需求而定。
接著，透過線性圖案16進行材料置換步驟，以置換圖案化多層堆疊中的暫置層。例如，透過線性圖案16的線性間
距，將多晶矽層112置換為具有氣隙之絕緣層(例如氧化層)；以及透過線性圖案16的線性間距，將氮化層111置換為導電層。
如第5圖所示，移除多晶矽層112。其中多晶矽層112可利用乾式蝕刻或濕式蝕刻而移除。一實施例中，該些多晶矽層112係以浸置氫氧化四甲基銨(tetra-methyl ammonium hydroxide，TMAH)的方式而移除(亦即，使用TMAH溶液做為一蝕刻液)。TMAH對於氧化物和氮化物有很高的選擇比。在浸置TMAH期間，TMAH溶液僅對於多晶矽進行蝕刻而不會損傷ONO層或ONONO層或ONONONO層(亦即，電荷捕捉層131)的上氧化層，因而可保持ONO層或ONONO層或ONONONO層之閘極氧化層的良好完整性(gate oxide integrity，GOI)。在完全移除多晶矽層112後，會形成多個第一空腔(first cavities)171，至此氮化矽層(例如，SiN)111仍留在結構中，如第5圖所示。
接著，如第6A圖所示，沉積具氣隙Gair之多層氧化層(oxide layers)18於第一空腔171，以做為置換多晶矽層112的絕緣層。其中，包覆於各氧化層18之中的氣隙Gair可透過兩階段沈積而形成。第6B圖係為第6A圖中位於第一空腔其中一者之氧化層18的放大示意圖。一實施例中，氧化層18的沈積例如是包括：(1)保形地(conformally)沉積第一氧化部181(第6B圖)於第一空腔171(亦即，在對應的第一空腔171中的各第一氧化部181係形成為氧化物襯裡)；以及(2)沿著第一氧化部181非保形
地(non-conformally)沉積第二氧化部182於第一空腔171，以產生氣隙Gair包覆於氧化層18之中。換句話說，在第一空腔171處的氣隙Gair被第一氧化部181和第二氧化部182所包覆。
再者，進行一非等向性蝕刻步驟(例如，乾蝕刻或濕蝕刻)以移除部分的氧化層(以移除不當覆蓋氮化層111的氧化物部分)，因而暴露出氮化層111，如第6A圖所示。
一實施例中，各氣隙Gair係被氧化層18完全地包覆，如第6A圖所示。第6A圖中，氣隙Gair係與相鄰兩該些氮化層111相隔開一距離，且具有一紡錘型剖面(spindle-shaped cross-section)。一實施例中，氣隙Gair的紡錘型剖面例如是具有相交之一短軸aX(垂直於基板10)和一長軸aL(平行於基板10)。再者，一實施例中，氣隙Gair可實質上位於氧化層18的中央。
之後，透過線性圖案16的線性間距將氮化層111置換為導電層(例如包括金屬層)。如第7圖所示，進行氮化層111之移除步驟；例如，利用浸置在熱磷酸溶液(H3PO4)中的方式，將氮化層111完全地移除，而形成多個第二空腔(second cavities)172，因而暴露出通道孔13和氧化層18。
接著，如第8A圖所示，形成導電層19於該些第二空腔172以完成氮化層111的置換。類似地，導電層19係以化學乾式蝕刻(chemical dry etching，CDE)或濕蝕刻(非等向性蝕刻)進行圖案化，以回拉(pull back)導電層19之側壁，因而避免相鄰導電層19之間有不必要的連結(造成短路)。於垂直通道式
(VC)半導體元件之應用中，導電層19可做為字元線。再者，於第8A圖中，具紡錘型剖面之氣隙Gair具有一最大長度Lair垂直於基板10(亦即，最大長度Lair係平行於Z-方向)，且氣隙Gair係與相鄰兩導電層19相隔開一距離Li。於一實施例中，最大長度Lair大於距離Li；例如，最大長度Lair相對於距離Li之一比值係等於2或大於2。如第8A圖所示，對於一氧化層18而言，氧化材料的長度(Li)和氣隙Gair的長度(Lair)例如可表示為：Li：Lair：Li=,1：2：1。
再者，各導電層19例如是一多層構型(multi-layered configuration)。第8B圖係為根據一實施例之第8A圖中一第二空腔內之導電層19的一局部放大圖。一實施例中，第二空腔172內之導電層19可包括一高介電常數之介電內襯層(high-k dielectric liner film)191(例如：氧化鋁(AlOx)或氧化鉿(HfOx))於第二空腔172內；一氮化鈦(titanium nitride，TiN)層192沉積於第二空腔172內並沿著高介電常數之介電內襯層191而沉積；以及一金屬鎢(W)層193填滿第二空腔172內之剩餘空間。導電層19之金屬鎢層193可降低字元線電阻。
根據上述實施例提出三維堆疊半導體結構之製造方法，所製得之一三維堆疊記憶體結構的一陣列區域中，一圖案化多層堆疊包括多個具有氣隙的絕緣層(例如氧化層18)和導電層(例如導電層19)交替堆疊可形成於一基板上方。由於三維堆疊記憶體結構的陣列區域是大面積區域，氣隙的存在可以減少三維堆
疊記憶體結構的重量，使作為支撐柱體的通道孔結構(例如包括ONO層和多晶矽通道層)在三維堆疊記憶體結構的製程中可以支撐更多的疊層。再者，氣隙Gair的存在可降低疊層之相鄰導電層19之間的電容(氧化物之介電常數為3.9，空氣之介電常數為1)，因而增進應用本揭露之三維堆疊記憶體結構的電子特性。再者，實施例方法不會對結構中的相關元件和層造成損傷。實施例方法特別適合用於製造具有高和細的支撐柱體(例如通道孔)或疊層數目很多的三維堆疊記憶體結構，且製得的結構具有穩固的架構(因絕緣層重量減少，造成對支撐柱體較少的重量負載)、相關元件和層具有完整構型以及可提供三維堆疊記憶體結構穩定的電子特性。再者，實施例之三維堆疊記憶體結構係採用不費時和非昂貴之製程進行製作，十分適合量產。
如上述圖示之結構和步驟，是用以敘述本揭露之部分實施例或應用例，本揭露並不限制於上述結構和步驟之範圍與應用態樣。其他不同結構態樣之實施例，例如不同內部組件的已知構件都可應用，其示例之結構和步驟可根據實際應用之需求而調整。因此圖示之結構僅為舉例說明之用，而非限制之用。通常知識者當知，應用本揭露之相關結構和步驟過程，例如三維堆疊半導體結構中於陣列區域的相關元件和層的排列方式，或氣隙的形狀與相對位置，或步驟細節等，都可能以依實際應用樣態所需而可能有相應的調整和變化。
綜上所述，雖然本發明已以實施例揭露如上，然其
並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
Claims (10)
- 一種三維堆疊半導體結構之製造方法，包括：形成一多層堆疊(a multi-layered stack)於一基板上方，該多層堆疊包括複數個氮化層(nitride layers)和複數個多晶矽層(polysilicon layers)交替堆疊而成；形成複數個通道孔(channel holes)垂直於該基板；圖案化該多層堆疊而形成線性間距(linear spaces)於該些通道孔之間且垂直於該基板，其中該些線性間距向下延伸而暴露出該些氮化層和該些多晶矽層之側壁；透過該些線性間距以具有氣隙(air-gaps)之複數層絕緣層置換該些多晶矽層；和透過該些線性間距以複數層導電層置換該些氮化層。
- 如申請專利範圍第1項所述之三維堆疊半導體結構之製造方法，其中一底氧化層形成於該基板上，該多層堆疊形成於該底氧化層上，和一頂氧化層形成於該多層堆疊上，其中該些通道孔向下延伸而停止於該底氧化層上。
- 如申請專利範圍第2項所述之三維堆疊半導體結構之製造方法，更包括形成一帽蓋氧化層(cap oxide layer)於該頂氧化層上，其中該帽蓋氧化層覆蓋該些通道孔，且圖案化該多層堆疊而形成該些線性間距之步驟係於形成該帽蓋氧化層之後進行，其中該些線性間距向下延伸而暴露出該底氧化層。
- 如申請專利範圍第1項所述之三維堆疊半導體結構之製造方法，其中以該些絕緣層置換該些多晶矽層之步驟係包括：完全地移除該些多晶矽層而形成複數個第一空腔；和沉積複數層氧化層(oxide layers)於該些第一空腔以做為該些絕緣層，其中沉積該些氧化層包括：保形地(conformally)沉積第一氧化部於該些第一空腔；和非保形地(non-conformally)沉積第二氧化部於該些第一空腔而形成該些氣隙；其中各該些氣隙分別完整地包覆於各該些氧化層之中。
- 一種三維堆疊半導體結構，包括：一基板，具有一陣列區域(array area)和一周邊區域(peripheral area)；一圖案化多層堆疊(patterned multi-layered stack)形成於該基板上方且位於該陣列區域內，該圖案化多層堆疊包括：具有氣隙(air-gaps)之複數層絕緣層；複數層導電層，其中該些絕緣層和該些導電層係交替地堆疊；複數個通道孔(channel holes)垂直於該基板並向下延伸而穿過該些絕緣層和該些導電層；和一底氧化層，形成於該基板上； 其中，向下延伸之該些通道孔係停止於該底氧化層之中，且該些通道孔的底部係與該底氧化層直接接觸。
- 如申請專利範圍第5項所述之三維堆疊半導體結構，其中該圖案化多層堆疊形成於該底氧化層上，和一頂氧化層形成於該圖案化多層堆疊上。
- 如申請專利範圍第6項所述之三維堆疊半導體結構，其中一帽蓋氧化層(cap oxide layer)形成於該頂氧化層上並覆蓋該些通道孔，其中該些通道孔之一係包括：一電荷捕捉層(charge trapping layer)為對應之該通道孔之一襯裡(liner)；一多晶矽通道層(polysilicon channel layer)沿著該電荷捕捉層沉積；和一介電介質層(dielectric medium layer)填滿對應之該通道孔內剩餘空間。
- 如申請專利範圍第5項所述之三維堆疊半導體結構，其中具有該些氣隙之該些絕緣層係為具有該些氣隙之複數層氧化層，其中該些氧化層各包括：一第一氧化部保形地沉積；和一第二氧化部沿著該第一氧化部非保形地沉積以產生該些氣隙之一，其中該些氣隙之一被該第一氧化部和該第二氧化部完整地包覆。
- 如申請專利範圍第5項所述之三維堆疊半導體結構，其中該些絕緣層之該些氣隙之一係具有一紡錘型剖面(spindle-shaped cross-section)，其中該些氣隙之一的該紡錘型剖面係具有一最大長度Lair垂直於該基板，該氣隙係與相鄰兩該些導電層相隔開一距離Li，其中該最大長度Lair大於該距離Li。
- 如申請專利範圍第9項所述之三維堆疊半導體結構，其中該最大長度Lair相對於該距離Li之一比值係等於或大於2。
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2017
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