TWI712171B - 半導體元件 - Google Patents
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Abstract
一種半導體元件，包含一基底；一源極區域與一汲極區域；一閘極介電層；以及一鐵電材料層，其中該鐵電材料層與該源極區域重疊並與該汲極區域重疊。所述基底包含一通道層。一閘極設置在該基底上。所述鐵電材料層係設置在該通道層與該閘極之間。
Description
本發明係有關於半導體技術領域，特別是有關於一種氧化物半導體(oxide semiconductor,OS)場效電晶體(field effect transistor,FET)半導體元件。
已知，氧化物半導體場效電晶體(OSFET)半導體元件常應用於顯示器中作為薄膜電晶體驅動元件，或者可應用於半導體領域，作為低功率元件或記憶體元件等。
為了使OSFET半導體元件能達到超低漏電流，目前是透過增加OSFET半導體元件的恕限電壓(threshold voltage,Vt)的方式，例如，對背閘極(back gate)施加一負電壓VBG，且VBG的絕對值需大於施加於OSFET半導體元件的閘極上的閘極電壓VGE(VGE通常是正電壓)。
然而，這樣的作法需要設計額外的負高壓電荷泵(negative charge pumps)，因而佔據許多晶片面積。
本發明的主要目的在提供一種改良的OSFET半導體元件，可以解決上述先前技藝的不足與缺點。
本發明另一實施例披露一種半導體元件，包含一基底；一源極區域與一汲極區域；一閘極介電層；以及一鐵電材料層，其中該鐵電材料層與該源極區域重疊並與該汲極區域重疊。所述通道層包含氧化物半導體材料，其中，所述氧化物半導體材料包含c-IGZO、a-IGZO或CAAC-IGZO。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉較佳
實施方式，並配合所附圖式，作詳細說明如下。然而如下之較佳實施方式與圖式僅供參考與說明用，並非用來對本發明加以限制者。
1:半導體元件
10:基底
100:通道層
110:背閘氧化層
120:源極區域
130:間隙
140:汲極區域
210:閘極介電層
210a:凹陷上表面
211:邊緣
220:鐵電材料層
221:邊緣
220a:凹陷區域
230:中間緩衝層
300:閘極
300a:閘極突出部
301:垂直閘極側邊
410:背閘極
VGE:閘極電壓
VBG:背閘極電壓
VS:源極電壓
VD:汲極電壓
第1圖為依據本發明一實施例所繪示的一種半導體元件的剖面示意圖。
第2圖為依據本發明另一實施例所繪示的一種半導體元件的剖面示意圖。
在下文中，將參照附圖說明細節，該些附圖中之內容亦構成說明書細節描述的一部份，並且以可實行該實施例之特例描述方式來繪示。下文實施例已描述足夠的細節俾使該領域之一般技藝人士得以具以實施。
當然，亦可採行其他的實施例，或是在不悖離文中所述實施例的前提下作出任何結構性、邏輯性、及電性上的改變。因此，下文之細節描述不應被視為是限制，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。
請參閱第1圖，其為依據本發明一實施例所繪示的一種半導體元件的剖面示意圖。如第1圖所示，半導體元件1包含一基底10，例如一半導體基底。根據本發明一實施例，基底10包含一通道層100以及一背閘氧化層110，直接接觸通道層100。根據本發明一實施例，通道層100包含氧化物半導體材料，例如，結晶形IGZO(c-IGZO)、非晶形IGZO(a-IGZO)或c軸結晶IGZO(CAAC-IGZO)，但不限於此。此外，通道層100可以是單層或多層結構。
根據本發明一實施例，在通道層100上設置有一源極區域120與一汲極區域140。根據本發明一實施例，源極區域120與汲極區域140可以利用沉積製程及後續的圖案化製程來形成。例如，沉積製程可以包括物理氣相沉積(PVD)製程或有機金屬化學氣相沉積(MOCVD)製程等。圖案化製程可以包括光學微影製程及
蝕刻製程。
根據本發明一實施例，源極區域120與汲極區域140可以包括單層金屬或多層金屬堆疊結構。例如，源極區域120與汲極區域140可以包含銅及銅合金構成的堆疊結構或者銅及鉬的堆疊結構等，但不限於此。在其它實施例中，源極區域120與汲極區域140可以包含透明導電材料，例如，銦錫氧化物(ITO)等。
根據本發明一實施例，在源極區域120與汲極區域140之間設有一間隙130。源極區域120與汲極區域140彼此被間隙130隔開而不互相接觸。
根據本發明一實施例，半導體元件1另包含一閘極介電層210。閘極介電層210共形的覆蓋間隙130的內表面，並且在間隙130中，閘極介電層210係直接接觸通道層100。根據本發明一實施例，閘極介電層210可以包含矽氧層、含氮矽氧層或高介電常數材料等。
根據本發明一實施例，半導體元件1另包含一鐵電材料層220，其中鐵電材料層220與源極區域120部分重疊，並與汲極區域140部分重疊。根據本發明一實施例，鐵電材料層220可以包含HfZrOx、BaTiO3、PbTiO3、PbZrxTiO3、KNbO3、LiNbO3、LiTaO3、Sr1-xBaxNb2O6、Ba0.8Na0.4Nb2O6，或其它材料。根據本發明一實施例，鐵電材料層220共形的覆蓋閘極介電層210的一凹陷上表面210a。
根據本發明一實施例，半導體元件1另包含一閘極300，設置在基底10上。根據本發明一實施例，鐵電材料層220係設置在通道層100與閘極300之間。根據本發明一實施例，鐵電材料層220係設置在閘極300與閘極介電層210之間。根據本發明一實施例，閘極300完全填滿鐵電材料層220於間隙130正上方的一凹陷區域220a，如此在源極區域120與汲極區域140之間形成一閘極突出部300a。
根據本發明一實施例，半導體元件1另包含一中間緩衝層230，設於閘極介電層210與鐵電材料層220之間。根據本發明一實施例，中間緩衝層230可以包含氮化鈦(TiN)。根據本發明另一實施例，中間緩衝層230可以包含氧化鋁(Al2O3)。
根據本發明又另一實施例，中間緩衝層230可以包含金屬，例如，鎢(W)、鈦(Ti)或鈷(Co)。
根據本發明一實施例，半導體元件1另包含一背閘極410，直接接觸背閘氧化層110。操作時，背閘極410係被施加一背閘極電壓VBG，其中VBG<0V，且VBG的絕對值小於施加於OSFET半導體元件的閘極上的閘極電壓VGE(VGE通常是正電壓或VGE>0V)。此外，操作時，源極區域120接地(源極電壓VS=0V)，而汲極區域140則被施加一正電壓(汲極電壓VD>0V)。
在第1圖中，閘極300具有一垂直閘極側邊301，而垂直閘極側邊301與鐵電材料層220的一邊緣221切齊。此外，在第1圖中的閘極介電層210凸出於垂直閘極側邊301。在另一實施例中，如第2圖所示，閘極介電層210邊緣211可以與垂直閘極側邊301切齊。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
1:半導體元件
10:基底
100:通道層
110:背閘氧化層
120:源極區域
130:間隙
140:汲極區域
210:閘極介電層
210a:凹陷上表面
220:鐵電材料層
221:邊緣
220a:凹陷區域
230:中間緩衝層
300:閘極
300a:閘極突出部
301:垂直閘極側邊
410:背閘極
VGE:閘極電壓
VBG:背閘極電壓
VS:源極電壓
VD:汲極電壓
Claims (17)
- 一種半導體元件，包含：一基底，其中該基底包含一通道層；一閘極，設置在該基底上；一源極區域與一汲極區域，其中在該源極區域與該汲極區域之間設有一間隙；一閘極介電層，其中在該間隙中，該閘極介電層係直接接觸該通道層；以及一鐵電材料層，其中該鐵電材料層與該源極區域重疊並與該汲極區域重疊。
- 如請求項1所述的半導體元件，其中該鐵電材料層係設置在該通道層與該閘極之間。
- 如請求項1所述的半導體元件，其中該鐵電材料層係設置在該閘極與該閘極介電層之間。
- 如請求項1所述的半導體元件，其中該通道層包含氧化物半導體材料。
- 如請求項4所述的半導體元件，其中該氧化物半導體材料包含c-IGZO、a-IGZO或CAAC-IGZO。
- 如請求項1所述的半導體元件，其中該閘極具有一垂直閘極側邊，其中該垂直閘極側邊與該鐵電材料層的一邊緣切齊。
- 如請求項6所述的半導體元件，其中該閘極介電層凸出於該垂直閘極側 邊。
- 如請求項6所述的半導體元件，其中該閘極介電層的一邊緣與該垂直閘極側邊切齊。
- 如請求項1所述的半導體元件，其中該鐵電材料層與該源極區域部分重疊，並與該汲極區域部分重疊。
- 如請求項1所述的半導體元件，其中該閘極介電層共形的覆蓋該間隙的內表面。
- 如請求項10所述的半導體元件，其中在該間隙中，該鐵電材料層共形的覆蓋該閘極介電層的一凹陷上表面。
- 如請求項11所述的半導體元件，其中該閘極完全填滿該鐵電材料層於該間隙正上方的一凹陷區域，如此在該源極區域與該汲極區域之間形成一閘極突出部。
- 如請求項1所述的半導體元件，其中另包含一中間緩衝層，設於該閘極介電層與該鐵電材料層之間。
- 如請求項13所述的半導體元件，其中該中間緩衝層包含氮化鈦或氧化鋁。
- 如請求項1所述的半導體元件，其中該基底另包含一背閘氧化層，直接接觸該通道層。
- 如請求項15所述的半導體元件，其中另包含一背閘極，直接接觸該背閘氧化層。
- 如請求項1所述的半導體元件，其中該鐵電材料層包含HfZrOx、BaTiO3、PbTiO3、PbZrxTiO3、KNbO3、LiNbO3、LiTaO3、Sr1-xBaxNb2O6、Ba0.8Na0.4Nb2O6。
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