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TWI712162B - 半導體記憶裝置 - Google Patents

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TWI712162B
TWI712162B TW108124237A TW108124237A TWI712162B TW I712162 B TWI712162 B TW I712162B TW 108124237 A TW108124237 A TW 108124237A TW 108124237 A TW108124237 A TW 108124237A TW I712162 B TWI712162 B TW I712162B
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memory
layer
memory device
region
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TW108124237A
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Inventor
小宮謙
Original Assignee
日商東芝記憶體股份有限公司
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Abstract

實施形態提供一種高品質之半導體記憶裝置。  實施形態之半導體記憶裝置具備：半導體基板；第1導電體層，其設置於上述半導體基板之上方，且包含矽；複數個第2導電體層，其等設置於上述第1導電體層之上方，於第1方向上分開而積層；及第1柱，其於上述複數個第2導電體層內沿上述第1方向延伸，且與上述第2導電體層之交叉部分分別作為記憶胞電晶體發揮功能；且於上述第1導電體層，包含第1區域，該第1區域係與上述第1柱接觸之區域，並具有砷(As)、磷(P)、碳(C)、及硼(B)中之至少1種元素。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
已知能夠非揮發地記憶資料之NAND(Not AND，反及)型快閃記憶體。
實施形態提供一種高品質之半導體記憶裝置。
實施形態之半導體記憶裝置具備：半導體基板；第1導電體層，其設置於上述半導體基板之上方，且包含矽；複數個第2導電體層，其等設置於上述第1導電體層之上方，於第1方向上分開而積層；及第1柱，其於上述複數個第2導電體層內沿上述第1方向延伸，且與上述第2導電體層之交叉部分分別作為記憶胞電晶體發揮功能；且上述第1導電體層中包含第1區域，該第1區域係與上述第1柱接觸之區域，並具有砷(As)、磷(P)、碳(C)、及硼(B)中之至少1種元素。
以下，參照圖式對實施形態進行說明。各實施形態例示用以使發明之技術思想具體化之裝置或方法。圖式係模式圖或概念圖，各圖式之尺寸及比率等未必與實際情況相同。本發明之技術思想並非由構成要素之形狀、構造、配置等而特定出。
再者，於以下之說明中，對於具有大致相同之功能及構成之構成要素標註相同符號。構成參照符號之文字之後之數字係由包含相同文字之參照符號參照，且用於區分具有相同構成之要素彼此。於無需將由包含相同文字之參照符號所表示之要素相互區分之情形時，該等要素分別由僅包含文字之參照符號參照。
＜1＞實施形態  圖1係表示實施形態之半導體記憶裝置1之構成之方塊圖。以下，參照圖1，對實施形態之半導體記憶裝置1進行說明。
＜1-1＞半導體記憶裝置1之構成  ＜1-1-1＞半導體記憶裝置1之整體構成  半導體記憶裝置1例如係能夠非揮發地記憶資料之NAND型快閃記憶體。半導體記憶裝置1例如由外部之記憶控制器2控制。
如圖1所示，半導體記憶裝置1例如包含記憶胞陣列10、指令暫存器11、位址暫存器12、序列發生器13、驅動器模組14、列解碼器模組15、及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK係能夠非揮發地記憶資料之複數個記憶胞之集合，例如被用作資料之刪除單位。
又，於記憶胞陣列10，設置複數條位元線及複數條字元線。各記憶胞例如與1條位元線及1條字元線建立關聯。關於記憶胞陣列10之詳細構成將於以下敍述。
指令暫存器11保存半導體記憶裝置1從記憶控制器2接收之指令CMD。指令CMD例如包含使序列發生器13執行讀取動作、寫入動作、刪除動作等之命令。
位址暫存器12保存半導體記憶裝置1從記憶控制器2接收之位址資訊ADD。位址資訊ADD例如包含區塊位址BA、頁位址PA、及行位址CA。例如，區塊位址BA、頁位址PA、及行位址CA分別用於區塊BLK、字元線、及位元線之選擇。
序列發生器13控制半導體記憶裝置1整體之動作。例如，序列發生器13根據保存於指令暫存器11中之指令CMD而控制驅動器模組14、列解碼器模組15、及感測放大器模組16等，執行讀取動作、寫入動作、刪除動作等。
驅動器模組14產生讀取動作、寫入動作、刪除動作等所使用之電壓。然後，驅動器模組14例如根據保存於位址暫存器12中之頁位址PA，將所產生之電壓施加至與所選擇之字元線對應之信號線。
列解碼器模組15根據保存於位址暫存器12中之區塊位址BA而選擇對應之記憶胞陣列10內之1個區塊BLK。然後，列解碼器模組15例如將施加至與所選擇之字元線對應之信號線之電壓傳送至所選擇之區塊BLK內之所選擇之字元線。
感測放大器模組16於寫入動作中，根據從記憶控制器2接收之寫入資料DAT，對各位元線施加所需之電壓。又，感測放大器模組16於讀取動作中，根據位元線之電壓而判定記憶於記憶胞之資料，並將判定結果作為讀取資料DAT傳送至記憶控制器2。
半導體記憶裝置1與記憶控制器2之間之通信例如支持NAND介面標準。例如，於半導體記憶裝置1與記憶控制器2之間之通信中，使用指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀取賦能信號REn、就緒忙碌信號RBn、及輸入輸出信號I/O。
指令鎖存賦能信號CLE係表示半導體記憶裝置1接收之輸入輸出信號I/O為指令CMD之信號。位址鎖存賦能信號ALE係表示半導體記憶裝置1接收之信號I/O為位址資訊ADD之信號。寫入賦能信號WEn係命令半導體記憶裝置1進行輸入輸出信號I/O之輸入之信號。讀取賦能信號REn係命令半導體記憶裝置1進行輸入輸出信號I/O之輸出之信號。
就緒忙碌信號RBn係將半導體記憶裝置1處於受理來自記憶控制器2之命令之就緒狀態或處於未受理命令之忙碌狀態通知給記憶控制器2的信號。輸入輸出信號I/O例如為8位元寬度之信號，可包含指令CMD、位址資訊ADD、資料DAT等。
以上說明之半導體記憶裝置1及記憶控制器2亦可藉由其等之組合而構成1個半導體記憶裝置。作為此種半導體記憶裝置，例如可列舉如SD TM卡之記憶卡、或SSD(solid state drive，固態驅動器)等。
＜1-1-2＞記憶胞陣列10之電路構成  圖2係表示實施形態之半導體記憶裝置1所具備之記憶胞陣列10之構成之電路圖。圖2表示記憶胞陣列10包含之複數個區塊BLK中之1個區塊BLK。
如圖2所示，區塊BLK例如包含4個串單元SU0～SU3。各串單元SU例如包含m個(m係1以上之整數)NAND串NS。
m個NAND串NS分別與位元線BL0～BLm建立關聯。各NAND串NS例如包含選擇電晶體ST1、記憶胞電晶體MT0～MT7、及選擇電晶體ST2。
記憶胞電晶體MT包含控制閘極及電荷蓄積層，非揮發地保存資料。選擇電晶體ST1及ST2之各者用於各種動作時之串單元SU之選擇。
於各NAND串NS中，選擇電晶體ST1之汲極連接於建立關聯之位元線BL。選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0～MT7之一端。串聯連接之記憶胞電晶體MT0～MT7之另一端連接於選擇電晶體ST2之汲極。
構成各NAND串NS之複數個選擇電晶體ST2之源極共通連接於1條源極線SL。構成串單元SUi(0≦i≦3)之複數個選擇電晶體ST1之閘極共通連接於1條選擇閘極線SGDi。構成各串單元SU之複數個記憶胞電晶體MTj(0≦j≦7)之控制閘極共通連接於1條字元線WLj。構成各NAND串NS之複數個選擇電晶體ST2之閘極共通連接於1條選擇閘極線SGS。
於以上說明之記憶胞陣列10之電路構成中，對共通連接於複數個區塊BLK內之各位元線BL之複數個NAND串NS分配同一個行位址CA。複數個區塊BLK內之複數個選擇電晶體ST2共通連接於一條源極線SL。
1個串單元SU內共通連接於相同字元線WL之複數個記憶胞電晶體MT之集合例如稱為胞單元CU。例如，於各記憶胞電晶體MT記憶1位元資料之情形時，將由該記憶胞電晶體MT構成之胞單元CU之記憶容量稱為「1頁資料」。胞單元CU根據記憶胞電晶體MT記憶之資料之位元數而可具有2頁資料以上之記憶容量。
再者，實施形態之半導體記憶裝置1具備之記憶胞陣列10之電路構成並不限定於以上說明之構成。例如，各NAND串NS包含之記憶胞電晶體MT、選擇電晶體ST1、及選擇電晶體ST2之個數可分別設計成任意之個數。各區塊BLK所包含之串單元SU之個數可設計成任意之個數。
＜1-1-3＞記憶胞陣列10之構造  以下，對實施形態之記憶胞陣列10之構造進行說明。
再者，以下參照之圖式中，X方向及Y方向係與半導體記憶裝置1中形成之半導體基板20之表面平行之相互正交之方向。例如，X方向係字元線WL之延伸方向，Y方向係位元線BL之延伸方向。Z方向係與半導體基板20之表面正交之方向。上述X方向及Y方向與Z方向正交。
圖3係表示實施形態之半導體記憶裝置1所具備之記憶胞陣列10之佈局之俯視圖。圖3中，將記憶胞陣列10之構造於串單元SU0及SU1之附近放大表示。
如圖3所示，於記憶胞陣列10中，例如包含複數個狹縫SLT、複數個串單元SU、及複數條位元線BL。
複數個狹縫SLT分別沿X方向延伸，且排列於Y方向。於Y方向上相鄰之狹縫SLT間，例如配置1個串單元SU。
各串單元SU包含複數個記憶體柱MP。複數個記憶體柱MP例如沿X方向配置成錯位狀。記憶體柱MP各自例如作為1個NAND串NS發揮功能。
複數條位元線BL分別沿Y方向延伸，且排列於X方向。例如，各位元線BL以針對每一串單元SU至少與1個記憶體柱MP於Z方向重疊之方式配置。具體而言，例如圖3所示，於各記憶體柱MP，重疊有2條位元線BL。
於與記憶體柱MP重疊之複數條位元線BL中之1條位元線BL、與該記憶體柱MP之間，設置連接器CP。該連接器CP將各記憶體柱MP之下述半導體層31電性連接於其位元線BL。
再者，設置於相鄰之狹縫SLT間之串單元SU之個數可設計成任意之個數。圖3所示之記憶體柱MP之個數及配置終究為一例，記憶體柱MP可設計成任意之個數及配置。與各記憶體柱MP於Z方向重疊之位元線BL之條數可設計成任意之條數。
圖4係沿圖3之IV-IV線之剖視圖，其係表示實施形態之半導體記憶裝置1所具備之記憶胞陣列10之構造之剖視圖。
如圖4所示，記憶胞陣列10中，例如包含導電體層21～25、記憶體柱MP、連接器CP、及狹縫SLT。
於半導體基板20之上表面，例如形成感測放大器模組16等邏輯電路UA。邏輯電路UA例如包含構成CMOS電晶體之NMOS電晶體TrN及PMOS電晶體TrP。關於NMOS電晶體TrN及PMOS電晶體TrP之詳情將於以下敍述。
於邏輯電路UA之上方，隔著絕緣體層40而設置導電體層21。例如導電體層21形成為沿X方向及Y方向延伸之板狀，且作為源極線SL發揮功能。因此，以下，將導電體層21適當稱為源極線SL。導電體層21例如包含摻雜了P(磷)之多晶矽。
於導電體層21之上方，隔著絕緣體層41而設置導電體層22。導電體層22例如形成為沿X方向及Y方向延伸之板狀，且被用作選擇閘極線SGS。因此，以下，將導電體層22適當稱為選擇閘極線SGS。導電體層22例如包含摻雜了P(磷)之多晶矽。
於導電體層22上，設置絕緣體層42，且於其上將導電體層23與絕緣體層43交替積層。例如導電體層23形成為沿X方向及Y方向延伸之板狀。複數個導電體層23從半導體基板20側依序分別作為字元線WL0～WL7發揮功能。因此，以下，將其等適當稱為字元線WL0～WL7。導電體層23例如包含鎢(W)。
於最上層之導電體層23之上方，隔著絕緣體層44而設置導電體層24。導電體層24例如形成為沿XY平面擴展之板狀，且被用作選擇閘極線SGD。因此，以下將導電體層24適當稱為選擇閘極線SGD。導電體層24例如包含鎢(W)。
於導電體層24之上方，隔著絕緣體層45而設置導電體層25。例如導電體層25作為沿Y方向延伸、且沿X方向排列之複數條線而形成，且分別作為位元線BL發揮功能。因此，以下，將導電體層25各自之線或將其等統稱為位元線BL。導電體層25例如包含銅(Cu)。
再者，絕緣體層40～45分別包含氧化矽(SiO 2)。
此處，參照圖5，對各層之膜厚進行說明。如圖5所示，導電體層22之膜厚d22較導電體層23之膜厚d23大。其原因在於，於形成狹縫SLT時，將導電體層22用作蝕刻終止層。又，其原因亦在於，使包含多晶矽之導電體層22之電阻接近於包含電阻率更小之鎢之導電體層23之電阻。
源極線SL與選擇閘極線SGS之間之絕緣體層41之膜厚d41較相鄰之字元線WL之間之絕緣體層43之膜厚d43大。其目的在於，使源極線SL與選擇閘極線SGS之間之寄生電容降低。選擇閘極線SGS與字元線WL0之間之絕緣體層42之膜厚d42較相鄰之字元線WL之間之絕緣體層43之膜厚d43大。其目的在於，使選擇閘極線SGS與字元線WL0之間之寄生電容降低。又，該絕緣體層42之膜厚d42係考慮構成記憶體柱MP之下述半導體層31中從源極線SL朝上擴散之磷之擴散長度而決定。
接下來，使用圖4～圖6，對特定元素向導電體層21(源極線SL)之與記憶體柱MP下端相接之離子注入區域之摻雜進行說明。
如圖4及圖5所示，記憶體柱MP形成為沿Z方向延伸之柱狀，例如貫通導電體層22～24內。記憶體柱MP之上端例如包含於設置有絕緣體層45之層中。記憶體柱MP之下端例如包含於設置有導電體層21(源極線SL)之層中。
如圖5所示，於導電體層21，設置與記憶體柱MP之下端相接之區域，即摻雜了砷(As)或磷(P)、碳(C)、或硼(B)之至少一元素之離子注入區域IR。藉此，可抑制伴隨下述記憶體孔MH內之濕式蝕刻處理而產生之導電體層21之非期望之侵蝕。
又，例如，於離子注入區域IR摻雜了砷、及/或磷(P)之情形時，接觸電阻降低，流動於記憶體柱MP之胞電流增加。例如，於離子注入區域IR摻雜了碳(C)、及/或硼(B)之情形時，可抑制所摻雜之磷(P)或砷(As)對於導電體層21之擴散，改善選擇閘極線SGS之截止特性。藉由將該等砷(As)及/或磷(P)、與碳(C)及/或硼(B)加以組合而使其等之效果組合。
因此，例如圖6所示，於導電體層21，亦可設置與記憶體柱MP之下端相接之區域、即摻雜了砷(As)及/或磷(P)之離子注入區域IR1、與包含該離子注入區域IR1之區域、即摻雜了碳(C)、及/或硼(B)之離子注入區域IR2。藉此，由砷(As)及/或磷(P)之效果使接觸電阻降低，流動於記憶體柱MP之胞電流增加，並且由碳(C)及/或硼(B)之效果而可抑制摻雜之砷(As)及/或磷(P)之擴散。又，藉由使離子注入區域IR2包含於離子注入區域IR2，可進一步抑制摻雜之砷(As)及/或磷(P)之擴散。
參照圖4～圖7，對記憶體柱MP之構造進行說明。如圖4～圖6所示，記憶體柱MP例如包含核心構件30、半導體層31、及積層膜32。
核心構件30形成為沿Z方向延伸之柱狀。核心構件30之上端例如包含於設置有絕緣體層45之層中。核心構件30之下端例如包含於設置有導電體層21之層中。核心構件30例如包含氧化矽(SiO 2)等絕緣體。
半導體層31覆蓋核心構件30之側面及底面。半導體層31例如係多晶矽(Si)。積層膜32覆蓋半導體層31之側面及底面。半導體層31貫通積層膜32之底面，且與導電體層21接觸。
圖7係沿圖4之V-V線之剖視圖，如圖7所示，例如於設置有導電體層23之層中，核心構件30配置於記憶體柱MP之中央。半導體層31包圍核心構件30之側面。積層膜32包圍半導體層31之側面。積層膜32例如包含隧道絕緣膜33、絕緣膜34、及阻擋絕緣膜35。
隧道絕緣膜33包圍半導體層31之側面。絕緣膜34包圍隧道絕緣膜33之側面。阻擋絕緣膜35包圍絕緣膜34之側面。導電體層23包圍阻擋絕緣膜35之側面。
隧道絕緣膜33例如包含氧化矽(SiO 2)。絕緣膜34例如包含氮化矽(SiN)。阻擋絕緣膜35例如包含氧化矽(SiO 2)。
返回圖4，於半導體層31上設置柱狀之連接器CP。於圖4之剖面所示之2根記憶體柱MP，均連接有連接器CP，但該剖面中，僅圖示連接於右側之記憶體柱MP之連接器CP。
於連接器CP之上表面，與1條位元線BL接觸。記憶體柱MP與位元線BL之間可經由2個以上之連接器而電性連接，亦可經由設置於設置有連接器與絕緣體層45之層內之配線而電性連接。
狹縫SLT形成為沿Z方向及X方向延伸之板狀，例如將導電體層22～24沿Y方向分斷並絕緣。具體而言，狹縫SLT之上端例如包含於設置有絕緣體層45之層中。
狹縫SLT包含絕緣體。該絕緣體例如包含氧化矽(SiO 2)等。再者，狹縫SLT亦可由多種絕緣體構成。例如，於向用以形成狹縫SLT之槽中埋入氧化矽之前，亦可形成氮化矽(SiN)並作為狹縫SLT之側壁。
以上說明之記憶體柱MP之構成中，例如記憶體柱MP與導電體層22交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與導電體層23交叉之部分作為記憶胞電晶體MT發揮功能。記憶體柱MP與導電體層24交叉之部分作為選擇電晶體ST1發揮功能。
即，半導體層31作為記憶胞電晶體MT、選擇電晶體ST1、及選擇電晶體ST2各自之通道發揮功能。絕緣膜34作為記憶胞電晶體MT之電荷蓄積層發揮功能。
再者，以上說明之記憶胞陣列10之構造中，導電體層23之數量根據字元線WL之數量而設計。選擇閘極線SGD(導電體層24)之數量可設為複數個(複數層)。選擇閘極線SGS(導電體層22)之數量可設為複數個(複數層)。於將導電體層22設為複數層之情形時，除最下層以外，與摻雜了磷(P)之多晶矽不同之導電體例如亦可使用鎢(W)等金屬。
＜1-1-4＞NMOS電晶體TrN及PMOS電晶體TrP之構造  以下，對NMOS電晶體TrN及PMOS電晶體TrP各自之構造進行說明。
首先，繼續參照圖4，對設置於記憶胞陣列10下之NMOS電晶體TrN及PMOS電晶體TrP之構造進行說明。
於半導體基板20之內部，例如形成P型井區域PW、N型井區域NW、及元件分離區域STI。
P型井區域PW、N型井區域NW、及元件分離區域STI各自與半導體基板20之上表面相接。N型井區域NW與P型井區域PW之間藉由元件分離區域STI而絕緣。
於P型井區域PW中，分別包含使n ＋雜質擴散而形成之源極/汲極區域NP1及NP2。源極/汲極區域NP1與源極/汲極區域NP2相互分開而配置。源極/汲極區域NP1及NP2各自與半導體基板20之上表面相接。於源極/汲極區域NP1及NP2之各者中例如摻雜磷(P)。
N型井區域NW中，分別包含使p ＋雜質擴散而形成之源極/汲極區域PP1及PP2。源極/汲極區域PP1與源極/汲極區域PP2相互分開而配置。源極/汲極區域PP1及PP2各自與半導體基板20之上表面相接。於源極/汲極區域PP1及PP2之各者中例如摻雜硼(B)。
閘極電極GCn設置於源極/汲極區域NP1與源極/汲極區域NP2之間之P型井區域PW之上方。於閘極電極GCn與P型井區域PW之間，配置閘極絕緣膜GIn。閘極電極GCp設置於源極/汲極區域PP1與源極/汲極區域PP2之間之N型井區域NW之上方。於閘極電極GCp與N型井區域NW之間，配置閘極絕緣膜GIp。
各導電體D0例如係與記憶胞陣列10等電性連接之配線，配置於閘極電極GCn及閘極電極GCp之上方。
各連接器CS係沿Z方向設置於源極/汲極區域NP1、源極/汲極區域NP2、源極/汲極區域PP1、或源極/汲極區域PP2、與導電體D0之間之柱狀之導電體。各連接器CO係沿Z方向設置於閘極電極GCn或閘極電極GCp與導電體D0之間之柱狀之導電體。
各連接器CS將源極/汲極區域NP1、源極/汲極區域NP2、源極/汲極區域PP1、或源極/汲極區域PP2與導電體D0電性連接。各連接器CO將閘極電極GCn或閘極電極GCp與導電體D0電性連接。
＜1-2＞半導體記憶裝置1之製造方法  以下，適當參照圖8，對實施形態之半導體記憶裝置1之從源極線SL之形成至狹縫SLT之形成之一連串之製造工序進行說明。圖8係表示實施形態之半導體記憶裝置1之製造方法之流程圖。圖9～圖23各自表示實施形態之半導體記憶裝置1之製造工序之包含與記憶胞陣列10對應之構造體之剖面構造。此處，著眼於設置於邏輯電路UA上方之記憶胞陣列10進行說明。因此，省略關於邏輯電路UA之詳細說明。
[步驟S1001]  首先，於半導體基板上，形成包含與感測放大器模組16等對應之電路之邏輯電路UA。
[步驟S1002]  於邏輯電路UA上，將源極線部與字元線部之犧牲構件積層。具體而言，如圖9所示，於邏輯電路UA(未圖示)上，依序形成導電體層21、絕緣體層41、導電體層22、及絕緣體層42。於絕緣體層42上，將犧牲構件44及絕緣體層43交替積層。於最上層之犧牲構件44上，形成絕緣體層45。
導電體層21為源極線部。導電體層21例如包含多晶矽(Si)。絕緣體層41、42、43及45各自例如包含氧化矽(SiO 2)。各犧牲構件44於以下之工序中藉由置換而成為字元線部。例如，形成犧牲構件44之層數對應於積層之字元線WL之條數。犧牲構件44例如包含氮化矽(SiN)。
[步驟S1003]  接下來，形成記憶體孔MH。具體而言，首先由光微影法等而形成與記憶體孔MH對應之區域開口之遮罩(未圖示)。然後，如圖10所示，藉由使用所形成之遮罩進行各向異性蝕刻而形成記憶體孔MH。
本工序中形成之記憶體孔MH貫通絕緣體層41、42、43及45、犧牲構件44、及導電體層22之各者，記憶體孔MH之底部例如於導電體層21內停止。本工序之各向異性蝕刻例如係RIE(Reactive Ion Etching，反應性離子蝕刻)。
[步驟S1004]  於記憶體孔MH內形成犧牲構件36。具體而言，如圖11所示，於記憶體孔MH之側面及底面，形成作為犧牲構件36之氮化矽(SiN)。
[步驟S1005]  於記憶體孔MH內形成阻擋絕緣膜35。具體而言，如圖12所示，藉由將形成於記憶體孔MH之側面及底面之犧牲構件36氧化而形成氧化矽(SiO 2)作為阻擋絕緣膜35。
[步驟S1006]  於記憶體孔MH內形成絕緣膜34。具體而言，如圖13所示，於形成於記憶體孔MH之側面及底面之阻擋絕緣膜35上，形成氮化矽作為絕緣膜34。
[步驟S1007]  於記憶體孔MH內形成隧道絕緣膜33。具體而言，如圖14所示，於形成於記憶體孔MH之側面及底面之絕緣膜34上，形成氧化矽(SiO 2)作為隧道絕緣膜33。
[步驟S1008]  於記憶體孔MH內形成犧牲構件48。具體而言，如圖15所示，於隧道絕緣膜33上形成犧牲構件48。然後，將形成於記憶體孔MH外之犧牲構件48及積層膜32例如藉由CMP(Chemical Mechanical Polishing，化學機械研磨)而去除。犧牲構件48例如為非晶矽(aSi)。
[步驟S1009]  繼而，使記憶體孔MH底面之導電體層21露出(亦稱為去底等)。具體而言，如圖16所示，首先藉由光微影法等，形成與記憶體孔MH對應之區域開口之遮罩(未圖示)。然後，藉由使用所形成之遮罩之各向異性蝕刻而將形成於記憶體孔MH底面之犧牲構件48及積層膜32去除。藉此，於記憶體孔MH之底面使導電體層21露出(參照圖中之D)。
[步驟S1010]  繼而，於導電體層21內、且記憶體孔MH之底面形成離子注入區域IR。具體而言，如圖17所示，例如，於50 keV、2E15左右之劑量之條件下將特定之離子種類(例如砷(As)、磷(P)、碳(C)、及硼(B)之至少一種)注入至在記憶體孔MH之底面露出之導電體層21。藉此，注入了特定離子種類之導電體層21之區域非晶化，成為離子注入區域IR。非晶化之導電體層21與未非晶化之其他導電體層21之區域相比較，蝕刻速率降低。藉由使注入之離子種類之劑量增多，亦能進一步降低蝕刻速率。
再者，此處雖未詳細記載，但此後，亦可進行電漿氧化，使非晶矽略微氧化。
[步驟S1011]  繼而，去除記憶體孔MH內之犧牲構件48。具體而言，例如藉由濕式蝕刻，如圖18所示，將記憶體孔MH內之犧牲構件48去除。再者，此前之步驟S1010中於導電體層21內、且在記憶體孔MH之底面周邊形成了離子注入區域IR。因此，此處即便進行濕式蝕刻，形成了離子注入區域IR之導電體層21之部分亦因非晶化而使蝕刻受到抑制。因此，可抑制導電體層21被不必要地蝕刻，使相鄰之記憶體孔HM彼此經由導電體層21相連而成不良之情況(參照圖中之E)。
[步驟S1012]  接下來，形成半導體層31。具體而言，如圖19所示，於記憶體孔MH內形成半導體層31。再者，導電體層21中包含之磷(P)有時會經由半導體層31而擴散至導電體層22等。然而，於步驟S1010中，藉由於導電體層21內、且在記憶體孔MH之底面周邊摻雜碳(C)或硼(B)而可抑制磷(P)之擴散。因磷(P)擴散至導電體層22有時會導致選擇閘極線SGS之截止特性劣化。然而，藉由抑制磷(P)之擴散而可抑制選擇閘極線SGS之截止特性之劣化。
[步驟S1013]  接下來，形成核心構件30。具體而言，如圖20所示，由絕緣體(核心構件30)埋入記憶體孔MH內。
[步驟S1014]  接下來，形成狹縫SLT。具體而言，首先藉由光微影法等形成與狹縫SLT對應之區域開口之遮罩(未圖示)。然後，如圖21所示，藉由使用所形成之遮罩進行各向異性蝕刻而形成狹縫SLT。
本工序中形成之狹縫SLT將絕緣體層41、42、43及45、犧牲構件44、及導電體層22各自分斷，狹縫SLT之底部例如於設置有導電體層21之層內停止。本工序中之各向異性蝕刻例如為RIE。
再者，記憶體柱MP與導電體層21之間電性連接。導電體層21被用作源極線SL。
[步驟S1015]  接下來，執行字元線部與選擇閘極線部之置換處理。具體而言，如圖22所示，首先使於狹縫SLT內露出之導電體層21之表面氧化，形成未圖示之氧化保護膜。其後，例如藉由利用熱磷酸之濕式蝕刻而選擇性地去除犧牲構件44。去除了犧牲構件44之構造體藉由複數個記憶體柱MP等而維持其立體構造。
然後，例如藉由CVD(chemical vapor deposition，化學氣相沈積)，向去除了犧牲構件44之空間埋入導電體。然後，藉由回蝕處理將形成於狹縫SLT內部之該導電體去除。藉此，形成分別對應於字元線WL0～WL7之複數個導電體層23、與成為選擇閘極線SGD之導電體層24。本工序中形成之導電體層23及24亦可包含阻障金屬。該情形時，去除犧牲構件44之後之導電體之形成中，例如於成膜氮化鈦(TiN)作為阻障金屬之後，形成鎢(W)。
[步驟S1016]  接下來，於狹縫SLT內形成絕緣體55。具體而言，如圖23所示，首先於絕緣體層45上形成絕緣體55，且由絕緣體55埋入狹縫SLT內。其後形成於狹縫SLT外之絕緣體55例如由CMP去除。其結果，形成狹縫SLT由絕緣體55填埋之構造。絕緣體55例如包含氧化矽(SiO 2)。
藉由以上說明之實施形態之半導體記憶裝置1之製造工序而形成記憶體柱MP、連接於記憶體柱MP之源極線SL、字元線WL、以及選擇閘極線SGS及SGD。再者，以上說明之製造工序終究為一例，於各製造工序之間亦可插入其他處理，製造工序之順序於不產生問題之範圍亦可更換。
＜1-3＞實施形態之效果  以下，對實施形態之半導體記憶裝置1之效果之詳情進行說明。
將記憶胞三維積層之半導體記憶裝置中，於記憶體孔MH之下部，設置包含多晶矽之導電體層21。該導電體層21之蝕刻速率較高，有可能藉由濕式蝕刻等而將鄰接之記憶體孔MH相連。其結果，有可能導致記憶體柱MP之品質降低。
然而，根據上述實施形態，藉由濕式蝕刻對由記憶體孔MH而露出之導電體層21進行蝕刻之前，向導電體層21中摻雜特定之離子種類。被摻雜之導電體層21之區域得以非晶化。其結果，於導電體層21，與未非晶化之區域相比，非晶化之區域之蝕刻速率降低。因此，其後，即便導電體層21暴露於濕式蝕刻中，亦不會被不必要地蝕刻，從而可抑制如上所述之可能性。
又，導電體層21中包含之磷(P)有時會經由半導體層31而擴散至導電體層22等。然後，由磷(P)擴散至導電體層22有時會導致選擇閘極線SGS之截止特性劣化。然而，藉由向導電體層21內摻雜碳(C)、或硼(B)而可抑制磷(P)之擴散。藉由抑制磷(P)之擴散而可抑制選擇閘極線SGS之截止特性之劣化。
又，於導電體層21，例如離子注入區域IR中摻雜砷或磷(P)之情形時，接觸電阻降低，流動於記憶體柱MP之胞電流增加。
如上，藉由於作為源極線之一部分之導電體層21內且記憶體孔MH之下部周邊形成摻雜了特定離子種類之離子注入區域IR，可提供一種高品質之半導體記憶裝置。
＜2＞其他變化例等  上述實施形態及變化例中說明之製造工序終究為一例，於各製造工序之間可插入其他處理，亦可將製造工序適當更換。半導體記憶裝置1之製造工序只要能形成上述實施形態及變化例中說明之構造，便可應用任意之製造工序。
再者，根據上述實施形態，離子注入區域IR設置於導電體層21中、且記憶體柱MP之下端。然而，如圖24及圖25所示，離子注入區域IR亦可設置於導電體層21中、且記憶體柱MP之下端及其周邊。
又，如圖24及圖25所示，相鄰之離子注入區域IR亦可相互相接。
於上述實施形態中，記憶胞陣列10之構造亦可為其他構造。例如，記憶體柱MP亦可為將複數個柱沿Z方向連結而成之構造。例如，記憶體柱MP亦可為將貫通導電體層24(選擇閘極線SGD)之柱與貫通複數個導電體層23(字元線WL)之柱連結而成之構造。又，記憶體柱MP亦可為將分別貫通複數個導電體層23之複數個柱沿Z方向連結而成之構造。
上述實施形態中，對半導體記憶裝置1具有於記憶胞陣列10下設置感測放大器模組16等電路之構造之情形進行了例示，但並不限定於此。例如，半導體記憶裝置1亦可為於半導體基板20上形成記憶胞陣列10之構造。該情形時記憶體柱MP例如經由記憶體柱MP之底面將半導體層31與源極線SL電性連接。
本說明書中所謂“連接”表示電性連接，例如並不排除之間隔著其他元件。
本說明書中所謂“導電型”表示為N型或P型。例如，第1導電型對應於P型，第2導電型對應於N型。
本說明書中“N型雜質擴散區域”對應於n ＋雜質擴散區域NP。“P型雜質擴散區域”對應於p ＋雜質擴散區域PP。
本說明書中“多晶矽”可換稱為多晶半導體。
本說明書中所謂“柱狀”表示為形成於連接器孔內之構造體。因此，本說明書中，例如將該磊晶層EP視為柱狀而不取決於磊晶層EP之高度。
雖對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提出，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，且可於不脫離發明主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變化包含於發明之範圍及主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍。
[相關申請]  本申請享有以日本專利申請2019-53324號(申請日：2019年3月20日)為基礎申請之優先權。本申請藉由參照該基礎申請而包含基礎申請之全部內容。
1                               半導體記憶裝置 2                               記憶控制器 10                             記憶胞陣列 11                              指令暫存器 12                             位址暫存器 13                             序列發生器 14                             驅動器模組 15                             行解碼器模組 16                             感測放大器模組 20                             半導體基板 21                             導電體層 22                             導電體層 23                             導電體層 24                             導電體層 25                             導電體層 30                             核心構件 31                             半導體層 32                             積層膜 33                             隧道絕緣膜 34                             絕緣膜 35                             阻擋絕緣膜 36                             犧牲構件 40                             絕緣體層 41                             絕緣體層 42                             絕緣體層 43                             絕緣體層 44                             絕緣體層 45                             絕緣體層 48                             犧牲構件 55                             絕緣體 ADD                          位址資訊 ALE                           位址鎖存賦能信號 BA                            區塊位址 BL(BL0～BLm)           位元線 BLK(BLK0～BLKn)     區塊 CA                            行位址 CLE                           指令鎖存賦能信號 CO                            連接器 CMD                          指令 CP                             連接器 CS                             連接器 CU                            胞單元 D0                             導電體 DAT                           資料 d22                            膜厚 d23                            膜厚 d41                            膜厚 d42                            膜厚 d43                            膜厚 GCn                           閘極電極 GCp                           閘極電極 GIn                            閘極絕緣膜 GIp                            閘極絕緣膜 IR                              離子注入區域 IR1                            離子注入區域 IR2                            離子注入區域 MH                            記憶體孔 MP                            記憶體柱 MT0～MT7                 記憶胞電晶體 NP1                           源極/汲極區域 NP2                           源極/汲極區域 NW                            N型井區域 NS                             NAND串 PP1                           源極/汲極區域 PP2                           源極/汲極區域 PW                            P型井區域 RBn                           就緒忙碌信號 REn                           讀取賦能信號 SGD(SGD0～SGD3)    選擇閘極線 SGS                           選擇閘極線 SL                             源極線 SLT                           狹縫 ST1                           選擇電晶體 ST2                           選擇電晶體 STI                            元件分離區域 SU0～SU3                  串單元 TrN                           NMOS電晶體 TrP                            PMOS電晶體 UA                            邏輯電路 WEn                          寫入賦能信號 WL0～WL7                字元線
圖1係表示實施形態之半導體記憶裝置1之構成之方塊圖。  圖2係表示實施形態之半導體記憶裝置1所具備之記憶胞陣列10之構成之電路圖。  圖3係表示實施形態之半導體記憶裝置1所具備之記憶胞陣列10之佈局之俯視圖。  圖4係表示實施形態之半導體記憶裝置1所具備之記憶胞陣列10之構造之剖視圖。  圖5係表示圖4之記憶體柱MP下部附近A之構造之放大剖視圖。  圖6係表示圖4之記憶體柱MP下部附近A之構造之變化例之放大剖視圖。  圖7係沿圖4之V-V線之剖視圖，且係表示實施形態之半導體記憶裝置1之記憶體柱MP之構造之剖視圖。  圖8係表示實施形態之半導體記憶裝置1之製造工序之流程圖。  圖9～圖23係用以說明實施形態之半導體記憶裝置1之製造工序之記憶胞陣列10之剖視圖。  圖24係表示關於實施形態之半導體記憶裝置1所具備之記憶胞陣列10之變化例之構造的剖視圖。  圖25係表示圖24之記憶體柱MP之下端附近F之構造之剖視圖。
20              半導體基板 21              導電體層 22              導電體層 23              導電體層 24              導電體層 25              導電體層 30              核心構件 31              半導體層 32              積層膜 40              絕緣體層 41              絕緣體層 42              絕緣體層 43              絕緣體層 44              絕緣體層 45              絕緣體層 BL              位元線 CO             連接器 CP              連接器 CS              連接器 D0              導電體 GCn            閘極電極 GCp            閘極電極 GIn             閘極絕緣膜 GIp             閘極絕緣膜 IR               離子注入區域 MP             記憶體柱 NP1            源極/汲極區域 NP2            源極/汲極區域 NW             N型井區域 PP1            源極/汲極區域 PP2            源極/汲極區域 PW             P型井區域 SGD           選擇閘極線 SGS            選擇閘極線 SL              源極線 SLT            狹縫 STI             元件分離區域 TrN            NMOS電晶體 TrP             PMOS電晶體 UA             邏輯電路 WL0～WL7 字元線

Claims (2)

  1. 一種半導體記憶裝置，其具備：  半導體基板；  第1導電體層，其設置於上述半導體基板之上方，且包含矽；  複數個第2導電體層，其等設置於上述第1導電體層之上方，於第1方向上分開而積層；及  第1柱，其於上述複數個第2導電體層內沿上述第1方向延伸，且與上述第2導電體層之交叉部分分別作為記憶胞電晶體發揮功能；且  上述第1導電體層中包含第1區域，該第1區域係與上述第1柱接觸之區域，並具有砷(As)、磷(P)、碳(C)、及硼(B)中之至少1種元素。
  2. 一種半導體記憶裝置，其具備：  半導體基板；  第1導電體層，其設置於上述半導體基板之上方，且包含矽；  複數個第2導電體層，其等設置於上述第1導電體層之上方，於第1方向上分開而積層；及  第1柱，其於上述複數個第2導電體層內沿上述第1方向延伸，且與上述第2導電體層之交叉部分分別作為記憶胞電晶體發揮功能；且  上述第1導電體層中包含：第1區域，其係與上述第1柱接觸之區域，並具有砷(As)及/或磷(P)；及第2區域，其係包含上述第1區域之區域，並具有碳(C)及硼(B)。
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