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TWI759811B - 記憶體裝置 - Google Patents

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TWI759811B
TWI759811B TW109125957A TW109125957A TWI759811B TW I759811 B TWI759811 B TW I759811B TW 109125957 A TW109125957 A TW 109125957A TW 109125957 A TW109125957 A TW 109125957A TW I759811 B TWI759811 B TW I759811B
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Taiwan
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layer
memory
conductive layer
region
conductive
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Application number
TW109125957A
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TW202114167A (zh
Inventor
小林茂樹
松田徹
石原英恵
Original Assignee
日商鎧俠股份有限公司
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Publication date
Application filed by 日商鎧俠股份有限公司 filed Critical 日商鎧俠股份有限公司
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Abstract

實施方式提供一種能夠提高特性之記憶體裝置。  實施方式之記憶體裝置包含：積層體200，其包含基板20之上方之第1、第2及第3導電層21A、21B、21C、及積層於導電層21C之上方之第4導電層23；記憶體柱MP，其於區域R1內沿Z方向於積層體內200及導電層21B、21C內延伸，且包含與導電層21B於Y方向上連接之半導體層31；記憶胞MC，其分別設置於導電層23與記憶體柱MP之間；及絕緣體60，其設置在與第1區域R1於Y方向上排列之第2區域R2內，且於積層體200及導電層21B、21C內沿Z方向延伸。區域R2內之導電層21C之Z方向的尺寸D2，大於區域R1內之導電層21C之Z方向的第2尺寸D1。

Description

記憶體裝置
實施方式涉及一種記憶體裝置。
三維構造之NAND(Not And，與非)型快閃記憶體為人所周知。
實施方式提供一種能夠提高特性之記憶體裝置。
實施方式之記憶體裝置包含：基板；積層體，其包含：設置於第1方向上之上述基板之上方之第1導電層、設置於上述第1導電層上之第2導電層、設置於上述第2導電層上之第3導電層、及設置於上述第1方向上之上述第3導電層之上方且沿上述第1方向積層之複數個第4導電層；記憶體柱，其於第1區域內沿上述第1方向於上述積層體內及上述第2及第3導電層內延伸，且包含半導體層，該半導體層於與上述第1方向交叉之第2方向上與上述第2導電層電性連接；複數個記憶胞，其等分別設置於上述第4導電層與上述記憶體柱之間；及絕緣體，其設置在與上述第1區域於上述第2方向上排列之第2區域內，且於上述積層體內及上述第2及第3導電層內沿上述第1方向延伸；且上述第2區域內之上述第3導電層之上述第1方向的第1尺寸，大於上述第1區域內之上述第3導電層之上述第1方向的第2尺寸。
以下，參照附圖對實施方式進行說明。各實施方式例示用以將發明之技術思想具體化之裝置、方法。附圖為示意性或概念性之圖，各附圖之尺寸及比率等未必與實際情形相同。本發明之技術思想並非由構成要素之形狀、構造、配置等特定。  [1]實施方式
以下，參照圖1至圖19對實施方式之記憶體裝置及其製造方法進行說明。  (a)構成例
參照圖1至圖5對本實施方式之記憶體裝置之構成例進行說明。
圖1係表示本實施方式之記憶體裝置之構成例之框圖。
如圖1所示，本實施方式之記憶體裝置1與記憶體控制器2電性耦合。
記憶體控制器2將指令CMD、位址信息ADD及各種控制信號CNT發送至本實施方式之記憶體裝置1。
記憶體裝置1接收指令CMD、位址信息ADD及各種控制信號CNT。資料DAT於記憶體裝置1與記憶體控制器2之間傳送。以下，寫入動作時從記憶體控制器2傳送至記憶體裝置1之資料DAT稱為寫入資料。寫入資料DAT寫入至記憶體裝置1內。讀出動作時從記憶體裝置1傳送至記憶體控制器2之資料DAT稱為讀出資料。讀出資料DAT被從記憶體裝置1讀出。
本實施方式之記憶體裝置1例如包含記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器電路14、列控制電路15、及感測放大器電路16。
記憶胞陣列10記憶資料。於記憶胞陣列10內設置有複數條位元線及複數條字元線。記憶胞陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK為複數個記憶胞之集合，例如作為資料之抹除單位使用。各記憶胞與1條位元線及1條字元線建立關聯。下文說明記憶胞陣列10之構成。
指令暫存器11保存來自記憶體控制器2之指令CMD。指令CMD例如包含使定序器13執行讀出動作、寫入動作、及抹除動作等之命令。
位址暫存器12保存來自記憶體控制器2之位址信息ADD。位址信息ADD例如包含區塊位址、頁位址、及行位址。例如，區塊位址、頁位址、及行位址分別用於選擇區塊BLK、字元線、及位元線。以下，根據區塊位址選擇之區塊稱為選擇區塊。根據頁位址選擇之字元線稱為選擇字元線。
定序器13控制記憶體裝置1全體之動作。例如，定序器13根據指令暫存器11內之指令CMD對驅動器電路14進行控制。
驅動器電路14將於讀出動作、寫入動作、抹除動作等中使用之電壓輸出至記憶胞陣列10。驅動器電路14根據位址暫存器12內之頁位址，例如對與選擇字元線對應之配線施加特定電壓。
列控制電路15控制與記憶胞陣列10之行相關之動作。列控制電路15根據位址暫存器12內之區塊位址，選擇記憶胞陣列10內之1個區塊BLK。列控制電路15例如將對與選擇字元線對應之配線施加之電壓傳送至選擇區塊BLK內之選擇字元線。
感測放大器電路16控制與記憶胞陣列10之列相關之動作。感測放大器電路16於寫入動作中，根據來自記憶體控制器2之寫入資料DAT，對設置於記憶胞陣列10內之各位元線施加電壓。感測放大器電路16於讀出動作中，根據位元線之電位(或有無產生電流)而判定記憶胞中記憶之資料。感測放大器電路16將基於該判定結果之資料作為讀出資料DAT傳送至記憶體控制器2。
例如，記憶體裝置1為NAND型快閃記憶體。
該情形時，記憶體裝置1與記憶體控制器2之間之通信例如藉由NAND介面標準支持。例如，於記憶體裝置1與記憶體控制器2之間之通信中，使用指令鎖存使能信號CLE、位址鎖存使能信號ALE、寫入使能信號WEn、讀出使能信號REn、準備忙碌信號RBn、及輸入輸出信號IO。
指令鎖存使能信號CLE係表示記憶體裝置1接收到之輸入輸出信號IO為指令CMD之信號。位址鎖存使能信號ALE係表示記憶體裝置1接收到之信號IO為位址信息ADD之信號。寫入使能信號WEn係對記憶體裝置1命令進行輸入輸出信號IO之輸入之信號。讀出使能信號REn係對記憶體裝置1命令進行輸入輸出信號I/O之輸出之信號。
準備忙碌信號RBn係對記憶體控制器2通知記憶體裝置1受理來自記憶體控制器2之命令之準備狀態、或不受理命令之忙碌狀態之信號。輸入輸出信號IO例如為8比特寬度之信號，可包含指令CMD、位址信息ADD、資料DAT等。
記憶體裝置1及記憶體控制器2亦可藉由其等之組合而構成1個半導體裝置(記憶體系統或存儲裝置)。此種半導體裝置例如列舉SD(secure digital，安全數位)TM 卡般之記憶卡、SSD(solid state drive，固態驅動器)等。
再者，實施方式之NAND型快閃記憶體1中，存在如下情形，即，藉由包含記憶胞陣列10、列控制電路15及感測放大器電路16之構成(控制單位)形成被稱為記憶體面之控制單位。圖1中，表示NAND型快閃記憶體1具有1個記憶體面之例。然而，NAND型快閃記憶體1亦可包含2個以上記憶體面。記憶體面之構成並不限定於上述構成，記憶體面至少包含記憶胞陣列10即可。  ＜電路構成＞
圖2係表示實施方式之記憶體裝置(NAND型快閃記憶體)1之記憶胞陣列10之電路構成之一例之等效電路圖。圖2中，抽取顯示記憶胞陣列10中所含之複數個區塊BLK中之1個區塊BLK。
如圖2所示，區塊BLK例如包含4個串單元SU0、SU1、SU2、SU3。各串單元SU包含複數個記憶胞(以下，稱為NAND串)NS。複數個NAND串NS分別與複數條位元線BL0～BLm(m為1以上之整數)中之對應之一者建立關聯。
NAND串NS包含複數個記憶胞MC0～MC7、及選擇電晶體ST1、ST2。
例如，8個記憶胞MC設置於各NAND串NS內。NAND串NS內之記憶胞MC之個數並不限定於8個。
例如，各選擇電晶體ST1亦可包含1個以上電晶體。
記憶胞(以下，亦稱為記憶胞電晶體)MC為包含電荷儲存層之場效應電晶體。記憶胞MC可實質上非揮發地記憶1比特以上之資料。
選擇電晶體ST1、ST2分別用於各種動作時之串單元SU之選擇。
各NAND串NS中，記憶胞MC0～MC7串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。同一區塊BLK內之記憶胞MC0～MC7之控制閘極與複數條字元線WL0～WL7中之對應之一者共通連接。
各NAND串NS中，選擇電晶體ST1之汲極與對應之位元線BL連接。
選擇電晶體ST1之一端與串聯連接之記憶胞MC0～MC7之一端連接，選擇電晶體ST1之另一端與對應之位元線BL連接。
選擇電晶體ST1之閘極與對應之選擇閘極線SGD連接。
串單元SU0內之選擇電晶體ST1之閘極與選擇閘極線SGD0連接。串單元SU1內之選擇電晶體ST1之閘極與選擇閘極線SGD1連接。串單元SU2內之選擇電晶體ST1之閘極與選擇閘極線SGD2連接。串單元SU3內之選擇電晶體ST1之閘極分別與選擇閘極線SGD3連接。
同一區塊BLK內之複數個選擇電晶體ST2之源極與源極線SL共通連接。同一區塊BLK內之複數個選擇電晶體ST2之閘極與選擇閘極線SGS共通連接。
上述記憶胞陣列10之電路構成中，於複數個區塊BLK間與同一列對應之選擇電晶體ST1之汲極與相同之位元線BL連接。源極線SL例如於複數個區塊BLK間共通連接。
於1個串單元SU內與共通之字元線WL連接之複數個記憶胞MC例如稱為胞單元CU。
例如，1個胞單元CU於記憶胞MC之各者記憶1比特資料之情形時，能夠記憶1頁資料，於記憶胞MC之各者記憶2比特資料之情形時能夠記憶2頁資料。「1頁資料」例如以由記憶1比特資料之記憶胞MC構成之胞單元CU記憶之資料總量來定義。
再者，實施方式之記憶體裝置1之記憶胞陣列10之電路構成並不限定於上述構成。例如，各NAND串NS內之記憶胞MC及選擇電晶體ST1、ST2之個數可分別設計為任意個數。各區塊BLK內之串單元SU之個數可設計為任意個數。  ＜構造例＞
使用圖3至5對實施方式之記憶體裝置(NAND型快閃記憶體)之構造之一例進行說明。
如下所述，實施方式之NAND型快閃記憶體1中，記憶胞陣列10於相對於半導體基板之表面(X-Y平面、上表面)垂直之方向(Z方向)上，設置於半導體基板之表面之上方。
例如，本實施方式之NAND型快閃記憶體1亦可具有如下構造，即，於半導體基板之表面與記憶胞陣列10之間(於Z方向上，記憶胞陣列10之下方)，設置有感測放大器電路16等電路(以下，稱為CMOS(complementary metal oxide semiconductor，互補金氧半導體)電路或周邊電路)。
再者，以下參照之附圖中，X方向對應於字元線WL之延伸方向，Y方向對應於位元線BL之延伸方向，Z方向對應於與供形成半導體記憶體1之半導體基板20之上表面垂直之方向。
對於以下參照之剖面圖，為了圖之視認性及簡化，適當省略絕緣層(層間絕緣膜)、配線、接點等構成要素。俯視圖中，為了圖之視認性及構成要素之辨識，適當附加影線。俯視圖上附加之影線未必與附加影線之構成要素之素材、特性相關聯。  (記憶胞陣列之平面佈局)
圖3表示實施方式之NAND型快閃記憶體之記憶胞陣列之平面佈局之一例。圖3中，抽取顯示記憶胞陣列之1個區塊。
如圖3所示，於記憶胞陣列10內設置有複數個狹縫SLT。狹縫SLT包含沿X方向延伸之部分。例如，絕緣體設置於狹縫SLT內。
狹縫SHE設置於沿Y方向排列之2個狹縫SLT間。狹縫SHE包含沿X方向延伸之部分。例如，絕緣體設置於狹縫SHE內。
複數個記憶體柱MP設置於記憶胞陣列10內。例如，複數個記憶體柱MP以錯位排列之佈局排列於記憶胞陣列10內。記憶體柱MP具有圓柱狀(或橢圓柱狀)構造。例如，1個記憶體柱MP用於1個NAND串NS。
狹縫SLT與狹縫SHE之間之區域內之複數個記憶體柱MP之集合相當於1個串單元SU。
串單元SU沿X方向延伸。串單元SU0～SU3排列於Y方向上。
1個區塊BLK中，1個狹縫SLT設置於2個狹縫SHE間之2個串單元SU1、SU2間。2個串單元SU於Y方向上設置於2個狹縫SLT間。狹縫SHE設置於2個狹縫SLT間之2個串單元SU間。
複數個記憶體柱MP以錯位排列配置於狹縫SLT與狹縫SHE之間之區域內。以下，設置有記憶體柱之區域(2個狹縫SLT之間之區域)R1稱為胞區域R1。設置有狹縫SLT(絕緣體60)之區域R2稱為狹縫區域R2。狹縫區域R2包含與胞區域R1於Y方向上相鄰之部分。設置有狹縫SHE之區域R3稱為虛設區域R3。再者，虛設區域R3亦可視為胞區域R1之一部分。
例如，連結區域(未圖示)以與胞區域於X方向上相鄰之方式設置於記憶胞陣列10內。連結區域為設置複數個接觸插塞之區域。連結區域內之接觸插塞將與NAND串NS連接之選擇閘極線SGD、SGS、字元線WL、源極線SL、及與記憶胞陣列10連接之配線電性連接於CMOS電路。
例如，虛設胞亦可設置於記憶胞陣列10內。虛設胞具有與記憶胞實質上相同之構造。虛設胞使用虛設柱形成。虛設柱具有與記憶體柱MP實質上相同之構造。虛設胞不用於記憶資料。  (記憶胞陣列之剖面構造)
圖4表示本實施方式之NAND型快閃記憶體之記憶胞陣列之剖面構造之一例。圖4中表示記憶胞陣列之沿Y方向之剖面構造。
如圖4所示，導電層21A、21B、21C、22、23、24積層於Z方向上之半導體基板20之上方。
導電層21A隔著絕緣體(未圖示)設置於半導體基板20之上方。
導電層21B設置於導電層21A上。導電層21B例如與導電層21A直接接觸。例如，導電層21B包含第1層210與第2層211。2個層210、211可以為連續之層，亦可為不連續之層(層210、211間存在界面之層)。
導電層21C設置於導電層21B上。於狹縫區域R2內，導電層21C與導電層21B之側面(與Y方向交叉之面)對向。例如，導電層21C與導電層21B之層211直接接觸。
導電層21C於胞區域R1內與狹縫區域R2內之Z方向的尺寸(膜厚)不同。導電層21C具有胞區域R1內之部分215與狹縫區域R2內之部分216。
狹縫區域R2內之導電層21C(部分216)之Z方向的尺寸D2，大於胞區域R1內之導電層21C(部分215)之Z方向的尺寸D1。導電層21C之具有尺寸D2之部分覆蓋導電層21B之側面。
導電層21A、21B、21C相互電性連接。導電層21A、21B、21C例如具有沿X-Y平面擴展之板狀構造。
導電層21A、21B、21C用作源極線SL(或源極線接點)。
例如，導電層21A、21C於記憶胞陣列10之形成步驟中，亦可用作蝕刻之終止層。
導電層21A、21B、21C為半導體層。例如，導電層21A之摻雜劑濃度(雜質濃度)低於導電層21B之摻雜劑濃度。導電層21A之雜質濃度亦可與導電層21C之摻雜劑濃度不同。
導電層21A、21C例如為非摻雜之多晶矽層。導電層21B例如為導電性矽層(例如摻雜有磷之多晶矽層)。再者，導電層21A、21C之材料之至少一者亦可與導電層21B之材料(例如導電性多晶矽)相同。
如上所述，於Z方向上之記憶胞陣列10之下方，於半導體基板20之上表面與導電層21A之間之絕緣體(未圖示)內，設置有列控制電路及感測放大器電路等CMOS電路(未圖示)。
導電層22隔著絕緣層(未圖示)設置於導電層21C上。導電層22例如具有沿XY平面擴展之板狀構造。導電層22用作選擇閘極線SGS。導電層22例如為金屬層(例如鎢層或包含鎢之層)。
複數個導電層23設置於導電層22之上方。導電層23與絕緣層(未圖示)於Z方向上交替積層於導電層22上。導電層23例如具有沿XY平面擴展之板狀構造。積層之複數個導電層23從半導體基板20側起依序分別用作字元線WL0～WL7。導電層23例如為金屬層(鎢層或包含鎢之層)。
1個以上之導電層24設置於最上層(相對於半導體基板側位於最相反側之層)之導電層23之上方。導電層24與絕緣層(未圖示)於Z方向上交替積層於最上層之導電層23上。導電層24例如具有沿XY平面擴展之板狀構造。導電層24例如為金屬層(鎢層或包含鎢之層)。
再者，導電層22、23、24例如亦可為導電性多晶矽層。
以下，將包含導電層22、23、24及絕緣層之構造體稱為積層體200。
導電層25隔著絕緣層(未圖示)設置於Z方向上之導電層24之上方。導電層25例如具有沿Y方向延伸之直線狀之構造。導電層25用作位元線BL。複數個導電層25排列於X方向(圖面之進深方向或近前方向)。導電層25為金屬層(例如銅(Cu))。
記憶體柱MP具有沿Z方向延伸之柱狀構造。記憶體柱MP貫通積層體200內(積層之複數個導電層22、23、24)。
例如，Z方向上之記憶體柱MP之上端於Z方向上配置於設置有導電層24之區域(高度)與設置有導電層25之區域之間之區域。
Z方向上之記憶體柱MP之下端設置於源極線SL內。記憶體柱MP之下端例如於Z方向上配置於設置有導電層21B之區域。記憶體柱MP之下端不貫通導電層21B而與導電層21B接觸。導電層21B設置於記憶體柱MP之下端與導電層21A之間。
再者，記憶體柱MP之下端為記憶體柱之Z方向上之半導體基板20側之端部，記憶體柱MP之上端為於Z方向上與記憶體柱MP之下端對向之端部。
記憶體柱MP之側面(記憶體柱MP之沿Z方向之面)與導電層22、23、24(及絕緣層)對向。
記憶體柱MP例如包含核心層30、半導體層(導電層)31、及記憶體層32。
核心層30具有沿Z方向延伸之柱狀構造。例如，核心層30之上端配置於設置有最上層之導電層24之區域與設置有導電層25之區域之間的區域內。核心層30之下端例如配置於設置有導電層21B之區域內。核心層30例如包含二氧化矽(SiO2 )等絕緣體。
半導體層31設置於核心層30與記憶體層32之間。半導體層31具有於設置有導電層21B之區域中與導電層21B直接接觸之部分。半導體層31藉由該部分與導電層21B電性連接。
例如，半導體層31覆蓋核心層30。半導體層31之側面及下表面除半導體層31與導電層21B接觸之部分以外，均被記憶體層32覆蓋。再者，核心層30之上端亦可不被半導體層31覆蓋。
半導體層(以下亦稱為導電層)31例如為包含矽之層(例如多晶矽層或非晶形矽層)。
記憶體層32設置於積層體200與半導體層31之間。記憶體層32之側面(沿Z方向之面)與導電層22、23、24對向。於半導體層31與導電層21B接觸之區域中，於記憶體層32內設置有開口部。於核心層30之下端(底部)與記憶體層32之間設置有半導體層31。
記憶體層32為包含複數個層之積層膜。使用圖5對記憶體層32之構造進行說明。
圖5表示與半導體基板20之上表面平行之剖面中之記憶體柱之剖面構造之一例。
如圖5所示，記憶體柱MP具有圓形狀(或橢圓形狀)之平面形狀。
於包含導電層(字元線)23之區域中，核心層30設置於記憶體柱MP之中央部。半導體層31設置於核心層30之側面與記憶體層32之間。記憶體層32設置於半導體層31之側面與導電層23之間。記憶體層32例如包含絕緣層321、電荷儲存層322、及絕緣層323。
電荷儲存層322設置於2個絕緣層321、323間。電荷儲存層322覆蓋絕緣層321、323之側面。
於電荷儲存層322內儲存與應記憶之資料對應之量之電荷。例如，電荷儲存層322使用包含陷阱能階之電荷陷阱膜(例如氮化矽膜)。關於使用有電荷陷阱膜之電荷儲存層322，電荷被電荷儲存層322內之陷阱能階捕獲。記憶胞MC之閾值電壓之大小根據電荷儲存層322內之電荷量而變化。
絕緣層(以下，亦稱為阻擋絕緣層)321設置於電荷儲存層322與導電層23之間。阻擋絕緣層321設置於電荷儲存層322與導電層23之間。阻擋絕緣層321覆蓋電荷儲存層322之側面。阻擋絕緣層323與導電層23接觸。
阻擋絕緣層321作為電位障壁抑制電荷儲存層322與導電層23之間之電子移動。例如，阻擋絕緣層321使用絕緣性氧化物膜(例如氧化鋁膜)。
絕緣層(以下，亦稱為閘極絕緣層或隧道絕緣層)323設置於半導體層31與電荷儲存層322之間。閘極絕緣層323覆蓋半導體層31之側面。閘極絕緣層323與半導體層31接觸。
閘極絕緣層323作為記憶胞MC之閘極絕緣層發揮功能。閘極絕緣層323作為電荷儲存層322與半導體層31之間之隧道障壁發揮功能。例如，閘極絕緣層323使用絕緣性氧化物層(例如氧化矽膜)。
各層321、322、323於Z方向上之積層體200之上部至底部之間連續。各層321、322、323於記憶體孔內，設置於積層體200與半導體層31之間。
返回至圖4，關於記憶體柱MP與NAND串NS之關係，例如於記憶體柱MP與導電層22對向之部分設置有選擇電晶體ST2。於記憶體柱MP與導電層23對向之部分設置有記憶胞MC。於記憶體柱MP與導電層24對向之部分設置有選擇電晶體ST1。
記憶體柱MP中所包含之導電層(半導體層)31作為記憶胞MC及選擇電晶體ST1、ST2各者之通道區域發揮功能。
接觸插塞CH設置於記憶體柱MP與導電層25之間。接觸插塞CH例如為金屬層。接觸插塞CH之上端與1個導電層25(位元線BL)接觸。接觸插塞CH之下端與半導體層31之上端接觸。由此，位元線BL與NAND串NS(記憶體柱MP)電性連接。
於區域R3內，絕緣體61設置於狹縫SHE內。狹縫SHE內之絕緣體61例如包含氧化矽。
絕緣體61具有沿X-Z平面擴展之板狀構造。導電層24由絕緣體61(及狹縫SHE)於Y方向上分斷。絕緣體61覆蓋半導體層31之上端。
例如，絕緣體61之上端配置於設置有記憶體柱MP之上端之區域與設置有導電層25之區域之間之區域內。例如，絕緣體61之下端配置於設置有最上層之導電層23之區域與設置有導電層24之區域之間。例如，比絕緣體61更下方之記憶體柱DMP與導電層23對向之部分成為虛設胞。
設置有狹縫SLT之區域R2例如以某週期設置於區塊BLK內。複數個狹縫區域R2排列於Y方向上。狹縫區域R2亦可具有以將狹縫區域R2之於X方向上延伸之複數個部分連接之方式於Y方向上延伸之部分。
於狹縫SLT內設置有絕緣體60。狹縫SLT內之絕緣體60例如包含氧化矽(例如SiO2 )。
絕緣體60具有沿XZ平面擴展之板狀構造。絕緣體60於積層體200與源極線SL之間於Z方向上延伸。
絕緣體60之側面與導電層22、23、24(積層體200)對向。例如，導電層22、23、24由絕緣體60於Y方向上分斷。
絕緣體60之上端例如配置於包含記憶體柱MP之上端之區域與設置有導電層25之區域之間之區域。絕緣體60之下端例如配置於設置有導電層21A之區域內。
絕緣體60之下端設置於源極線SL內。絕緣體60(及狹縫SLT)之下端例如不貫通導電層21A而配置於設置有導電層21A之區域(高度)內。
例如，比積層體200之下端更下方之區域(高度)之絕緣體60之部分(源極線SL內之絕緣體60之部分)被絕緣層29覆蓋。導電層21A、21B、21C隔著絕緣層29與絕緣體60之側面對向。絕緣層29設置於導電層21A、21B、21C與絕緣體60之間。絕緣層29設置於絕緣體60之下端(底部)與導電層21A之上表面之間。
例如，Z方向上之絕緣體60下端(狹縫SLT下端)之位置設置於比Z方向上之記憶體柱MP下端之位置更靠半導體基板20側。
Z方向上之絕緣體60之尺寸(長度、高度)大於Z方向上之記憶體柱MP之尺寸。
絕緣層29包含第1部分290與第2部分291。絕緣層29例如為包含氧化矽之層。
第1部分290於設置有導電層21A、21B、21C之區域內，覆蓋絕緣體60之側面及底面。
第2部分(以下，亦稱為突出部)291例如設置於設置有導電層21B之區域(導電層21B與導電層21A之邊界附近之區域)內。第2部分291從第1部分290向Y方向突出。例如，第2部分291於Z方向上設置於導電層21A與導電層21C之間。關於Z方向上之位置(高度)，第2部分291位於比記憶體柱MP之下端更靠半導體基板側。關於Z方向上之位置，第2部分291位於比絕緣體60之下端更靠位元線側(相對於半導體基板側為相反側)。例如，第2部分291將導電層21C從導電層21A分離。
例如，導電層24藉由狹縫SLT、SHE分離為4個部分。導電層24之所分離之4個部分作為選擇閘極線SGD分別對應於串單元SU0～SU3。  (b)製造方法
參照圖6至圖19對本實施方式之記憶體裝置(例如NAND型快閃記憶體)之製造方法進行說明。
圖6係用以對本實施方式之快閃記憶體之製造方法之一步驟進行說明之剖面步驟圖。圖6中表示沿Y方向之剖面(Z-Y平面)。
如圖6所示，導電層21A例如藉由CVD(Chemical vapor deposition，化學氣相沈積)形成於覆蓋半導體基板20之上表面之絕緣體(未圖示)上。導電層21A例如為非摻雜之多晶矽層。
導電層210X例如藉由CVD形成於導電層21A上。導電層210X例如為導電性多晶矽層(例如，摻雜有磷之多晶矽層)。
再者，於形成導電層21A、210X之前，CMOS電路(周邊電路)亦可形成於半導體基板20上。絕緣體(未圖示)以覆蓋所形成之CMOS電路之方式形成於半導體基板20上。導電層21A、210X隔著絕緣體於Z方向上形成於半導體基板20之上方。
圖7係用以對本實施方式之快閃記憶體之製造方法之一步驟進行說明之俯視圖。圖8係沿圖7之Q1-Q1線之剖面步驟圖。
如圖7及圖8所示，於狹縫區域R2中，開口部(槽)90藉由周知之光刻及蝕刻(例如反應性蝕刻)形成於導電層210X內。例如，開口部90具有於X方向上延伸之直線狀之形狀。於形成開口部90時，胞區域R1內之導電層210X之上表面被掩模層(未圖示)覆蓋。再者，本實施方式中，導電層210X等各種層之上表面為於Z方向上與層之半導體基板側之面對向之面。層之下表面(底面)為Z方向上之層之半導體基板側之面。
例如，開口部90之Y方向上之尺寸設定為「DA」。再者，尺寸DA於開口部90具有錐狀之剖面形狀之情形時，設為開口部90於Y方向上尺寸最大之部分(例如，開口部90之上部)之尺寸。於錐狀之開口部90中，Y方向上之開口部90之底部之尺寸DX小於尺寸DA。
導電層21A之上表面經由開口部90露出。
再者，如圖8之虛線99所示，開口部90內之導電層21A之上表面(露出面)亦可比導電層21A與導電層210X之邊界(界面)更向半導體基板20側後退。該情形時，關於Z方向上之距半導體基板20之上表面之位置，狹縫區域R2內之導電層21A上表面(露出面)之位置低於胞區域R1內之導電層21A上表面之位置(導電層21A與導電層210X之邊界位置)。
圖9係用以對本實施方式之快閃記憶體之製造方法之一步驟進行說明之剖面步驟圖。圖9中表示沿Y方向之剖面(Z-Y平面之剖面)。
如圖9所示，絕緣層218(以下，稱為犧牲層或間隔層)例如藉由CVD形成於導電層21A、210X上。由此，犧牲層218覆蓋經由開口部90露出之導電層21A之上表面及導電層210X之側面(側壁)。導電層210X之側面為與Y方向(與基板20之上表面平行之方向)交叉之面。
絕緣層219(以下，稱為犧牲層或間隔層)例如藉由CVD形成於犧牲層218上。
犧牲層218例如為氧化矽層。犧牲層219例如為氮化矽層。再者，2個犧牲層218、219之材料只要為於2個犧牲層218、219間確保所需蝕刻選擇比之材料，則並不限定於氮化矽及氧化矽。
此處，以開口部90不被犧牲層218、219堵塞之方式分別控制犧牲層218之膜厚t1及犧牲層219之膜厚t2。再者，犧牲層218、219之膜厚t1、t2設為相對於半導體基板20之上表面(表面)平行之方向之尺寸(此處為Y方向上之尺寸)。該情形時，優選以膜厚t1與膜厚t2之和之2倍之尺寸「2×(t1＋t2)」小於開口部90之Y方向上之尺寸(Y方向上之最大尺寸)DA之方式，控制犧牲層218、219之膜厚t1、t2而分別形成犧牲層218、219。
於形成犧牲層219之後，導電層21C例如藉由CVD形成於犧牲層219上。導電層21C埋入於開口部90內。開口部90被導電層21C填滿。導電層21C經由犧牲層218、219覆蓋導電層21A之上表面、導電層21C之上表面及導電層210X之側面。
例如，導電層21C為非摻雜之多晶矽層。
導電層21C於胞區域R1與狹縫區域R2中Z方向的尺寸不同。導電層21C具有胞區域R1內之部分215與狹縫區域R2內之部分216。
狹縫區域R2內之部分216之Z方向的尺寸D2大於胞區域R1內之部分215之Z方向的尺寸D1。
圖10係用以對本實施方式之快閃記憶體之製造方法之一步驟進行說明之剖面步驟圖。圖10中表示沿Y方向之剖面(Z-Y平面之剖面)。
如圖10所示，絕緣層29例如藉由CVD形成於導電層21C上。絕緣層28例如藉由CVD法形成於絕緣層29上。其後，絕緣層29及絕緣層28於Z方向上交替形成。
由此，包含複數個絕緣層28、29之積層體200於Z方向上形成於半導體基板20之上方。
例如，絕緣層29為氧化矽層。絕緣層28例如為氮化矽層。再者，只要於2個層28、29之間確保所需蝕刻選擇比，則層28、29之材料不受限定。例如，氧化矽用作層29之材料，半導體(例如矽)用作層28之材料。
於胞區域R1內，複數個孔(以下，稱為記憶體孔)MH藉由光刻及蝕刻(例如各向異性蝕刻)形成於積層體200內。記憶體孔MH於積層體200內沿Z方向延伸。記憶體孔MH之底部到達導電層210X。例如，於孔MH之形成位置上，導電層210X之上表面向半導體基板20側後退。
記憶體層32例如藉由CVD形成於積層體200上、犧牲層218、219上、導電層210X、211X上。如上所述(例如圖5)，記憶體層32為包含3個層之積層膜。該情形時，形成阻擋絕緣層321之後，電荷儲存層322形成於阻擋絕緣層321上。形成電荷儲存層322之後，閘極絕緣層323形成於電荷儲存層322上。
於孔MH內，記憶體層32形成於絕緣層28、29、218、219之側面上、導電層211X之側面上及導電層210X之上表面上。由此，於孔MH內，與孔MH之形狀對應之各構件28、29、210X、211X、218、219之露出部被記憶體層32覆蓋。
再者，以記憶體層32不堵塞記憶體孔MH內之方式控制記憶體層32之膜厚而形成記憶體層32。
半導體層31例如藉由CVD形成於記憶體層32上。半導體層31為矽層。再者，以半導體層31不堵塞孔MH內之方式控制半導體層31之膜厚而形成半導體層31。
核心層(絕緣層)30例如藉由CVD形成於半導體層31上。藉由形成核心層30而堵塞記憶體孔MH內。
例如，CMP(Chemical mechanical polishing，化學機械拋光)或回蝕係對核心層30、半導體層31及記憶體層32，使用積層體200之上表面作為終止層而實施。核心層30、半導體層31及記憶體層32被從積層體200之上表面上除去。例如，核心層30之上端藉由導電層之再次形成及加熱處理而被與半導體層31連續之半導體層覆蓋。
由此，記憶體柱MP形成於記憶體孔MH內。例如，Z方向上之記憶體柱MP上端之位置與積層體200上表面之位置實質上一致。
於記憶體柱MP之下端側，記憶體柱MP之側面(記憶體柱MP之與X方向或Y方向交叉之面)與犧牲層218、219及導電層21C接觸。例如，記憶體柱MP之底部側之記憶體層32與犧牲層218、219及導電層21C直接接觸。
記憶體柱MP之下端(底部)與導電層210X接觸。例如，記憶體柱MP之下端之記憶體層32與導電層210X直接接觸。
圖11係用以對本實施方式之快閃記憶體之製造方法之一步驟進行說明之俯視圖。圖12係沿圖11之Q2-Q2線之剖面圖。
如圖11及圖12所示，狹縫SLT藉由光刻及蝕刻形成於狹縫區域R2內。本實施方式中，以於狹縫SLT之底部殘存導電層21C之方式，執行用以形成狹縫SLT之蝕刻。例如，導電層21C用作蝕刻終止層。
從Z方向觀察之狹縫SLT之平面形狀為於X方向上延伸之四邊形狀(直線狀)。從X方向觀察之狹縫SLT之剖面形狀為於Z方向上延伸之四邊形狀。
狹縫SLT於Z方向上從積層體200之上表面延伸至導電層21C為止。Z方向上之狹縫SLT之下端配置於導電層21C內。
例如，狹縫SLT之Y方向之尺寸DB為導電層21A之開口部90之尺寸DA以下。
導電層21C經由狹縫SLT露出。
於狹縫SLT之形成位置上，導電層21C之上表面向半導體基板20側後退。於狹縫區域R2中，槽(凹部)99形成於導電層21C內。
犧牲層218、219之上表面被導電層21C覆蓋。
圖13係用以對本實施方式之快閃記憶體之製造方法之一步驟進行說明之剖面步驟圖。圖13中表示沿Y方向之剖面(Z-Y平面之剖面)。
如圖13所示，層(以下，亦稱為保護層或間隔層)50例如藉由CVD形成於積層體200上及狹縫SLT內。對層50實施回蝕。層50被從積層體200之上表面上及狹縫SLT之底部(狹縫SLT內之導電層21C之上表面)上除去。
由此，保護層50自行對準地殘存在狹縫SLT內之積層體200之側面(絕緣層28、29之側面)上及導電層21C之側面上。保護層50沿積層體200之側面於X方向上延伸。
於狹縫SLT內，絕緣層28、29之側面及導電層21C之側面被保護層50覆蓋。
保護層50例如為半導體層。作為更具體之一例，保護層50為非摻雜之多晶矽層。再者，保護層50之材料只要為能夠確保相對於其他構件(例如，絕緣層28、29及導電層211X)之蝕刻選擇比之材料，則並不限定於矽。
圖14及圖15係用以對本實施方式之快閃記憶體之製造方法之一步驟進行說明之剖面步驟圖。圖14及圖15中表示沿Y方向之剖面(Z-Y平面之剖面)。
如圖14所示，對導電層211X之蝕刻係於保護層50覆蓋積層體200及導電層211X之側面之狀態下執行。
由此，於狹縫區域R2內之狹縫SLT對應之位置將導電層211X除去。例如，於狹縫SLT對應之位置，導電層21A之上表面向半導體基板20側後退。其結果，槽98形成於導電層21A之上表面(上部)內。
藉由除去導電層211X，犧牲層218、219經由狹縫SLT露出。
犧牲層(氧化矽層)218藉由濕式蝕刻除去。
其後，犧牲層(氮化矽層)219藉由濕式蝕刻除去。
如圖15所示，藉由除去2個犧牲層218、219，於導電層210X與導電層21C之間形成空隙(間隙)AG。
於對犧牲層218、219蝕刻時，狹縫SLT內之積層體200之側面被保護層50覆蓋。
由此，於蝕刻犧牲層218、219時，積層體200內之層28、29未被蝕刻。
圖16表示犧牲層218、219之蝕刻狀態。
例如，於形成狹縫SLT時(參照圖11及圖12)，若將狹縫SLT以到達導電層21A之方式形成，則保護層50會覆蓋犧牲層218、219之側面。該情形時，於犧牲層218、219之除去步驟時，蝕刻溶液會因保護層50，而難以從Y方向，對被保護層50覆蓋著Y方向之側面的犧牲層218、219流入。又，於記憶胞陣列10內之某部分，可能會因導電層210X與導電層21C之間之間隔狹窄，而阻礙蝕刻溶液從Y方向對犧牲層218、219流入。
本實施方式中，狹縫SLT於Y方向延伸，犧牲層218、219於Y方向連續。
由此，如圖15所示，於未從X方向供給蝕刻溶液之區域中，可藉由從Y方向供給蝕刻溶液ESy，而蝕刻殘存之犧牲層218z、219z。
如此，本實施方式中，將犧牲層218、219從導電層210X與導電層21C之間之區域相對乾淨地除去。
再者，犧牲層219及犧牲層218亦可藉由相同的蝕刻溶液除去。
本實施方式中，記憶體柱MP之下端側之側面經由藉由除去犧牲層218、219而產生之間隙而暴露於蝕刻溶液。記憶體柱MP之底部之記憶體層32例如藉由用於除去犧牲層219之濕式蝕刻而被除去。由此，於記憶體柱MP之側面形成開口部95。再者，用於除去記憶體層之蝕刻溶液亦可與用於除去犧牲層219之蝕刻溶液不同地，於除去犧牲層218之後另行供給。
其結果，導電層(半導體層)31經由記憶體柱MP側面之開口部95露出於2個導電層210X、21C間之間隙中。
圖17係用以對本實施方式之快閃記憶體之製造方法之一步驟進行說明之剖面步驟圖。圖16中表示沿Y方向之剖面(Z-Y平面之剖面)。
導電層210選擇性地形成於導電層21C與導電層210之間之間隙AG內。間隙AG中之導電層210之形成物之供給路徑為從導電層21A之上部(導電層210之底部)側朝向導電層21之上部側之路徑。
例如，反覆執行選擇CVD(供給層21之形成物)與間隙AG中之附著物之蝕刻。
由此，導電層211被埋入導電層21C與導電層210之間。導電層21A、210、211、21C相互電性連接。
於導電層211為矽層之情形時，導電層210例如為矽層。於藉由矽之選擇生長而形成導電層210之情形時，導電層210與導電層211成為連續之1個層21B。
再者，導電層210之材料亦可與導電層211之材料不同。該情形時，於非連續之2個層210、211間形成邊界(界面)。
導電層211經由記憶體柱MP之底部側之開口部95而形成於記憶體柱MP之半導體層31之側面上。導電層211與半導體層31直接接觸。
由此，成為源極線之導電層21A、21B、21C與記憶體柱MP之半導體層31電性連接。
圖18係用以對本實施方式之快閃記憶體之製造方法之一步驟進行說明之剖面步驟圖。圖18中表示沿Y方向之剖面(Z-Y平面之剖面)。
如圖18所示，覆蓋積層體200之側面之保護層被從狹縫SLT內除去。由此，於積層體200之側面，絕緣層28、29經由狹縫露出。
例如，於導電層21A、21B之材料與保護層之材料相同之情形時，導電層21B亦被以與保護層之膜厚相同程度之量蝕刻。
圖19係用以對本實施方式之快閃記憶體之製造方法之一步驟進行說明之剖面步驟圖。圖19中表示沿Y方向之剖面(Z-Y平面之剖面)。
如圖19所示，對導電層21A、21B、21C執行氧化處理。
導電層21A、21B、21C之半導體層(多晶矽層)之露出面選擇性地氧化。由此，絕緣層29沿導電層21A、21B、21C之槽99之形狀形成。例如，部分290形成於導電層21A之上表面上及側面上、導電層21B、21C之側面上。
於非摻雜之多晶矽用於導電層21B，且摻雜有磷之多晶矽用於導電層21B之情形時，相比於非摻雜之矽層21A，用於氧化處理之氧化劑更容易於包含磷之矽層21B擴散。
因此，向Y方向突出之部分291於導電層21A與導電層21B之邊界附近形成於導電層21B內。
由氧化處理所致之氧化幾乎不產生於經由狹縫SLT露出之積層體200之絕緣層28、29。
其後，經由狹縫執行對積層體200內之絕緣層28之置換處理。
置換處理中，絕緣層28被從積層體200內除去之後，導電層形成於已除去絕緣層之間隙(於Z方向上相鄰之絕緣層28間之間隙)內。
由此，如圖4所示，導電層(字元線)23形成於積層體200內。
於形成導電層23之後，絕緣體60埋入於狹縫SLT內。又，於形成狹縫SHE之後，絕緣體61形成於狹縫SHE內。
其後，藉由周知技術依序形成接觸插塞及位元線BL。於連結區域中形成接觸插塞及配線。
藉由以上步驟完成本實施方式之NAND型快閃記憶體。  (c)總結
本實施方式之NAND型快閃記憶體具有源極線經由記憶體柱之側面之開口部與記憶體柱內之半導體層(導電層)電性連接之構造。
本實施方式中，源極線(或源極線接點)包含3個層21A、21B、21C。導電層21B於Z方向上設置於2個導電層21A、21B間。
導電層21C作為狹縫形成時之終止層發揮功能。狹縫區域內之導電層21C(部分216)之Z方向的尺寸大於胞區域內之導電層21C(部分215)之Z方向的尺寸。
某構造之快閃記憶體中，用於形成狹縫之終止層之Z方向的尺寸於胞區域與狹縫區域之間為固定。於終止層之Z方向的尺寸較薄之情形時，有可能會因狹縫形成步驟中之蝕刻之Z方向上之不均而導致意外之層於狹縫露出。於經由狹縫之某層之除去步驟中，意外露出之層有可能暴露於某層之蝕刻條件下而被除去。其結果，有可能於快閃記憶體內產生缺陷。
本實施方式中，可藉由相對較厚之終止層而於狹縫之形成區域中抑制因蝕刻之深度方向之不均所引起之加工不良。
如此，本實施方式之快閃記憶體可提高狹縫形成時相對於蝕刻之深度方向之不均之製程穩定性。對應於此，本實施方式之快閃記憶體可提高快閃記憶體之製造良率。
本實施方式於狹縫區域內設置較厚之終止層，並且可於胞區域中使導電層21B與導電層22之距離變小。例如，用於源極線之導電層(例如，雜質半導體層)用作向記憶體柱之半導體層之摻雜劑之擴散源。
本實施方式中，由於胞區域內之終止層21C之Z方向的尺寸較小，因此成為源極側之選擇閘極線之導電層22與成為摻雜劑之擴散源之導電層21B之間之距離縮小。由此，導電層21B內之摻雜劑(例如磷)容易藉由摻雜劑之擴散而到達與導電層22對向之記憶體柱之部分。其結果，本實施方式之快閃記憶體可改善源極側之選擇電晶體之特性。
某構造之快閃記憶體中，存在構成胞串之源極側之選擇閘極線之複數個層中之任一者用作狹縫形成時之終止層之情形。該情形時，根據終止層之材料，源極側之選擇閘極線之電阻值有可能升高。
本實施方式之快閃記憶體可不使用用於形成狹縫之終止層而構成NAND串之源極側之選擇閘極線。
由此，本實施方式之快閃記憶體可降低胞串之源極側之選擇閘極線之電阻值。
其結果，本實施方式之快閃記憶體可抑制NAND串之源極側之選擇閘極線之配線延遲(例如，RC(resistor-capacitor，電阻電容)延遲)。
如上所述，本實施方式之記憶體裝置可提高特性。  (d)其他
本說明書中，「連接」不排除連接之2個構成要素間介隔有其他構成要素之情形。本說明書中，「接觸」不排除接觸之2個構成要素間介隔有其他構成要素之情形。
對本發明之幾個實施方式進行了說明，但這些實施方式係作為例子提出者，並未意圖限定發明之範圍。這些新穎之實施方式能夠以其他各種方式實施，可於不脫離發明主旨之範圍進行各種省略、替換、變更。這些實施方式及其變化包含於發明之範圍、主旨中，並且包含於申請專利範圍中記載之發明及其均等之範圍內。  [相關申請案]
本申請案享有以日本專利申請案2019-169365號(申請日：2019年9月18日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:記憶體裝置 2:記憶體控制器 10:記憶胞陣列 11:指令暫存器 12:位址暫存器 13:定序器 14:驅動器電路 15:列控制電路 16:感測放大器電路 20:半導體基板 21A:導電層 21B:導電層 21C:導電層 22:導電層 23:導電層 24:導電層 25:導電層 28:絕緣層 29:絕緣層 30:核心層 31:半導體層 32:記憶體層 50:層 60:絕緣體 61:絕緣體 90:開口部 95:開口部 98:槽 99:槽 200:積層體 210:第1層 210X:導電層 211:第2層 215:部分 216:部分 218:犧牲層 218z:犧牲層 219:犧牲層 219z:犧牲層 290:部分 291:部分 321:絕緣層 322:電荷儲存層 323:絕緣層 ADD:位址信息 AG:空隙(間隙) ALE:位址鎖存使能信號 BAd: BL:位元線 BL0:位元線 BL1:位元線 BLm:位元線 BLK:區塊 BLK0:區塊 BLK1:區塊 BLKn:區塊 CAd: CH:接觸插塞 CLE:指令鎖存使能信號 CMD:指令 CU:胞單元 D1:尺寸 D2:尺寸 DA:尺寸 DAT:資料 DB:尺寸 DMP:記憶體柱 DX:尺寸 ESy:從Y方向供給蝕刻溶液 WEn:寫入使能信號 WL0:字元線 WL1:字元線 WL2:字元線 WL3:字元線 WL4:字元線 WL5:字元線 WL6:字元線 WL7:字元線 I/O:輸入輸出信號 MC:記憶胞 MC0:記憶胞 MC1:記憶胞 MC2:記憶胞 MC3:記憶胞 MC4:記憶胞 MC5:記憶胞 MC6:記憶胞 MC7:記憶胞 MP:記憶體柱 NS:AND串 Q1:線 Q2:線 R1:胞區域 R2:狹縫區域 R3:虛設區域 RBn:準備忙碌信號 REn:讀出使能信號 ST1:選擇電晶體 ST2:選擇電晶體 SGD:選擇閘極線 SGD1:選擇閘極線 SGD2:選擇閘極線 SGD3:選擇閘極線 SGS:選擇閘極線 SL:源極線 SLT:狹縫 SHE:狹縫 SU0:串單元 SU1:串單元 SU2:串單元 SU3:串單元 t1:膜厚 t2:膜厚 X:方向 Y:方向 Z:方向
圖1係實施方式之記憶體裝置之框圖。  圖2係實施方式之記憶體裝置之記憶胞陣列之等效電路圖。  圖3係表示實施方式之記憶體裝置之記憶胞陣列之佈局之一例之圖。  圖4係表示實施方式之記憶體裝置之記憶胞陣列之構造之剖面圖。  圖5係表示實施方式之記憶體裝置之記憶胞之構造之一例之圖。  圖6係表示實施方式之記憶體裝置之製造方法之一步驟之剖面步驟圖。  圖7係表示實施方式之記憶體裝置之製造方法之一步驟之俯視圖。  圖8係表示實施方式之記憶體裝置之製造方法之一步驟之剖面步驟圖。  圖9係表示實施方式之記憶體裝置之製造方法之一步驟之剖面步驟圖。  圖10係表示實施方式之記憶體裝置之製造方法之一步驟之剖面步驟圖。  圖11係表示實施方式之記憶體裝置之製造方法之一步驟之俯視圖。  圖12係表示實施方式之記憶體裝置之製造方法之一步驟之剖面步驟圖。  圖13係表示實施方式之記憶體裝置之製造方法之一步驟之剖面步驟圖。  圖14係表示實施方式之記憶體裝置之製造方法之一步驟之剖面步驟圖。  圖15係表示實施方式之記憶體裝置之製造方法之一步驟之剖面步驟圖。  圖16係表示實施方式之記憶體裝置之製造方法之一步驟之剖面步驟圖。  圖17係表示實施方式之記憶體裝置之製造方法之一步驟之剖面步驟圖。  圖18係表示實施方式之記憶體裝置之製造方法之一步驟之剖面步驟圖。  圖19係表示實施方式之記憶體裝置之製造方法之一步驟之剖面步驟圖。
20:半導體基板
21A:導電層
21B:導電層
21C:導電層
22:導電層
23:導電層
24:導電層
25:導電層
29:絕緣層
30:核心層
31:半導體層
32:記憶體層
60:絕緣體
61:絕緣體
200:積層體
210:第1層
211:第2層
215:部分
216:部分
290:部分
291:部分
BL:位元線
CH:接觸插塞
D1:尺寸
D2:尺寸
DMP:記憶體柱
WL0:字元線
WL1:字元線
WL2:字元線
WL3:字元線
WL4:字元線
WL5:字元線
WL6:字元線
WL7:字元線
MC0:記憶胞
MC1:記憶胞
MC2:記憶胞
MC3:記憶胞
MC4:記憶胞
MC5:記憶胞
MC6:記憶胞
MC7:記憶胞
MP:記憶體柱
R1:胞區域
R2:狹縫區域
R3:虛設區域
ST1:選擇電晶體
ST2:選擇電晶體
SGD:選擇閘極線
SGS:選擇閘極線
SL:源極線
SLT:狹縫
SHE:狹縫
SU0:串單元
SU1:串單元
X:方向
Y:方向
Z:方向

Claims (5)

  1. 一種記憶體裝置，其具備：基板；第1半導體層，其設置於上述基板之上方，且自下依序具有第1區域、雜質濃度較上述第1區域高之第2區域及雜質濃度較上述第2區域低之第3區域；積層體，其設置於上述第1半導體層之上方，包含：沿著第1方向積層之複數個第1導電層；記憶體柱，其沿上述第1方向於上述積層體內及上述第1半導體層內延伸，且包含第2半導體層，該第2半導體層具有與上述第1半導體層之上述第2區域相接之側壁；複數個記憶胞，其等分別設置於上述複數個第1導電層與上述記憶體柱之交叉點；及絕緣體，其沿上述第1方向及與上述第1方向交叉之第2方向於上述積層體內及上述第1半導體層內延伸，且將上述複數個第1導電層於與上述第1方向及上述第2方向交叉之第3方向上分斷；且上述第3區域具有：與上述絕緣體相接之第1部分，及與上述記憶體柱相接之第2部分；上述第1部分於上述第1方向的第1尺寸大於上述第2部分於上述第1方向的第2尺寸。
  2. 如請求項1之記憶體裝置，其中 上述第1方向之上述絕緣體之底部，位於較上述第1方向上之上述記憶體柱之底部更靠上述基板側。
  3. 如請求項1之記憶體裝置，其中於上述第1方向上之上述記憶體柱之底部與上述基板之間，設置有上述第1區域與上述第2區域，於上述第1方向上之上述絕緣體之底部與上述基板之間，設置有上述第1區域。
  4. 如請求項1之記憶體裝置，其進而具備：設置於上述第1半導體層與上述絕緣體之間的第1絕緣層，上述第1絕緣層包含：於上述第2方向上向上述第2區域內突出之部分。
  5. 如請求項1之記憶體裝置，其中上述第2區域包含：上述第1區域上之第1層、與上述第1層之上表面上及側面上之第2層，上述第2層與上述第2半導體層接觸。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220082619A (ko) * 2020-12-10 2022-06-17 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
WO2022244207A1 (ja) * 2021-05-20 2022-11-24 キオクシア株式会社 メモリデバイス
JP2023001592A (ja) * 2021-06-21 2023-01-06 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP2023139710A (ja) 2022-03-22 2023-10-04 キオクシア株式会社 半導体記憶装置、および半導体記憶装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245962B1 (en) * 2014-08-28 2016-01-26 SK Hynix Inc. Method of manufacturing semiconductor device
US20160276362A1 (en) * 2015-03-19 2016-09-22 Kabushiki Kaisha Toshiba Semiconductor memory device
US20170243883A1 (en) * 2016-02-22 2017-08-24 Kabushiki Kaisha Toshiba Semiconductor memory device
US20180122904A1 (en) * 2016-11-03 2018-05-03 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102170770B1 (ko) * 2014-03-03 2020-10-28 삼성전자주식회사 반도체 장치
KR102248205B1 (ko) * 2014-06-25 2021-05-04 삼성전자주식회사 수직 채널 및 에어 갭을 갖는 반도체 소자
US9455263B2 (en) 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
US9356031B2 (en) * 2014-08-11 2016-05-31 Sandisk Technologies Inc. Three dimensional NAND string memory devices with voids enclosed between control gate electrodes
US9431419B2 (en) 2014-09-12 2016-08-30 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
TWI624007B (zh) 2016-04-25 2018-05-11 東芝記憶體股份有限公司 半導體記憶裝置及製造其之方法
US10115731B2 (en) * 2017-03-13 2018-10-30 Toshiba Memory Corporation Semiconductor memory device
KR102549967B1 (ko) * 2017-11-21 2023-06-30 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
US10446566B2 (en) * 2017-12-15 2019-10-15 Micron Technology, Inc. Integrated assemblies having anchoring structures proximate stacked memory cells
JP2019192663A (ja) * 2018-04-18 2019-10-31 東芝メモリ株式会社 半導体メモリ
KR102641737B1 (ko) * 2018-06-21 2024-03-04 삼성전자주식회사 3차원 반도체 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245962B1 (en) * 2014-08-28 2016-01-26 SK Hynix Inc. Method of manufacturing semiconductor device
US20160276362A1 (en) * 2015-03-19 2016-09-22 Kabushiki Kaisha Toshiba Semiconductor memory device
US20170243883A1 (en) * 2016-02-22 2017-08-24 Kabushiki Kaisha Toshiba Semiconductor memory device
US20180122904A1 (en) * 2016-11-03 2018-05-03 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device

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