TWI858545B

TWI858545B - 半導體裝置

Info

Publication number: TWI858545B
Application number: TW112104610A
Authority: TW
Inventors: 和田秀雄; 濱中啓伸
Original assignee: 日商鎧俠股份有限公司
Priority date: 2022-04-28
Filing date: 2023-02-09
Publication date: 2024-10-11
Also published as: TW202343595A; US20230354606A1

Abstract

本發明之半導體裝置具備電晶體。記憶胞陣列設置於電晶體之上方。第1半導體層設置於記憶胞陣列之上方，具有記憶胞陣列側之第1面及與第1面為相反側之第2面。第1金屬配線設置於第2面之上方，且電性連接於第1半導體層。第2金屬配線於第2面之上方設置在與第1金屬配線相同之層中，且不與第1金屬配線及第1半導體層接觸。第1接點設置於第1金屬配線之下方，於從第1面朝向第2面之第1方向上延伸，將複數個電晶體中之一者電性連接於第1金屬配線。第2接點設置於第2金屬配線之下方，於第1方向上延伸，將複數個電晶體中之另一者電性連接於第2金屬配線。

Description

半導體裝置

本實施方式係關於一種半導體裝置。

已知有於CMOS(Complementary Metal Oxide Semiconductor，互補式金屬氧化物半導體)電路之上方設置記憶胞陣列之半導體裝置。對於此種半導體裝置，提出了如下構造，即，於記憶胞陣列上設置半導體源極層，進而於該半導體源極層上設置金屬源極線。藉由將金屬源極線連接於半導體源極層，而使整個源極層之電阻降低。但是，構成金屬源極線之金屬層僅作為源極線使用，而無法用於其他用途。

一實施方式提供一種將設置於半導體之源極層上之金屬層不僅用作源極線亦能夠用於其他用途之半導體裝置。

本實施方式之半導體裝置具備複數個電晶體。記憶胞陣列設置於複數個電晶體之上方。第1半導體層設置於記憶胞陣列之上方，具有記憶胞陣列側之第1面及與第1面為相反側之第2面。第1金屬配線設置於第2面之上方，且電性連接於第1半導體層。第2金屬配線於第2面之上方設置在與第1金屬配線相同之層中，且不與第1金屬配線及上述第1半導體層接觸。第1接點設置於第1金屬配線之下方，於從第1面朝向第2面之第1方向上延伸，將複數個電晶體中之一者電性連接於第1金屬配線。第2接點設置於第2金屬配線之下方，於第1方向上延伸，將複數個電晶體中之另一者電性連接於第2金屬配線。

根據上述構成，能夠提供一種將設置於半導體之源極層上之金屬層不僅用作源極線亦能夠用於其他用途之半導體裝置。

1:半導體裝置

2:陣列晶片

2m:記憶胞陣列

2s:階梯部分

3:CMOS晶片

20:積層體

21:電極膜

21a:阻擋絕緣膜

21b:勢壘膜

22:絕緣膜

23:配線

24:配線

25:層間絕緣膜

28:通孔

29:接點

30:基板

31:電晶體

31a:電晶體

31b:電晶體

31c:電晶體

31d:電晶體

32:通孔

33:配線

34:配線

35:層間絕緣膜

40:金屬層

41:源極線

41a:源極線

41b:源極線

42:電源線

42a:電源線

42b:電源線

42c:電源線

43:電源線

50:接合墊

52:接合線

60:絕緣層

100a:半導體記憶裝置

210:半導體主體

220:記憶體膜

221:覆蓋絕緣膜

222:電荷捕獲膜

223:隧道絕緣膜

230:核心層

1011:指令暫存器

1012:位址暫存器

1013:定序器

1014:驅動器模組

1015:列解碼器模組

1016:感測放大器模組

Acc4:設置有接點CC4之區域

Acc12:設置有接點CC1、CC2之區域

ADD:位址資訊

BA:區塊位址

BL:位元線

BL(0)~BL(m):位元線

BSL:半導體源極層

B1:貼合面

CA:行位址

CC1:接點

CC2:接點

CC3:接點

CC4:接點

CL:柱狀體

CMD:指令

CU:胞單元

D:區域

DAT:寫入資料

dRH2:電阻分量

dRH3:電阻分量

dRR2:電阻量

dRR3:電阻量

E1:線段

E2:線段

E3:線段

ES:邊緣密封件

F1:第1面

F2:第2面

H1:寬度

H2:寬度

H3:寬度

LI:源極配線

L1:距離

MC:記憶胞

MCA:記憶胞陣列

MH:記憶體孔

MT(0)~MT(15):記憶胞電晶體

PA:頁位址

R1:距離

R2:距離

R3:距離

RH1:電阻分量

RH2:電阻分量

RH3:電阻分量

RL1:電阻分量

RR1:電阻分量

RR2:電阻分量

RR3:電阻分量

S1~S6:邊

SGD:選擇閘極線

SGD(0):選擇閘極線

SGD(1):選擇閘極線

SGS:選擇閘極線

SHE:狹縫

SL:源極線

ST:狹縫

ST(1):選擇電晶體

ST(2):選擇電晶體

SU(0):串單元

SU(1):串單元

T1~T9:點

Tr:電晶體

WL(0)~WL(15):字元線

圖1係表示第1實施方式之半導體裝置之構成例之剖視圖。

圖2係表示第1實施方式之積層體之俯視圖。

圖3係例示第1實施方式之三維構造之記憶胞之模式性剖視圖。

圖4係例示第1實施方式之三維構造之記憶胞之模式性剖視圖。

圖5係表示第1實施方式之金屬配線層之模式性俯視圖。

圖6A係圖5中之AA線之模式性剖視圖。

圖6B係表示圖6A之比較例之模式性剖視圖。

圖6C係圖5中之BB線之模式性剖視圖。

圖6D係圖5中之CC線之模式性剖視圖。

圖7係表示第1實施方式之金屬配線層之模式性平面方塊圖。

圖8係表示第1實施方式之源極層之電阻值之變化之曲線圖。

圖9係表示第2實施方式之金屬配線層之模式性俯視圖。

圖10係表示第2實施方式之源極層之電阻值之變化之曲線圖。

圖11係表示第3實施方式之金屬配線層之模式性俯視圖。

圖12係表示第3實施方式之源極層之電阻值之變化之曲線圖。

圖13係表示應用任一上述實施方式之半導體記憶裝置之構成例之方塊圖。

圖14係表示記憶胞陣列之電路構成之一例之電路圖。

圖15係表示半導體記憶裝置之另一構成例之剖視圖。

圖16係表示第4實施方式之半導體裝置之構成例之俯視圖。

圖17係表示第4實施方式之半導體裝置之構成例之剖視圖。

圖18係表示第4實施方式之半導體裝置之構成例之剖視圖。

圖19係表示第4實施方式之半導體裝置之構成例之立體圖。

以下，參照附圖就本發明之實施方式進行說明。本實施方式並不限定本發明。附圖為模式圖或概念圖，各部分之比率等未必與實物相同。於說明書及附圖中，對與上文中關於已出現過之附圖進行了敍述之要素相同之要素標註相同之符號，並適當省略詳細說明。

(第1實施方式)圖1係表示第1實施方式之半導體裝置1之構成例之剖視圖。以下，將積層體20之積層方向設為Z方向。將與Z方向交叉、例如正交之1個方向設為Y方向。將與Z方向及Y方向分別交叉、例如正交之1個方向設為X方向。再者，於本說明書中，X方向係第3方向之例子，Y方向係第2方向之例子，Z方向係第1方向之例子。

半導體裝置1具備具有記憶胞陣列之陣列晶片2、及具有CMOS電路之CMOS晶片3。陣列晶片2與CMOS晶片3於貼合面B1貼合，且經由在貼合面接合之配線而相互電性連接。圖1中，示出了於CMOS晶片3上搭載有陣列晶片2之狀態。

CMOS晶片3具備基板30、電晶體31、通孔32、配線33及34、以及層間絕緣膜35。

基板30例如係矽基板等半導體基板。電晶體31係設置於基板30之上之NMOS(N-Mental-Oxide-Semiconductor，N型金屬氧化物半導體)或PMOS(P-Mental-Oxide-Semiconductor，P型金屬氧化物半導體)之電晶體。電晶體31例如構成控制陣列晶片2之記憶胞陣列之CMOS電路。電晶體31係複數個邏輯電路之例子。於基板30上，亦可形成電晶體31以外之電阻元件、電容元件等半導體元件。

通孔32將電晶體31與配線33之間、或者配線33與配線34之間電性連接。配線33及34於層間絕緣膜35內構成多層配線構造。配線34填埋層間絕緣膜35內，與層間絕緣膜35之表面呈大致同一平面地露出。配線33及34電性連接於電晶體31等。通孔32、配線33及34例如使用銅、鎢等低電阻金屬。層間絕緣膜35被覆並保護電晶體31、通孔32、配線33及34。層間絕緣膜35例如使用氧化矽膜等絕緣膜。

陣列晶片2具備積層體20、柱狀體CL、狹縫ST(LI)、半導體源極層 BSL、金屬層40、接點29、及接合墊50。

積層體20設置於電晶體31之上方，且相對於基板30位於Z方向。積層體20係沿著Z方向將複數個電極膜21及複數個絕緣膜22交替積層而構成。積層體20構成記憶胞陣列。電極膜21例如使用鎢等導電性金屬。絕緣膜22例如使用氧化矽膜等絕緣膜。絕緣膜22將電極膜21彼此絕緣。即，複數個電極膜21相互以絕緣狀態積層。電極膜21及絕緣膜22各自之積層數為任意。絕緣膜22例如亦可為多孔絕緣膜或氣隙。

積層體20之Z方向之上端及下端之1個或複數個電極膜21分別作為源極側選擇閘極及汲極側選擇閘極發揮功能。源極側選擇閘極與汲極側選擇閘極之間之電極膜21作為字元線WL發揮功能。字元線WL係記憶胞MC之閘極電極。汲極側選擇閘極係汲極側選擇電晶體之閘極電極。源極側選擇閘極設置於積層體20之上部區域。汲極側選擇閘極設置於積層體20之下部區域。上部區域係指積層體20之靠近CMOS晶片3一側之區域，下部區域係指積層體20之遠離CMOS晶片3一側(靠近金屬層40一側)之區域。

半導體裝置1具有串聯連接於源極側選擇電晶體與汲極側選擇電晶體之間之複數個記憶胞MC。源極側選擇電晶體、記憶胞MC、及汲極側選擇電晶體串聯連接而成之構造稱為“記憶體串”或“NAND(Not And，反及)串”。記憶體串例如經由通孔28而連接於位元線BL。位元線BL係設置於積層體20之下方且於X方向(圖1之紙面方向)上延伸之配線23。

於積層體20內設置有複數個柱狀體CL。柱狀體CL於積層體20內以在積層體之積層方向(Z方向)上貫通該積層體20之方式延伸，且從連接於位元線BL之通孔28設置至半導體源極層BSL。柱狀體CL之內部構造將於下文敍述。再者，本實施方式中，柱狀體CL具有高縱橫比，因此於Z方向上分成2段形成。但是，柱狀體CL亦可形成為1段。

又，於積層體20內設置有複數個狹縫ST(LI)。狹縫ST(LI)於X方向上延伸，且於積層體20之積層方向(Z方向)上貫通該積層體20。於狹縫ST(LI)內填充氧化矽膜等絕緣膜，絕緣膜構成為板狀。狹縫ST(LI)將積層體20之電極膜21電性分離。取而代之，亦可於狹縫ST(LI)之內壁被覆氧化矽膜等絕緣膜，進而於絕緣膜之內側填埋導電材料。於此情形時，導電材料亦作為到達半導體源極層BSL之源極配線LI發揮功能。即，狹縫ST亦可為與構成記憶胞陣列之積層體20之電極膜21電性分離且電性連接於半導體源極層BSL之源極配線LI。狹縫亦稱為ST(LI)。

於積層體20之上設置有半導體源極層BSL。半導體源極層BSL係第1半導體層之例子。半導體源極層BSL對應於積層體20而設置。半導體源極層BSL具有第1面F1及與第1面F1為相反側之第2面F2。於半導體源極層BSL之第1面F1側設置有積層體20(記憶胞陣列)，於第2面F2側設置有金屬層40。金屬層40包含源極線41及電源線42。上述源極線41與電源線42將於下文敍述。半導體源極層BSL共通連接於複數個柱狀體CL之一端，對處於同一記憶胞陣列2m之複數個柱狀體CL賦予共通之源極電位。即，半導體源極層BSL作為記憶胞陣列2m之共通源極電極發揮功能。半導體源極層BSL例如使用摻雜多晶矽等導電性材料。金屬層40例如使用銅、鋁、或鎢等電阻較半導體源極層BSL低之金屬材料。再者，2s係以將接點連接於各電極膜21為目的而設置之電極膜21之階梯部分。關於階梯部分2s，參照圖2於下文敍述。

另一方面，於積層體20之上且未設置半導體源極層BSL之區域設置有接合墊50。接合墊50係第1電極之例子。接合墊50連接於金屬線等(未圖示)，從半導體裝置1之外部接受電源供給。接合墊50經由接點29、配線24及配線34而連接於CMOS晶片3之電晶體31。因此，從接合墊50供給之外部電源被供給至電晶體31。接點29例如使用銅、鎢等低電阻金屬。

本實施方式中，陣列晶片2與CMOS晶片3個別形成，且於貼合面B1貼合。因此，於陣列晶片2內未設置電晶體31。又，於CMOS晶片3內未設置積層體20(記憶胞陣列)。電晶體31及積層體20均位於半導體源極層BSL之第1面F1側。電晶體31位於與金屬層40所在之第2面F2相反之側。

於積層體20之下方設置有通孔28、配線23及配線24。配線23及24填埋層間絕緣膜25內，且與層間絕緣膜25之表面呈大致同一平面地露出。配線23及24電性連接於柱狀體CL之半導體主體210等。通孔28、配線23及配線24例如使用銅、鎢等低電阻金屬。層間絕緣膜25被覆並保護積層體20、通孔28、配線23及配線24。層間絕緣膜25例如使用氧化矽膜等絕緣膜。

層間絕緣膜25與層間絕緣膜35於貼合面B1貼合，配線24及配線34均於貼合面B1呈大致同一平面接合。由此，陣列晶片2與CMOS晶片3經由配線24及配線34而電性連接。

圖2係表示積層體20之模式性俯視圖。積層體20包含階梯部分2s及記憶胞陣列2m。階梯部分2s設置於積層體20之緣部。記憶胞陣列2m被階梯部分2s夾著或包圍。狹縫ST(LI)設為從積層體20之一端之階梯部分2s經過記憶胞陣列2m到達至積層體20之另一邊緣之階梯部分2s。狹縫SHE至少設置於記憶胞陣列2m。狹縫SHE較狹縫ST(LI)淺，且與狹縫ST(LI)大致平行地延伸。狹縫SHE係為了針對各汲極側選擇閘極電性分離電極膜21而設置。

圖2所示之被2條狹縫ST(LI)夾著之積層體20之部分被稱為區塊(BLOCK)。區塊例如構成資料抹除之最小單位。狹縫SHE設置於區塊內。狹縫ST(LI)與狹縫SHE之間之積層體20被稱為指狀構造(finger)。汲極側選擇閘極被各指狀構造隔開。因此，於資料寫入及讀出時，能夠藉由汲極側選擇閘極而使區塊內之1個指狀構造成為選擇狀態。

圖3及圖4分別係例示三維構造之記憶胞之模式性剖視圖。複數個柱狀體CL分別設置於積層體20內所設之記憶體孔MH內。各柱狀體CL設為沿著Z方向從積層體20之上端貫通積層體20並到達至積層體20內及半導體源極層BSL內。複數個柱狀體CL分別包含半導體主體210、記憶體膜 220、及核心層230。柱狀體CL包含設置於其中心部之核心層230、設置於該核心層230之周圍之半導體主體(半導體部件)210、及設置於該半導體主體210之周圍之記憶體膜(電荷儲存部件)220。半導體主體210於積層體20內沿積層方向(Z方向)延伸。半導體主體210與半導體源極層BSL電性連接。記憶體膜220設置於半導體主體210與電極膜21之間，具有電荷捕獲部。從各指狀構造分別逐個選擇之複數個柱狀體CL經由圖1之通孔28而共通連接於1條位元線BL。各柱狀體CL例如設置於記憶胞陣列2m之區域。

如圖4所示，X-Y平面上之記憶體孔MH之形狀例如為圓或橢圓。於電極膜21與絕緣膜22之間，亦可設置構成記憶體膜220之一部分之阻擋絕緣膜21a。阻擋絕緣膜21a例如為矽氧化物膜或金屬氧化物膜。金屬氧化物之一例為鋁氧化物。於電極膜21與絕緣膜22之間、及電極膜21與記憶體膜220之間，亦可設置勢壘膜21b。例如，於電極膜21為鎢之情形時，勢壘膜21b例如選擇氮化鈦與鈦之積層構造膜。阻擋絕緣膜21a抑制電荷從電極膜21向記憶體膜220側之反向穿隧。勢壘膜21b使電極膜21與阻擋絕緣膜21a之密接性提高。

作為半導體部件之半導體主體210之形狀例如為有底筒狀。半導體主體210例如使用多晶矽。半導體主體210例如為未摻雜矽。又，半導體主體210亦可為p型矽。半導體主體210成為汲極側選擇電晶體、記憶胞MC、及源極側選擇電晶體各自之通道。同一記憶胞陣列2m內之複數個半導體主體210之一端共通地電性連接於半導體源極層BSL。

記憶體膜220中除阻擋絕緣膜21a以外之部分設置於記憶體孔MH之內壁與半導體主體210之間。記憶體膜220之形狀例如為筒狀。複數個記憶胞MC於半導體主體210與將成為字元線WL之電極膜21之間具有記憶區域，且於Z方向上積層。記憶體膜220例如包含覆蓋絕緣膜221、電荷捕獲膜222、及隧道絕緣膜223。半導體主體210、電荷捕獲膜222、及隧道絕緣膜223分別於Z方向上延伸。

覆蓋絕緣膜221設置於絕緣膜22與電荷捕獲膜222之間。覆蓋絕緣膜221例如包含矽氧化物。於將犧牲膜(未圖示)替換為電極膜21時(替換步驟)，覆蓋絕緣膜221保護電荷捕獲膜222使其不被蝕刻。覆蓋絕緣膜221於替換步驟中，亦可從電極膜21與記憶體膜220之間被去除。於此情形時，如圖3及圖4所示，於電極膜21與電荷捕獲膜222之間例如不再設置阻擋絕緣膜21a。又，於電極膜21之形成不使用替換步驟之情形時，亦可不需要覆蓋絕緣膜221。

電荷捕獲膜222設置於阻擋絕緣膜21a及覆蓋絕緣膜221與隧道絕緣膜223之間。電荷捕獲膜222例如包含矽氮化物，膜中具有俘獲電荷之俘獲部位。電荷捕獲膜222中被夾在將成為字元線WL之電極膜21與半導體主體210之間的部分作為電荷捕獲部而構成記憶胞MC之記憶區域。記憶胞MC之閾值電壓根據電荷捕獲部中有無電荷、或被捕獲至電荷捕獲部中之電荷之量而變化。由此，記憶胞MC保存資訊。

隧道絕緣膜223設置於半導體主體210與電荷捕獲膜222之間。隧道絕緣膜223例如包含矽氧化物、或矽氧化物與矽氮化物。隧道絕緣膜223係半導體主體210與電荷捕獲膜222之間之電位障壁。例如，當從半導體主體210向電荷捕獲部注入電子時(寫入動作)、及從半導體主體210向電荷捕獲部注入電洞時(抹除動作)，電子及電洞分別穿過(穿隧)隧道絕緣膜223之電位障壁。

核心層230填埋筒狀之半導體主體210之內部空間。核心層230之形狀例如為柱狀。核心層230例如包含矽氧化物，且具有絕緣性。

繼而，參照圖5~圖6B，對半導體源極層BSL、絕緣層60、及金屬層40(源極線41、電源線42、43)進行說明。

圖5表示從Z方向觀察半導體裝置1時之金屬層40之構成。圖6A及圖6B表示圖5之A-A線上之模式性剖視圖。以下，將源極線41a與源極線41b一併稱為源極線41，將電源線42a與電源線42b一併稱為電源線42。又，將源極線41、電源線42及電源線43一併稱為金屬層40。

如圖1所示，半導體源極層BSL設置於記憶胞MC之上方。又，如圖6A及圖6B所示，半導體源極層BSL具有記憶胞MC側之第1面F1、及與第1面F1為相反側之第2面F2。半導體源極層BSL係第1半導體層之例子，包含摻雜多晶矽。半導體源極層BSL電性連接於記憶胞MC，供給用於使記憶胞MC動作之元胞源極電壓。

絕緣層60設置於半導體源極層BSL之第2面F2上。絕緣層60係第1絕緣層之例子，例如使用矽氧化物。如下文所述，絕緣層60將電源線42與半導體源極層BSL電性分離，但經由設置於該絕緣層60之接觸孔而使源極線41與半導體源極層BSL電性連接。

金屬層40設置於半導體源極層BSL之第2面F2上。再者，本實施方式中，於金屬層40與半導體源極層BSL之間設置有上述絕緣層60。如圖5所示，金屬層40包含源極線41、電源線42及43。源極線41、電源線42及43使用電阻較半導體源極層BSL低之金屬，例如使用鋁。圖5中，源極線41與電源線42各示出了5根，但該等之根數為任意。

此處，就源極線41、電源線42及43進行詳細敍述。

源極線41設置於半導體源極層BSL之第2面F2側，且電性連接於半導體源極層BSL。源極線41係第1金屬配線層之例子。如圖6A所示，源極線41可經由接點CC3而連接於半導體源極層BSL。又，如圖6B所示，源極線41亦可以源極線41之整個底面連接於半導體源極層BSL。

圖6A及圖6B係表示源極線41與半導體源極層BSL之連接構造之例之模式性剖視圖。圖6A中，藉由於選擇性地形成在絕緣層60之接觸孔中填充低電阻金屬(鋁等)而形成接點CC3。另一方面，圖6B中，源極線41之下之絕緣層60整體被去除，源極線41之整個底面與半導體源極層BSL接觸。由此，圖6B之源極線41相比圖6A之源極線41，與半導體源極層BSL之接觸面積較廣。因此，圖6B之源極線41與半導體源極層BSL之接觸電阻，較圖6A之源極線41與半導體源極層BSL之接觸電阻低。若考慮到源極層41、BSL整體之電阻，則可謂圖6B之構成較佳。但是，即便經由接點CC3進行連接，但只要能夠充分降低源極層41、BSL整體之電阻，則亦可採用圖6A之構成。

如此，將源極線41及半導體源極層BSL電性連接，一體地構成源極層。由此，將源極線41與半導體源極層BSL一併稱為源極層41、BSL。如上所述，源極線41包含電阻較半導體源極層BSL低之金屬，因此，源極層41、BSL整體之電阻較半導體源極層BSL低。即，源極線41具有使源極層41、BSL之電阻降低之效果。藉由使源極層41、BSL之電阻降低，而能夠抑制源極層41、BSL中之元胞源極電壓之電壓下降。此情況使得消耗電力降低。再者，源極線41連接於接點CC1，且經由接點CC1而電性連接於CMOS晶片3之電晶體31之任一者。由此，源極線41經由半導體源極層BSL對記憶胞MC施加元胞源極電壓。再者，元胞源極電壓係經由接點CC1而施加至源極層41、BSL之電壓，成為記憶胞MC之源極電壓。

電源線42設置於半導體源極層BSL之第2面F2側，與源極層41、BSL電性分離。電源線42係第2金屬配線層之例子。如圖5所示，5根電源線42共通連接於電源線43，進而，電源線43連接於接合墊50。接合墊50係第1電極之例子。電源線42中設置接點CC2，接合墊50中設置接點CC4。接點CC2及接點CC4分別連接於CMOS晶片3之電晶體31之任一者。

本實施方式中，於複數個源極線41之間設置電源線42，且同時存在於半導體源極層BSL(絕緣層60)上之同一層內。更詳細而言，從Z方向俯視時，源極線41與電源線42於Y方向上延伸，相互電性分離，且於X方向上交替(條紋狀)配置。又，源極線41及電源線42具有於Y方向上具有長邊方向之矩形形狀。藉由如本實施方式般使源極線41及電源線42同時存在於同一層內，能夠不進行多層化而將源極線41及電源線42以單一層形成。

源極線41及電源線42較佳為交替且大致均等地配置。例如，可於X方向上，將源極線41a、電源線42a、源極線41b、及電源線42b依次大致等間隔地配置。於此情形時，配置為於X方向上使源極線41a與源極線41b之距離、及電源線42a與電源線42b之距離大致相同。藉由如此將源極線41及電源線42交替地大致等間隔地配置，例如能夠抑制源極線41或電源線42於半導體源極層BSL之第2面F2上之一部分區域分佈不均地配置。由此，能夠使源極線41及電源線42同時存在於同一層，且使源極層41、BSL之電阻整體降低。再者，源極線41及電源線42之X方向之寬度可相等，或者亦可互不相同。

圖6C係表示圖5之B-B線上之剖面(源極線41部分之剖面)之模式性剖視圖。參照圖6C，就與源極線41相關之構成進行說明。

源極線41上設置有接點CC1與接點CC3。接點CC1係第1接點之例子，接點CC3係第3接點之例子。接點CC1於層間絕緣膜25內沿著Z方向延伸設置，且經由通孔28、配線24及配線34而電性連接於電晶體31a。電晶體31a係第1邏輯電路之例子。電晶體31a可為作為元胞源極驅動器電路發揮功能之電路。即，電晶體31a將源極電壓經由通孔28、配線24、34、接點CC1而施加至源極層41、BSL，進而從源極層41、BSL施加至記憶胞MC。

又，電晶體31b電性連接於記憶胞MC中之柱狀體CL(參照圖1)，對柱狀體CL施加汲極電壓。藉由如此由電晶體31a及電晶體31b對記憶胞MC施加源極電壓及汲極電壓而使記憶胞MC中流通元胞電流。由此，能夠於記憶胞MC中進行資料讀出或寫入。

圖6D模式性表示圖5之C-C線上之剖面(電源線42部分之剖面)。參照圖6D，就與電源線42相關之構成進行說明。

電源線42上設置有接點CC2，接合墊50中設置有接點CC4。接點CC2係第2接點之例子，接點CC4係第4接點之例子。接點CC2於層間絕緣膜25內沿Z方向延伸設置，且經由通孔28、配線24及配線34而與電晶體31c連接。電晶體31c係第2邏輯電路之例子。同樣地，接點CC4連接於電晶體31d。電晶體31d係第3邏輯電路之例子。於接合墊50處連接接合線52，接合線52進而連接於外部電源(未圖示)。由此，從外部電源經由接合墊50供給使半導體裝置1(陣列晶片2、CMOS晶片3)動作之電力。即，來自接合線52之外部電力經由電源線42及接點CC2而供給至電晶體31c，且經由接點CC4而供給至電晶體31d。

繼而，參照圖7~圖8，就源極層41、BSL之各位置(點T1~T9)處之電阻進行詳細敍述。

圖7係表示源極線41、電源線42、及接點CC1之模式性俯視圖。圖7對應於圖5之區域D。

圖7中，從靠近接點CC1之一方開始圖示了於X方向上延伸之線段E1~E3。再者，線段E1~E3為假想線。從接點CC1至線段E1~E3之距離分別設為距離R1~R3。

又，於電源線42a內之線段E1上，將最靠近源極線41a之點設為點T1，將最靠近源極線41b之點設為點T3，並且將點T1與點T3之中間點設為點T2。即，點T2係相比點T1遠離源極線41a且相比點T3遠離源極線41b之點。於此情形時，點T2於電源線42a內之線段E1上，就與源極線(41a或41b)之距離而言比點T1、T3遠。因此，點T1~T3中，點T2處之從接點CC1起之源極層41、BSL之電阻最高。同樣地，於電源線42a內之線段E2上，將最靠近源極線41a之點設為點T4，將最靠近源極線41b之點設為點T6，並且將點T4與點T6之中間點設為點T5。即，點T5係相比點T4遠離源極線41a且相比點T6遠離源極線41b之點。於此情形時，點T5於電源線42a內之線段E2上，就與源極線(41a或41b)之距離而言比點T4、T6遠。因此，點T4~T6中，點T5處之從接點CC1起之源極層41、BSL之電阻最高。進而，於電源線42a內之線段E3上，將最靠近源極線41a之點設為點 T7，將最靠近源極線41b之點設為點T9，並且將點T7與點T9之中間點設為點T8。即，點T8係相比點T7遠離源極線41a且相比點T9遠離源極線41b之點。於此情形時，點T8於電源線42a內之線段E3上，就與源極線(41a或41b)之距離而言比點T7、T9遠。因此，點T7~T9中，點T8處之從接點CC1起之源極層41、BSL之電阻最高。

圖8係表示源極層41、BSL之電阻與點T1~T9之位置之關係之曲線圖。曲線圖GE1~GE3之橫軸表示線段E1~E3上之點T1~T9之位置，縱軸表示接點CC1至點T1~T9為止之源極層41、BSL之電阻值。

曲線圖GE1表示圖7之接點CC1至點T1~T3為止之源極層41、BSL之電阻(以下，亦稱為點T1~T3處之源極層41、BSL之電阻)。電阻分量RR1係圖7之接點CC1至線段E1之位置為止的Y方向上之源極層41、BSL之電阻分量。電阻分量RL1係從線段E1之位置朝向點T1~T3於X方向上之源極層41、BSL之電阻分量。

接點CC1至線段E1之位置為止之Y方向之距離對於點T1~T3而言相同。因此，電阻分量RR1對於點T1~T3而言相等。

於從線段E1之位置朝向點T1~T3之X方向上，在從源極線41之端部至各點T1~T3之間不存在包含金屬材料之源極線41。半導體源極層BSL之電阻較包含金屬材料之源極線41之電阻高。由此，於線段E1中從源極線41a、41b之端部至點T1~T3為止之部分，電阻分量RL1由半導體源極層BSL之電阻決定。即，電阻分量RL1依賴於線段E1中從源極線41a、41b之端至點T1~T3為止之各距離而變化。其結果為，點T1~T3之電阻(RR1+RL1)根據電阻分量RL1而變化。即，點T1~T3處之源極層41、BSL之電阻根據線段E1中從源極線41a、41b至點T1~T3為止之距離而變化。

因此，曲線圖GE1中，靠近源極線41a之點T1、及靠近源極線41b之點T3處之電阻分量RL1相對較小。由此，點T1、T3處之源極層41、BSL之電阻(RR1+RL1)接近電阻分量RR1，顯示相對較低之電阻值。另一方面，相比點T1遠離源極線41a且相比點T3遠離源極線41b之點T2處之電阻分量RL1，較點T1、T3處之電阻分量大。由此，點T2處之源極層41、BSL之電阻(RR1+RL1)較點T1、T3處之電阻高。即，點T2處之電阻較點T1及點T3處之電阻高出相當於圖7之距離L1之半導體源極層BSL之大致電阻分量RL1之量。又，於Y方向上，對於點T1~T3之任一者，從接點CC1至線段E1為止之距離R1均相等。因此，對點T1~T3共通地附加相等之電阻分量RR1。由此，點T1~T3處之源極層41、BSL之電阻(RR1+RL1)成為例如於點T1、T3處接近電阻分量RR1且於點T2處具有最大值(RR1+RL1)之曲線。

因點T1~T3之電阻而產生元胞源極電壓之電壓下降。電阻越大，元胞源極電壓之電壓下降之程度越大，因此，點T2處之電壓下降較點T1、T3處大。因此，點T1~點T3之各點處之元胞源極電壓之電壓下降顯示與曲線圖GE1所示之電阻之變化相同之傾向。

圖8之曲線圖GE2表示圖7之從接點CC1至點T4~T6為止之源極層41、BSL之電阻(以下也稱為點T4~T6處之源極層41、BSL之電阻)。電阻分量RR2係圖7之從接點CC1到線段E2之位置為止之Y方向上之源極層41、BSL之電阻分量。電阻分量RL1係從線段E2之位置朝向點T4~T6於X方向上之源極層41、BSL之電阻分量，與有關線段E1之電阻分量RL1相等。

曲線圖GE2與曲線圖GE1同樣，靠近源極線41a之點T4、及靠近源極線41b之點T6處之電阻分量RL1相對較小。由此，點T4、T6處之源極層41、BSL之電阻(RR2+RL1)接近電阻分量RR2，顯示相對較低之電阻值。另一方面，相比點T4遠離源極線41a且相比點T6遠離源極線41b之點T5處之電阻分量RL1較點T4、T6處之電阻分量大。由此，點T5處之源極層41、BSL之電阻(RR2+RL1)較點T4、T6處之源極層41、BSL之電阻高。即，點T5處之電阻較點T4及點T6之電阻高出相當於圖7之距離L1之半導體源極層BSL之電阻分量RL1之量。又，於Y方向上，對於點T4~T6之任一者，從接點CC1至線段E2為止之距離R2均相等。因此，對點T4~T6共通地附加相等之電阻分量RR2。由此，源極層41、BSL之電阻(RR2+RL1)成為例如於點T4、T6處接近RR2且於點T5處具有最大值之曲線。

線段E2相比線段E1遠離接點CC1。由此，電阻分量RR2較電阻分量RR1高出相當於與從接點CC1至線段E1、E2為止之距離差相對應之源極線41之電阻量dRR2之量。即，電阻分量RR2成為電阻分量RR1+dRR2。

再者，點T4~點T6之各點處之元胞源極電壓之電壓下降顯示與曲線圖GE2所示之電阻之變化相同之傾向。

繼而，圖8之曲線圖GE3表示從圖7之接點CC1至點T7~T9為止之源極層41、BSL之電阻(以下亦稱為點T7~T9處之源極層41、BSL之電阻)。電阻分量RR3係從圖7之接點CC1至線段E3之位置為止之源極層41、BSL之電阻分量。電阻分量RL1係從線段E3之位置朝向點T7~T9於X方向上之源極層41、BSL之電阻分量，與有關線段E1、E2之電阻分量RL1相等。

圖8之曲線圖GE3與曲線圖GE1、GE2同樣，靠近源極線41a之點T7、及靠近源極線41b之點T9處之電阻分量RL1相對較小。由此，點T7、T9處之源極層41、BSL之電阻(RR3+RL1)接近電阻分量RR3，顯示相對較低之電阻值。另一方面，相比點T7遠離源極線41a且相比點T9遠離源極線41b之點T8處之電阻分量RL1，比點T7、T9處之電阻分量大。由此，點T8處之源極層41、BSL之電阻(RR3+RL1)比點T7、T9處之電阻高。即，點T8處之電阻較點T7及點T9處之電阻高出相當於圖7之距離L1之半導體源極層BSL之電阻分量RL1之量。又，於Y方向上，點T7~T9之任一點處從接點CC1至線段E3為止之距離R3均相等。因此，電阻分量RR3相等且共通地附加給點T7~T9。由此，源極層41、BSL之電阻(RR3+RL1)成為例如於點T7、T9處接近RR3且於點T8處具有最大值之曲線。

線段E3相比線段E1遠離接點CC1。由此，電阻分量RR3較電阻分量RR1高出相當於與從接點CC1至線段E1、E3為止之距離差相對應之源極線41之電阻量dRR3之量。即，電阻分量RR3成為電阻分量RR1+dRR3。

再者，點T7~點T9之各點處之元胞源極電壓之電壓下降顯示與曲線圖GE3所示之電阻之變化相同之傾向。

本實施方式中，源極線41與電源線42係藉由對同一個金屬層進行加工而形成。由此，不僅能夠將設置於半導體源極層BSL上之金屬層用於源極線41，亦能夠將其用於電源線42。

但是，源極線41並非設置於半導體源極層BSL之上方整體，而是局部設置。於此情形時，源極層41、BSL之電阻相比將源極線41設置於整個半導體源極層BSL之情況而言變高。此情況會導致元胞源極電壓之電壓下降。

相對於此，於本實施方式中，源極線41與電源線42交替地設置於半導體源極層BSL上。由此，源極線41可大致均等地配置且連接於半導體源極層BSL上。因此，相比將源極線41設置於整個半導體源極層BSL之情況而言，本實施方式之源極層41、BSL之電阻並不那麼上升。

又，藉由源極線41與電源線42由同一金屬層形成，而無需利用其他步驟來將源極線41之金屬層與電源線42之金屬層積層。因此，可縮短半導體裝置之製造步驟。又，無需將源極層41與電源線42積層，因此能夠減少配線之積層數。

又，於設置有電源線42之部位不再設置源極層41。因此，從接點CC1至電源線42之中間部之點T2、T5、T8為止之源極層41、BSL之電阻變高。

相對於此，於本實施方式中，藉由將源極線41與電源線42交替地配置於半導體源極層BSL上，而縮窄各電源線42之寬度(相鄰源極線41之間之間隔)。由此，能夠抑制從接點CC1至點T2、T5、T8為止之源極層41、BSL之電阻之上升。若縮窄電源線42之寬度且增加電源線42之數量，則能夠進一步抑制從接點CC1至點T2、T5、T8為止之源極層41、BSL之電阻之上升。

(第2實施方式)圖9係表示第2實施方式之半導體裝置1之源極線41、電源線42、及接點CC1之模式性俯視圖。第2實施方式與第1實施方式之構成於金屬層40(源極線41及電源線42)之平面形狀方面不同，其他構成相同。

第2實施方式中，關於源極線41a之平面形狀，源極線41a之邊S1及邊S2以源極線41a之X方向之寬度隨著遠離接點CC1而變寬之方式相對於Y方向傾斜。另一方面，關於電源線42b之平面形狀，電源線42b之邊S3及邊S4以電源線42b之X方向之寬度隨著遠離接點CC1而變窄之方式相對於Y方向傾斜。由此，電源線42b之X方向之寬度隨著遠離接點CC2而按照寬度H1、寬度H2、寬度H3之順序變窄。再者，其他源極線41b等具有與源極線41a相同之平面形狀。其他電源線42a及電源線42c等具有與電源線42b相同之平面形狀。

由此，源極線41與電源線42具有互補之平面形狀，以於X方向上交錯不接觸之方式配置。

隨著於Y方向上遠離接點CC1，從接點CC1起之電阻變大，電壓下降增大。因此，從接點CC1至線段E2為止之電阻分量RR2較從接點CC1至線段E1為止之電阻分量RR1高。從接點CC1至線段E3為止之電阻分量RR3較從接點CC1至線段E2為止之電阻分量RR2高。另一方面，源極線41之X方向之寬度隨著遠離接點CC1而變寬。由此，線段E1中從源極線41a、41b至點T2為止之源極層41、BSL之電阻分量RH1，較線段E2中從源極線41a、41b至點T5為止之源極層41、BSL之電阻分量RH2高。線段E2中從源極線41a、41b至點T5為止之半導體源極層BSL之電阻分量RH2，較線段E3中從源極線41a、41b至點T8為止之半導體源極層BSL之電阻分量RH3高。由此，從接點CC1至點T1~T9為止之各源極層41、BSL之電阻(RR1+RH1、RR2+RH2、RR3+RH3)之不均得到抑制。

圖10係表示源極層41、BSL之電阻與點T1~T9之位置之關係之曲線圖。曲線圖GE1~GE3之橫軸表示線段E1~E3上之點T1~T9之位置，縱軸表示源極層41、BSL之電阻值。

圖10之曲線圖GE1表示線段E1(點T1~T3)上之源極層41、BSL之電阻之變化。

與第1實施方式同樣，靠近源極線41a之點T1及靠近源極線41b之點T3處之電阻分量RH1相對較小。由此，點T1、T3處之源極層41、BSL之電阻(RR1+RH1)接近電阻分量RR1，顯示相對較低之電阻值。另一方面，相比點T1遠離源極線41a且相比點T3遠離源極線41b之點T2處之電阻分量RH1，較點T1、T3處之電阻分量大。由此，點T2處之源極層41、BSL之電阻(RR1+RH1)較點T1、T3處之電阻高。由此，曲線圖GE1具有與圖8之GE1相同之傾向，源極層41、BSL之電阻(RR1+RH1)成為例如於點T1、T3處接近電阻分量RR1且於點T2處具有最大值(RR1+RH1)之曲線。再者，電阻分量RR1與第1實施方式之電阻分量RR1相同。

曲線圖GE2表示從圖9之接點CC1至點T4~T6為止之源極層41、BSL之電阻。

此處，如圖9所示，線段E2中從源極線41a或41b之端至點T5為止之寬度H2，較線段E1中從源極線41a或41b之端至點T2為止之寬度H1窄。因此，線段E2中從源極線41a或41b之端至點T5為止之源極層41、BSL之電阻分量RH2，較線段E1中從源極線41a或41b之端至點T2為止之源極層41、BSL之電阻分量RH1小。即，點T5處之源極層41、BSL之電阻分量RH2之最大值較點T2處之電阻分量RH1之最大值小相當於與寬度H2與寬度H1之差相對應之電阻分量dRH2之量。由此，點T5處之源極層41、BSL之電阻(RR2+RH2)較點T4、T6處之電阻高，但與點T2處之電阻(RR1+ RH1)相比並無多大變化。再者，電阻分量RR2與第1實施方式之電阻分量RR2相同，為電阻分量RR1+dRR2。

曲線圖GE3表示圖9之從接點CC1至點T7~T9為止之源極層41、BSL之電阻。

此處，如圖9所示，線段E3中從源極線41a或41b之端至點T8為止之寬度H3比寬度H1、H2窄。因此，線段E3中從源極線41a或41b之端至點T8為止之源極層41、BSL之電阻分量RH3小於電阻分量RH1、RH2。例如，點T8處之源極層41、BSL之電阻分量RH3之最大值較點T1處之電阻分量RH1之最大值小相當於與寬度H3與寬度H1之差相對應之電阻分量dRH3之量。由此，點T8處之源極層41、BSL之電阻(RR3+RH3)最大值較點T7、T9處之電阻高，但與點T1、T2處之電阻(RR1+RH1或RR2+RH2)之最大值相比並無多大變化。再者，電阻分量RR3與第1實施方式之電阻分量RR3相同，為電阻分量RR1+dRR3。

如此，根據第2實施方式，源極線41之寬度於接點CC1(元胞源極驅動器)附近較窄，且隨著遠離接點CC1而變寬。由此，雖然點T2、T5、T8於Y方向上與接點CC1之距離互不相同，但亦有可能從接點CC1至點T2、T5、T8為止之源極層41、BSL之電阻並無多大變化或者幾乎相等。因此，能夠抑制源極層41、BSL之任意位置處之電壓不均。

第2實施方式之其他構成可與第1實施方式之構成相同。因此，第2實施方式亦能夠獲得第1實施方式之效果。

(第3實施方式)圖11係表示第3實施方式之半導體裝置1之源極線41、電源線42、及接點CC1之模式性俯視圖。第3實施方式與第1實施方式之構成，於金屬層40(源極線41及電源線42)之平面形狀方面不同。又，第3實施方式於源極線41之兩端部具備接點CC1，係與第1實施方式不同。

第3實施方式中，源極線41a於Y方向之兩端部分別連接於接點CC1(元胞源極驅動器)。又，關於源極線41a之平面形狀，源極線41a之X方向之寬度隨著從Y方向之兩端部朝向中央部而變寬。因此，源極線41a之X方向之寬度於長邊方向(Y方向)之中央部分最寬。再者，線段E1及線段E3中之源極線41a之X方向之寬度可相同。又，源極線41a與源極線41b具有相同之平面形狀。

另一方面，電源線42b之X方向之寬度，隨著從電源線42b之Y方向之兩端部(接點CC1或電源線43)朝向中央部變窄。因此，電源線42b之X方向之寬度於長邊方向(Y方向)之中央部分最窄。例如，電源線42b之中央部之寬度H2較其兩端部之寬度H1及寬度H3窄。再者，線段E1及線段E3中之電源線42b之X方向之寬度可相同。又，電源線42a~42c具有相同之平面形狀。再者，電源線42a及電源線42c具有與電源線42b相同之平面形狀。如此，源極線41與電源線42具有互補之平面形狀，以於X方向上交錯不接觸之方式配置。

關於源極線41a之平面形狀，源極線41a之邊S1及邊S5係以源極線41a之X方向之寬度隨著從接點CC1向Y方向遠離而變寬且於中央部分最寬之方式，相對於Y方向傾斜。又，關於電源線42b之平面形狀，電源線42b之邊S2及邊S6，係以電源線42b之X方向之寬度中寬度H1及寬度H3最寬且寬度H2最窄之方式，相對於Y方向傾斜。

隨著於Y方向上遠離位於源極線41a、41b之Y方向之兩端之接點CC1，從接點CC1起之電阻變大，電壓下降增大。因此，從接點CC1至線段E2為止之源極線41a、41b之電阻分量RR2較從接點CC1至線段E1、E3為止之電阻分量RR1高。另一方面，源極線41a、41b之X方向之寬度隨著遠離兩端之接點CC1而變寬。由此，線段E1、E3中從源極線41a、41b至點T2、T8為止之半導體源極層BSL之電阻分量RH1、RH3，較線段E2中從源極線41a、41b至點T5為止之電阻分量RH2高。

源極線41a、41b於長邊方向之兩端部具有接點CC1。因此，源極線41a、41b之長邊方向之中間部距離接點CC1最遠，源極層41、BSL之電阻於該中央部成為最大。由此，於第3實施方式中，在源極線41a、41b之中央部之線段E2，藉由使從接點CC1至源極層41、BSL為止之電阻(RR2+RH2)降低，可抑制從接點CC1至點T1~T9為止之各源極層41、BSL之電阻不均。

圖12係表示源極層41、BSL之電阻與點T1~T9之位置之關係之曲線圖。曲線圖GE1~GE3之橫軸表示線段E1~E3上之點T1~T9之位置，縱軸表示源極層41、BSL之電阻值。

曲線圖GE1表示線段E1(點T1~T3)中之源極層41、BSL之電阻之變化。第3實施方式之線段E1中之源極層41、BSL之電阻與第2實施方式之線段E1中之源極層41、BSL之電阻(圖10之曲線圖GE1)相同，因此省略詳細說明。

曲線圖GE2表示線段E2(點T4~T6)中之源極層41、BSL之電阻之變化。第3實施方式之線段E2中之源極層41、BSL之電阻之變化與第2實施方式之線段E2中之源極層41、BSL之電阻之變化(圖10之曲線圖GE2)基本相同。但是，於第3實施方式中，在源極線41a之兩端部設置有接點CC1，因此，能夠使從接點CC1至點T4~T6為止之源極層41、BSL之電阻或電壓下降較第2實施方式之點T4~T6處之源極層41、BSL之電阻或電壓下降小。

曲線圖GE3表示從圖11之接點CC1至點T7~T9為止之源極層41、BSL之電阻。於第3實施方式中，在源極線41a、41b之兩端部設置有接點CC1。源極線41a、41b之上端側之接點CC1至線段E1為止之距離、及源極線41a、41b之下端側之接點CC1至線段E3為止之距離相等，均為距離R1。又，寬度H1與寬度H3基本相同。因此，源極線41a、41b至點T1~T3為止之距離與源極線41a、41b至點T7~T9為止之距離分別基本相等。由此，從接點CC1至點T7~T9為止之源極層41、BSL之電阻(RR1+RL3)與從接點CC1至點T1~T3為止之源極層41、BSL之電阻(RR1+RL1)基本相等。由此，圖12之曲線圖GE1及GE3顯示相同之傾向。

如此，根據第3實施方式，於源極線41之兩端部設置有接點CC1。由此，源極線41於其兩端部連接於元胞源極驅動器，能夠使源極層41、BSL中之元胞源極電壓之電壓下降降低。又，源極線41之兩端之寬度H1及H3相互大致相同。由此，從接點CC1至電源線42之一端之點T1~T3為止之源極層41、BSL之電阻(RR1+RH1)，與從接點CC1至電源線42之另一端之點T7~T9為止之源極層41、BSL之電阻(RR1+RH3)大致相等。

又，源極線41之寬度在位於其長邊方向之兩端之接點CC1之附近較窄，且隨著遠離接點CC1且靠近中心部而逐漸變寬。由此，源極線41之中心部之電阻分量RH2較源極線41之兩端部之電阻分量RH1、RH3低。由此，雖然點T5於Y方向上與接點CC1之距離不同於點T2、T8，但亦有可能從接點CC1至點T5為止之源極層41、BSL之電阻與從接點CC1至點T2、T8為止之源極層41、BSL之電阻相比並無多大變化或基本相等。由此，能夠抑制源極層41、BSL之任意位置處之電壓不均。

第3實施方式之其他構成可與第1實施方式之構成相同。因此，第3實施方式亦能夠獲得第1實施方式之效果。

圖13係表示應用任一上述實施方式之半導體裝置之構成例之方塊圖。半導體裝置1例如係能夠將資料非揮發地記憶之NAND型快閃記憶體等半導體記憶裝置100a，由外部之記憶體控制器1002控制。半導體記憶裝置100a與記憶體控制器1002之間之通信例如支持NAND介面標準。

如圖13所示，半導體記憶裝置100a例如具備記憶胞陣列MCA、指令暫存器1011、位址暫存器1012、定序器1013、驅動器模組1014、列解碼器模組1015、及感測放大器模組1016。

記憶胞陣列MCA包含複數個區塊BLK(0)~BLK(n)(n為1以上之整數)。區塊BLK係能夠將資料非揮發地記憶之複數個記憶胞之集合，例如被用作資料之抹除單位。又，記憶胞陣列MCA中設置複數個位元線及複數個字元線。各記憶胞例如與1條位元線及1條字元線建立關聯。記憶胞陣列MCA之詳細構成將於下文敍述。

指令暫存器1011保存半導體記憶裝置100a從記憶體控制器1002接收到之指令CMD。指令CMD例如包含使定序器1013執行讀出動作、寫入動作、抹除動作等之命令。

位址暫存器1012保存半導體記憶裝置100a從記憶體控制器1002接收到之位址資訊ADD。位址資訊ADD例如包含區塊位址BA、頁位址PA、及行位址CA。例如，區塊位址BA、頁位址PA、及行位址CA分別用於區塊BLK、字元線、及位元線之選擇。

定序器1013控制整個半導體記憶裝置100a之動作。例如，定序器1013基於指令暫存器1011中保存之指令CMD來控制驅動器模組1014、列解碼器模組1015、及感測放大器模組1016等，使其等執行讀出動作、寫入動作、抹除動作等。

驅動器模組1014產生讀出動作、寫入動作、抹除動作等中所要使用之電壓。並且，驅動器模組1014例如基於位址暫存器1012中所保存之頁位址PA，對與所選擇之字元線相對應之信號線施加所產生之電壓。

列解碼器模組1015具備複數個列解碼器。列解碼器基於位址暫存器1012中所保存之區塊位址BA，來選擇所對應之記憶胞陣列MCA內之1個區塊BLK。並且，列解碼器例如將施加至與所選擇之字元線對應之信號線之電壓傳送至選擇區塊BLK內之選擇字元線。

感測放大器模組1016於寫入動作中，根據從記憶體控制器1002接收到之寫入資料DAT對各位元線施加所需電壓。又，感測放大器模組1016於讀出動作中，基於位元線之電壓來判定記憶胞中所記憶之資料，並將判定結果作為讀出資料DAT傳送至記憶體控制器1002。

亦可將以上所說明之半導體記憶裝置100a及記憶體控制器1002組合而構成1個半導體裝置。作為此種半導體裝置，可列舉例如SDTM卡之類之記憶卡、或SSD(solid state drive，固態驅動器)等。

圖14係表示記憶胞陣列MCA之電路構成之一例之電路圖。抽選出記憶胞陣列MCA中所含之複數個區塊BLK中之1個區塊BLK。如圖14所示，區塊BLK包含複數個串單元SU(0)~SU(k)(k為1以上之整數)。

各串單元SU包含與位元線BL(0)~BL(m)(m為1以上之整數)分別建立關聯之複數個NAND串NS。各NAND串NS例如包含記憶胞電晶體MT(0)~MT(15)、以及選擇電晶體ST(1)及ST(2)。記憶胞電晶體MT包含控制閘極及電荷儲存層，將資料非揮發地保存。選擇電晶體ST(1)及ST(2)分別用於各種動作時之串單元SU之選擇。

各NAND串NS中，記憶胞電晶體MT(0)~MT(15)串聯連接。選擇電晶體ST(1)之汲極連接於建立關聯之位元線BL，選擇電晶體ST(1)之源極連接於串聯連接之記憶胞電晶體MT(0)~MT(15)之一端。選擇電晶體ST(2)之汲極連接於串聯連接之記憶胞電晶體MT(0)~MT(15)之另一端。選擇電晶體ST(2)之源極連接於源極線SL。

於同一個區塊BLK中，記憶胞電晶體MT(0)~MT(15)之控制閘極分別共通連接於字元線WL(0)~WL(7)。串單元SU(0)~SU(k)內之各選擇電晶體ST(1)之閘極分別共通連接於選擇閘極線SGD(0)~SGD(k)。選擇電晶體ST(2)之閘極共通連接於選擇閘極線SGS。

於以上所說明之記憶胞陣列MCA之電路構成中，位元線BL為各串單元SU中被分配同一行位址之NAND串NS所共有。源極線SL例如於複數個區塊BLK間所共有。

於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合例如被稱為胞單元CU。例如，將包含分別記憶1位元資料之記憶胞電晶體MT之胞單元CU之記憶容量定義為「1頁資料」。胞單元CU可根據記憶胞電晶體MT所記憶之資料之位元數而具有2頁資料以上之記憶容量。

再者，本實施方式之半導體記憶裝置100a所具備之記憶胞陣列MCA並不限定於以上所說明之電路構成。例如，各NAND串NS所包含之記憶胞電晶體MT以及選擇電晶體ST(1)及ST(2)之個數可分別設計為任意個數。各區塊BLK所包含之串單元SU之個數可設計為任意個數。

(變化例)圖15係表示半導體記憶裝置100a之另一構成例之剖視圖。半導體記憶裝置100a具備具有記憶胞陣列之記憶體晶片CH2、及具有CMOS電路之控制器晶片CH1。記憶體晶片CH2與控制器晶片CH1於貼合面B1貼合，且經由在貼合面接合之配線24、34相互電性連接。圖15中示出了於控制器晶片CH1上搭載有記憶體晶片CH2之狀態。

記憶體晶片CH2之記憶胞陣列MCA之構成及CMOS電路之構成可與上述實施方式中之對應構成分別相同。

本實施方式中，記憶體晶片CH2與控制器晶片CH1個別形成，且於貼合面B1貼合。

於控制器晶片CH1中，在電晶體Tr之上方設置有通孔32、配線33、34。配線33、34於層間絕緣膜35內構成多層配線構造。配線34填埋層間絕緣膜35內，且與層間絕緣膜35之表面呈大致同一平面地露出。配線33、34電性連接於電晶體Tr等。通孔32、配線33、34例如使用銅、鎢等低電阻金屬。層間絕緣膜35被覆並保護電晶體Tr、通孔32、配線33、34。層間絕緣膜35例如使用氧化矽膜等絕緣膜。

於記憶體晶片CH2中，在記憶胞陣列MCA之下方設置有通孔28、配線23、24。配線23、24於層間絕緣膜25內構成多層配線構造。配線24填埋層間絕緣膜25內，且與層間絕緣膜25之表面呈大致同一平面地露出。配線23、24電性連接於柱狀體CL之半導體主體210等。通孔28、配線23、24例如使用銅、鎢等低電阻金屬。層間絕緣膜25被覆並保護積層體20、通孔28、配線23、24。層間絕緣膜25例如使用氧化矽膜等絕緣膜。

層間絕緣膜25與層間絕緣膜35於貼合面B1貼合，配線24與配線34亦於貼合面B1大致同一平面地接合。由此，記憶體晶片CH2與控制器晶片CH1經由配線24、34電性連接。

如此，本實施方式亦能夠適用於將記憶體晶片CH2與控制器晶片CH1貼合而成之半導體裝置。

(第4實施方式)圖16係表示第4實施方式之半導體裝置1之構成例之俯視圖。圖16表示整個記憶體晶片CH2之平面。圖17及圖18係表示第4實施方式之半導體裝置1之構成例之剖視圖。圖17表示沿著圖16之17-17線之剖面，圖18表示沿著圖16之18-18線之剖面。圖19係表示第4實施方式之半導體裝置1之構成例之立體圖。

第4實施方式中，狹縫ST(LI)由源極配線LI構成。如圖16所示，源極配線LI從Z方向俯視時在相對於源極線41及電源線42、43交叉之方向(例如，大致正交方向、X方向)上延伸。源極配線LI於X方向上被分割成4個部分，對應於記憶胞陣列MCA之4個記憶體面。Acc4係設置有接點CC4之區域。Acc12係設置有接點CC1、CC2之區域。於記憶體晶片CH2之外緣設置有邊緣密封件ES以抑制從外部之龜裂或剝離。

如圖17所示，源極配線LI具有於狹縫之內壁被覆氧化矽膜等絕緣膜，進而於絕緣膜之內側填埋導電材料之構成。源極配線LI之一端連接於半導體源極層BSL，另一端連接於其他配線。由此，源極配線LI能夠經由半導體源極層BSL而對源極線41供給源極電壓。

本實施方式中，如圖18所示，於第2面F2側，源極線41與電源線42於X方向上交替排列。源極線41及電源線42分別如圖16及圖17所示於Y方向上相互大致平行地延伸。源極線41藉由接點CC3而電性連接於半導體源極層BSL。

此處，源極配線LI於從Z方向觀察之俯視下，在相對於源極線41及電源線42交叉之方向(例如，大致正交方向)上延伸。即，源極配線LI於從Z 方向觀察之俯視下，在源極線41及電源線42之排列方向(X方向)上延伸。又，源極配線LI於從Z方向觀察之俯視下，在源極線41及電源線42之延伸方向(Y方向)上交替排列。

如圖17所示，於源極線41之延伸方向(Y方向)上，在源極線41之旁邊未設置電源線42，因此，能夠縮窄相鄰接點CC3之間之間隔。藉由縮窄相鄰接點CC3之間之間隔，能夠使源極線41與半導體源極層BSL之接觸電阻降低。由此，半導體源極層BSL之電阻能夠藉由調節相鄰接點CC3之間之間隔而降低。

另一方面，如圖18及圖19所示，於源極線41及電源線42之排列方向(X方向)上，在源極線41之兩側未相鄰設置電源線42，因此縮窄相鄰源極線41之間之間隔存在限度。由此，於X方向上，難以藉由調整相鄰源極線41之間之間隔或接點CC3之間之間隔來降低源極線41與半導體源極層BSL之接觸電阻。

因此，於第4實施方式中，源極配線LI在從Z方向觀察之俯視下，在相對於源極線41及電源線42交叉之方向(例如，大致正交方向)上延伸。由此，如圖18所示，於X方向上，源極配線LI與半導體源極層BSL之整個底面接觸。X方向上相鄰之接點CC3不僅經由半導體源極層BSL電性連接，亦經由其下方之源極配線LI而電性連接。由此，X方向上相鄰之接點CC3之電阻得以降低。即，根據第4實施方式，半導體源極層BSL之電阻於Y方向上藉由縮窄接點CC3之間之間隔而降低，於X方向上，藉由源極配線 LI來降低半導體源極層BSL之電阻。由此，能夠使半導體源極層BSL之電阻與將源極線41設置於半導體源極層BSL整體之情況相同程度地降低。由此，能夠抑制源極電壓變化成意料之外之電位。

已就本發明之幾個實施方式進行了說明，但該等實施方式係作為示例而提出，並不意圖限定發明之範圍。該等實施方式能夠以其他各種形態加以實施，且能夠於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施方式及其變化包含於發明之範圍或主旨中，同樣包含於申請專利範圍所記載之發明及與其均等之範圍內。

[相關申請案之引用]

本申請案基於2022年04月28日提出申請之在先日本專利申請案第2022-74771號、及2022年12月21日提出申請之在先日本專利申請案第2022-204771號之優先權而主張優先權利益，藉由引用將其全部內容併入本文中。