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TWI711075B - 半導體結構及其製造方法 - Google Patents

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TWI711075B
TWI711075B TW108124818A TW108124818A TWI711075B TW I711075 B TWI711075 B TW I711075B TW 108124818 A TW108124818 A TW 108124818A TW 108124818 A TW108124818 A TW 108124818A TW I711075 B TWI711075 B TW I711075B
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孫宏彰
峰地輝
子韋 方
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台灣積體電路製造股份有限公司
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Abstract

本發明實施例提供一種製造半導體結構的方法。上述方法包括接收具有主動區域與隔離區域的基板；形成閘極堆疊於上述基板上且從上述主動區域延伸至上述隔離區域；於上述閘極堆疊的側壁上形成內側間隔物與外側間隔物；於上述基板上形成層間介電層；移除在上述隔離區域中的上述外側間隔物以於上述內側間隔物與上述層間介電層之間產生氣隙；以及對上述層間介電層進行離子佈植製程以擴大上述層間介電層以蓋住上述氣隙。

Description

半導體結構及其製造方法
本發明實施例有關於一種半導體結構及其製造方法，且特別有關於一種具有氣隙的半導體結構及其形成方法。
半導體積體電路(IC)工業經歷了快速地成長。積體電路之材料與設計上的技術進展已產生了多個積體電路世代，其中每一世代相較於前一世代具有更小且更複雜的電路。然而，此些進展增加了積體電路之製程與製造上的複雜度，為了實現此些進展，相應之積體電路製程與製造之發展是必要的。在積體電路發展的過程中，功能密度(functional density(亦即，單位晶片面積之互連裝置的數量))普遍地增加而幾何尺寸(geometry size(亦即，使用一製程可以產生之最小組件(或線)))則下降。積體電路可包括形成於基板上之電子組件，例如：電晶體、電容或類似之組件。互連結構(例如：導孔(vias)及導線)係形成於此些電子組件之上，以提供此些電子組件之間的連接，並提供與外部裝置之連接。為了降低互連結構之寄生電容，可將互連結構形成於包括低介電常數介電材料之介電層中。然而，即使使用低介電常數介電材料，由於先進製程節點中之小尺寸，寄生電容仍是不可忍受的。因此，需要一種電路結構及其形成方法來解決上述問題。
本發明實施例包括一種製造半導體結構的方法。上述方法包括接收基板。上述基板具有主動區域與隔離區域。上述方法亦包括形成複數個閘極堆疊於上述基板上且從上述主動區域延伸至上述隔離區域、於此些閘極堆疊的 側壁上形成內側間隔物與外側間隔物、於上述基板上形成層間介電層、移除在上述隔離區域中的上述外側間隔物以於上述內側間隔物與上述層間介電層之間產生氣隙。上述方法亦包括對上述層間介電層進行離子佈植製程以擴大上述層間介電層以蓋住上述氣隙。
本發明實施例亦包括一種製造半導體結構的方法。上述方法包括接收基板。上述基板具有淺溝槽隔離(STI)特徵部件與主動區域。閘極堆疊位於上述基板之上。內側間隔物與外側間隔物位於上述閘極堆疊的側壁上。上述方法亦包括於上述基板上形成層間介電層。上述閘極堆疊從上述主動區域延伸至上述淺溝槽隔離特徵部件上。上述方法亦包括移除在上述淺溝槽隔離特徵部件上的上述外側間隔物之一部分以於上述內側間隔物與上述層間介電層之間產生氣隙。上述方法亦包括對上述層間介電層進行離子佈植製程以擴大上述層間介電層以蓋住上述氣隙。
本發明實施例又包括一種半導體結構。上述半導體結構包括具有主動區域與隔離區域的基板、位於上述基板上且從上述主動區域延伸至上述隔離區域的複數個閘極堆疊、位於此些閘極堆疊的側壁上的閘極間隔物、以及層間介電層。上述層間介電層位於上述基板上且於上述層間介電層與上述閘極間隔物之間定義一氣隙。上述層間介電層包括一頂部，上述頂部橫向延伸至上述閘極間隔物且蓋住上述氣隙。
100:方法
102、104、106、108、110、112、114、116、118、120、122、124、126、128:步驟
200:半導體結構
202:半導體基板
204:淺溝槽隔離特徵部件
206:鰭式主動區域
208:閘極堆疊
210:閘極電極
212:閘極介電層
214:內側閘極間隔物
216:外側閘極間隔物
218:源極/汲極特徵部件
220:層間介電層
222:蝕刻停止層
302:圖案化罩幕層
304:開口
402:氣隙
502:層間介電層之頂部
504:層間介電層之底部
506:擴大之蓋帽
902:接觸
904:互連結構
906:層間介電層
908、912、916:導孔
910:第一金屬層
914:第二金屬層
918:第三金屬層
d1、d2:寬度
h1、h2:高度
X、Y、Z:方向
AA’、BB’、CC’:虛線
以下將配合所附圖式詳述本發明實施例。應注意的是，各種特徵部件並未按照比例繪製且僅用以說明例示。事實上，元件的尺寸可能經放大或縮小，以清楚地說明本發明實施例。
第1圖係為流程圖，其根據本發明實施例之層面繪示出形成半導體結構或其一部分之方法的實施例。
第2A圖係根據一些實施例建構出半導體結構在一製造階段之上視圖。
第2B、2C以及2D圖各自係根據一些實施例建構出第2A圖之半導體結構沿著虛線AA’、BB’以及CC’之剖面圖。
第3圖係根據一些實施例建構出半導體結構在不同製造階段之上視圖。
第4、5、6、7、8及9圖係根據一些實施例建構出半導體結構於各製造階段之剖面圖。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本發明實施例敘述了一第一特徵部件形成於一第二特徵部件之上或上方，即表示其可能包含上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦可能包含了有附加特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與第二特徵部件可能未直接接觸的實施例。此外，本發明實施例在各例子中可能重複標號及/或字母。此重複是為了達到簡明之目的，而並非用來指出所述之各實施例及/或配置之間的關係。
此外，其中可能用到與空間相對用詞，例如「在...下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相對用詞係為了便於描述圖示中一個(些)元件或特徵部件與另一個(些)元件或特徵部件之間的關係，這些空間相對用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
本發明實施例提供一種半導體結構，其具有位於層間介電層(interlayer dielectric(ILD)layer)與閘極間隔物之間的氣隙。本發明實施例亦提供 形成以及密封上述氣隙的方法。特別地，上述方法包括移除淺溝槽隔離特徵部件(shallow trench isolation(STI)feature)上之犧牲閘極間隔物以及對上述層間介電層進行離子佈植製程，藉此擴大層間介電層之頂部以蓋住上述氣隙。
請參照第1圖，其繪示出用來製造半導體結構之方法100的一實施例之流程圖，上述半導體結構具有設置於閘極間隔物與層間介電層之間且被經擴大之層間介電層蓋住之氣隙。根據一些實施例，第2A圖係為在一製造階段之半導體結構200的上視圖，第2B圖係為沿著虛線AA’的剖面圖，第2C圖係為沿著虛線BB’的剖面圖，第2D圖係為沿著虛線CC’的剖面圖。第3圖係為於後續之製造階段之上視圖。第4至8圖係為半導體結構200在各製造階段沿著虛線BB’之剖面圖，第9圖係為根據本發明一些實施例中之各層面所建構之半導體結構200在一製造階段沿著虛線AA’的剖面圖。參照第1至9圖一併描述方法100與積體電路結構200。
請參照第2A、2B、2C以及2D圖，方法100經由提供半導體基板202開始於區塊102。半導體基板202包括矽。在一些其他的實施例中，半導體基板202包括鍺、矽鍺或其他適當之半導體材料。半導體基板202可替代性地由一些其他適當之元素半導體(例如：鑽石或鍺)、適當之化合物半導體(例如：碳化矽(silicon carbide)、砷化銦(indium arsenide)或磷化銦(indium phosphide))、或者適當之合金半導體(例如：碳化矽鍺(silicon germanium carbide)、砷磷化鎵(gallium arsenic phosphide)、或磷化銦鎵(gallium indium phosphide))形成。
半導體基板202亦包括各種摻雜區，例如：n型井區及p型井區。在一實施例中，半導體基板202包括磊晶(epitaxy或epi)半導體層。在另一實施例中，半導體基板202包括以適當之技術(例如：稱為氧離子佈植分離(separation by implanted oxygen(SIMOX))之技術)形成之用於隔離之埋藏介電材料層。在一些實施例中，半導體基板202可為絕緣層上半導體，例如：絕緣層上矽(silicon on insulator(SOI))。
請繼續參照第2A至2D圖，方法100經由在半導體基板202上形成淺溝槽隔離特徵部件204進行至操作步驟104。在一些實施例中，淺溝槽隔離特徵部件204之形成步驟包括以蝕刻製程形成溝槽、經由沉積製程以介電材料填充此些溝槽、以及以研磨製程移除多餘的介電材料並且平坦化頂表面。上述蝕刻製程可包括經由軟罩幕(例如：以微影製程形成之光阻層)或硬罩幕(可經由微影製程及蝕刻製程將其圖案化)之開口施加至半導體基板202的一或多個蝕刻步驟。
經由圖案化罩幕層之開口施加蝕刻製程至半導體基板202，藉此形成溝槽。蝕刻製程可包括任何適當之蝕刻技術，例如：乾式蝕刻、濕式蝕刻及/或其他蝕刻方法(例如：反應式離子蝕刻法(reactive ion etching(RIE)))。在一些實施例中，蝕刻製程包括複數個具有不同蝕刻化學(etching chemistries)之蝕刻步驟，其係被設計來蝕刻基板以形成具有特定溝槽輪廓之溝槽，以增進裝置效能以及圖案密度。在一些例子中，可經由使用氟系蝕刻劑(fluorine-based etchant)之乾式蝕刻製程蝕刻基板之半導體材料。經由沉積之方式將一或多種介電材料填充於溝槽中。適用於填充之介電材料包括半導體氧化物、半導體氮化物、半導體氮氧化物(oxynitrides)、摻氟矽玻璃(fluorinated silica glass(FSG))、低介電常數介電材料及/或上述之組合。在各實施例中，使用高密度電漿化學氣相沉積製程(HDP-CVD process)、次大氣壓化學氣相沉積製程(sub-atmospheric CVD(SACVD)process)、高深寬比製程(high-aspect ratio process(HARP))、流動式化學氣相沉積法(flowable CVD(FCVD))及/或旋轉塗布製程(spin-on process)沉積介電材料。接著，施加化學機械研磨/平坦化製程(chemical mechanical polishing/planarization(CMP)process)以移除多餘的介電材料並平坦化半導體結構200的頂表面。
在操作步驟104之後，於半導體基板202上定義出主動區域，且其係被淺溝槽隔離特徵部件204圍繞。在一些實施例中，主動區域係為三維的，例 如：以操作步驟106形成之鰭式主動區域206。
請參照第2A至第2D圖，方法100經由形成鰭式主動區域206進行至操作步驟106。鰭式主動區域206係突出於淺溝槽隔離特徵部件204之上，如第2D圖所示。在一些實施例中，操作步驟106包括凹蝕淺溝槽隔離特徵部件204。凹蝕製程使用一或多個蝕刻步驟(例如：乾式蝕刻、濕式蝕刻或上述之組合)以選擇性回蝕刻淺溝槽隔離特徵部件204。舉例而言，當淺溝槽隔離特徵部件204是氧化矽時，可經由使用氫氟酸之濕式蝕刻製程來蝕刻。鰭式主動區域206係沿著第一方向(方向X)定向，且彼此於第二方向(方向Y)上相互隔開。
可在此階段或在操作步驟106之前對半導體基板202施加各種摻雜製程以形成各種摻雜井區(例如：n型井區及p型井區)。可經由相應之離子佈植於半導體基板202中形成各種摻雜井區。
請繼續參照第2A至2D圖，方法100經由在半導體基板202上形成閘極堆疊208進行至操作步驟108。每一閘極堆疊208更包括閘極電極210與閘極介電層212。在本實施例中，閘極堆疊208具有延長的形狀(elongated shapes)且定向於第二方向(方向Y direction)。每一閘極堆疊208可設置於複數個鰭式主動區域206之上。特別地，閘極堆疊208係設置於鰭式主動區域206上且延伸至淺溝槽隔離特徵部件204上。因此，每一閘極堆疊208包括坐落於鰭式主動區域206上之部分以及坐落於淺溝槽隔離特徵部件204上之部分。操作步驟108亦包括形成內側閘極間隔物214、外側閘極間隔物216、源極/汲極(S/D)特徵部件218、以及層間介電層(interlevel dielectric(ILD)layer)220。根據一些實施例，操作步驟108更包括複數個操作步驟。在本實施例中，操作步驟108更包括操作步驟110、112、114、116以及118，於後文將參照第1圖與第2A至2D圖更進一步說明之。
方法100(或者操作步驟108)經由形成虛設閘極(未繪示於第2A至2D圖中，這是因為它們將於操作步驟118被閘極堆疊208取代且位於閘極堆疊208 所在之處)包括操作步驟110。虛設閘極可包括介電材料層(例如：氧化矽)以及多晶矽。虛設閘極之形成包括沉積虛設閘極材料(例如：形成氧化矽層並沉積多晶矽層)、以及以微影製程與蝕刻步驟圖案化上述虛設閘極材料。可在虛設閘極材料上形成硬罩幕，且其可在形成虛設閘極時被用來當作蝕刻罩幕。閘極硬罩幕可包括任何適當的材料，例如：氧化矽、氮化矽、碳化矽、氮氧化矽、其他適當的材料及/或上述之組合。在一實施例中，閘極硬罩幕包括複數個薄膜，例如：氧化矽及氮化矽。在一些實施例中，用以形成虛設閘極的圖案化製程包括以微影製程於硬罩幕上形成圖案化光阻層、使用上述圖案化光阻層作為蝕刻罩幕蝕刻硬罩幕、以及使用經圖案化之硬罩幕作為蝕刻罩幕蝕刻閘極材料以形成虛設閘極。
方法100經由形成閘極間隔物亦包括操作步驟112，上述閘極間隔物包括虛設閘極側壁上之內側閘極間隔物214與外側閘極間隔物216。閘極間隔物(內側閘極間隔物214以及外側閘極間隔物216)可包括任何適當之介電材料，例如：半導體氧化物、半導體氮化物、半導體碳化物、半導體氮氧化物、其他適當之介電材料、及/或上述之組合。內側閘極間隔物214包括第一介電材料且外側閘極間隔物216包括第二介電材料，第二介電材料的組成與第一介電材料不同，以達到蝕刻選擇性。在一些實施例中，第一介電材料包括SiCN、SiOCN、SiOC以及上述組合之一者，第二介電材料包括低介電常數介電材料，例如：摻氟矽玻璃、摻碳氧化矽(carbon doped silicon oxide)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、氟化非晶碳(amorphous fluorinated carbon)、聚亞醯胺(polyimide)、其他適當之低介電常數介電材料或上述之組合。閘極間隔物之形成包括沉積第一與第二介電材料並進行非等向性蝕刻(例如：乾式蝕刻)。
方法100經由形成源極/汲極特徵部件218進行至操作步驟114。源極/汲極特徵部件218可同時包括輕摻雜汲極(light doped drain(LDD))特徵部件以及重摻雜(heavily doped source and drain(S/D))源極與汲極。舉例而言，每一場效 電晶體包括形成於各自鰭式主動區域上的源極與汲極特徵部件，且相應之閘極堆疊208插入於其間。通道係形成於鰭式主動區域中之位於閘極堆疊下方且橫跨於相應之源極/汲極特徵部件218之間的一部分中。
在一些實施例中，為了達到應變效應以增進載子遷移率以及裝置效能，源極/汲極特徵部件218係為以選擇性磊晶成長所形成之升高式源極/汲極特徵部件(raised S/D features)。虛設閘極、內側閘極間隔物214以及外側閘極間隔物216將所形成之源極/汲極特徵部件218限制於源極以及汲極區域中。在一些實施例中，以一或多個磊晶或磊晶成長形成源極/汲極特徵部件218，其中Si特徵部件、SiGe特徵部件、SiC特徵部件及/或其他適當之特徵部件係以結晶態的形式成長於鰭式主動區域206上。作為替代方案，在磊晶成長之前，施加蝕刻製程以凹蝕源極與汲極區域。適當之磊晶成長包括化學氣相沉積技術(例如：氣相磊晶(vapor-phase epitaxy)及/或超真空化學氣相沉積(ultra-high vacuum CVD))、分子束磊晶(molecular beam epitaxy)及/或其他適當的製程。磊晶成長可使用氣體及/或液體前驅物，其與鰭式主動區域206之組成交互作用。
可在磊晶製程中經由導入摻雜劑物種來原位(in-situ)摻雜源極/汲極特徵部件218，摻雜劑物種可包括p型摻雜劑(例如：硼或BF2)、n型摻雜劑(例如：磷或砷)及/或包括上述之組合之其他適當之摻雜劑。若源極/汲極特徵部件218未被原位摻雜，則進行佈植製程(亦即，接面植入製程(junction implant process))以將相應之摻雜劑導入至源極/汲極特徵部件218中。在一實施例中，在n型場效電晶體(nFET)中的源極/汲極特徵部件218包括摻雜有磷的SiC或Si，而在p型場效電晶體(pFET)中的源極/汲極特徵部件218包括摻雜有硼的Ge或SiGe。在一些其他的實施例中，源極/汲極特徵部件218包括多於一層之半導體材料層。舉例而言，磊晶成長矽鍺層，且於矽鍺層上磊晶成長矽層。之後，可進行一或多個退火製程以活化源極/汲極特徵部件218。適當之退火製程包括快速熱退火(rapid thermal annealing(RTA))、雷射退火製程、其他適當之熱退火技術或上述之組合。
方法100進行至操作步驟116，在操作步驟116中，於半導體基板202上形成層間介電層220以覆蓋源極/汲極特徵部件218。層間介電層220未被繪示於第2A圖中，以顯示層間介電層220下方之特徵部件(例如：源極/汲極特徵部件218)。層間介電層220圍繞虛設閘極、內側閘極間隔物214以及外側閘極間隔物216，使得虛設閘極可被移除並可於所形成的閘極孔洞中形成替換閘極。在本實施例中，以組成來選擇層間介電層220，以有效地使用佈植製程使其擴大而達到氣隙密封之目的。層間介電層220包括一或多種適當之介電材料，例如：SiN、SiOC、SiOCN、SiCN、Si、SiGe、SiO2、TiO2、Al2O3、Ge、W、TaN、TiN、HfO2、ZrO2、La2O3或上述之組合。層間介電層220之形成包括沉積(例如：化學氣相沉積、高密度電漿化學氣相沉積(HDPCVD))以及用以提供平坦頂表面的化學機械研磨。在一些實施例中，操作步驟116亦包括形成蝕刻停止層222以在形成連接至源極/汲極特徵部件218之接觸的步驟時提供蝕刻停止。蝕刻停止層222之組成不同於層間介電層220，以具有所欲之蝕刻選擇性。在一些實施例中，蝕刻停止層222包括SiCN、SiOCN、SiOC、SiN以及上述之組合之一者。
方法100進行至替換閘極之操作步驟118。於操作步驟118，虛設閘極被閘極堆疊208取代，閘極堆疊208具有高介電常數介電材料與金屬。操作步驟118包括進行蝕刻製程以選擇性地移除虛設閘極而產生閘極孔洞、以及於上述閘極孔洞中沉積閘極材料(包括高介電常數介電材料以及金屬)、以及進行化學機械研磨製程以從層間介電層220移除多餘的閘極材料。特別地，閘極堆疊208包括閘極電極210以及閘極介電層212。閘極電極210包括金屬、金屬合金或上述之組合。閘極介電層212包括高介電常數介電材料。因為閘極介電層212係共形地沉積於閘極孔洞中，因此為U形(如第2B圖與2C圖所示)。
閘極介電層212與閘極電極210各自可包括複數個副層。在一些實 施例中，閘極介電層212包括高介電常數介電材料，高介電常數介電材料為金屬氧化物或金屬氮化物(例如：LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3)、Si3N4、氮氧化物(SiON)或其他適當之高介電常數介電材料。閘極介電層212可更包括夾置於高介電常數介電材料層與鰭式主動區域之間的界面層。界面層可包括氧化矽、氮化矽、氮氧化矽及/或其他適當之材料。可以適當之方法沉積界面層，例如：原子層沉積法、化學氣相沉積法、臭氧氧化法(ozone oxidation)等。以適當之技術於界面層(若此界面層存在)上沉積高介電常數介電層，例如：原子層沉積法、化學氣相沉積法、有機金屬化學氣相沉積法(MOCVD)、物理氣相沉積法、熱氧化法、上述之組合及/或其他適當之技術。
閘極電極210可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W或任何適當之材料。在一些實施例中，不同的金屬材料被用於具有各自之功函數的n型場效電晶體與p型場效電晶體。舉例而言，閘極電極210可包括蓋層、功函數金屬層以及填充金屬層。在進一步的實施例中，蓋層包括以適當之沉積技術(例如：原子層沉積法)形成之氮化鈦、氮化鉭或其他適當之材料。填充金屬層包括以物理氣相沉積(PVD)或其他適當之沉積技術形成之鋁、銅、矽化物、適當之其他金屬或金屬合金。
功函數金屬層包括具有適當功函數之金屬或金屬合金之導電層，使得相應之場效電晶體之裝置效能被增進。p型場效電晶體與n型場效電晶體之功函數(WF)金屬層不同，其各自被稱為n型功函數金屬及p型功函數金屬。功函數金屬之選擇係取決於形成於主動區域上的場效電晶體。舉例而言，n型功函數金屬係為具有第一功函數的金屬，使得相應之n型場效電晶體之臨界電壓降低。舉例而言，n型功函數金屬之功函數約為4.2eV或更低。p型功函數金屬係為具有第二功函數的金屬，使得相應之p型場效電晶體之臨界電壓降低。舉例而言，p 型功函數金屬之功函數約為5.2eV或更高。在一些實施例中，n型功函數金屬包括Ta。在其他的實施例中，n型功函數金屬包括TiAl、TiAlN或上述之組合。在一些實施例中，p型功函數金屬包括TiN或TaN。在其他實施例中，p型功函數金屬包括TiN、TaN、WN、TiAl或上述之組合。
請參照第3圖，方法100可包括操作步驟120以於半導體結構200上形成具有開口304之圖案化罩幕層302，以定義形成氣隙之區域。在本實施例中，氣隙僅形成於淺溝槽隔離特徵部件204上而不形成於鰭式主動區域206上。第3圖係為半導體結構200之上視圖。於第3圖中將圖案化罩幕層302繪示為透明的以便較佳地呈現。圖案化罩幕層302可為軟罩幕(例如：以微影製程形成的光阻)、或替代地為以沉積、微影製程及蝕刻形成的硬罩幕。
請參照第4圖，方法100經由移除外側閘極間隔物216進行至操作步驟122，而於內側閘極間隔物214與層間介電層220之間形成氣隙402。第4圖為半導體結構200沿著方向X在淺溝槽隔離特徵部件204上的剖面圖(沿著第3圖之虛線AA’但在不同的製造階段(經由操作步驟122形成氣隙402之製造階段))。在一些實施例中，使用圖案化罩幕層302作為蝕刻罩幕以蝕刻製程移除外側閘極間隔物216，使得僅有在淺溝槽隔離特徵部件204上之外側閘極間隔物216之部分被移除，而留下鰭式主動區域206中之外側閘極間隔物216之部分。相鄰閘極堆疊208之間之層間介電層220橫跨寬度d1。氣隙402高度為h1，寬度為d2。在一些例子中，比值d2/d1大於10%。在一些例子中，比值d2/d1為10%至30%。在又一些例子中，高度h1小於200nm，寬度d1為約5nm至50nm，且寬度d2小於10nm。
蝕刻製程可為乾式蝕刻、濕式蝕刻或上述之組合。圖案化罩幕層302之開口304係被設計來定義將形成氣隙之區域，但是蝕刻製程仍被設計為相對於其他特徵部件(例如：內側閘極間隔物214、蝕刻停止層222、乃至層間介電層220)具有蝕刻選擇性。此外，外側閘極間隔物216之組成與此些特徵部件之組成 不同，且上述蝕刻製程係選用選擇性移除外側閘極間隔物216之蝕刻劑而未實質上蝕刻其他特徵部件(包括內側閘極間隔物214以及蝕刻停止層222)。
請參照第5圖，方法100經由對層間介電層220進行離子佈植製程進行至操作步驟124，藉此擴大層間介電層220以蓋住氣隙402。離子佈植製程將一或多種摻雜劑導入至層間介電層220之頂部502，將頂部502轉化成佈植部分，並留下層間介電層220之底部504作為未佈植部分(nonimplanted portion)。離子佈植製程增加頂部502之體積，橫向地擴大頂部502而蓋住氣隙402。頂部502之擴大之部分506充當蓋帽以密封氣隙402，因此亦稱為擴大之蓋帽506。在一些實施例中，使用圖案化罩幕302進行離子佈植製程以將佈植僅控制在所欲之區域。可在操作步驟124之後移除圖案化罩幕層302。當擴大層間介電層220之頂部502時，蝕刻停止層222之相應部分被推至內側閘極間隔物214，藉此蓋住氣隙402。
離子佈植製程之後，層間介電層220的頂部502的高度為h2，且頂部寬度為d1+2*d2。氣隙402係被定義於層間介電層220與閘極堆疊208之間。具體而言，氣隙402垂直和水平地橫跨於內側閘極間隔物214與蝕刻停止層222之間。為了封住氣隙402，層間介電層220需於每個邊緣擴大d2以延伸至內側閘極間隔物214。換句話說，層間介電層的頂表面水平地從原來的寬度d1擴大至寬度d1+2*d2。所擴大之體積正比於d2/d1。舉例而言，若氣隙402上之經擴大的部分為三角形，則其最終體積與頂部502之原來體積的比值等於(d1+d2)/d1。層間介電層220的頂部502之體積膨脹與摻雜劑濃度有關，且在一些實施例中其係正比於摻雜劑濃度。舉例而言，若頂部502之相對體積膨脹可達到d2/d1，則氣隙將被密封。在本實施例中，比值d2/d1大於10%，或者根據一些實施例為10%至30%。所設計之離子佈植製程具有夠高之摻雜劑濃度，以確保可經由膨脹來密封氣隙402。在一些實施例中，經由離子佈植製程之離子束電流與佈植時間之結合控制摻雜劑濃度以擴大層間介電層220(例如：高於10%)，使得氣隙402被密封。因此， 離子佈植製程具有高劑量，例如：根據一些實施例，頂部502中的摻雜劑濃度為1E11至1E17 atoms/cm2。
在一些實施例中，所進行之離子佈植製程在60°至-60°改變佈植斜角，同時為了不同方向之佈植而旋轉半導體基板202，藉此控制層間介電層220的頂部502之擴大之蓋帽506的形狀。擴大之蓋帽506的形狀亦與頂部502之高度h2有關，其係被佈植能量控制。將高度h2控制在一範圍，例如：小於50nm，這是為了最大化氣隙402之體積，並且使其具有有效的密封效果。經由控制劑量、離子束電流、佈植時間、佈植能量以及佈植斜角之組合，使層間介電層220膨脹而有效地密封氣隙402，且可達到擴大之蓋帽506之各種形狀，例如：如第6圖所示之三角形，或者如第7圖所示之方形，或者如第8圖所示之彎曲的形狀(bowing shape)。
在一些實施例中，離子佈植製程包括導入第一摻雜劑物種(dopant species)至層間介電層220中，上述第一摻雜劑物種選自Ni、F、BF、Ge、Co、Ar、As、Ga、Sb、In以及上述之組合。在一些實施例中，離子佈植製程包括導入上述第一摻雜劑物種並且額外地導入第二摻雜劑物種，第二摻雜劑物種選自C、P、Si、H、N、O以及上述之組合。在此例子中，根據一些實施例，頂部502中之總摻雜劑濃度可為1E11至1E17 atoms/cm2。
在一些其他方法中，可經由沉積之方式來密封氣隙。若所沉積之密封膜具有良好的均勻性，密封膜將會填充氣隙而破壞氣隙。若所沉積之密封膜的均勻性差，密封膜將會遭受負載效應(loading effect)，因此當圖案密度不均勻時，密封膜將不均勻地填充氣隙。經由所揭露的方法，當以離子佈植製程將摻雜劑導入至層間介電層中時，經由橫向地將層間介電層擴大來密封氣隙。此外，經由離子束電流、佈植時間、佈植能量以及佈植斜角之組合來設計離子佈植製程，使得層間介電層220膨脹以有效地密封氣隙402並且使氣隙402的體積最 大化。經由調整上述製程參數之組合，層間介電層220的頂部502被擴大而形成擴大之蓋帽506，其具有各種形狀(例如：第6圖所示之三角形，或者如第7圖所示之方形，或者如第8圖所示之彎曲的形狀)，以平衡密封效果與氣隙體積。舉例而言，第6圖所示之三角形具有最大的氣隙體積，第7圖所示之方形具有最大的密封效果，第8圖所示之彎曲的形狀的氣隙體積大於第7圖之氣隙體積，第8圖所示之彎曲的形狀的密封效果優於第6圖之密封效果。
方法100可於前述步驟之前、之間或之後包括其他步驟。舉例而言，如第9圖所示，方法100包括操作步驟126，以形成坐落於源極/汲極特徵部件218上的接觸902。應注意的是，第9圖為半導體結構200沿著鰭式主動區域206切割而得的剖面圖，其中層間介電層220未被佈植而因此未膨脹。接觸902為導電特徵部件，其電性連接相應之源極/汲極特徵部件218至上方之互連結構904以形成積體電路。接觸902包括導電材料之插塞(包括金屬及金屬合金)，例如：W、Al、鋁合金、Cu、Co、Ni、其他適當之金屬/金屬合金、或上述之組合。應注意的是，鰭式主動區域206中的層間介電層220未被佈植而未膨脹。在一些實施例中，接觸902更包括襯於接觸孔(contact holes)的阻障層以增強材料整合(material integration)，例如：增加黏著性與降低相互擴散(inter-diffusion)。阻障層可包括一個以上之薄膜，例如：鈦及氮化鈦(Ti/TiN)、鉭及氮化鉭(Ta/TaN)、矽化銅或其他適當之材料。根據一些實施例，接觸902之形成包括將層間介電層220圖案化以形成接觸孔、沉積阻障層以襯於接觸孔、於接觸孔中於阻障層上沉積導電材料、以及進行化學機械研磨製程以移除多餘的導電材料並平坦化頂表面。
方法100亦可經由在半導體結構200上形成互連結構904包括操作步驟128。互連結構904包括各種導電特徵部件以耦接各種裝置特徵部件(例如：閘極堆疊208與源極/汲極特徵部件218)而形成功能電路。詳細而言，互連結構904包括複數個用以提供水平電路徑(electrical routing)的金屬層以及用以提供垂直電 路徑的導孔。互連結構904亦包括複數個層間介電層906以使各種導電特徵部件相互隔離。舉例而言，複數個層間介電層906可包括低介電常數介電材料或其他適當之介電材料(例如：氧化矽)。在一些用於說明的例子中，互連結構904包括第一金屬層910、第一金屬層910上之第二金屬層914、以及第二金屬層914上之第三金屬層918。每一金屬層包括複數個金屬線。互連結構904更包括導孔908、912以及916，以提供相鄰金屬層中之金屬線之間的垂直連接或第一金屬層910之第一金屬線與裝置(例如：閘極堆疊208或源極/汲極特徵部件218之接觸902)之間之垂直連接。在各實施例中，互連結構904之導電特徵部件(例如：金屬線及導孔)包括鋁、銅、鋁/矽/銅合金、鈦、氮化鈦、鎢、多晶矽、金屬矽化物或上述之組合。互連結構904可使用以沉積與蝕刻形成之鋁互連、或者以鑲嵌製程(damascene process)形成之銅互連。在銅互連中，導電特徵部件包括銅且可更包括阻障層。以鑲嵌製程形成銅互連結構。鑲嵌製程包括沉積層間介電層、圖案化層間介電層以形成溝槽、沉積各種導電材料(例如：阻障層與銅)、以及進行化學機械研磨製程。
於方法100中，於不同步驟中使用微影製程與圖案化硬罩幕，於後文將一併說明。圖案化罩幕層可為經沉積並圖案化之硬罩幕。硬罩幕包括介電材料，例如：半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物或上述之組合。可以熱成長法、原子層沉積法、化學氣相沉積法、高密度電漿化學氣相沉積法、其他適當之沉積製程形成硬罩幕層。硬罩幕之形成包括沉積、形成圖案化光阻層、以及使用光阻層作為蝕刻罩幕蝕刻硬罩幕。用以圖案化硬罩幕層的蝕刻製程可包括濕式蝕刻、乾式蝕刻或上述組合。舉例而言，可以稀釋之氫-氟溶液(diluted hydro-fluorine solution)蝕刻硬罩幕層中之氧化矽膜，且可以磷酸溶液蝕刻硬罩幕層中之氮化矽膜。
光阻層包括光敏材料(photosensitive material)，其使光阻層在暴露 於光線中時(例如：紫外光(UV light)、深紫外光(DUV light)或極紫外光(EUV light))性質上會有變化(例如：化學變化)。此性質上之變化可被用來以所述之顯影製程選擇性地移除阻劑層之暴露或未暴露之部分。此用以形成圖案化阻劑層的步驟稱為微影製程。微影製程可包括旋轉塗布阻劑層、軟烘烤阻劑層、光罩對準、曝光、曝光後烘烤、顯影阻劑層、清洗、乾燥(例如：硬烘烤)。作為替代方案，可以其他方法(例如：無光罩微影製程、電子束寫入以及離子束寫入)實施、補充、或取代上述微影製程。
本發明實施例揭露了具有氣隙之半導體結構及其形成方法。上述方法包括移除外側閘極間隔物以形成氣隙、以及進行離子佈植製程以將一或多種摻雜劑物種導入至層間介電層，藉此擴大層間介電層以蓋住氣隙。本發明實施例之各種應用可具有各種優點。沒有一特定優點是所有實施例都必要的，且不同的實施例可提供不同的優點。一些實施例中之諸多優點之一係為以非沉積之方式將氣隙密封而達到最佳化之密封效果及變大之氣隙體積。此外，經由離子束電流、佈植時間、佈植能量以及佈植斜角之組合設計離子佈植製程，使得層間介電層膨脹以有效地將氣隙密封並使氣隙402之體積最大化。經由調整上述製程參數之組合，層間介電層之擴大之蓋帽可具有各種形狀(例如：三角形、或者方形、或者彎曲的形狀)，以平衡密封效果與氣隙體積。
因此，根據一些實施例，本發明實施例提供一種製造半導體結構之方法。上述方法包括接收基板。上述基板具有主動區域與隔離區域。上述方法亦包括形成複數個閘極堆疊於上述基板上且從上述主動區域延伸至上述隔離區域、於此些閘極堆疊的側壁上形成內側間隔物與外側間隔物、於上述基板上形成層間介電層、移除在上述隔離區域中的上述外側間隔物以於上述內側間隔物與上述層間介電層之間產生氣隙。上述方法亦包括對上述層間介電層進行離子佈植製程以擴大上述層間介電層以蓋住上述氣隙。
在一些實施例中，上述離子佈植製程之進行包括進行上述離子佈植製程以將摻雜劑物種(dopant species)導入至上述層間介電層中，上述摻雜劑物種係選自Ni、F、BF、Ge、Co、Ar、As、Ga、Sb、In以及上述之組合。
在一些實施例中，上述離子佈植製程之進行包括進行上述離子佈植製程以將摻雜劑物種導入至上述層間介電層中，上述摻雜劑物種係選自C、P、Si、H、N、O以及上述之組合。
在一些實施例中，上述離子佈植製程之進行包括使用摻雜劑濃度為1E11至1E17 atoms/cm2之高劑量進行上述離子佈植製程。
在一些實施例中，上述方法更包括在移除在上述隔離區域中的上述外側間隔物的步驟之前，形成具有開口的圖案化材料層以暴露出在上述隔離區域中的上述外側間隔物與上述層間介電層。在一些實施例中，移除在上述隔離區域中的上述外側間隔物的步驟包括進行一蝕刻製程以經由上述圖案化材料層之上述開口選擇性移除上述外側間隔物。
在一些實施例中，上述離子佈植製程之進行包括經由上述圖案化材料層之上述開口對上述層間介電層進行上述離子佈植製程。
在一些實施例中，形成上述內側間隔物與上述外側間隔物的步驟包括於上述基板與此些閘極堆疊之上沉積第一介電材料層、於上述第一介電材料層之上沉積第二介電材料層、以及對上述第一介電材料層與上述第二介電材料層進行非等向性蝕刻製程。在一些實施例中，上述第二介電材料層之組成與上述第一介電材料層不同。
在一些實施例中，形成上述層間介電層的步驟包括於上述基板與上述外側間隔物的側壁之上形成蝕刻停止層、於上述蝕刻停止層之上形成第三介電材料層、以及對上述第三介電材料層進行化學機械研磨製程。在一些實施例中，上述第三介電材料層之組成與上述蝕刻停止層不同。
在一些實施例中，上述第三介電材料層包括SiN、SiOC、SiOCN、SiCN、Si、SiGe、W、TiN、HfO2、ZrO2、La2O3以及上述之組合之其中一者。
根據一些實施例，本發明實施例亦提供一種方法。上述方法包括接收基板。上述基板具有淺溝槽隔離特徵部件與主動區域。閘極堆疊位於上述基板之上，內側間隔物與外側間隔物位於上述閘極堆疊的側壁上。上述方法亦包括於上述基板上形成層間介電層。上述閘極堆疊從上述主動區域延伸至上述淺溝槽隔離特徵部件上。上述方法亦包括移除在上述淺溝槽隔離特徵部件上的上述外側間隔物之一部分，以於上述內側間隔物與上述層間介電層之間產生氣隙。上述方法亦包括對上述層間介電層進行離子佈植製程以擴大上述層間介電層以蓋住上述氣隙。
在一些實施例中，上述離子佈植製程之進行包括進行上述離子佈植製程以將第一摻雜劑物種與第二摻雜劑物種導入至上述層間介電層中，上述第一摻雜劑物種係選自Ni、F、BF、Ge、Co、Ar、As、Ga、Sb、In以及上述之組合，且上述第二摻雜劑物種係選自C、P、Si、H、N、O以及上述之組合。
在一些實施例中，上述離子佈植製程之進行包括使用總摻雜劑濃度為1E11至1E17 atoms/cm2之高劑量進行上述離子佈植製程。
在一些實施例中，上述方法更包括形成具有開口的圖案化材料層以暴露出在上述淺溝槽隔離特徵部件上的上述外側間隔物之上述部分與上述層間介電層之一部分。在一些實施例中，移除上述外側間隔物的上述部分的步驟包括進行蝕刻製程以經由上述圖案化材料層之上述開口選擇性蝕刻上述外側間隔物之上述部分。
在一些實施例中，上述離子佈植製程之進行包括經由上述圖案化材料層之上述開口對上述層間介電層之上述部分進行上述離子佈植製程。
在一些實施例中，上述離子佈植製程之進行包括在上述基板旋轉 的同時，經由在60°至-60°改變佈植斜角以進行上述離子佈植製程。
在一些實施例中，上述離子佈植製程之進行包括以離子束電流與佈植時間進行上述離子佈植製程以橫向地擴大上述層間介電層超過10%。
根據一些實施例，本發明實施例更包括一種半導體結構。上述半導體結構包括基板、複數個閘極堆疊、閘極間隔物以及層間介電層。上述基板具有主動區域以及隔離區域。此些閘極堆疊位於上述基板上且從上述主動區域延伸至上述隔離區域。上述閘極間隔物位於此些閘極堆疊的側壁上。上述層間介電層位於上述基板上且於上述層間介電層與上述閘極間隔物之間定義氣隙。上述層間介電層包括頂部，上述頂部橫向延伸至上述閘極間隔物且蓋住上述氣隙。
在一些實施例中，上述層間介電層包括底部與頂部，上述層間介電層的上述底部包括介電材料，且上述層間介電層的上述頂部包括摻雜有Ni、F、BF、Ge、Co、Ar、As、Ga、Sb、In以及上述之組合之其中一者的上述介電材料。
在一些實施例中，上述介電材料係選自SiN、SiOC、SiOCN、SiCN、Si、SiGe、SiO2、TiO2、Al2O3、Ge、W、TaN、TiN、HfO2、ZrO2、La2O3。
在一些實施例中，上述層間介電層的上述頂部在上述氣隙上具有彎曲形狀。
雖然詳細說明了本發明實施例以及一些實施例之優點，應理解的是，在不脫離所附請求項所定義之本發明實施例之精神與範圍的情況下，可進行各種改變、替換及變化。此外，本申請之範圍不應限定於說明書中所述之特定實施例之製程、機器、製造、以及物質之組成、手段、方法及步驟。經由本發明實施例本技術領域中具有通常知識者應可理解，可根據本發明實施例使用現有或後續將發展之製程、機器、製造、物質之組成、手段、方法或是步驟來 執行與於此所述之相應之實施例實質上相同之功能或達到實質上相同之結果。因此，所附請求項旨在將這樣的製程、機器、製造、物質之組成、手段、方法或是步驟包括在其範圍內。
200:半導體結構
202:半導體基板
204:淺溝槽隔離特徵部件
208:閘極堆疊
210:閘極電極
212:閘極介電層
214:內側閘極間隔物
220:層間介電層
222:蝕刻停止層
402:氣隙
502:層間介電層之頂部
504:層間介電層之底部
506:擴大之蓋帽
d1、d2:寬度
h2:高度
X、Y、Z:方向

Claims (13)

  1. 一種製造半導體結構的方法，包括：接收一基板，其中該基板具有一主動區域與一隔離區域；形成複數個閘極堆疊於該基板上且從該主動區域延伸至該隔離區域；於該些閘極堆疊的側壁上形成一內側間隔物與一外側間隔物；於該基板上形成一層間介電層；在形成該層間介電層之後，移除在該隔離區域中的該外側間隔物，以於該內側間隔物與該層間介電層之間產生一氣隙；以及對該層間介電層進行一離子佈植製程，以擴大該層間介電層以蓋住該氣隙。
  2. 如申請專利範圍第1項所述之製造半導體結構的方法，其中該離子佈植製程之進行包括：進行該離子佈植製程以將一第一摻雜劑物種(dopant species)導入至該層間介電層中，其中該第一摻雜劑物種係選自Ni、F、BF、Ge、Co、Ar、As、Ga、Sb、In以及上述之組合。
  3. 如申請專利範圍第2項所述之製造半導體結構的方法，其中該離子佈植製程之進行包括：額外地進行該離子佈植製程以將一第二摻雜劑物種導入至該層間介電層中，其中該第二摻雜劑物種係選自C、P、Si、H、N、O以及上述之組合。
  4. 如申請專利範圍第1項所述之製造半導體結構的方法，其中該離子佈植製程之進行包括：使用摻雜劑濃度為1E11至1E17 atoms/cm2之高劑量進行該離子佈植製程。
  5. 如申請專利範圍第1至4項中任一項所述之製造半導體結構的方法，更包括：在移除在該隔離區域中的該外側間隔物的步驟之前，形成具有一開口的一 圖案化材料層以暴露出在該隔離區域中的該外側間隔物與該層間介電層，其中移除在該隔離區域中的該外側間隔物的步驟包括進行一蝕刻製程以經由該圖案化材料層之該開口選擇性移除該外側間隔物，其中該離子佈植製程之進行包括經由該圖案化材料層之該開口對該層間介電層進行該離子佈植製程。
  6. 如申請專利範圍第1至4項中任一項所述之製造半導體結構的方法，其中形成該內側間隔物與該外側間隔物的步驟包括：於該基板與該些閘極堆疊之上沉積一第一介電材料層；於該第一介電材料層之上沉積一第二介電材料層，其中該第二介電材料層之組成與該第一介電材料層不同；以及對該第一介電材料層與該第二介電材料層進行一非等向性蝕刻製程。
  7. 一種製造半導體結構的方法，包括：接收一基板，其中該基板具有一淺溝槽隔離特徵部件與一主動區域，其中一閘極堆疊位於該基板之上，一內側間隔物與一外側間隔物位於該閘極堆疊的側壁上；於該基板上形成一層間介電層，其中該閘極堆疊從該主動區域延伸至該淺溝槽隔離特徵部件上；移除在該淺溝槽隔離特徵部件上的該外側間隔物之一部分，以於該內側間隔物與該層間介電層之間產生一氣隙；以及對該層間介電層進行一離子佈植製程，以擴大該層間介電層以蓋住該氣隙，其中該層間介電層包括一頂部摻雜區和一底部未摻雜區，該頂部摻雜區的頂面的一第一寬度大於該底部未摻雜區的一第二寬度。
  8. 如申請專利範圍第7項所述之製造半導體結構的方法，其中該離子佈植製程之進行包括：進行該離子佈植製程以將一第一摻雜劑物種與一第二摻雜劑物種導入至該 層間介電層中，其中該第一摻雜劑物種係選自Ni、F、BF、Ge、Co、Ar、As、Ga、Sb、In以及上述之組合，且該第二摻雜劑物種係選自C、P、Si、H、N、O以及上述之組合。
  9. 如申請專利範圍第7或8項所述之製造半導體結構的方法，其中該離子佈植製程之進行包括：以一離子束電流與一佈植時間進行該離子佈植製程以橫向地擴大該層間介電層超過10%。
  10. 一種半導體結構，包括：一基板，具有一主動區域與一隔離區域；閘極堆疊，位於該基板上且從該主動區域延伸至該隔離區域；一閘極間隔物，位於該些閘極堆疊的側壁上；以及一層間介電層，位於該基板上且於該層間介電層與該閘極間隔物之間定義一氣隙，其中該層間介電層包括一頂部摻雜區和一底部未摻雜區，該頂部摻雜區橫向延伸至該閘極間隔物且蓋住該氣隙，其中該頂部摻雜區的頂面的一第一寬度大於該底部未摻雜區的一第二寬度。
  11. 如申請專利範圍第10項所述之半導體結構，其中：該層間介電層的該底部未摻雜區包括一介電材料；且該層間介電層的該頂部摻雜區包括摻雜有Ni、F、BF、Ge、Co、Ar、As、Ga、Sb、In以及上述之組合之其中一者的該介電材料。
  12. 如申請專利範圍第11項所述之半導體結構，其中該介電材料係選自SiN、SiOC、SiOCN、SiCN、Si、SiGe、SiO2、TiO2、Al2O3、Ge、W、TaN、TiN、HfO2、ZrO2、La2O3。
  13. 如申請專利範圍第10至12項中任一項所述之半導體結構，其中該層間介電層的該頂部摻雜區在該氣隙上具有一彎曲形狀。
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