[go: up one dir, main page]

TWI731284B - 半導體結構及形成積體電路結構的方法 - Google Patents

半導體結構及形成積體電路結構的方法 Download PDF

Info

Publication number
TWI731284B
TWI731284B TW107145515A TW107145515A TWI731284B TW I731284 B TWI731284 B TW I731284B TW 107145515 A TW107145515 A TW 107145515A TW 107145515 A TW107145515 A TW 107145515A TW I731284 B TWI731284 B TW I731284B
Authority
TW
Taiwan
Prior art keywords
gate
feature
dielectric
source
fin active
Prior art date
Application number
TW107145515A
Other languages
English (en)
Other versions
TW202004988A (zh
Inventor
陳芳
廖忠志
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202004988A publication Critical patent/TW202004988A/zh
Application granted granted Critical
Publication of TWI731284B publication Critical patent/TWI731284B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6215—Fin field-effect transistors [FinFET] having multiple independently-addressable gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6219—Fin field-effect transistors [FinFET] characterised by the source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/795—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in lateral device isolation regions, e.g. STI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/512—Disposition of the gate electrodes, e.g. buried gates
    • H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0149—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0151—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0158—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0186—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0188—Manufacturing their isolation regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0193—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices the components including FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/834—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] comprising FinFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H10D84/853—Complementary IGFETs, e.g. CMOS comprising FinFETs
    • H10P52/403—
    • H10W10/014—
    • H10W10/17—
    • H10W20/033—
    • H10W20/039—
    • H10W20/062—
    • H10W20/0698—
    • H10W20/089—
    • H10W20/40—
    • H10W20/42—
    • H10W20/43—
    • H10W20/432—
    • H10W20/435—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0212—Manufacture or treatment of FETs having insulated gates [IGFET] using self-aligned silicidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/01—Manufacture or treatment
    • H10D62/021—Forming source or drain recesses by etching e.g. recessing by etching and then refilling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
    • H10D64/311—Gate electrodes for field-effect devices
    • H10D64/411—Gate electrodes for field-effect devices for FETs
    • H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
    • H10D64/514—Gate electrodes for field-effect devices for FETs for IGFETs characterised by the insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/667—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of alloy material, compound material or organic material contacting the insulator, e.g. TiN workfunction layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0172—Manufacturing their gate conductors
    • H10D84/0177—Manufacturing their gate conductors the gate conductors having different materials or different implants
    • H10P50/283—
    • H10P95/062—
    • H10W20/042—
    • H10W20/092—
    • H10W20/425—
    • H10W20/4405—

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Geometry (AREA)

Abstract

半導體結構包含第一鰭片主動區域及第二鰭片主動區域，兩者自半導體基材突出；隔離特徵形成於半導體基材中，且介於第一主動區域與第二主動區域之間；介電閘極配置於隔離特徵上；第一閘極堆疊配置於第一鰭片主動區域上，而第二閘極堆疊配置於第二鰭片主動區域上；第一源極/汲極特徵形成於第一鰭片主動區域中，且介於第一閘極堆疊與介電閘極之間；第二源極/汲極特徵形成於第二鰭片主動區域中，且介於第二閘極堆疊與介電閘極之間；接觸特徵形成於第一層間介電層中，且位於第一源極/汲極特徵及第二源極/汲極特徵上，並延伸至介電閘極之上。

Description

半導體結構及形成積體電路結構的 方法
本發明實施例係關於半導體結構及其製作方法。
積體電路已發展到具有更小的特徵尺寸(例如16nm、9nm及7nm)的先進技術。在這些先進技術中，諸如電晶體的元件縮小，造成了各種問題，例如接觸與閘極的橋接的顧慮。此外，具有鰭片主動區域的三維電晶體通常被預期可以提昇元件效能。形成於鰭片主動區域上的這些三維場效電晶體(field effect transistors,FETs)，亦被稱為鰭式場效電晶體(FinFETs)。鰭式場效電晶體被預期可以提供較窄的鰭片寬度，以控制較短的通道，使得其源極/汲極區域小於平面的場效電晶體。如此會進一步降低接觸結構與源極/汲極的定位裕度。隨著元件尺寸縮小，接觸尺寸亦不斷縮小，以滿足高密度閘極間距的需求。為了縮小接觸尺寸而不影響接觸電阻，存在著挑戰，包含材料整合、製程及設計 限制。其他顧慮包含線端短路以及線端與線端之間的橋接，導致接觸結構至鰭片的連接斷開或接觸結構與接觸結構間的漏電(橋接)。為了減少線端的短路，需要較寬的空間規則(space rule)或是藉由線端的光學微影修正技術(optical proximity correction,OPC)進行較積極的再塑形(reshaping)，其會影響單元尺寸或造成給定的單元間距的橋接。這樣的狀況在鰭片電晶體會更加嚴重，因為鰭片主動區域非常窄。特別是，在邏輯電路或記憶電路中，希望一些局部內連接特徵具有較好的內連接，而不會降低電路密度。因此，對於鰭片電晶體及接觸結構而言，確實需要一種可以解決上述疑慮的結構及方法，並提昇電路效能及可靠度。
根據本揭露的一態樣，半導體結構包含第一鰭片主動區域、第二鰭片主動區域、隔離特徵、介電閘極、第一閘極堆疊、第二閘極堆疊、第一源極/汲極特徵、第二源極/汲極特徵以及接觸特徵。第一鰭片主動區域及第二鰭片主動區域突出於半導體基材。隔離特徵形成於半導體基材中，且隔離特徵介於第一鰭片主動區域與第二鰭片主動區域之間。介電閘極直接配置於隔離特徵上。第一閘極堆疊配置於第一鰭片主動區域上，而第二閘極堆疊配置於第二鰭片主動區域上。第一源極/汲極特徵形成於第一鰭片主動區域中，且介於第一閘極堆疊與介電閘極之間。第二源極/汲極特徵形成於第二鰭片主動區域中，且介於第二閘極堆疊與介 電閘極之間。接觸特徵形成於第一層間介電層中，且位於第一源極/汲極特徵及第二源極/汲極特徵上，並延伸至介電閘極之上。
根據本揭露的另一態樣，半導體結構包含第一鰭片主動區域、第二鰭片主動區域、第一閘極堆疊、第二閘極堆疊、介電閘極、第一源極/汲極特徵、第二源極/汲極特徵、接觸特徵以及內連接結構。第一鰭片主動區域及第二鰭片主動區域突出於半導體基材，並沿著第一方向定向，並且與隔離特徵鄰接。第一閘極堆疊及第二閘極堆疊各自分別配置於第一鰭片主動區域及第二鰭片主動區域上。介電閘極位於隔離特徵上，其中第一閘極堆疊及第二閘極堆疊及介電閘極沿著第二方向定向，第二方向垂直於第一方向。第一源極/汲極特徵形成於第一鰭片主動區域中，並介於第一閘極堆疊與介電閘極之間。第二源極/汲極特徵形成於第二鰭片主動區域中，並介於第二閘極堆疊與介電閘極之間。接觸特徵沿著第一方向延伸，並位於第一源極/汲極特徵及第二源極/汲極特徵上。內連接結構包含第一金屬層，第一金屬層具有複數條第一金屬線，配置於接觸特徵上。
根據本揭露的又一態樣，形成一積體電路結構的方法包含：形成第一鰭片主動區域及第二鰭片主動區域於半導體基材上，其中淺溝槽隔離特徵介於第一鰭片主動區域與第二鰭片主動區域之間；分別形成第一虛設閘極、第二虛設閘極及第三虛設閘極於第一鰭片主動區域上、淺溝槽隔離特徵上及第二鰭片主動區域上；形成第一源極/汲極特徵於 第一虛設閘極與第二虛設閘極之間的第一鰭片主動區域上，並形成第二源極/汲極特徵於第二虛設閘極與第三虛設閘極之間的第二鰭片主動區域上；形成層間介電層於半導體基材上；分別以第一金屬閘極及第二金屬閘極置換第一虛設閘極及第三虛設閘極；以介電閘極置換第二虛設閘極；圖案化層間介電層以形成第一溝槽及第二溝槽，以分別暴露出第一源極/汲極特徵及第二源極/汲極特徵；分別形成第一導電特徵及第二導電特徵於第一溝槽及第二溝槽中；形成局部內連接特徵，與第一導電特徵及第二導電特徵接觸；以及形成內連接結構，內連接結構包含第一金屬層，第一金屬層具有複數個金屬線，配置於第一導電特徵及第二導電特徵及局部內連接特徵上。
100、150:方法
102、104、106、108、110、112、114、116、118、120、122、124、152、154:操作
200:半導體結構
202:半導體基材
204:淺溝槽隔離特徵
206:鰭片結構(鰭片主動區域)
207:上表面
208:虛設閘極堆疊
210:閘極間隔
212:源極/汲極特徵
213:通道
214:層間介電層
216:閘極溝槽
218:硬遮罩
220:閘極堆疊
226:介電閘極
227:接觸孔洞
228:接觸
229、231:阻障層
230:局部內連接特徵
232:閘極介電層
234:閘極電極
234-1:覆蓋層
234-2:阻隔層
234-3:功函數金屬層
234-4:其他阻隔層
234-5:填充金屬層
238:溝槽
240:接觸特徵
242:阻障層
250:多層內連接結構
252:多層層間介電層
254:第一金屬層
256:第一通柱特徵
258:第二金屬層
260:第二通柱特徵
262:第三金屬層
AA’:虛線
X、Y:方向
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭露。應強調，根據工業中的標準實務，各特徵並非按比例繪製且僅用於說明之目的。事實上，為了論述清晰之目的，可任意增加或減小特徵之尺寸。
第1圖繪示根據本揭露各種態樣的一些實施例的製造半導體結構的方法的流程圖。
第2A、3A、4A、4A、5A、6A、7A、8A、9A、10A、11A及12A圖為根據一些實施例在各種製造階段的半導體結構的上視圖。
第2B、3B、4B、4B、5B、6B、7B、8B、9B、10B、11B及12B為根據一些實施例在各種製造階段的半導體結構的剖面圖。
第13及14圖為根據各種實施例的半導體結構的剖面圖。
第15及16圖為根據各種實施例的半導體結構的閘極堆疊的剖面圖。
第17圖為根據本揭露的各種態樣的一些實施例的製造半導體結構方法的流程圖。
第18及19圖為根據一些實施例在各種製造階段的半導體結構的剖面圖。
第20圖為根據一些實施例的半導體結構的剖面圖。
第21圖為根據一些實施例的半導體結構的剖面圖。
以下揭示內容提供許多不同實施例或示例，用於實施本揭露之不同特徵。下文描述組件及排列之特定實例以簡化本揭露書的內容。當然，該等實例僅為示例且並不意欲為限制性。舉例而言，本揭露可在各實例中重複元件符號及/或字母。此重複係為了簡化，並不指示所論述之各實施例及/或配置之間的關係。再者，在本揭露中，形成第一特徵於第二特徵「之上」或「上」可以包含第一特徵直接接觸第二特徵的實施方式，亦可以包含額外的特徵可以介於第一特徵與第二特徵之間的實施方式，因而第一特徵與第二特徵 可以不直接接觸。
第1圖係根據一些實施例製造半導體結構200的方法100的流程圖，半導體結構200具有電晶體及局部內連接特徵，局部內連接特徵耦合相鄰的電晶體。第2A-12B圖係半導體結構200在各製程階段的上視圖或剖面圖。在本實施方式中，半導體結構200包含鰭片電晶體及局部內連接特徵，局部內連接特徵耦合相鄰的電晶體。半導體結構200及其製造方法100共同參照以下說明，並參照第1-15圖。
請參考第2A圖及第2B圖，方法100開始於操作102，提供半導體基材202。第2A圖係根據一些實施例的半導體結構200的上視圖，而第2B圖為沿著虛線AA’的剖面圖。半導體基材202包含矽。在一些其他實施方式中，半導體基材202包含鍺(germanium)、矽鍺(silicon germanium)或其他合適的半導體材料。半導體基材202可以由一些其他合適的元素半導體，例如鑽石(diamond)或鍺(germanium)；合適的化合物半導體，例如碳化矽(silicon carbide)、砷化銦(indium arsenide)或磷化銦(indium phosphide)；或合適的合金半導體製成，例如碳化矽鍺(silicon germanium carbide)、磷化鎵砷(gallium arsenic phosphide)或磷化鎵銦(gallium indium phosphide)而製成。
半導體基材202亦包含各種摻雜區域，例如n型井及p型井。在一個實施方式中，半導體基材202包含磊晶半導體層。在其他實施方式中，半導體基材202包含用以隔 離的埋藏介電材料層(buried dielectric material layer)，其藉由合適的技術形成，例如一種稱為氧植入隔離(separation by implanted oxygen,SIMOX)的技術。在一些實施方式中，半導體基材202可以為絕緣體上半導體(semiconductor on insulator)，例如絕緣體上矽(silicon on insulator,SOI)。
請繼續參照第2A圖及第2B圖，方法100進行至操作104，形成淺溝槽隔離(shallow trench isolation,STI)特徵204於半導體基材202上。在一些實施方式中，淺溝槽隔離特徵204係藉由蝕刻形成溝槽、用介電材料填充溝槽並且研磨以移除多餘的介電材料並平坦化上表面來形成。可以藉由軟遮罩(soft mask)或硬遮罩(hard mask)的開口執行一或多個蝕刻製程於半導體基材202上，軟遮罩或硬遮罩的開口藉由微影圖案化及蝕刻形成。根據一些實施例的淺溝槽隔離特徵204的形成將進一步於後續說明。
在本實施例中，硬遮罩沉積於半導體基材202上，且藉由微影製程圖案化。硬遮罩包含介電材料，例如半導體氧化物、半導體氮化物、半導體氮氧化物及/或半導體碳化物，而在一個實施方式中，硬遮罩包含氧化矽層及氮化矽層。硬遮罩可以由熱成長(thermal growth)、原子層沉積(atomic layer deposition,ALD)、化學氣相沉積(chemical vapor deposition,CVD)、高密度電漿化學氣相沉積(high density plasma CVD,HDP-CVD)、其他合適的沉積製程形成。
用於定義鰭片結構的光阻層可以形成於硬遮罩上。光阻層包含光敏材料，光敏材料曝露在光線(諸如紫外線(ultraviolet,UV)、深紫外線(deep UV,DUV)或極紫外線(extreme UV,EUV))下，性質會產生變化。這種性質變化可以用於藉由所謂的顯影製程選擇性移除光阻層經曝光或未經曝光的部分。這個形成圖案化光阻層的步驟亦稱為微影圖案化(lithographic patterning)。
在一個實施方式中，藉由微影製程圖案化光阻層，以留下配置於半導體結構200之上的光阻材料的部分。在圖案化光阻層之後，執行蝕刻製程於半導體結構200上，以在硬遮罩上開洞，因而將圖案從光阻層轉移至硬遮罩上。在圖案化硬遮罩之後，可以移除剩餘的光阻層。微影製程包含旋塗(spin-on coating)光阻層、軟烘焙(soft baking)光阻層、遮罩對齊、曝光、曝光後烘烤(post-exposure baking)、顯影光阻層、潤洗(rinsing)以及烘乾(例如硬烘焙(hard baking))。或者，微影製程可以使用其他方法實施、補充或替代，例如無遮罩光微影(maskless photolithography)、電子束微影(electron-beam writing)、離子束微影(ion-beam writing)。圖案化硬遮罩的蝕刻製程可以包含濕蝕刻、乾蝕刻或其組合。蝕刻製程可以包含多個蝕刻步驟。舉例來說，硬遮罩中的矽氧化物層可以藉由稀釋的氫氟酸溶液蝕刻，而硬遮罩中的矽氮化物層可以藉由磷酸溶液蝕刻。
接著可以執行蝕刻製程以蝕刻未被圖案化硬遮 罩覆蓋的半導體基材202的部分。圖案化的硬遮罩在蝕刻製程期間用作為蝕刻遮罩，以圖案化半導體基材202。蝕刻製程可以包含任何蝕刻技術，例如乾蝕刻、濕蝕刻及/或其他蝕刻方法(例如反應離子蝕刻(reactive ion etching,RIE))。在一些實施方式中，蝕刻製程包含多個使用不同蝕刻化學品的蝕刻步驟，用於蝕刻基材以形成具有特定溝槽輪廓的溝槽，使得元件效能及圖案密度得以改善。在一些實施例中，基材的半導體材料可以藉由使用氟基蝕刻劑(fluorine-based etchant)的乾蝕刻製程蝕刻。特別的是，可以控制應用於半導體基材的蝕刻製程，使得半導體基材202部分被蝕刻。可以藉由控制蝕刻時間或其他蝕刻參數來達成。在蝕刻製程之後，具有鰭片主動區域的鰭片結構206定義於半導體基材202上，並且自半導體基材202延伸。
填充一或多種介電材料於溝槽中，以形成淺溝槽隔離特徵204。適合填充的介電材料包含半導體氧化物、半導體氮化物、半導體氮氧化物、氟化石英玻璃(fluorinated silica glass,FSG)、低介電材料及/或其組合。在多個實施方式中，使用高密度電漿化學氣相沉積製程、次大氣壓化學氣相沉積(sub-atmospheric CVD,SACVD)製程、高深寬比製程(high-aspect ratio process,HARP)、流動化學氣相沉積(flowable CVD,FCVD)及/或旋塗製程來沉積介電材料。
沉積介電材料之後，可以執行化學機械研磨(chemical mechanical polishing/planarization,CMP) 製程，以移除多餘的介電材料並平坦化半導體結構的上表面。化學機械研磨製程可以使用硬遮罩作為研磨停止層，以避免研磨到半導體基材202。在這種情況下，化學機械研磨製程完全移除硬遮罩。或者可以使用蝕刻製程移除硬遮罩。在其他實施方式中，在化學機械研磨製程之後，尚殘留一部分的硬遮罩。
請參考第3A圖及第3B圖，方法100進行至操作106，形成具有多個鰭片主動區域(或鰭片特徵)的鰭片結構206。第3A圖係根據一些實施例的半導體結構200的上視圖，而第3B圖係沿著虛線AA’的剖面圖。操作106包含凹陷淺溝槽隔離特徵204，使得鰭片結構206突出於淺溝槽隔離特徵204之上。凹陷製程使用一或多個蝕刻步驟(例如乾蝕刻、濕蝕刻或其組合)以選擇性回蝕淺溝槽隔離特徵204。舉例來說，當淺溝槽隔離特徵204係氧化矽，可以使用氫氟酸的濕蝕刻製程。鰭片結構206(鰭片主動區域)在第一方向上(X方向)彼此間隔開。鰭片結構206具有長條形狀且沿X方向定向。第二方向(Y方向)垂直於X方向。X軸及Y軸定義出半導體基材202的上表面207。
可以使用各種摻雜製程於半導體區域，以形成各種摻雜井，例如本製程階段或操作106之前的n型井及p型井。各種摻雜井可以藉由對應的離子植入形成於半導體基材中。
請參考第4A圖及第4B圖，方法100進行至操作108，形成多個虛設閘極堆疊208於半導體基材202上。第 4A圖係根據一些實施例的半導體結構200的上視圖，而第4B圖係沿著虛線AA’的剖面圖。如第4A圖及第4B圖所示，在本實施方式中，虛設閘極堆疊208包含三個平行配置的閘極堆疊。虛設閘極堆疊208具有長條形狀且沿著第二方向定向(Y方向)。每個虛設閘極堆疊208可以配置於多個鰭片結構206之上。特別的是，一些虛設閘極堆疊208形成於鰭片結構206上，而一些虛設閘極堆疊208形成於淺溝槽隔離特徵204上。在一些實施方式中，一或多個虛設閘極堆疊配置於鰭片結構206的一端上，使得此閘極堆疊部分位於鰭片結構206上且部分位於淺溝槽隔離特徵204上。這些邊界配置作為虛設結構，以減少邊界效應(edge effect)並改善整體元件效能。
每個虛設閘極堆疊208可以包含閘極介電層及閘極電極。閘極介電層包含介電材料，例如氧化矽，而閘極電極包含導電材料，例如多晶矽。閘極堆疊208的形成包含沉積閘極材料(在本實施例中包含多晶矽)；以及藉由微影製程及蝕刻來圖案化閘極材料。閘極硬遮罩可以形成於閘極材料上，其用作為在形成閘極堆疊期間的蝕刻遮罩。閘極硬遮罩可以包含任何合適的材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、其他合適的材料及/或其組合。在一個實施方式中，閘極硬遮罩包含多層，例如氧化矽及氮化矽。在一些實施方式中，形成虛設閘極堆疊208的圖案化製程包含利用微影製程形成圖案化光阻層於硬遮罩上；使用圖案化光阻層作為蝕刻遮罩來蝕刻硬遮罩；以及使用經圖案化的硬遮罩作為 蝕刻遮罩來蝕刻閘極材料以形成虛設閘極堆疊208。
一或多個閘極側壁特徵(閘極間隔)210形成於虛設閘極堆疊208的側壁上。閘極間隔210可以用來偏移(offset)後續形成的源極/汲極特徵，且可以用於設計或修改源極/汲極結構輪廓。閘極間隔210可以包含任何合適的介電材料，例如半導體氧化物、半導體氮化物、半導體碳化物、半導體氮氧化物、其他合適的介電材料及/或其組合。閘極間隔210可以具有多層，例如兩層(氧化矽層及氮化矽層)或三層(氧化矽層；氮化矽層；以及氧化矽層)。閘極間隔210的形成包含沉積及非等向蝕刻，例如乾蝕刻。
虛設閘極堆疊208配置在各種場效電晶體的鰭片主動區域中，因此亦稱為鰭式場效電晶體。在一些實施例中，場效電晶體包含n型電晶體及p型電晶體。在其他實施例中，那些場效電晶體配置以形成邏輯電路、記憶電路(例如一或多個靜態隨機存取記憶(static random access memory,SRAM)胞)或其他合適的電路。此外，虛設閘極堆疊配置以增加圖案的密度均勻度及提高製作品質。
請參考第5A圖及第5B圖，方法100繼續至操作110，形成對應鰭式場效電晶體的多個源極/汲極特徵212。第5A圖及第5B圖係根據一些實施方式的半導體結構200的上視圖及沿著虛線AA’的剖面圖。源極/汲極特徵212可以包含輕摻雜汲極(light doped drain,LDD)特徵及重摻雜源極及汲極(source and drain(S/D))兩者。舉例來說，每個場效電晶體包含形成於對應的鰭片主動區域上以及介於虛 設閘極堆疊208之間的源極及汲極特徵。通道形成於鰭片主動區域中位於虛設閘極堆疊下的部分並跨越源極及汲極特徵之間。
凸起的源極/汲極特徵可以藉由選擇性磊晶成長形成，以使其具有可以增加載子移動率(carrier mobility)及元件效能的應變效應(strain effect)。虛設閘極堆疊208及閘極間隔210將源極/汲極特徵212限制在源極/汲極區域。在一些實施方式中，源極/汲極特徵212藉由一或多個磊晶製程形成，因此矽特徵(Si features)、矽鍺特徵(SiGe features)、矽碳特徵(SiC features)及/或其他合適的特徵以晶體狀態成長於鰭片結構206上。或者，在磊晶成長前執行蝕刻製程於凹陷源極/汲極區域。合適的磊晶製程包含化學氣相沉積技術(例如氣相磊晶(vapor-phase epitaxy,VPE)及/或超高真空化學氣相沉積(ultra-high vacuum CVD,UHV-CVD))、分子束磊晶(molecular beam epitaxy)及/或其他合適的製程。磊晶製程可以使用氣體及/或液體前驅物，其可以與鰭片結構206的組成相互作用。
源極/汲極特徵212可以在磊晶製程期間原位摻雜(in-situ doped)，其藉由引入摻雜劑，包含：p型摻雜劑，例如硼或BF2；n型摻雜劑，例如磷或砷；及/或其他合適的摻雜劑及其組合。若源極/汲極特徵212未原位摻雜，執行植入製程(例如接面植入製程(junction implant process))以引入對應的摻雜劑至源極/汲極特徵212中。在一個實施 方式中，n型場效電晶體(nFET)的源極/汲極特徵212包含以磷摻雜的矽碳或矽，而p型場效電晶體(pFET)包含以硼摻雜的鍺或矽鍺。在一些其他的實施方式中，凸起的源極/汲極特徵212包含大於一層半導體材料層。舉例來說，在源極/汲極區域中磊晶成長矽鍺層於基材上，且磊晶生長矽層於矽鍺層上。之後，可以執行一或多個退火製程，以活化源極/汲極特徵212。合適的退火製程包含快速熱退火(rapid thermal annealing,RTA)、雷射退火製程(laser annealing processes)、其他合適的退火技術或其組合。
源極/汲極特徵212配置於虛設閘極堆疊208的兩側上。通道(或通道區域)213定義於鰭片結構206上。通道213位於對應的虛設閘極堆疊208下，且介於源極/汲極特徵212之間，其具有合適的摻雜濃度及摻雜分佈。舉例來說，通道213為p型摻雜(或n型摻雜)，而對應的源極/汲極特徵212為n型摻雜(或p型摻雜)。通道213藉由一或多個步驟將合適的摻雜劑引入而形成，例如藉由離子植入(ion implantation)。
請參考第6A圖及第6B圖，方法100進行至操作112，形成層間介電層214於基材上，並覆蓋源極/汲極特徵212。第6A圖及第6B圖係根據一些實施例的半導體結構200的上視圖以及沿著虛線AA’的剖面圖。源極/汲極特徵212及鰭片結構206以虛線繪示於第6A圖中，而在後續的上視圖中，這些特徵被位於其上的特徵覆蓋，例如層間介電層214。層間介電層214環繞虛設閘極堆疊208及閘極間隔 210，使虛設閘極堆疊208可以被移除，且形成置換閘極於凹洞中(亦稱為閘極溝槽)。因此，在這樣的實施方式中，虛設閘極堆疊208亦可以為電性內連接結構的一部分，電性內連接半導體結構200的各個元件。在這樣的實施方式中，層間介電層214作為支撐並隔離導電跡(conductive traces)的絕緣體。層間介電層214可以包含任何合適的介電材料，例如半導體氧化物、半導體氮化物、半導體氮氧化物、其他合適的介電材料或其組合。在一些實施方式中，層間介電層214的形成包含沉積以及化學機械研磨，以提供平坦化的上表面。
請參考第7A、7B、8A及8B圖，方法100進行至操作114，進行閘極置換。一部分的虛設閘極堆疊208由具有高介電材料及金屬的閘極堆疊置換，因此稱為高介電金屬閘極堆疊(high-k metal gate stacks)。第7A圖及第7B圖係根據一些實施例在移除虛設閘極堆疊208之後的半導體結構200的上視圖及沿著虛線AA’的剖面圖，而第8A圖及第8B圖係根據一些實施例在形成高介電金屬閘極堆疊之後的的半導體結構200的上視圖及沿著虛線AA’的剖面圖。
只有部分(或子集)的虛設閘極堆疊208被高介電金屬閘極堆疊置換，而其餘部分(或另一個子集)則被介電閘極置換。在本實施方式中，形成於鰭片結構206上的兩個虛設閘極堆疊208被高介電金屬閘極堆疊置換，而形成於淺溝槽隔離特徵204上的虛設閘極堆疊208被介電閘極置換。閘極置換製程可以包含蝕刻、沉積及研磨。在繪示的本實施 例中，兩個虛設閘極堆疊208被選擇性的移除，以生成閘極溝槽216，如第7A圖及第7B圖所示。在一些實施方式中，藉由微影製程形成光阻層於層間介電層214及虛設閘極堆疊208上。光阻層包含開口，以暴露出要被移除並置換的虛設閘極堆疊208。之後，藉由蝕刻製程選擇性移除虛設閘極堆疊208，例如濕蝕刻，並且使用光阻層作為蝕刻遮罩。蝕刻製程可以包含多個蝕刻步驟，以移除含有多種材料的虛設閘極堆疊。
在替代性的實施方式中，硬遮罩218沉積於層間介電層214及虛設閘極堆疊208上，並且進一步藉由微影製程圖案化。圖案化的硬遮罩218包含開口，以暴露出要被移除並置換的虛設閘極堆疊。之後，藉由蝕刻製程選擇性移除虛設閘極堆疊208，例如濕蝕刻。蝕刻製程可以包含多個蝕刻步驟，以移除含有多種材料的虛設閘極堆疊。硬遮罩218的形成包含沉積，例如化學氣相沉積。硬遮罩218可以包含合適的材料，此材料不同於層間介電層214的介電材料，使其在蝕刻製程期間具有蝕刻選擇性，以形成接觸開口。在一些實施方式中，硬遮罩218包含氮化矽。舉例來說，硬遮罩218的氮化矽係使用諸如六氯乙矽烷(HCD或Si2Cl6)、二氯矽烷(DCS或SiH2Cl2)、雙(叔丁基氨基)矽烷(BTBAS或C8H22N2Si)和乙矽烷(DS或Si2H6)的化學品藉由化學氣相沉積而形成。
之後，如第8A圖及第8B圖所示，閘極材料(例如高介電材料及金屬)沉積於閘極溝槽216中，以形成閘極 堆疊220(高介電金屬閘極堆疊)。進一步執行化學機械研磨以研磨並自半導體結構200移除多餘的閘極材料。硬遮罩218亦可以藉由化學機械研磨製程或額外的蝕刻製程移除。閘極堆疊220的結構及其形成將進一步在後續及第15-16圖說明。第15-16圖繪示根據各實施方式的閘極堆疊220的剖面圖。
閘極堆疊220藉由合適的程序形成於閘極溝槽中，例如包含沉積及化學機械研磨的程序。閘極堆疊220可以具有任何合適的閘極結構，且可以藉由任何合適的程序形成。閘極堆疊220形成於基材202上，並覆蓋鰭片結構206的通道區域。閘極堆疊220包含閘極介電層232及配置於閘極介電層232上的閘極電極234。在本實施方式中，閘極介電層232包含高介電材料，而閘極電極234包含金屬或金屬合金。在一些實施例中，每個閘極介電層及閘極電極可以包含一定數量的子層(sub-layer)。高介電材料可以包含金屬氧化物、金屬氮化物，例如LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)或其他合適的介電材料。閘極電極可以包含Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W或任何合適的材料。在一些實施方式中，用於n型場效電晶體及p型場效電晶體的不同金屬材料具有各自的功函數(work functions)。
閘極介電層232可以進一步包含介於高介電材料層及鰭片主動區域之間的介面層。介面層可以包含氧化矽、氮化矽、氮氧化矽及/或其他合適的材料。介面層藉由合適的方法沉積，例如原子層沉積、化學氣相沉積、臭氧氧化(ozone oxidation)等。高介電材料層藉由合適的技術沉積於介面層上(若介面層存在)，例如原子層沉積、化學氣相沉積、有機金屬化學氣相沉積(metal-organic CVD,MOCVD)、物理氣相沉積、熱氧化(thermal oxidation)、上述之組合及/或其他合適的技術。在一些實施方式中，在形成閘極堆疊208的操作108中，閘極介電層232形成於鰭片結構206上。在這種情況下，閘極介電層232係如第15圖所示之形狀。在一些其他實施方式中，在高介電層後製作的製程中(high-k last process)，閘極介電層232在操作114中沉積於閘極溝槽內。在這種情況下，閘極介電層232係為U型，如第16圖所示。
閘極電極234可以包含多種導電材料。在一些實施方式中，閘極電極234包含覆蓋層234-1、阻隔層234-2、功函數金屬層234-3、其他阻隔層234-4以及填充金屬層234-5。在更進一步的實施方式中，覆蓋層234-1包含氮化鈦、氮化鉭或其他合適的材料，其藉由合適的沉積技術形成，例如原子層沉積。阻隔層234-2包含氮化鈦、氮化鉭或其他合適的材料，其藉由合適的沉積技術形成，例如原子層沉積。在一些實施例中，閘極電極內可以不存在阻隔層或僅存在一層阻隔層。
功函數金屬層234-3包含由金屬或金屬合金構成的導電層，其具有合適的功函數，使得對應的場效電晶體的效能提昇。p型場效電晶體及n型場效電晶體的功函數金屬層係不同的，分別稱為p型功函數金屬及n型功函數金屬。功函數金屬的選擇係根據欲形成於主動區域的場效電晶體而定。舉例來說，半導體結構200包含第一主動區域(n型場效電晶體)及另一個主動區域(p型場效電晶體)，因此n型功函數金屬及p型功函數金屬分別形成於對應的閘極堆疊中。特別的是，n型功函數金屬係為具有第一功函數的金屬，可以使相關的n型場效電晶體的臨界電壓(threshold voltage)得以降低。n型功函數金屬靠近矽傳導帶能量(silicon conduction band energy,Ec)或更低的功函數，使電子更容易脫逸(escape)。舉例來說，n型功函數金屬具有約4.2eV或更小的功函數。p型功函數金屬係為具有第二功函數的金屬，可以使相關的p型場效電晶體的臨界電壓(threshold voltage)得以降低。p型功函數金屬靠近矽價帶能量(silicon valence band energy,Ev)或更高的功函數，提供更大的電子鍵結能(electron bonding energy)至核(nuclei)。舉例來說，p型功函數金屬具有約5.2eV或更高的功函數。在一些實施方式中，n型功函數金屬包含鉭(Ta)。在其他實施方式中，n型功函數金屬包含鈦鋁(TiAl)、氮化鈦鋁(TiAlN)或其組合。在其他實施方式中，n型功函數金屬包含鉭、鈦鋁、氮化鈦鋁、氮化鎢(WN)或其組合。n型功函數金屬可以包含各種基於金屬的層組成的 疊構，使元件效能及製程相容性得以最佳化。在一些實施方式中，p型功函數金屬包含氮化鈦(TiN)或氮化鉭(TaN)。在其他實施方式中，p型功函數金屬包含氮化鈦、氮化鉭、氮化鎢(WN)、鈦鋁(TiAl)或其組合。p型功函數金屬可以包含各種基於金屬的層組成的疊構，使元件效能及製程相容性得以最佳化。功函數金屬藉由合適的技術沉積，例如物理氣相沉積。
阻隔層234-4包含氮化鈦、氮化鉭或其他合適的材料，其藉由合適的沉積技術形成，例如原子層沉積。在各種實施方式中，填充金屬層234-5包含鋁、鎢或其他合適的金屬。填充金屬層234-5藉由合適的技術沉積，例如物理氣相沉積或電鍍(plating)。
請回頭參考第8A-8B圖，在操作114之後，高介電金屬的閘極堆疊220形成於鰭片結構206上。在一些實施方式中，方法100亦可以包含形成保護層於閘極堆疊220的頂面的操作，以保護閘極堆疊220避免在後續的製程期間受損。根據本實施例，硬遮罩的形成包含藉由選擇性蝕刻；沉積(如化學氣相沉積)；以及化學機械研磨來凹陷閘極堆疊220。保護層可以包含合適的材料，此材料不同於層間介電層的介電材料，以在蝕刻製程期間具有蝕刻選擇性，並形成接觸開口。在一些實施方式中，保護層包含氮化矽。
請參考第9A圖及第9B圖，方法100進行至操作116，以介電閘極226置換一部分的虛設閘極堆疊208。第9A圖及第9B圖係根據一些實施方式的半導體結構200的上 視圖及剖面圖。介電閘極226的形成類似於操作114中形成高介電金屬的閘極堆疊220的置換程序。舉例來說，操作116包含選擇性蝕刻以移除虛設閘極，產生閘極溝槽；用一或多種介電材料藉由沉積來填充閘極溝槽；以及化學機械研磨。然而，填充材料為介電材料。沉積可以包含合適的沉積技術，例如化學氣相沉積或流動化學氣相沉積。
介電閘極226係介電特徵，其並非如閘極運作，而是作為隔離特徵。介電閘極226包含一或多種合適的介電材料，例如氧化矽、氮化矽、其他合適的介電材料或其組合。在本實施方式中，介電閘極226直接位於淺溝槽隔離特徵204上，因而在元件兩側形成了連續的隔離牆，以隔開並孤立每個元件。特別的是，鰭片結構206為上表面高於淺溝槽隔離特徵204的上表面的鰭片主動區域，介電閘極226的下表面位於高介電金屬的閘極堆疊220的下表面之下，且部分嵌入鰭片主動區域中。在一些實施方式中，淺溝槽隔離特徵204及介電閘極226的組成不同。此外，類似於高介電金屬的閘極堆疊220，閘極間隔210亦環繞介電閘極226。閘極間隔210及介電閘極226係不同的，以使兩者具有蝕刻選擇性。舉例來說，閘極間隔210包含氮化矽，而介電閘極226包含氧化矽。
請參考第10A圖及第10B圖，方法100進行至操作118，圖案化層間介電層214，以形成接觸孔洞(或溝槽)227，暴露出源極/汲極特徵212。接觸孔洞227的形成包含微影製程；以及蝕刻，亦可以進一步使用硬遮罩來圖案化。
請參考第11A圖及第11B圖，方法100進行至操作120，形成接觸228於源極/汲極特徵212上，並與其連接。接觸228為導電特徵，電性連接對應的源極/汲極特徵212至覆蓋的內連接結構(將形成的)，以形成積體電路。接觸228包含導電材料(包含金屬及金屬合金)製成的導電栓，例如鎢(W)、鋁(Al)、鋁合金、銅(Cu)、鈷(Co)、其他合適的金屬/金屬合金或其組合。在本實施方式中，接觸228進一步包含阻障層229，阻障層229襯裡接觸孔洞，以提昇材料的整合度，例如增加貼合及減少互相擴散。阻障層229可以包含多於一層。阻障層229形成於導電栓的側壁及下表面上。在一些實施方式中，阻障層229包含鈦和氮化鈦(Ti/TiN)、鉭和氮化鉭(Ta/TaN)、矽化銅或其他合適的材料。根據一些實施方式，接觸228的形成包含沉積阻障層以襯裡接觸孔洞，導電材料沉積於接觸孔洞中的阻障層上；執行化學機械研磨製程以移除多餘的導電材料並平坦化上表面。可以執行合適的沉積技術，例如物理氣相沉積(PVD)、電鍍、化學氣相沉積或其他合適的方法。因此形成了接觸228，接觸228具有長條形，其長度對寬度的比例大於2，以減低接觸電阻並改善製程窗口(process window)。在本實施方式中，長條形的接觸228沿Y方向定向，且至少部分的接觸228介於高介電金屬的閘極堆疊220與介電閘極226之間。
請參考第12A圖及第12B圖，方法100進行至操作122，形成局部內連接特徵230於兩個位於介電閘極226相對位置的接觸228上，並連接上述兩個接觸228。局部內 連接特徵230提供位於介電閘極226相對位置的兩個接觸228之間的電性連接，因而耦合(場效電晶體的)源極/汲極特徵212(例如邏輯電路或記憶胞中)，在較低的內連接層級提昇元件效能，增大製程窗口，以及較寬裕的設計規則。局部內連接特徵230係為藉由接觸228電性連接源極/汲極特徵212的導電特徵。局部內連接特徵230及接觸228共同稱為接觸特徵。
局部內連接特徵230包含導電材料製成的導電栓，例如W、Al、Cu、Co、其他合適的金屬、其他合適的金屬合金或其組合。在本實施方式中，局部內連接特徵230進一步包含阻障層231，阻障層231襯裡對應的接觸栓的側壁及下表面，以提昇材料的整合度。阻障層231可以包含多層。在一些實施方式中，阻障層231包含Ti、Ta及矽化銅中至少一種。在一些實施方式中，阻障層231包含Ti/TiN、Ta/TaN、矽化銅或其他合適的材料。根據一些實施例，局部內連接特徵230的形成包含沉積阻障層，阻障層襯裡接觸孔洞，沉積導電材料於阻障層231上；以及執行化學機械研磨製程以移除多餘的導電材料，並平坦化上表面。
根據一些實施方式，局部內連接特徵230的形成包含圖案化層間介電層214以形成溝槽，暴露出接觸228；以及沉積導電材料於溝槽中；以及化學機械研磨以移除多餘的導電材料及平坦化上表面。圖案化包含微影製程及蝕刻，且可以進一步使用硬遮罩於圖案化中。舉例來說，具有開口的硬遮罩形成於層間介電層214上，此開口定義出形 成局部內連接特徵230的區域。開口暴露出對應的介電閘極226，且可以部分暴露出接觸228，以確保有恰當的接觸及耦合。蝕刻製程移除層間介電層214，並部分移除開口內的介電閘極226，且可以部分移除開口內的接觸228，生成層間介電層214內的溝槽。在溝槽中，兩個接觸特徵的側壁係暴露出來的。沉積可以包含物理氣相沉積、電鍍、化學氣相沉積、其他合適的方法或其組合。藉由沉積，一或多種合適的導電材料填充溝槽，例如W、Al、Cu、Ti、Ta、Co或其組合。因此，形成的局部內連接特徵230具有長條形狀，其長對寬的比值大於2且沿著X方向定向，以有效地連接位於介電閘極226相對側的兩個接觸228。如第12B圖所示，在蝕刻期間部分移除介電閘極226，而位於局部內連接特徵230下的部分則保留。在本實施方式中，局部內連接特徵230及接觸228對應的上表面係彼此共平面。
在一些實施方式中，局部內連接特徵230及接觸228的組成不同。舉例來說，接觸228包含鎢，而局部內連接特徵230包含銅，因為鎢適合填充具有高深寬比的接觸孔洞，而銅具有較高的導電度。在一些實施方式中，局部內連接特徵230及接觸228具有相同的組成，例如鎢或銅。
在一些實施方式中，選擇各種介電材料係根據包含介電常數、蝕刻選擇性及製造整合度的不同來考量。舉例來說，閘極堆疊220的閘極介電層包含高介電材料；介電閘極226包含氮化矽；以及淺溝槽隔離特徵204包含氧化矽。
請參考第13圖，方法100進行至操作124，形成 多層內連接(multiple layer interconnection,MLI)結構250於半導體結構200上。多層內連接結構250包含各種導電特徵以耦合各種元件特徵(例如閘極堆疊220及源極/汲極特徵)，以形成功能電路(functional circuit)。特別的是，多層內連接結構250包含多層金屬層及通柱，多層金屬層提供水平電性佈線，而通柱提供垂直電性佈線。多層內連接結構250亦包含多層層間介電層252，以使各種導電特徵彼此隔離。作為位於多層層間介電層252之下的第一層間介電層，層間介電層214可以與多層層間介電層252的組成相同或不同。舉例來說，多層層間介電層252可以包含低介電材料或其他合適的介電材料，例如氧化矽。作為繪示的示例，多層內連接結構250包含第一金屬層254、位於第一金屬層254上的第二金屬層258以及位於第二金屬層258上的第三金屬層262。每個金屬層包含多個金屬線。多層內連接結構250進一步包含第一通柱特徵256，以提供第一金屬層254的第一金屬線與第二金屬層258的第二金屬線之間的垂直連接；以及第二通柱特徵260，以提供第二金屬層258的第二金屬線與第三金屬層262的第三金屬線之間的垂直連接。特別的是，多層內連接結構250形成於局部內連接特徵230與接觸228兩者上；並藉由局部內連接特徵230與接觸228耦合至對應的源極/汲極特徵212。進一步說明，第一金屬層254配置於局部內連接特徵230及接觸228之上。第一金屬層254包含多個第一金屬線，其中一個第一金屬線位於局部內連接特徵230上。
在各個實施方式中，多層內連接結構250的導電特徵(例如金屬線及通柱)包含鋁、銅、鋁/矽/銅合金、鈦、氮化鈦、鎢、多晶矽、金屬矽化物或其組合。多層內連接結構250可以使用藉由沉積及蝕刻形成的鋁或是藉由鑲嵌製程形成的銅來內連接。這些將於後續說明。
在鋁內連接中，導電特徵包含鋁，例如鋁/矽/銅合金。鋁導電特徵的形成包含沉積及對沉積的鋁層執行圖案化製程。沉積可以包含物理氣相沉積、其他合適的沉積或其組合。圖案化製程可以包含微影製程及蝕刻製程，以分別形成圖案化光阻層及使用圖案化光阻層作為蝕刻遮罩來蝕刻沉積的鋁層。在一些實施方式中，硬遮罩可以進一步用於圖案化製程。導電特徵可以進一步包含阻障層，此阻障層類似於用於局部內連接特徵230及接觸228的形成及組成的阻障層。
在銅內連接中，導電特徵包含銅，且可以進一步包含阻障層。銅內連接結構藉由鑲嵌製程形成。鑲嵌製程包含沉積層間介電層；圖案化層間介電層以形成溝槽；沉積各種導電材料(例如阻障層及銅)；執行化學機械研磨製程。鑲嵌製程可以為單鑲嵌製程或雙鑲嵌製程。銅的沉積可以包含物理氣相沉積形成晶種層(seed layer)以及電鍍形成主體銅(bulk copper)於銅晶種層上。
其他製造操作可以在此方法之前、期間及之後執行。一些操作可以藉由替代性的操作實現。舉例來說，圖案化製程可以藉由雙圖案化或多圖案化來實現。在一些實施 方式中，在填充導電材料於接觸孔洞之前，可以形成矽化物(silicide)於源極/汲極特徵212上，以進一步減低接觸電阻。矽化物包含矽及金屬，例如矽化鈦、矽化鉭、矽化鎳或矽化鈷。矽化物可以藉由稱為自對準矽化物(self-aligned silicide)(或金屬矽化物(salicide))的製程來形成。此製程包含金屬沉積、退火以使金屬與矽反應以及蝕刻以移除未反應之金屬。
可以在本揭露的範圍內實現其他結構。在一些實施方式中，如第14圖所示，其繪示半導體結構200的剖面圖。介電閘極226形成於鰭片結構206的邊上。特別的是，介電閘極226部分位於淺溝槽隔離特徵204上且部分位於鰭片結構206上，以提供鰭片主動區域及在其上形成的元件穩固的隔離。
在一些其他實施方式中，半導體結構200可以藉由第17圖繪示的另一個方法150形成。方法150類似於方法100。那些類似的操作將不在此討論。在方法150中，接觸228及局部內連接特徵230在操作152及154中共同形成。
請參考第18圖，方法150包含操作152，圖案化以形成溝槽238於層間介電層214中，使得位於介電閘極226相對側的兩個源極/汲極特徵212在溝槽238內暴露出來。
請參考第19圖，方法150包含操作154，沉積合適的導電材料(例如銅、鎢、鋁、矽化物、其他合適的導電材料或其組合)填充溝槽238，以形成接觸特徵240。在一些 實施方式中，阻障層242先沉積於溝槽238中，並襯裡溝槽238。之後，執行化學機械研磨製程以移除形成於層間介電層214上的導電材料。
類似地，如第20圖所示，根據一些實施方式，額外的介電閘極226可以形成於鰭片結構206的邊上。
請參考第21圖，方法150進行至操作124，形成內連接結構250於半導體結構200上。
本揭露提供根據各實施例的局部內連接特徵及其製造方法。具有接觸特徵的局部內連接特徵提供了局部內連接，以耦合藉由介電閘極隔開的相鄰場效電晶體的源極/汲極特徵。因此，局部內連接特徵具有長條形狀，並且自第一場效電晶體的一接觸特徵及第二場效電晶體的另一個接觸特徵延伸。介電閘極介於此二場效電晶體之間。介電閘極及下層之淺溝槽隔離特徵提供此二場效電晶體有效的隔離。在一些實施例中可以具有各種優點。舉例來說，本揭露的結構及方法與現有的積體電路結構及方法相容。在先前的方法中，耦合相鄰的源極/汲極特徵的局部內連接特徵形成於金屬層中，例如第一金屬層中，如此需要更多的佈線區域。藉由使用本揭露的方法及結構，源極/汲極可以透過位於較低的內連接層級的局部內連接結構來耦合，增加了電路密度。此結構及方法可以用於形成邏輯電路(例如邏輯電路，例如反或閘(NOR)、反及閘(NAND)或逆變器(inverter))或記憶胞(例如靜態隨機存取記憶體(static random access memory,SRAM))。
因此，本揭露提供根據一些實施例的半導體結構。半導體結構包含第一鰭片主動區域及第二鰭片主動區域，突出於半導體基材；隔離特徵形成於半導體基材中，並且介於第一鰭片主動區域與第二鰭片主動區域之間；介電閘極配置於隔離特徵上；第一閘極堆疊配置於第一鰭片主動區域，而第二閘極堆疊配置於第二鰭片主動區域上；第一源極/汲極特徵形成於第一鰭片主動區域中，並介於第一閘極堆疊與介電閘極之間；第二源極/汲極特徵形成於第二鰭片主動區域中，並介於第二閘極堆疊與介電閘極之間；以及接觸特徵形成於第一層間介電層中，並位於第一源極/汲極特徵及第二源極/汲極特徵上，並延伸至介電閘極之上。
根據一些實施例，半導體結構更包含內連接結構，內連接結構包含第一金屬層，第一金屬層具有多條金屬線，該些金屬線配置於接觸特徵上並耦合至接觸特徵。
根據一些實施例，第一閘極堆疊及第二閘極堆疊各自包含閘極介電層及配置於閘極介電層上的閘極電極，且介電閘極為組成不同於隔離特徵的介電特徵。
根據一些實施例，該閘極介電層包含高介電材料；介電閘極包含第一介電材料；隔離特徵包含第二介電材料；以及第一介電材料及第二介電材料的組成與高介電材料不同。
根據一些實施例，第一介電材料包含氮化矽，而第二介電材料包含氧化矽。
根據一些實施例，隔離特徵為淺溝槽隔離特 徵，形成於半導體基材上，淺溝槽隔離特徵的上表面比第一鰭片主動區域的上表面及第二鰭片主動區域的上表面低。
根據一些實施例，接觸特徵包含第一導電特徵、第二導電特徵及第三導電特徵，第一導電特徵位於第一源極/汲極特徵上，第二導電特徵位於第二源極/汲極特徵上，而第三導電特徵自第一導電特徵延伸至第二導電特徵。
根據一些實施例，第一導電特徵及第二導電特徵更包含第一阻障層，第一阻障層配置於第一金屬的側壁及下表面；以及第三導電特徵更包含第二阻障層，第二阻障層配置於第二金屬的側壁及下表面。
根據一些實施例，第三導電特徵的上表面與第一導電特徵及第二導電特徵的表面共平面。
根據一些實施例，半導體結構更包含第三源極/汲極特徵、第一通道、第四源極/汲極特徵以及第二通道。第三源極/汲極特徵配置於第一鰭片主動區域。第一通道配置於第一鰭片主動區域上及第一閘極堆疊之下。第四源極/汲極特徵配置於第二鰭片主動區域上。第二通道配置於第二鰭片主動區域上及第二閘極堆疊之下，其中第一源極/汲極特徵及第三源極/汲極特徵與第一閘極堆疊及第一通道係第一場效電晶體的組件，而第二源極/汲極特徵及第四源極/汲極特徵與第二閘極堆疊及第二通道係第二場效電晶體的組件。
本揭露提供根據一些其他實施例的半導體結構。半導體結構包含第一鰭片主動區域及第二鰭片主動區 域，突出於半導體基材，並沿著第一方向定向且與隔離特徵鄰接；第一閘極堆疊及第二閘極堆疊各自分別配置於第一鰭片主動區域及第二鰭片主動區域上；介電閘極位於隔離特徵上，其中第一閘極堆疊及第二閘極堆疊及介電閘極沿第二方向定向，第二方向垂直第一方向；第一源極/汲極特徵形成於第一鰭片主動區域，並介於第一閘極堆疊與介電閘極之間；第二源極/汲極特徵形成於第二鰭片主動區域，並介於第二閘極堆疊與介電閘極之間；接觸特徵沿著第一方向延伸，並位於第一源極/汲極特徵及第二源極/汲極特徵上；以及內連接結構包含第一金屬層，第一金屬層具有複數條金屬線，配置於接觸特徵之上。
根據一些實施例，接觸特徵包含第一導電特徵、第二導電特徵及第三導電特徵，第一導電特徵位於第一源極/汲極特徵上，第二導電特徵位於第二源極/汲極特徵上，而第三導電特徵自第一導電特徵延伸至第二導電特徵，其中第一導電特徵、第二導電特徵及第三導電特徵的上表面共平面。
根據一些實施例，第一導電特徵及第二導電特徵更包含第一金屬層及位於第一金屬層的側壁及下表面上的第一阻障層；以及第三導電特徵更包含第二金屬層及位於第二金屬層的側壁及下表面上的第二阻障層。
根據一些實施例，第一金屬層及第二金屬層包含鎢或銅之一者。
根據一些實施例，第一閘極堆疊及第二閘極堆 疊各自包含閘極介電層及位於閘極介電層上的閘極電極，閘極介電層包含高介電材料；介電閘極係介電特徵，包含第一介電材料；以及隔離特徵包含第二介電材料，第二介電材料的組成不同於高介電材料及第一介電材料，其中隔離特徵為淺溝槽隔離特徵，淺溝槽隔離特徵形成於半導體基材上，淺溝槽隔離特徵的上表面低於第一鰭片主動區域及第二鰭片主動區域的上表面。
根據一些實施例，半導體結構更包含第一通道以及第二通道。第一通道位於第一鰭片主動區域上及第一閘極堆疊之下。第二通道位於第二鰭片主動區域上及第二閘極堆疊之下，其中第一源極/汲極特徵、第一閘極堆疊及第一通道係第一場效電晶體的組件，而第二源極/汲極特徵、第二閘極堆疊及第二通道係第二場效電晶體的組件。
本揭露提供一種根據一些實施例形成積體電路結構的方法。此方法包含形成第一鰭片主動區域及第二鰭片主動區域於半導體基材上，其中淺溝槽隔離特徵介於第一鰭片主動區域與第二鰭片主動區域之間；依序形成第一虛設閘極、第二虛設閘極及第三虛設閘極於第一鰭片主動區域上、淺溝槽隔離特徵上以及第二鰭片主動區域上；形成第一源極/汲極特徵於第一虛設閘極與第二虛設閘極之間的第一鰭片主動區域上，以及形成第二源極/汲極特徵於第二虛設閘極與第三虛設閘極之間的第二鰭片主動區域上；形成層間介電層於半導體基材上；以第一金屬閘極及第二金屬閘極依序置換第一虛設閘極及第三虛設閘極；以介電閘極置換第二虛設 閘極；圖案化層間介電層，以形成第一溝槽及第二溝槽，暴露出第一源極/汲極特徵及第二源極/汲極特徵；分別形成第一導電特徵及第二導電特徵於第一溝槽及第二溝槽中；形成第三導電特徵，與第一導電特徵及第二導電特徵接觸；以及形成內連接特徵，內連接特徵包含第一金屬層，第一金屬層具有複數條金屬線，配置於第一導電特徵及第二導電特徵及第三導電特徵之上。
根據一些實施例，形成第一虛設閘極、第二虛設閘極及第三虛設閘極包含沉積虛設閘極材料並圖案化虛設閘極材料，因而同時形成第一虛設閘極、第二虛設閘極及第三虛設閘極；分別以第一金屬閘極及第二金屬閘極置換第一虛設閘極及第三虛設閘極包含移除第一虛設閘極及第三虛設閘極，以形成第三溝槽及第四溝槽，以金屬電極填充第三溝槽及第四溝槽，並執行第一化學機械研磨製程；以及以介電閘極置換第二虛設閘極包含移除第二虛設閘極，以形成第五溝槽，以介電材料填充第五溝槽，並執行第二化學機械研磨製程。
根據一些實施例，形成與第一導電特徵及第二導電特徵接觸的局部內連接特徵包含圖案化層間介電層以形成第六溝槽，以導電材料填充第六溝槽，並執行第三化學機械研磨製程，使得第一導電特徵及第二導電特徵及局部內連接特徵具有共平面的上表面。
根據一些實施例，圖案化層間介電層以形成第六溝槽包含蝕刻層間介電層及介電閘極，以形成暴露出第一 導電特徵及第二導電特徵的第六溝槽。
上文概述若干實施例或示例之特徵，使得熟習此項技術者可更好地理解本揭露之態樣。熟習此項技術者應瞭解，可輕易使用本揭露作為基礎來設計或修改其他製程及結構，以便實施本文所介紹之實施例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭露之精神及範疇，且可在不脫離本揭露之精神及範疇的情況下產生本文的各種變化、替代及更改。
200:半導體結構
202:半導體基材
204:淺溝槽隔離特徵
206:鰭片結構(鰭片主動區域)
210:閘極間隔
212:源極/汲極特徵
213:通道
214:層間介電層
220:閘極堆疊
226:介電閘極
228:接觸
229、231:阻障層
230:局部內連接特徵
250:多層內連接結構
252:多層層間介電層
254:第一金屬層
256:第一通柱特徵
258:第二金屬層
260:第二通柱特徵
262:第三金屬層
X、Y:方向

Claims (10)

  1. 一種半導體結構，包含：一第一鰭片主動區域及一第二鰭片主動區域，該第一鰭片主動區域及該第二鰭片主動區域突出於一半導體基材；一隔離特徵，形成於該半導體基材中，且該隔離特徵介於該第一鰭片主動區域與該第二鰭片主動區域之間；一介電閘極，直接配置於該隔離特徵上，其中該介電閘極的一底面低於該第一鰭片主動區域的一頂面，且該介電閘極的該底面橫跨該隔離特徵的相對兩側；一第一閘極堆疊及一第二閘極堆疊，該第一閘極堆疊配置於該第一鰭片主動區域上，而該第二閘極堆疊配置於該第二鰭片主動區域上；一第一源極/汲極特徵，形成於該第一鰭片主動區域中，且介於該第一閘極堆疊與該介電閘極之間；一第二源極/汲極特徵，形成於該第二鰭片主動區域中，且介於該第二閘極堆疊與該介電閘極之間；以及一接觸特徵，形成於一第一層間介電層中，且位於該第一源極/汲極特徵及該第二源極/汲極特徵上，並延伸至該介電閘極之上，該接觸特徵包含：位於該第一源極/汲極特徵上的一第一導電特徵；位於該第二源極/汲極特徵上一第二導電特徵；位於該介電閘極上的一第三導電特徵；以及包圍該第三導電特徵之側壁與一下表面的一阻障層，其中該阻障層直接接觸該第一導電特徵與該第二導電 特徵的側壁。
  2. 如請求項1所述之半導體結構，其中該第一閘極堆疊及該第二閘極堆疊各自包含一閘極介電層及配置於該閘極介電層上的一閘極電極；以及該介電閘極為組成不同於該隔離特徵的一介電特徵。
  3. 如請求項1所述之半導體結構，其中該第三導電特徵之該下表面高於該第一導電特徵之一下表面。
  4. 如請求項1所述之半導體結構，更包含：一第三源極/汲極特徵，配置於該第一鰭片主動區域；一第一通道，配置於該第一鰭片主動區域上及該第一閘極堆疊之下；一第四源極/汲極特徵，配置於該第二鰭片主動區域上；以及一第二通道，配置於該第二鰭片主動區域上及該第二閘極堆疊之下，其中該第一源極/汲極特徵及該第三源極/汲極特徵與該第一閘極堆疊及該第一通道係一第一場效電晶體的組件，以及該第二源極/汲極特徵及該第四源極/汲極特徵與該第二閘極堆疊及該第二通道係一第二場效電晶體的組件。
  5. 一種半導體結構，包含： 一第一鰭片主動區域及一第二鰭片主動區域，突出於一半導體基材，並沿著一第一方向定向，並且與一隔離特徵鄰接；一第一閘極堆疊及一第二閘極堆疊各自分別配置於該第一鰭片主動區域及該第二鰭片主動區域上；一介電閘極，位於該隔離特徵上，其中該第一閘極堆疊及該第二閘極堆疊及該介電閘極沿著一第二方向定向，該第二方向垂直於該第一方向，其中該介電閘極的一底面低於該第一鰭片主動區域的一頂面，且該介電閘極的該底面橫跨該隔離特徵的相對兩側；一第一源極/汲極特徵，形成於該第一鰭片主動區域中，並介於該第一閘極堆疊與該介電閘極之間；一第二源極/汲極特徵，形成於該第二鰭片主動區域中，並介於該第二閘極堆疊與該介電閘極之間；一接觸特徵，沿著該第一方向延伸，並位於該第一源極/汲極特徵及該第二源極/汲極特徵上，該接觸特徵包含：位於該第一源極/汲極特徵上的一第一導電特徵；位於該第二源極/汲極特徵上一第二導電特徵；位於該介電閘極上的一第三導電特徵；包圍該第三導電特徵之側壁與一下表面的一阻障層，其中該阻障層直接接觸該第一導電特徵與該第二導電特徵的側壁；以及一內連接結構，包含一第一金屬層，該第一金屬層具有複數條第一金屬線，配置於該接觸特徵上。
  6. 如請求項5所述之半導體結構，其中該第三導電特徵之該下表面高於該第一導電特徵之一下表面，且該第一導電特徵、該第二導電特徵及該第三導電特徵的上表面共平面。
  7. 如請求項6所述之半導體結構，其中該第一導電特徵及該第二導電特徵更包含一第一金屬層，其中該第一金屬層的一側壁接觸該阻障層；以及該第三導電特徵更包含一第二金屬層。
  8. 如請求項5所述之半導體結構，其中該第一閘極堆疊及該第二閘極堆疊各自包含一閘極介電層及位於該閘極介電層上的一閘極電極，該閘極介電層包含一高介電材料；該介電閘極係一介電特徵，包含一第一介電材料；以及該隔離特徵包含一第二介電材料，該第二介電材料的組成不同於該高介電材料及該第一介電材料，其中該隔離特徵為一淺溝槽隔離特徵，該淺溝槽隔離特徵形成於該半導體基材上，該淺溝槽隔離特徵的上表面低於該第一鰭片主動區域及該第二鰭片主動區域的上表面。
  9. 一種形成一積體電路結構的方法，該方法包含：形成一第一鰭片主動區域及一第二鰭片主動區域於一 半導體基材上，其中一淺溝槽隔離特徵介於該第一鰭片主動區域與該第二鰭片主動區域之間；分別形成一第一虛設閘極、一第二虛設閘極及一第三虛設閘極於該第一鰭片主動區域上、該淺溝槽隔離特徵上及該第二鰭片主動區域上；形成一第一源極/汲極特徵於該第一虛設閘極與該第二虛設閘極之間的該第一鰭片主動區域上，並形成一第二源極/汲極特徵於該第二虛設閘極與該第三虛設閘極之間的該第二鰭片主動區域上；形成一層間介電層於該半導體基材上；分別以一第一金屬閘極及一第二金屬閘極置換該第一虛設閘極及該第三虛設閘極；以一介電閘極置換該第二虛設閘極；圖案化該層間介電層以形成一第一溝槽及一第二溝槽，以分別暴露出該第一源極/汲極特徵及該第二源極/汲極特徵；分別形成一第一導電特徵及一第二導電特徵於該第一溝槽及該第二溝槽中；形成一局部內連接特徵，包含：形成與該第一導電特徵及該第二導電特徵之側壁直接接觸的一阻障層；形成側壁與下表面接觸該阻障層的一第三導電特徵；以及形成一內連接結構，該內連接結構包含一第一金屬層，該第一金屬層具有複數個金屬線，配置於該第一導電 特徵及該第二導電特徵及該局部內連接特徵上。
  10. 如請求項9所述之方法，其中形成該第一虛設閘極、該第二虛設閘極及該第三虛設閘極包含沉積一虛設閘極材料並圖案化該虛設閘極材料，因而同時形成該第一虛設閘極、該第二虛設閘極及該第三虛設閘極；分別以該第一金屬閘極及該第二金屬閘極置換該第一虛設閘極及該第三虛設閘極包含移除該第一虛設閘極及該第三虛設閘極，以形成一第三溝槽及一第四溝槽，以一金屬電極填充該第三溝槽及該第四溝槽，並執行一第一化學機械研磨製程；以及以該介電閘極置換該第二虛設閘極包含移除該第二虛設閘極，以形成一第五溝槽，以一介電材料填充該第五溝槽，並執行一第二化學機械研磨製程。
TW107145515A 2018-05-31 2018-12-17 半導體結構及形成積體電路結構的方法 TWI731284B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/993,970 2018-05-31
US15/993,970 US10529860B2 (en) 2018-05-31 2018-05-31 Structure and method for FinFET device with contact over dielectric gate

Publications (2)

Publication Number Publication Date
TW202004988A TW202004988A (zh) 2020-01-16
TWI731284B true TWI731284B (zh) 2021-06-21

Family

ID=68694378

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107145515A TWI731284B (zh) 2018-05-31 2018-12-17 半導體結構及形成積體電路結構的方法

Country Status (5)

Country Link
US (5) US10529860B2 (zh)
KR (1) KR102105116B1 (zh)
CN (1) CN110556374B (zh)
DE (1) DE102018115909B4 (zh)
TW (1) TWI731284B (zh)

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11387232B2 (en) * 2017-03-23 2022-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10529860B2 (en) * 2018-05-31 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for FinFET device with contact over dielectric gate
CN110875184B (zh) * 2018-08-29 2023-08-18 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11329042B2 (en) 2018-11-30 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures having neutral zones to minimize metal gate boundary effects and methods of fabricating thereof
US20200194459A1 (en) * 2018-12-18 2020-06-18 Vanguard International Semiconductor Corporation Semiconductor devices and methods for fabricating the same
US10991702B2 (en) * 2019-05-15 2021-04-27 Nanya Technology Corporation Semiconductor device and method of preparing the same
US11183591B2 (en) * 2019-10-30 2021-11-23 Avago Technologies International Sales Pte. Ltd. Lateral double-diffused metal-oxide-semiconductor (LDMOS) fin field effect transistor with enhanced capabilities
US11621340B2 (en) * 2019-11-12 2023-04-04 International Business Machines Corporation Field-effect transistor structure and fabrication method
US11201246B2 (en) 2019-11-12 2021-12-14 International Business Machines Corporation Field-effect transistor structure and fabrication method
DE102020121306B4 (de) * 2019-12-27 2024-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Rundum-gate-feldeffekttransistoren in integrierten schaltungen
DE102020123277A1 (de) * 2019-12-29 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Struktur und verfahren für transistoren, die rückseitige stromschienen aufweisen
US11264486B2 (en) * 2020-01-16 2022-03-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of fabricating the semiconductor structure
US11417750B2 (en) * 2020-01-31 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Gate air spacer for fin-like field effect transistor
CN115088073A (zh) * 2020-02-10 2022-09-20 应用材料公司 3d dram结构和制造方法
US11476351B2 (en) * 2020-02-18 2022-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structures and methods of fabricating the same in field-effect transistors
US12136651B2 (en) * 2020-02-19 2024-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon-germanium Fins and methods of processing the same in field-effect transistors
US11328957B2 (en) 2020-02-25 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102433143B1 (ko) * 2020-02-26 2022-08-16 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 저차원 물질 디바이스 및 방법
US11444018B2 (en) * 2020-02-27 2022-09-13 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device including recessed interconnect structure
DE102020112203B4 (de) * 2020-03-13 2024-08-08 Taiwan Semiconductor Manufacturing Co. Ltd. Integrierte schaltung und verfahren zum einbetten planarer fets mit finfets
CN113053820B (zh) * 2020-03-30 2024-12-24 台湾积体电路制造股份有限公司 半导体结构和形成集成电路结构的方法
US11424338B2 (en) * 2020-03-31 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal source/drain features
DE102020129842A1 (de) 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet-vorrichtungen mit rückseitiger stromschiene und rückseitiger selbstjustierender durchkontaktierung
DE102020126060B4 (de) 2020-03-31 2025-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Mehrschichtige high-k-gatedielektrikumstruktur und verfahren
US11362213B2 (en) * 2020-03-31 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a FinFET device with a backside power rail and a backside self-aligned via by etching an extended source trench
US11437490B2 (en) * 2020-04-08 2022-09-06 Globalfoundries U.S. Inc. Methods of forming a replacement gate structure for a transistor device
CN113078150B (zh) * 2020-04-13 2025-05-23 台湾积体电路制造股份有限公司 半导体器件及其制造方法
KR102771078B1 (ko) * 2020-04-20 2025-02-19 삼성전자주식회사 반도체 장치
US11222849B2 (en) * 2020-04-24 2022-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate loss reduction for semiconductor devices
TWI747622B (zh) * 2020-04-24 2021-11-21 台灣積體電路製造股份有限公司 積體電路與其製作方法
DE102021103469B4 (de) * 2020-04-30 2024-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierter schaltkreis und verfahren zu dessen herstellung
DE102021103461A1 (de) * 2020-04-30 2021-11-04 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-isolation für multigate-vorrichtung
DE102021104073B4 (de) 2020-04-30 2024-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Selbstausgerichtetes metall-gate für multigate-vorrichtung und herstellungsverfahren
US11398385B2 (en) 2020-05-08 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
DE102021109147A1 (de) * 2020-05-15 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungsstruktur mit ungleichmässigem gateprofil
US11996409B2 (en) 2020-05-20 2024-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Stacking CMOS structure
DE102020133339B4 (de) * 2020-05-20 2025-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Cmos-stapelstruktur und verfahren zu deren herstellung
DE102020131432A1 (de) * 2020-05-22 2021-11-25 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain-kontaktstruktur
DE102021109149A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co. Ltd. Vorsprungsfeldeffekttransistor und dessen herstellungsverfahren
DE102021006670B4 (de) * 2020-05-28 2024-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte schaltungsvorrichtung und verfahren zu deren herstellung
DE102021104070A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterchip
DE102021106114A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Multigate-vorrichtung mit reduziertem spezifischem kontaktwiderstand
US11973120B2 (en) 2020-06-24 2024-04-30 Etron Technology, Inc. Miniaturized transistor structure with controlled dimensions of source/drain and contact-opening and related manufacture method
US11972983B2 (en) 2020-06-24 2024-04-30 Etron Technology, Inc. Miniaturized transistor structure with controlled dimensions of source/drain and contact-opening and related manufacture method
US11723218B2 (en) * 2020-06-29 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same
US12058873B2 (en) * 2020-06-29 2024-08-06 Taiwan Semiconductor Manufacturing Company Limited Memory device including a semiconducting metal oxide fin transistor and methods of forming the same
US11961763B2 (en) 2020-07-13 2024-04-16 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned metal gate for multigate device and method of forming thereof
US11862701B2 (en) * 2020-07-31 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked multi-gate structure and methods of fabricating the same
DE102020131140A1 (de) * 2020-08-10 2022-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gateisolierungsstruktur
US11437373B2 (en) * 2020-08-13 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device structure
US11855218B2 (en) 2020-09-09 2023-12-26 Etron Technology, Inc. Transistor structure with metal interconnection directly connecting gate and drain/source regions
US12490448B2 (en) 2020-09-09 2025-12-02 Etron Technology, Inc. Transistor structure with metal interconnection directly connecting gate and drain/source regions
US11640936B2 (en) * 2021-01-08 2023-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures and methods of fabrication thereof
KR20220115245A (ko) * 2021-02-10 2022-08-17 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11621197B2 (en) 2021-02-15 2023-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with gate cut feature and method for forming the same
EP4200909A4 (en) * 2021-05-12 2024-05-15 Yangtze Memory Technologies Co., Ltd. Memory peripheral circuit having three-dimensional transistors and method for forming the same
CN116888669A (zh) * 2021-05-12 2023-10-13 长江存储科技有限责任公司 具有三维晶体管的存储器外围电路及其形成方法
JP7568603B2 (ja) * 2021-12-14 2024-10-16 ▲ゆ▼創科技股▲ふん▼有限公司 ソース／ドレイン及びコンタクト開口の制御された寸法を有する小型化されたトランジスタ構造及び関連する製造方法
US20240234425A1 (en) * 2023-01-11 2024-07-11 Globalfoundries U.S. Inc. Device with isolation structures in active regions

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150041924A1 (en) * 2012-06-13 2015-02-12 Synopsys, Inc. N-channel and p-channel end-to-end finfet cell architecture
US20160233133A1 (en) * 2012-10-26 2016-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with Dummy Gate on Non-Recessed Shallow Trench Isolation (STI)

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8952547B2 (en) * 2007-07-09 2015-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with contact structure with first/second contacts formed in first/second dielectric layers and method of forming same
JP2010186877A (ja) * 2009-02-12 2010-08-26 Renesas Electronics Corp 半導体装置およびその製造方法
US9324866B2 (en) * 2012-01-23 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for transistor with line end extension
US8358012B2 (en) * 2010-08-03 2013-01-22 International Business Machines Corporation Metal semiconductor alloy structure for low contact resistance
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
CN102881634B (zh) * 2011-07-15 2014-10-29 中国科学院微电子研究所 半导体器件结构及其制作方法
US8716124B2 (en) * 2011-11-14 2014-05-06 Advanced Micro Devices Trench silicide and gate open with local interconnect with replacement gate process
JP5847549B2 (ja) * 2011-11-16 2016-01-27 ルネサスエレクトロニクス株式会社 半導体装置
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US20140103452A1 (en) * 2012-10-15 2014-04-17 Marvell World Trade Ltd. Isolation components for transistors formed on fin features of semiconductor substrates
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
TW201500369A (zh) 2013-06-28 2015-01-01 Agricultural Technology Res Inst 具提高細胞轉導效率之重組蛋白質表現系統
US9515148B2 (en) * 2013-11-11 2016-12-06 International Business Machines Corporation Bridging local semiconductor interconnects
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9564445B2 (en) * 2014-01-20 2017-02-07 International Business Machines Corporation Dummy gate structure for electrical isolation of a fin DRAM
US9515172B2 (en) * 2014-01-28 2016-12-06 Samsung Electronics Co., Ltd. Semiconductor devices having isolation insulating layers and methods of manufacturing the same
KR102158962B1 (ko) * 2014-05-08 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9793273B2 (en) * 2014-07-18 2017-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-based semiconductor device including a metal gate diffusion break structure with a conformal dielectric layer
KR102202753B1 (ko) * 2014-08-11 2021-01-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10361195B2 (en) * 2014-09-04 2019-07-23 Samsung Electronics Co., Ltd. Semiconductor device with an isolation gate and method of forming
US9324864B2 (en) * 2014-09-30 2016-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9490176B2 (en) * 2014-10-17 2016-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET isolation
US9799567B2 (en) * 2014-10-23 2017-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming source/drain contact
US9379104B1 (en) * 2015-03-05 2016-06-28 Globalfoundries Inc. Method to make gate-to-body contact to release plasma induced charging
TWI642185B (zh) * 2015-03-18 2018-11-21 聯華電子股份有限公司 半導體元件及其製作方法
US9613953B2 (en) * 2015-03-24 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, semiconductor device layout, and method of manufacturing semiconductor device
KR102399027B1 (ko) * 2015-06-24 2022-05-16 삼성전자주식회사 반도체 장치
US9716041B2 (en) * 2015-06-26 2017-07-25 Samsung Electronics Co., Ltd. Semiconductor device and method for fabricating the same
CN106340455B (zh) * 2015-07-06 2021-08-03 联华电子股份有限公司 半导体元件及其制作方法
TWI650804B (zh) * 2015-08-03 2019-02-11 聯華電子股份有限公司 半導體元件及其製作方法
US9647116B1 (en) * 2015-10-28 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating self-aligned contact in a semiconductor device
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
CN106803484B (zh) * 2015-11-26 2021-08-10 联华电子股份有限公司 半导体元件及其制作方法
US10340348B2 (en) * 2015-11-30 2019-07-02 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing finFETs with self-align contacts
US9773879B2 (en) * 2015-11-30 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US9716042B1 (en) * 2015-12-30 2017-07-25 International Business Machines Corporation Fin field-effect transistor (FinFET) with reduced parasitic capacitance
US9881872B2 (en) * 2016-01-15 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating a local interconnect in a semiconductor device
US10083962B2 (en) * 2016-09-02 2018-09-25 International Business Machines Corporation Fabrication of fin field effect transistors for complementary metal oxide semiconductor devices including separate n-type and p-type source/drains using a single spacer deposition
CN107968118B (zh) * 2016-10-19 2020-10-09 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
US9899515B1 (en) * 2016-10-31 2018-02-20 International Business Machines Corporation Fabrication of a pair of vertical fin field effect transistors having a merged top source/drain
KR102549331B1 (ko) * 2016-11-14 2023-06-28 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20180102273A (ko) * 2017-03-07 2018-09-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9893207B1 (en) * 2017-03-17 2018-02-13 International Business Machines Corporation Programmable read only memory (ROM) integrated in tight pitch vertical transistor structures
US10014296B1 (en) * 2017-04-14 2018-07-03 Globalfoundries Inc. Fin-type field effect transistors with single-diffusion breaks and method
KR102291559B1 (ko) * 2017-06-09 2021-08-18 삼성전자주식회사 반도체 장치
KR102320047B1 (ko) * 2017-07-05 2021-11-01 삼성전자주식회사 집적회로 소자 및 그 제조 방법
TWI724207B (zh) * 2017-07-19 2021-04-11 聯華電子股份有限公司 半導體裝置及其製程
US10658490B2 (en) * 2017-07-28 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of isolation feature of semiconductor device structure
US10192746B1 (en) * 2017-07-31 2019-01-29 Globalfoundries Inc. STI inner spacer to mitigate SDB loading
KR102469885B1 (ko) * 2017-09-11 2022-11-22 삼성전자주식회사 반도체 장치
KR102402763B1 (ko) * 2018-03-27 2022-05-26 삼성전자주식회사 반도체 장치
KR102479996B1 (ko) * 2018-05-17 2022-12-20 삼성전자주식회사 반도체 장치
US10529860B2 (en) 2018-05-31 2020-01-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for FinFET device with contact over dielectric gate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150041924A1 (en) * 2012-06-13 2015-02-12 Synopsys, Inc. N-channel and p-channel end-to-end finfet cell architecture
US20160233133A1 (en) * 2012-10-26 2016-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with Dummy Gate on Non-Recessed Shallow Trench Isolation (STI)

Also Published As

Publication number Publication date
US20190371933A1 (en) 2019-12-05
TW202004988A (zh) 2020-01-16
US20250344433A1 (en) 2025-11-06
US12432962B2 (en) 2025-09-30
US20210043764A1 (en) 2021-02-11
CN110556374A (zh) 2019-12-10
DE102018115909A1 (de) 2019-12-19
US10804401B2 (en) 2020-10-13
KR20190136883A (ko) 2019-12-10
DE102018115909B4 (de) 2021-04-29
KR102105116B1 (ko) 2020-04-28
CN110556374B (zh) 2023-08-22
US11527651B2 (en) 2022-12-13
US20200152782A1 (en) 2020-05-14
US20230115015A1 (en) 2023-04-13
US10529860B2 (en) 2020-01-07

Similar Documents

Publication Publication Date Title
TWI731284B (zh) 半導體結構及形成積體電路結構的方法
US11532556B2 (en) Structure and method for transistors having backside power rails
US10734519B2 (en) Structure and method for FinFET device with asymmetric contact
TWI711075B (zh) 半導體結構及其製造方法
US11575027B2 (en) Dummy dielectric fin design for parasitic capacitance reduction
US12159924B2 (en) Structure and method for multigate devices with suppressed diffusion
US12009426B2 (en) Structure and method for FinFET device with asymmetric contact
TWI783302B (zh) 半導體裝置及其形成方法
US11855207B2 (en) FinFET structure and method with reduced fin buckling
US11521858B2 (en) Method and device for forming metal gate electrodes for transistors
KR20210086460A (ko) 후면 전력 레일을 갖는 트랜지스터를 위한 구조물 및 방법
TW202004989A (zh) 半導體結構及形成積體電路結構的方法