TWI799021B - 具有不均勻電極表面的半導體元件的製備方法 - Google Patents

Abstract

本揭露提供一種半導體元件和該半導體元件的製備方法。該半導體元件包括一基底；一底部導電層，設置在該基底上的；至少一個底部導電凸起，設置在該底部導電層上；一絕緣體層，設置在該底部導電層和該至少一個底部導電凸起上；至少一個底部絕緣凸起，從該絕緣體層向該底部導電層凸出並與該至少一個底部導電凸起相鄰；以及一頂部導電層，設置在該絕緣體層上。該底部導電層、該至少一個底部導電凸起、該絕緣體層、該至少一個底部絕緣凸起和該頂部導電層共同配置一電容器結構。

Description

具有不均勻電極表面的半導體元件的製備方法

本申請案主張2021年9月24日申請之美國正式申請案第17/484,485號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露關於一種半導體元件及其製備方法，特別是關於一種具有不均勻電極表面的半導體元件及其製備方法。

半導體元件被用於各種電子應用，例如個人電腦、行動電話、數位相機和其他電子裝置。半導體元件的尺寸正在不斷縮小，以滿足日益增長的計算能力的需求。然而，在縮小尺寸的過程中出現了各種問題，而且這種問題在不斷增加。因此，在實現提高品質、產量、性能和可靠性以及降低複雜性方面仍然存在挑戰。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。

本揭露的一實施例提供一種半導體元件，包括：一基底； 一底部導電層，設置在該基底上；至少一個底部導電凸起，設置在該底部導電層上；一絕緣體層，設置在該底部導電層和該至少一個底部導電凸起上；至少一個底部絕緣凸起，從該絕緣體層向該底部導電層凸出，並與該至少一個底部導電凸起相鄰；以及一頂部導電層，設置在該絕緣體層上。該底部導電層、該至少一個底部導電凸起、該絕緣體層、該至少一個底部絕緣凸起和該頂部導電層共同配置一電容器結構。

在一些實施例中，該至少一個底部導電凸起的寬度和該至少一個底部絕緣凸起的寬度實質上相同。

在一些實施例中，該至少一個底部導電凸起的寬度和該至少一個底部絕緣凸起的寬度不同。

在一些實施例中，該半導體元件更包括與該底部導電層電耦合的一第一觸點。

在一些實施例中，該半導體元件更包括設置在該頂部導電層上並與該頂部導電層電耦合的一第二觸點。

在一些實施例中，該底部導電層的寬度大於該絕緣體層的寬度。

在一些實施例中，該底部導電層的寬度大於該頂部導電層的寬度。

在一些實施例中，該底部導電凸起的厚度與該底部導電層的厚度之比在大約1：5到大約1：20的範圍內。

在一些實施例中，該底部絕緣凸起的厚度與該絕體層的厚度之比在大約1：1到大約1：3的範圍內。

本揭露的另一實施例提供一種半導體元件，包括：一基 底；一底部導電層，設置在該基底上；至少一個底部導電凸起，設置在該底部導電層上；一絕緣體層，設置在該底部導電層和該至少一個底部導電凸起上；至少一個底部絕緣凸起，從該絕緣體層向該底部導電層凸出，並與該至少一個底部導電凸起相鄰；至少一個頂部絕緣凸起，設置在該絕緣體層上；一頂部導電層，設置在該絕緣體層和該至少一個頂部絕緣凸起上；以及至少一個頂部導電凸起，從該頂部導電層向該絕緣體層凸出，並與該至少一個頂部絕緣凸起相鄰。該底部導電層、該至少一個底部導電凸起、該絕緣體層、該至少一個底部絕緣凸起、該至少一個頂部絕緣凸起、該頂部導電層和該至少一個頂部導電凸起共同配置一電容器結構。

在一些實施例中，該至少一個頂部絕緣凸起的寬度和該至少一個頂部導電凸起的寬度實質上相同。

在一些實施例中，該至少一個頂部絕緣凸起的寬度和該至少一個底部導電凸起的寬度不同。

在一些實施例中，該至少一個頂部導電凸起的厚度與該頂部導電層的厚度之比在大約1：5到大約1：20的範圍內。

在一些實施例中，該至少一個頂部絕緣凸起的厚度與該絕緣體層的厚度之比在大約1：1到大約1：3的範圍內。

在一些實施例中，該至少一個底部導電凸起的厚度和該至少一個頂部導電凸起的厚度實質上相同。

在一些實施例中，該至少一個底部導電凸起的厚度和該至少一個頂部導電凸起的厚度不同。

在一些實施例中，該底部導電層包括摻雜多晶矽、摻雜多晶鍺、摻雜多晶矽鍺、鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物、 金屬氮化物、過渡金屬鋁化物或其組合。

在一些實施例中，該絕緣體層包括高介電常數(high-k)材料、氧化物、氮化物或氧氮化物(oxynitride)。

本揭露的另一實施例提供一種製造半導體元件的方法，包括：提供一基底；在該基底上形成一底部導電層；對該底部導電層進行圖案化，以形成至少一個底部導電凸起和與該底部導電凸起相鄰的至少一個底部凹槽；在該底部導電層和該至少一個底部導電凸起上形成一絕緣體層，並形成至少一個底部絕緣凸起，以填充該至少一個底部凹槽；以及在該絕緣體層上形成一頂部導電層。該底部導電層、該至少一個底部導電凸起、該絕緣體層、該至少一個底部絕緣凸起和該頂部導電層共同配置一電容器結構。

本揭露的另一實施例提供一種製造半導體元件的方法，包括：提供一基底；在該基底上形成一底部導電層；對該底部導電層進行圖案化，以形成至少一個底部導電凸起和與該底部導電凸起相鄰的至少一個底部凹槽；在該底部導電層和該至少一個底部導電凸起上形成一絕緣體層，並形成至少一個底部絕緣凸起，以填充該至少一個底部凹槽；對該絕緣體層進行圖案化，以形成至少一個頂部絕緣凸起和與該頂部絕緣凸起相鄰的至少一個頂部凹槽；在該絕緣體層和該至少一個頂部絕緣凸起上形成一頂部導電層，並形成至少一個頂部導電凸起，以填充至少一個頂部凹槽。該底部導電層、該至少一個底部導電凸起、該絕緣體層、該至少一個底部絕緣凸起、該至少一個頂部絕緣凸起、該頂部導電層和該至少一個頂部導電凸起共同配置一電容器結構。

由於本揭露的半導體元件的設計，複數個底部導電凸起和 複數個底部絕緣凸起可以增加電容器結構的絕緣體與電容器結構的底部電極之間的觸點面，而複數個頂部絕緣凸起和複數個頂部導電凸起可以增加電容器結構的絕緣體與電容器結構的頂部電極之間的觸點面。因此，電容器結構的電容可以增加。因此，電容器結構的性能以及半導體元件的性能可以得到改善。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之揭露專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可做為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之揭露專利範圍所定義之本揭露的精神和範圍。

1A:半導體元件

1B:半導體元件

1C:半導體元件

1D:半導體元件

1E:半導體元件

1F:半導體元件

1G:半導體元件

1H:半導體元件

10:製備方法

101:基底

103:絕緣層

105:第一觸點

107:第二觸點

201:底部導電層

203:底部凹槽

205:底部導電凸起

301:絕緣體層

303:底部絕緣凸起

305:頂部絕緣凸起

307:頂部凹槽

401:頂部導電層

403:頂部導電凸起

501:第一圖案層

503:第二圖案層

505:第一遮罩層

507:第二遮罩層

507:第二遮罩層

CL1:中心線

CL2:中心線

CL3:中心線

CL4:中心線

CS:電容器結構

S11:步驟

S13:步驟

S15:步驟

S17:步驟

S19:步驟

T1:厚度

T2:厚度

T3:厚度

T4:厚度

T5:厚度

T5:厚度

T6:厚度

W1:寬度

W2:寬度

W2-1:寬度

W2-2:寬度

W3:寬度

W4:寬度

W5:寬度

W5-1:寬度

W5-2:寬度

W6:寬度

Z:方向

參閱實施方式與揭露專利範圍合併考量圖式時，可得以更全面了解本揭露案之揭示內容，圖式中相同的元件符號係指相同的元件。

圖1是流程圖，例示本揭露一實施例之半導體元件的製備方法。

圖2至圖9例示本揭露一實施例之半導體元件的製備流程的剖視示意圖。

圖10例示本揭露一實施例之半導體元件的剖視示意圖。

圖11至圖16例示本揭露另一實施例之半導體元件的製備流程的剖視示意圖。

圖17至圖21例示本揭露一些實施例之半導體元件的剖視示意圖。

本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。

「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可以包括特定特徵、結構或是特性，然而並非每一實施例必須包括該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。

以下揭露內容提供做為實作本揭露的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列形式的具體實施例或實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，元件的尺寸並非僅限於所揭露範圍或值，而是可相依於製程條件及/或元件的所期望性質。此外，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可以包括其中第一特徵及第二特徵被形成為直接觸點的實施例，且亦可以包括其中第一特徵與第二特徵的範圍內可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接觸點的實施例。為簡潔及清晰起見，可按不同比例任意繪製各種特徵。在附圖中，為簡化起見，可省略一些層/特徵。

此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下方(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述元件可具有其他取向(旋 轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行直譯。

應當理解，當一元件或層被稱為"連接到"或"耦合到"另一元件或層時，它可以直接連接到或耦合到另一元件或層，或者可能存在中間的元件或層。

在本揭露內容中，半導體元件一般是指利用半導體特性而能發揮作用的元件，電光元件、發光顯示元件、半導體電路和電子元件都包括在半導體元件的範疇內。

在本揭露描述中「上方(above)」、「上(up)」對應於方向Z的箭頭方向，「下方(below)」、「下(down)」對應於方向Z的箭頭的相反方向。

圖1是流程圖，例示本揭露一實施例之半導體元件1A的製備方法10。圖2至圖9例示本揭露一實施例之半導體元件1A的製備流程的剖視示意圖。

應當理解，在本揭露的描述中，術語「以形成(forming)」、「被形成(formed)」和「形成(form)」可以指並包括建立、建構、圖案化、植入或沉積元素、摻雜物或材料的任何方法。形成方法的例子可以包括但不限於原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、濺鍍(sputtering)、共濺鍍(co-sputtering)、旋塗(spin coating)、擴散(diffusing)、沉積(depositing)、生長(growing)、植入(implantation)、微影(photolithography)、乾蝕刻(dry etching)和濕蝕刻(wet etching)。

應當理解，在本揭露的描述中，所指出的功能或步驟可能以不同於圖中指出的順序發生。例如，連續顯示的兩個圖事實上可能實質上是同時執行的，或者有時可能以相反的順序執行，這取決於所涉及的功能或步驟。

參照圖1和圖2，在步驟S11，可以提供基底101，並且可以在基底101上形成底部導電層201。

參照圖2，在一些實施例中，基底101可以是完全由至少一種半導體材料組成的塊狀(bulk)半導體基底；塊狀半導體基底不包含任何介電質、絕緣層或導電特徵。塊狀半導體基底的製作技術可以例如是本質(elementary)半導體(例如矽(Si)或鍺(Ge))、化合物半導體(例如矽鍺(SiGe)、碳化矽(SiC)、砷化鎵(GaAs)、磷化鎵(GaP)、磷化銦(InP)、砷化銦(InAs)、銻化銦(InSb))，或其他III-V族化合物半導體或II-VI族化合物半導體，或其組合。

在一些實施例中，基底101可以包括絕緣體上的半導體(semiconductor-on-insulator，SOI)結構，由下到上包括處理基底、絕緣體層和最上面的半導體材料層。處理基底和最上面的半導體材料層的製作技術可以是上述塊狀半導體基底相同的材料。絕緣體層可以是結晶或非結晶的介電質材料(例如氧化物和/或氮化物)。例如，絕緣體層可以是介電質氧化物(例如氧化矽)。再例如，絕緣體層可以是介電質氮化物(例如氮化矽或氮化硼。又例如，絕緣體層可以包括介電質氧化物和介電質氮化物的堆疊(例如按任何順序的氧化矽和氮化矽或氮化硼的堆疊)。絕緣體層的厚度可以在10奈米(nm)到200奈米的範圍內。

在一些實施例中，基底101可以包括設置在塊狀半導體基 底或最上面的半導體材料層上的介電質或導電特徵。介電質的製作技術可以例如是氧化矽、硼矽酸鹽玻璃(borosilicate glass)、未摻雜的矽酸鹽玻璃(undoped silicate glass)、氟化矽酸鹽玻璃(fluorinated silicate glass)、低介電常數(low-k)材料等，或其組合材料。每個介電質的厚度可以在大約0.5微米(mm)到3.0微米的範圍內。低介電常數材料的介電常數可以小於3.0或甚至小於2.5。導電特徵可以是導電線、導電通孔(via)、導電觸點(contact)、或類似物。導電特徵的製作技術可以是鎢(W)、鈷(Co)、鋯(Zr)、鉭(Ta)、鈦(Ti)、鋁(Al)、釕(Ru)、銅(Cu)、金屬碳化物(例如碳化鉭(TaC)、碳化鈦(TiC)、碳化鉭鎂(TaMgC))、金屬氮化物(例如氮化鈦(TiN))、過渡金屬鋁化物或其組合。

在一些實施例中，元件單元(device element)(為清晰起見未示出)可以設置在基底101中。元件單元可以是，例如，雙極接面電晶體(BJT)、金屬氧化物半導體場效應電晶體(MOSFET)、二極體(Diode)、系統大型積體電路(system LSI)、快閃記憶體(Flash memory)、動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、電可擦除可程式設計唯讀記憶體(EEPROM)、影像感測器(Image Sensor)、微機電系統(MEMS)、主動元件或被動元件。元件單元可以藉由絕緣結構(例如淺溝隔離(STI))與相鄰的元件單元進行電絕緣。元件單元可以藉由導電特徵相互電耦合。

應當理解，在本揭露的描述中，術語”基底”和”晶圓”是可以互換使用的，兩者都是指一個製程所作用的表面或表面的一部分。除非上下文明確指出，否則基底也可以僅指基底的一部分。此外，提到在基底上沉積，可以指裸露的基底和在其上沉積或形成一個或複數個薄膜或特徵 的基底。

參照圖2，底部導電層201可以形成在基底101上。在一些實施例中，底部導電層201的製作技術可以例如是摻雜多晶矽、摻雜多晶鍺、摻雜多晶矽鍺、鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。底部導電層201的製作技術可以藉由例如化學氣相沉積製程、物理氣相沉積製程、濺鍍製程或其他適用的沉積製程。

參照圖2，可以在底部導電層201上形成第一圖案層501。第一圖案層501可以包括複數個底部凹槽203的圖案，這將在後面說明。在一些實施例中，第一圖案化層501可以是光阻層。在一些實施例中，第一圖案化層501可以是硬遮罩層。硬遮罩層的製作技術可以例如是氧化矽、氮化矽、氮氧化矽(SiON)、氧化氮化矽(silicon nitride oxide)、氮化硼等或其他適用的介電質材料。

應當理解，在本揭露中，氮氧化矽是指含有矽、氮和氧的物質，其中氧的比例大於氮的比例。氧化氮化矽是指含有矽、氧和氮的物質，其中氮的比例大於氧的比例。

參照圖1和圖3，在步驟S13，底部導電層201可以被圖案化以形成複數個底部凹槽203和複數個底部導電凸起205。

參照圖3，可以使用第一圖案化層501做為圖案導引(pattern guide)來執行第一蝕刻製程，以移除底部導電層201的一部分。在第一蝕刻製程之後，可以形成複數個底部凹槽203。與複數個底部凹槽203相鄰的底部導電層201的剩餘凸起可以稱為複數個底部導電凸起205。複數個底部凹槽203和複數個底部導電凸起205可以交替地沿垂直於方向Z 的方向排列，並排列在底部導電層201的上部。

在一些實施例中，在第一蝕刻製程中，底部導電層201與第一圖案層501的蝕刻速率比可以在大約100：1到大約1.05：1的範圍內、大約15：1到大約2：1的範圍內、或大約10：1到大約2：1的範圍內。在一些實施例中，第一蝕刻製程的結束點可由固定的蝕刻時間決定。在一些實施例中，第一蝕刻製程可以是非等向性(anisotropic)的蝕刻製程，例如反應性離子(reactive ion)蝕刻製程。在一些實施例中，第一蝕刻製程可以是等向性(isotropic)的蝕刻製程，例如溼式蝕刻製程。

在一些實施例中，第一蝕刻製程的製程溫度可以在大約200℃(攝氏度)到大約550℃的範圍內。在一些實施例中，第一蝕刻製程的製程溫度可以在大約300℃到大約450℃的範圍內。在一些實施例中，第一蝕刻製程的蝕刻氣體可以是氯(Cl)氣和三氯化硼(BCl3)氣體的混合物。

在第一蝕刻製程之後，第一圖案層501可以藉由灰化(ashing)製程或其他適用的半導體製程移除。

在一些實施例中，當第一蝕刻製程為非等向性的蝕刻製程時，複數個底部凹槽203的側壁(即複數個底部導電凸起205的側壁)可以實質上平坦。在一些實施例中，當第一蝕刻製程為非等向性的蝕刻製程時，複數個底部凹槽203的底面可以實質上平坦。在一些實施例中，當第一蝕刻製程是等向性的蝕刻製程時，複數個底部凹槽203的側壁(即複數個底部導電凸起205的側壁)可以是圓形的。在一些實施例中，當第一蝕刻製程是等向性的蝕刻製程時，複數個底部凹槽203的底面可以是凹陷的。

為了簡明、清晰和方便描述，只描述了一個底部凹槽203和一個底部導電凸起205。在一些實施例中，底部凹槽203的寬度W1和底 部導電凸起205的寬度W2可以實質上相同。在一些實施例中，底部凹槽203的厚度T1與底部導電層201的厚度T3之比可以在大約1：3到大約1：30的範圍內、大約1：4到大約1：25的範圍內、或大約1：5到大約1：20的範圍內。在一些實施例中，底部導電凸起205的厚度T2與底部導電層201的厚度T3之比可以在大約1：3到大約1：30的範圍內、大約1：4到大約1：25的範圍內、或大約1：5到大約1：20的範圍內。

應當理解，在本揭露的描述中，位於沿尺寸Z的最高垂直高度的元件(或特徵)的表面稱為元件(或特徵)的頂面。元件(或特徵)的表面位於沿尺寸Z的最低垂直高度，稱為元件(或特徵)的底面。

應當理解，在本揭露的描述中，術語”實質”或”實質上"，以及術語”近似”或”近似的"，在一些實施例中可以互換使用，並且可以使用本領域熟知技藝人員可以接受的任何相對措施來描述。例如，這些術語可以做為與參考參數的比較，以表示能夠提供預期功能的偏差。儘管是非限制性的，與參考參數的偏差可以是，例如，小於1%、小於3%、小於5%、小於10%、小於15%、小於20%、等等。

應當理解，在本揭露的描述中，例如果存在一水平面，而一表面與該水平面的偏差不超過該表面的均方根粗糙度的三倍，則該表面就是"實質上平坦"的。

參照圖1、圖4和圖5，在步驟S15，底部導電層201可以被修剪(trimmed)。

參照圖4，第一遮罩層505可以形成在底部導電層201上，在複數個底部導電凸起205上，並完全填充複數個底部凹槽203。在一些實施例中，第一遮罩層505可以是光阻層。在一些實施例中，第一遮罩層 505可以是硬遮罩層。硬遮罩層的製作技術可以例如是氧化矽、氮化矽、氮氧化矽、氧化氮化矽、氮化硼等或其他適用的介電質材料。

參照圖5，可使用第一遮罩層505做為圖案導引來執行第二蝕刻製程，以移除底部導電層201的一部分。在第二蝕刻製程之後，底部導電層201可以被修剪。換句話說，底部導電層201的寬度可以小於基底101的寬度。在一些實施例中，在第二蝕刻製程中，底部導電層201與第一遮罩層505的蝕刻速率比可以在大約100：1到大約1.05：1的範圍內、大約15：1到大約2：1的範圍內、或大約10：1到大約2：1的範圍內。在一些實施例中，第一蝕刻製程和第二蝕刻製程可以是相同的。在一些實施例中，第二蝕刻製程可以是非等向性的蝕刻製程，例如反應性離子蝕刻製程。在一些實施例中，第二蝕刻製程可以是等向性的蝕刻製程，例如溼式蝕刻製程。

在一些實施例中，第二蝕刻製程的製程溫度可以在大約200℃到大約550℃的範圍內。在一些實施例中，第二蝕刻製程的製程溫度可以在大約300℃到大約450℃的範圍內。在一些實施例中，第二蝕刻製程的蝕刻氣體可以是氯氣和三氯化硼氣體的混合物。

在第二次蝕刻製程之後，第一遮罩層505可以藉由灰化製程或其他適用的半導體製程移除。

應當理解，在本揭露的描述中，"寬度”是指從元件的側表面到相對表面測量的元件(例如，層、塞、溝、孔、開口、凹槽等)在剖面上的尺寸。

參照圖1和圖6至圖8，在步驟S17，可以在底部導電層201上形成絕緣體層301，在複數個底部凹槽203中形成複數個底部絕緣凸起 303，並在絕緣體層301上形成頂部導電層401。

參照圖6，絕緣體層301可以共形地形成在底部導電層201上，在複數個底部導電凸起205上，並完全填充複數個底部凹槽203。填充複數個底部凹槽203的絕緣體層301的部分可以稱為複數個底部絕緣凸起303。為了簡明、清晰和方便描述，只描述了一個底部絕緣凸起303。在一些實施例中，絕緣體層301和底部絕緣凸起303可以包括例如高介電常數(high-k)材料、氧化物、氮化物、氧氮化物或其組合。高介電常數材料可以包括含鉿(Hf)的材料。含鉿材料可以是，例如，氧化鉿(HfO2)、氧化鉿矽(HfSiO2)、鉿氮氧化矽(HfSiON)，或其組合材料。在一些實施例中，高介電常數材料可以是，例如，氧化鑭(La2O3)、氧化鑭鋁(LaAlO3)、氧化鋯(ZrO2)、氧化鋯矽(ZrSiO2)、鋯氮氧化矽(ZrSiON)、氧化鋁或其組合。其他高介電常數材料可以選擇地用於高介電常數材料。在一些實施例中，絕緣體層301和底部絕緣凸起303的製作技術可以藉由沉積製程，包括例如化學氣相沉積製程、電漿增強化學氣相沉積(PECVD)製程、蒸鍍(evaporation)製程或旋塗製程。

在一些實施例中，可以對絕緣體層301進行平面化製程，例如化學機械研磨(CMP)製程，以為後續製程步驟提供實質上平坦的表面。

在一些實施例中，底部絕緣凸起303的尺寸和形狀由底部凹槽203決定；因此，底部絕緣凸起303具有相同的寬度W1和相同的厚度T1。在一些實施例中，底部絕緣凸起303的寬度W1和底部導電凸起205的寬度W2可以實質上相同。在一些實施例中，底部絕緣凸起303的厚度T1與底部導電層201的厚度T3之比可以在大約1：3到大約1：30的範圍內、 大約1：4到大約1：25的範圍內、或大約1：5到大約1：20的範圍內。在一些實施例中，底部絕緣凸起303的厚度T1與絕緣體層301的厚度T5之比可以在大約8：1到大約1：1的範圍內、大約5：1到大約1：1的範圍內、或大約3：1到大約1：1的範圍內。

參照圖6，頂部導電層401可以共形地形成在絕緣體層301上。在一些實施例中，頂部導電層401的製作技術可以是與底部導電層201相同的材料。在一些實施例中，頂部導電層401的製作技術可以例如是摻雜多晶矽、摻雜多晶鍺、摻雜多晶矽鍺、鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。頂部導電層401的製作技術可以藉由例如化學氣相沉積製程、物理氣相沉積製程、濺鍍製程或其他適用的沉積製程。

在一些實施例中，可以對頂部導電層401執行平面化製程，例如化學機械研磨製程，以為後續製程步驟提供實質上平坦的表面。

參照圖7，第二遮罩層507可以形成在頂部導電層401上。在一些實施例中，第二遮罩層507可以是光阻層。在一些實施例中，第二遮罩層507可以是硬遮罩層。硬遮罩層的製作技術可以例如是氧化矽、氮化矽、氮氧化矽、氧化氮化矽、氮化硼等或其他適用的介電質材料。

參照圖8，可使用第二遮罩層507做為圖案導引來執行第三蝕刻製程，以移除頂部導電層401的一部分和絕緣體層301的一部分。在第三蝕刻製程之後，可以對頂部導電層401和絕緣體層301進行修剪。換句話說，底部導電層201的寬度W3可以大於絕緣體層301的寬度W4或頂部導電層401的寬度W4。

在一些實施例中，第三蝕刻製程可以是多步驟蝕刻製程。在一些實施例中，在第三蝕刻製程中，頂部導電層401與第二遮罩層507的蝕刻速率比可以在大約100：1到大約1.05：1的範圍內、在大約15：1到大約2：1的範圍內、或在大約10：1到大約2：1的範圍內。在一些實施例中，在第三蝕刻製程中，絕緣體層301與第二遮罩層507的蝕刻速率比可以在大約100：1到大約1.05：1的範圍內、大約15：1到大約2：1的範圍內、或大約10：1到大約2：1的範圍內。在一些實施例中，在第三蝕刻製程中，絕緣體層301與底部導電層201的蝕刻速率比可以在大約100：1到大約1.05：1的範圍內、大約15：1到大約2：1的範圍內、或大約10：1到大約2：1的範圍內。在一些實施例中，第三蝕刻製程可以是非等向性的蝕刻製程，例如反應性離子蝕刻製程。

在一些實施例中，第三蝕刻製程的製程溫度可以在大約200℃到大約550℃的範圍內。在一些實施例中，第三蝕刻製程的製程溫度可以在大約300℃到大約450℃的範圍內。在一些實施例中，第三蝕刻製程的蝕刻氣體可以是氯氣和三氯化硼氣體的混合物。

在第三次蝕刻製程之後，第二遮罩層507可以藉由灰化製程或其他適用的半導體製程移除。

底部導電層201、複數個底部導電凸起205、複數個底部絕緣凸起303、絕緣體層301和頂部導電層401共同配置電容器結構CS。底部導電層201和複數個底部導電凸起205可以做為電容器結構CS的底部電極。絕緣體層301和複數個底部絕緣凸起303可以做為電容器結構CS的絕緣體。頂部導電層401可以做為電容器結構CS的頂部電極。

參照圖1和圖9，在步驟S19，可以在底部導電層201上形成 第一觸點105，並在頂部導電層401上形成第二觸點107。

參照圖9，絕緣層103可以形成在基底101上，並覆蓋電容器結構CS。絕緣層103可以包括，例如，二氧化矽(silicon dioxide)、未摻雜的矽酸鹽玻璃、氟矽酸鹽玻璃、硼磷矽酸鹽玻璃、旋塗低介電係數(low-k)介電層、化學氣相沉積式低介電係數介電層，或其組合。本揭露中使用的術語”low-k”是指介電常數小於二氧化矽的介電質材料。在一些實施例中，絕緣層103可以包括自平坦化(self-planarizing)的材料，例如旋塗玻璃或旋塗低介電係數介電質材料，例如SiLK^TM。使用自平坦化的介電質材料可以避免執行後續的平坦化步驟。在一些實施例中，絕緣層103的製作技術可以藉由沉積製程，包括例如化學氣相沉積製程、電漿增強化學氣相沉積製程、蒸鍍製程或旋塗製程。

在一些實施例中，可以對絕緣層103執行平面化製程，例如化學機械研磨製程，以為後續製程步驟提供實質上平坦的表面。

參照圖9，第一觸點105可以形成在絕緣層103中並與底部導電層201電連接。第一觸點105的製作技術可以例如是鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物，或其組合。第一觸點105的製作技術可以藉由例如大馬士革(damascene)方法。通常，在大馬士革方法中，一種或多種介電質材料，例如低介電係數介電質材料(即具有介電常數(k)<4.0)，被沉積和圖案蝕刻以形成垂直互連(也稱為通孔)和水平互連(也稱為線)。導電材料，例如含銅材料，以及其他材料(例如用於防止含銅材料擴散到周圍的低介電係數介電質的阻擋層材料)，然後被鑲嵌到蝕刻的圖案中。然後移除蝕刻圖案外部(例如在該基底的領域上)的任何多餘 的含銅材料和多餘的阻擋層材料。

參照圖9，第二觸點107可以形成在絕緣層103中並與頂部導電層401電連接。第二觸點107的製作技術可以例如是鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物，或其組合。第二觸點107的製作技術可以藉由例如類似於第一觸點105的大馬士革方法。

複數個底部導電凸起205和複數個底部絕緣凸起303可以增加絕緣體與電容器結構CS的底部電極之間的觸點面。因此，電容器結構CS的電容可以增加。因此，電容器結構CS的性能可以得到改善。

圖10例示本揭露一實施例之半導體元件1B的剖視示意圖。

參照圖10，半導體元件1B可以具有與圖9所示類似的結構。圖10中與圖9中相同或相似的元件已被標記為類似的參考號，重複的描述已被省略。

參照圖10，複數個底部導電凸起205可以具有多個寬度W2-1、W2-2。一些底部導電凸起205的寬度W2-1和底部絕緣凸起303的寬度W1可以實質上相同。其他底部導電凸起205的寬度W2-2可以與底部絕緣凸起303的寬度W1不同。

圖11至圖16例示本揭露另一實施例之半導體元件1C的製備流程的剖視示意圖。

參照圖11，可以用類似於圖2至圖5中說明的程序來製備中間半導體元件。在絕緣體層301形成之後，可以在絕緣體層301上形成第二圖案層503。第二圖案層503可以包括複數個頂部凹槽307的圖案，這將在後面說明。在一些實施例中，第二圖案層503可以是光阻層。在一些實 施例中，第二圖案層503可以是硬遮罩層。硬遮罩層可以由例如氧化矽、氮化矽、氮氧化矽、氧化氮化矽、氮化硼等或其他適用的介電質材料形成。

參照圖12，可以使用第二圖案層503做為圖案導引來執行第四蝕刻製程，以移除絕緣體層301的一部分。在第四蝕刻製程之後，可以形成複數個頂部凹槽307。與複數個頂部凹槽307相鄰的絕緣體層301的剩餘凸起可以稱為複數個頂部絕緣凸起305。複數個頂部凹槽307和複數個頂部絕緣凸起305可以交替地沿垂直於方向Z的方向排列，並排列在絕緣體層301的上部。

在一些實施例中，在第四蝕刻製程中，絕緣體層301與第二圖案層503的蝕刻速率比可以在大約100：1到大約1.05：1的範圍內、大約15：1到大約2：1的範圍內、或大約10：1到大約2：1的範圍內。在一些實施例中，第四蝕刻製程的結束點可由固定的蝕刻時間決定。在一些實施例中，第四蝕刻製程可以是非等向性的蝕刻製程，例如反應性離子蝕刻製程。在一些實施例中，第四個蝕刻製程可以是等向性的蝕刻製程，例如溼式蝕刻製程。

在第四次蝕刻製程之後，第二圖案層503可以藉由灰化製程或其他適用的半導體製程移除。

在一些實施例中，當第四蝕刻製程為非等向性的蝕刻製程時，複數個頂部凹槽307的側壁(即複數個頂部絕緣凸起305的側壁)可以實質上平坦。在一些實施例中，當第四蝕刻製程為非等向性的蝕刻製程時，複數個頂部凹槽307的底面可以實質上平坦。在一些實施例中，當第四蝕刻製程是等向性的蝕刻製程時，複數個頂部凹槽307的側壁(即複數個頂部 絕緣凸起305的側壁)可以是圓形的。在一些實施例中，當第四蝕刻製程是等向性的蝕刻製程時，複數個頂部凹槽307的底面可以是凹陷的。

為了簡明、清晰和方便描述，只描述了一個頂部凹槽307和一個頂部絕緣凸起305。在一些實施例中，頂部凹槽307的寬度W5和頂部絕緣凸起305的寬度W6可以實質上相同。在一些實施例中，頂部凹槽307的厚度T4與絕緣體層301的厚度T5之比可以在大約1：1到大約1：8的範圍內、大約1：1到大約1：5的範圍內、或大約1：1到大約1：3的範圍內。在一些實施例中，頂部絕緣凸起305的厚度T6與絕緣體層301的厚度T5之比可以在大約1：1到大約1：8的範圍內、大約1：1到大約1：5的範圍內，或大約1：1到大約1：3的範圍內。

在一些實施例中，頂部凹槽307的寬度W5和底部絕緣凸起303的寬度W1可以實質上相同。在一些實施例中，頂部凹槽307的寬度W5和底部絕緣凸起303的寬度W1可以不同。在一些實施例中，頂部凹槽307的寬度W5和底部導電凸起205的寬度W2可以實質上相同。在一些實施例中，頂部凹槽307的寬度W5和底部導電凸起205的寬度W2可以不同。在一些實施例中，頂部絕緣凸起305的寬度W6和底部導電凸起205的寬度W2可以實質上相同。在一些實施例中，頂部絕緣凸起305的寬度W6和底部導電凸起205的寬度W2可以不同。在一些實施例中，頂部絕緣凸起305的寬度W6和底部絕緣凸起303的寬度W1可以實質上相同。在一些實施例中，頂部絕緣凸起305的寬度W6和底部絕緣凸起303的寬度W1可以不同。

在一些實施例中，頂部凹槽307的厚度T4和底部絕緣凸起303的厚度T1可以實質上相同。在一些實施例中，頂部凹槽307的厚度T4 和底部絕緣凸起303的厚度T1可以不同。在一些實施例中，頂部凹槽307的厚度T4和底部導電凸起205的厚度T2可以實質上相同。在一些實施例中，頂部凹槽307的厚度T4和底部導電凸起205的厚度T2可以不同。在一些實施例中，頂部絕緣凸起305的厚度T6和底部導電凸起205的厚度T2可以實質上相同。在一些實施例中，頂部絕緣凸起305的厚度T6和底部導電凸起205的厚度T2可以不同。在一些實施例中，頂部相絕緣凸起305的厚度T6和底部絕緣凸起303的厚度T1可以實質上相同。在一些實施例中，頂部絕緣凸起305的厚度T6和底部絕緣凸起303的厚度T1可以不同。

在一些實施例中，底部導電凸起205的中心線CL1和頂部絕緣凸起305的中心線CL2可以沿Z方向相互對齊。

參照圖13，頂部導電層401可以共形地形成在絕緣體層301上、在複數個頂部絕緣凸起305上、並完全填充複數個頂部凹槽307。填充複數個頂部凹槽307的頂部導電層401的部分可以稱為複數個頂部導電凸起403。為了簡明、清晰和方便描述，只描述一個頂部導電凸起403。在一些實施例中，頂部導電層401和頂部導電凸起403的製作技術可以例如是摻雜多晶矽、摻雜多晶鍺、摻雜多晶矽鍺、鎢、鈷、鋯、鉭、鈦、鋁、釕、銅、金屬碳化物(例如碳化鉭、碳化鈦、碳化鉭鎂)、金屬氮化物(例如氮化鈦)、過渡金屬鋁化物或其組合。頂部導電層401和頂部導電凸起403的製作技術可以藉由例如化學氣相沉積製程、物理氣相沉積製程、濺鍍製程或其他適用的沉積製程。

在一些實施例中，可以對頂部導電層401執行平面化製程，例如化學機械研磨製程，以為後續製程步驟提供實質上平坦的表面。

在一些實施例中，頂部導電凸起403的尺寸和形狀由頂部 凹槽307決定；因此，頂部導電凸起403具有相同的寬度W5和相同的厚度T4。在一些實施例中，頂部導電凸起403的寬度W5和頂部絕緣凸起305的寬度W6可以實質上相同。在一些實施例中，頂部導電凸起403的厚度T4與頂部導電層401的厚度T7之比可以在大約1：3和大約1：30的範圍內、大約1：4和大約1：25的範圍內，或大約1：5和大約1：20的範圍內。

在一些實施例中，頂部導電凸起403的寬度W5和底部絕緣凸起303的寬度W1可以實質上相同。在一些實施例中，頂部導電凸起403的寬度W5和底部絕緣凸起303的寬度W1可以不同。在一些實施例中，頂部導電凸起403的寬度W5和底部導電凸起205的寬度W2可以實質上相同。在一些實施例中，頂部導電凸起403的寬度W5和底部導電凸起205的寬度W2可以不同。

在一些實施例中，頂部導電凸起403的厚度T4和底部絕緣凸起303的厚度T1可以實質上相同。在一些實施例中，頂部導電凸起403的厚度T4和底部絕緣凸起303的厚度T1可以不同。在一些實施例中，頂部導電凸起403的厚度T4和底部導電凸起205的厚度T2可以實質上相同。在一些實施例中，頂部導電凸起403的厚度T4和底部導電凸起205的厚度T2可以不同。

在一些實施例中，底部絕緣凸起303的中心線CL3和頂部導電凸起403的中心線CL4可沿Z方向相互對齊。

參照圖14，第二遮罩層507可以在頂部導電層401上形成，其程序類似於圖7中說明的程序，其描述在此不再重複。

參照圖15，第三蝕刻製程可以用類似於圖8中說明的程序來執行，其描述在此不再重複。在第三蝕刻製程之後，第二遮罩層507可 以藉由灰化製程或其他適用的半導體製程移除。

底部導電層201、複數個底部導電凸起205、複數個底部絕緣凸起303、絕緣體層301、複數個頂部絕緣凸起305、頂部導電層401和複數個頂部導電凸起403共同配置電容器結構CS。底部導電層201和複數個底部導電凸起205可以做為電容器結構CS的底部電極。絕緣體層301、複數個底部絕緣凸起303和複數個頂部絕緣凸起305可以做為電容器結構CS的絕緣體。頂部導電層401和複數個頂部導電凸起403可以做為電容器結構CS的頂部電極。

參照圖16，絕緣層103、第一觸點105和第二觸點107可以用類似於圖9所示的程序形成，其描述在此不再重複。

複數個底部導電凸起205和複數個底部絕緣凸起303可以增加絕緣體與電容器結構CS的底部電極之間的觸點面，而複數個頂部絕緣凸起305和複數個頂部導電凸起403可以增加絕緣體與電容器結構CS的頂部電極之間的觸點面。因此，電容器結構CS的電容可以增加。因此，電容器結構CS的性能可以得到改善。

圖17至圖21例示本揭露一些實施例之半導體元件1D、1E、1F、1G和1H的剖視示意圖。

參照圖17，半導體元件1D可以具有與圖16中所示類似的結構。圖17中與圖16中相同或相似的元件已被標記為類似的參考號，重複的描述已被省略。

參照圖17，複數個底部導電凸起205可以有多個寬度W2-1、W2-2。一些底部導電凸起205的寬度W2-1和底部絕緣凸起303的寬度W1可以實質上相同。其他底部導電凸起205的寬度W2-2可以與底部絕緣 凸起303的寬度W1不同。

參照圖18，半導體元件1E可以具有與圖16中所示類似的結構。圖18中與圖16中相同或相似的元件已被標記為類似的參考號，重複的描述已被省略。

參照圖18，複數個頂部導電凸起403可以有多個寬度W5-1、W5-2。複數個頂部導電凸起403中的一些的寬度W5-1和頂部絕緣凸起305的寬度W6可以不同。複數個頂部導電凸起403的其他寬度W5-2和頂部絕緣凸起305的寬度W6可以實質上相同。

參照圖19，半導體元件1F可以具有與圖16中所示類似的結構。圖19中與圖16中相同或相似的元件已被標記為類似的參考號，重複的描述已被省略。

參照圖19，底部絕緣凸起303的寬度W1可以大於頂部導電凸起403的寬度W5或頂部絕緣凸起305的寬度W6。在一些實施例中，底部絕緣凸起303的寬度W1可以大於頂部導電凸起403的寬度W5和頂部絕緣凸起305的寬度W6之和。底部絕緣凸起303的中心線CL3和頂部導電凸起403的中心線CL4可以沿Z方向相互錯位。

參照圖20，半導體元件1G可以具有與圖16中所示相似的結構。圖20中與圖16中相同或相似的元件已被標記為類似的參考號，重複的描述已被省略。

參照圖20，頂部絕緣凸起305的寬度W6可以大於底部絕緣凸起303的寬度W1或底部導電凸起205的寬度W2。在一些實施例中，頂部絕緣凸起305的寬度W6可以大於底部絕緣凸起303的寬度W1和底部導電凸起205的寬度W2之和。底部導電凸起205的中心線CL1和頂部絕緣凸 起305的中心線CL2可以沿Z方向相互錯位。

參照圖21，半導體元件1H可以具有與圖16中所示相似的結構。圖21中與圖16中相同或相似的元件已被標記為類似的參考號，重複的描述已被省略。

參照圖21，底部導電凸起205的中心線CL1和頂部導電凸起403的中心線CL4可以沿Z方向相互對齊。

本揭露的一實施例提供一種半導體元件，包括一基底；本揭露的一實施例提供一種半導體元件，包括：一基底；一底部導電層，設置在該基底上；至少一個底部導電凸起，設置在該底部導電層上；一絕緣體層，設置在該底部導電層和該至少一個底部導電凸起上；至少一個底部絕緣凸起，從該絕緣體層向該底部導電層凸出，並與該至少一個底部導電凸起相鄰；以及一頂部導電層，設置在該絕緣體層上。該底部導電層、該至少一個底部導電凸起、該絕緣體層、該至少一個底部絕緣凸起和該頂部導電層共同配置一電容器結構。

本揭露的另一實施例提供一種半導體元件，包括一基底；一底部導電層，設置在該基底上；至少一個底部導電凸起，設置在該底部導電層上；一絕緣體層，設置在該底部導電層和該至少一個底部導電凸起上；至少一個底部絕緣凸起，從該絕緣體層向該底部導電層凸出，並與該至少一個底部導電凸起相鄰；至少一個頂部絕緣凸起，設置在該絕緣體層上；一頂部導電層，設置在該絕緣體層和該至少一個頂部絕緣凸起上；以及至少一個頂部導電凸起，從該頂部導電層向該絕緣體層凸出，並與該至少一個頂部絕緣凸起相鄰。該底部導電層、該至少一個底部導電凸起、該絕緣體層、該至少一個底部絕緣凸起、該至少一個頂部絕緣凸起、該頂部 導電層和該至少一個頂部導電凸起共同配置一電容器結構。

本揭露的另一實施例提供一種製造半導體元件的方法，包括：提供一基底；在該基底上形成一底部導電層；對該底部導電層進行圖案化，以形成至少一個底部導電凸起和與該底部導電凸起相鄰的至少一個底部凹槽；在該底部導電層和該至少一個底部導電凸起上形成一絕緣體層，並形成至少一個底部絕緣凸起，以填充該至少一個底部凹槽；以及在該絕緣體層上形成一頂部導電層。該底部導電層、該至少一個底部導電凸起、該絕緣體層、該至少一個底部絕緣凸起和該頂部導電層共同配置一電容器結構。

本揭露的另一實施例提供一種製造半導體元件的方法，包括：提供一基底；在該基底上形成一底部導電層；對該底部導電層進行圖案化，以形成至少一個底部導電凸起和與該底部導電凸起相鄰的至少一個底部凹槽；在該底部導電層和該至少一個底部導電凸起上形成一絕緣體層，並形成至少一個底部絕緣凸起，以填充該至少一個底部凹槽；對該絕緣體層進行圖案化，以形成至少一個頂部絕緣凸起和與該頂部絕緣凸起相鄰的至少一個頂部凹槽；以及在該絕緣體層和該至少一個頂部絕緣凸起上形成一頂部導電層，並形成至少一個頂部導電凸起，以填充至少一個頂部凹槽。該底部導電層、該至少一個底部導電凸起、該絕緣體層、該至少一個底部絕緣凸起、該至少一個頂部絕緣凸起、該頂部導電層和該至少一個頂部導電凸起共同配置一電容器結構。

由於本揭露的半導體元件的設計，複數個底部導電凸起205和複數個底部絕緣凸起303可以增加絕緣體與電容器結構CS的底部電極之間的觸點面，而複數個頂部絕緣凸起305和複數個頂部導電凸起403 可以增加絕緣體與電容器結構CS的頂部電極之間的觸點面。因此，電容器結構CS的電容可以增加。因此，電容器結構CS的性能以及半導體元件1A的性能可以得到改善。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離揭露專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本揭露案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包括於本揭露案之揭露專利範圍內。

1A:半導體元件

101:基底

103:絕緣層

105:第一觸點

107:第二觸點

201:底部導電層

203:底部凹槽

205:底部導電凸起

301:絕緣體層

303:底部絕緣凸起

401:頂部導電層

CS:電容器結構

Z:方向

Claims (2)

1. 一種半導體元件的製備方法，包括：提供一基底；在該基底上形成一底部導電層；對該底部導電層進行圖案化，以形成至少一個底部導電凸起和與該底部導電凸起相鄰的至少一個底部凹槽；在該底部導電層和該至少一個底部導電凸起上形成一絕緣體層，並形成至少一個底部絕緣凸起，以填充該至少一個底部凹槽；以及在該絕緣體層上形成一頂部導電層；其中該底部導電層、該至少一個底部導電凸起、該絕緣體層、該至少一個底部絕緣凸起和該頂部導電層共同配置一電容器結構。
2. 一種半導體元件的製備方法，包括：提供一基底；在該基底上形成一底部導電層；對該底部導電層進行圖案化，以形成至少一個底部導電凸起和與該底部導電凸起相鄰的至少一個底部凹槽；在該底部導電層和該至少一個底部導電凸起上形成一絕緣體層，並形成至少一個底部絕緣凸起，以填充該至少一個底部凹槽；對該絕緣體層進行圖案化，以形成至少一個頂部絕緣凸起和與該頂部絕緣凸起相鄰的至少一個頂部凹槽；以及在該絕緣體層和該至少一個頂部絕緣凸起上形成一頂部導電層，並 形成至少一個頂部導電凸起，以填充至少一個頂部凹槽；其中該底部導電層、該至少一個底部導電凸起、該絕緣體層、該至少一個底部絕緣凸起、該至少一個頂部絕緣凸起、該頂部導電層和該至少一個頂部導電凸起共同配置一電容器結構。

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