TWI771138B

TWI771138B - 具有電容器著陸墊之半導體結構的製備方法

Info

Publication number: TWI771138B
Application number: TW110128731A
Authority: TW
Inventors: 陳志宏
Original assignee: 南亞科技股份有限公司
Priority date: 2020-12-21
Filing date: 2021-08-04
Publication date: 2022-07-11
Also published as: CN114649476A; US20220199623A1; US11482525B2; TW202226463A; CN114649476B

Abstract

本揭露提供一種具有多個電容器著陸墊之半導體結構的製備方法。該製備方法包括下列步驟：提供一半導體基底；形成一位元線結構，其從該半導體基底突伸；沉積一著陸墊層以覆蓋該位元線結構；平坦化該著陸墊層的一上表面；形成一溝槽在該著陸墊層中，以形成多個電容器著陸墊；形成一氣隙在該位元線結構的一側壁內；以及充填一第一介電層在該溝槽中，以密封該氣隙。

Description

具有電容器著陸墊之半導體結構的製備方法

本申請案主張2020年12月21日申請之美國正式申請案第17/129,063號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露關於一種具有電容器著陸墊之半導體結構的製備方法。特別是有關於一種具有電容器著陸墊之半導體記憶體元件結構的製備方法。

在半導體產業中，產品朝向小型化發展。而記憶體單元的設計亦朝向更高度整合以及更高密度的方向發展。為了達到更高密度以及高度整合，間距尺寸(pitch size)設計得越來越小。然而，越小的間距尺寸造成更高的深寬比。換言之，在該等記憶體元件中的該等元件設計成具有較高深寬比。另一方面，具有高深寬比的該等元件會在製造過程中造成結構穩定性的問題，其會影響製造的產量(throughput)。因此，需要改進深寬比於不斷增加時的穩定性問題。

上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露之一實施例提供一種具有多個電容器著陸墊之半導體結構的製備方法。該製備方法包括提供一半導體基底；形成一位元線結構，其從該半導體基底突伸；沉積一著陸墊層以覆蓋該位元線結構；平坦化該著陸墊層的一上表面；形成一溝槽在該著陸墊層中，以形成該等電容器著陸墊；形成一氣隙在該位元線結構的一側壁內；以及充填一第一介電層在該溝槽中，以密封該氣隙。

在一些實施例中，形成該溝槽在該著陸墊層中以形成該電容器著陸墊的該步驟包括：沉積複數個遮罩層在該著陸墊層上；執行一朝前雙重圖案化(forward double patterning)在該複數個遮罩層上，以形成一硬遮罩在該著陸墊層上；以及依據該複數個遮罩層蝕刻該著陸墊層，以形成該溝槽。

在一些實施例中，沉積該複數個遮罩層在該著陸墊層上的該步驟包括：沉積一第一碳層在該著陸墊層上；以及沉積一第二介電層在該第一碳層上。

在一些實施例中，沉積該複數個遮罩層在該著陸墊層上的該步驟包括：形成一第二碳層在該第二介電層上；形成一第三介電層在該第二碳層上；形成一第三碳層在該第三介電層上；以及形成一第四介電層在該第三碳層上。

在一些實施例中，該第一碳層的一高度大致等於90nm，該第二介電層包含氮化矽，該第三介電層為一含矽的介電抗反射塗佈，以及該第四介電層為一含氧的介電抗反射塗佈。

在一些實施例中，執行該朝前雙重圖案化在該複數個遮罩層上以形成該硬遮罩在該著陸墊層上的該步驟包括：圖案化該第四介電層與該第三介電層；以及蝕刻該第四介電層、該第三碳層、該第三介電層以及該第二碳層，以形成複數個碳棒在該第二碳層中。

在一些實施例中，執行該朝前雙重圖案化在該複數個遮罩層上以形成該硬遮罩在該著陸墊層上的該步驟還包括：沉積一氧化物層以覆蓋該複數個碳棒。

在一些實施例中，該氧化物層藉由一原子層沉積(ALD)技術進行沉積。

在一些實施例中，執行該朝前雙重圖案化在該複數個遮罩層上以形成該硬遮罩在該著陸墊層上的該步驟還包括：平坦化該氧化物層的一上表面，其中，該氧化物層的該上表面與該複數個碳棒的一上表面為共面。該餘留的氧化物層為該硬遮罩的一上部。

在一些實施例中，執行該朝前雙重圖案化在該複數個遮罩層上以形成該硬遮罩在該著陸墊層上的該步驟還包括：依據該餘留的氧化物層蝕刻該複數個碳棒、該第二介電層以及該第一碳層，以形成該硬遮罩。

在一些實施例中，依據該硬遮罩蝕刻該著陸墊層以形成該溝槽的該步驟包括：蝕刻該位元線結構之該側壁的一部分以及該位元線結構之一氮化物層的一部分，以暴露該位元線結構之該側壁的一上表面。

在一些實施例中，依據該硬遮罩蝕刻該著陸墊層以形成該溝槽的該步驟還包括：蝕刻該著陸墊層以到達該位元線結構的一上表面；以及蝕刻該位元線結構之一黏著層的一部份，其中，該黏著層包含氮化鈦。

在一些實施例中，形成該溝槽在該著陸墊層中以形成該電容器著陸墊的該步驟還包括：執行一灰化蝕刻(ashing etching)以移除該複數個遮罩層。

在一些實施例中，該位元線結構的該側壁包括一內介電層、一外介電層以及一中間氧化物層，該中間氧化物層設置在該內介電層與該外介電層之間。形成該氣隙在該位元線結構之該側壁內的該步驟包括蝕刻該中間氧化物層。

在一些實施例中，該中間氧化物層藉由氣態氫氟酸(gaseous hydrofluoric acid)進行蝕刻。

在一些實施例中，該製備方法還包括：平坦化該第一介電層，其中，該第一介電層與該等電容器著陸墊為共面；以及沉積一第五介電層在該第一介電層與該等電容器著陸墊上。該第五介電層包含氮化矽。

在一些實施例中，該溝槽部分對準該位元線結構。

在一些實施例中，該半導體基底包括一第一主動區、一第二主動區以及一絕緣區，該絕緣區設置在該第一主動區與該第二主動區之間。形成該位元線結構的一位元線接觸點結構以接觸該第一主動區。

在一些實施例中，該製備方法還包括：形成一著陸墊接觸點結構以耦接該半導體基底的該第二主動區；以及形成一矽化鈷層以耦接該著陸墊接觸點結構。

在一些實施例中，每一電容器著陸墊具有一階梯形狀。該等電容器著陸墊之一上部的一寬度大於該等電容器著陸墊之一下部的一寬度。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

10:半導體結構

20:製備方法

100:半導體基底

101:主動區

102:主動區

103:主動區

104:絕緣區

105:絕緣區

200:位元線結構

201:金屬層

202:介電層

203:黏著層

204:接觸點結構

205:黏著層

210:側壁

211:內介電層

212:外介電層

213:氣隙

214:上表面

216:中間氧化物層

300:電容器著陸墊

310:著陸墊層

400:介電層

500:介電層

600:黏著層

700:接觸點結構

C1:碳層

C2:碳層

C2R:碳棒

C3:碳層

D1:介電層

D2:介電層

D3:介電層

HM:硬遮罩

ML:遮罩層

OX:氧化物層

S201:步驟

S202:步驟

S203:步驟

S204:步驟

S205:步驟

S206:步驟

S207:步驟

S208:步驟

S209:步驟

S210:步驟

S211:步驟

S2071:步驟

S2072:步驟

S2073:步驟

S2074:步驟

S2081:步驟

S20711:步驟

S20712:步驟

S20713:步驟

S20714:步驟

S20715:步驟

S20716:步驟

S20721:步驟

S20722:步驟

S20723:步驟

S20724:步驟

S20725:步驟

S20731:步驟

S20732:步驟

S20733:步驟

TC:溝槽

V8:示意圖

V9:示意圖

V10:示意圖

V11:示意圖

V12:示意圖

V13:示意圖

V14:示意圖

V15:示意圖

V16:示意圖

V17:示意圖

V18:示意圖

V19:示意圖

V20:示意圖

V21:示意圖

V22:示意圖

V23:示意圖

V24:示意圖

V25:示意圖

V26:示意圖

V27:示意圖

V28:示意圖

W1:寬度

W2:寬度

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。

圖1例示本揭露一些實施例之一半導體結構的示意圖。

圖2例示本揭露一些實施例如圖1所示之半導體結構之製備方法的流程示意圖。

圖3例示本揭露一些實施例在如圖2所示之製備方法中多個步驟的流程示意圖。

圖4例示本揭露一些實施例在如圖2所示之製備方法中多個步驟的流程示意圖。

圖5例示本揭露一些實施例在如圖2所示之製備方法中多個步驟的流程示意圖。

圖6例示本揭露一些實施例在如圖2所示之製備方法中多個步驟的流程示意圖。

圖7例示本揭露一些實施例在如圖2所示之製備方法中一步驟的流程示意圖。

圖8例示本揭露一些實施例在如圖1所示之半導體結構之製備方法中的一步驟的示意圖。

圖9例示本揭露一些實施例在如圖1所示之半導體結構之製備方法中的一步驟的示意圖。

圖10例示本揭露一些實施例在如圖1所示之半導體結構之製備方法中的一步驟的示意圖。

圖11例示本揭露一些實施例在如圖1所示之半導體結構之製備方法中的一步驟的示意圖。

圖12例示本揭露一些實施例在如圖1所示之半導體結構之製備方法中的一步驟的示意圖。

圖13例示本揭露一些實施例在如圖1所示之半導體結構之製備方法中的一步驟的示意圖。

圖14例示本揭露一些實施例在如圖1所示之半導體結構之製備方法中的一步驟的示意圖。

圖15例示本揭露一些實施例在如圖1所示之半導體結構之製備方法中的一步驟的示意圖。

圖16例示本揭露一些實施例在如圖1所示之半導體結構之製備方法中的一步驟的示意圖。

圖17例示本揭露一些實施例在如圖1所示之半導體結構之製備方法中的一步驟的示意圖。

圖18例示本揭露一些實施例在如圖1所示之半導體結構之製備方法中的一步驟的示意圖。

圖19例示本揭露一些實施例在如圖1所示之半導體結構之製備方法中的一步驟的示意圖。

圖20例示本揭露一些實施例在如圖1所示之半導體結構之製備方法中的一步驟的示意圖。

圖21例示本揭露一些實施例在如圖1所示之半導體結構之製備方法中的一步驟的示意圖。

圖22例示本揭露一些實施例在如圖1所示之半導體結構之製備方法中的一步驟的示意圖。

圖23例示本揭露一些實施例在如圖1所示之半導體結構之製備方法中的一步驟的示意圖。

圖24例示本揭露一些實施例在如圖1所示之半導體結構之製備方法中的一步驟的示意圖。

圖25例示本揭露一些實施例在如圖1所示之半導體結構之製備方法中的一步驟的示意圖。

圖26例示本揭露一些實施例在如圖1所示之半導體結構之製備方法中的一步驟的示意圖。

圖27例示本揭露一些實施例在如圖1所示之半導體結構之製備方法中的一步驟的示意圖。

圖28例示本揭露一些實施例在如圖1所示之半導體結構之製備方法中的一步驟的示意圖。

下面的詳細討論本揭露之多個實施例的製作和使用。然而，應當理解，該等實施例提供許多可應用的發明概念，這些概念可實施在廣泛的各種特定上下文中。所討論的特定之該等實施例僅是對該等實施例的特定之製作與使用方式的說明，並不限制本揭露的範圍。在各種視圖和例示性的實施例中，相同的元件編號用於表示相同的元件。現在將詳細參考圖式中所示之例示性的實施例。在可能的情況下，在圖式與描述中使用相同的元件編號以表示相同或類似的元件。在圖式中，為了清楚與方便，可能誇大其形狀與厚度。該描述將特別針對形成根據本揭露之裝置的一部分或是更直接地與根據本揭露之裝置配合的元件。應當理解，未特別顯示出或描述的元件可以採用各種形式。在整個說明書中對「一個實施例(one embodiment)」或「一實施例(an embodiment)」的引用意味著結合該實施例描述的特定特徵、結構或特性被包括在至少一個實施例中。因此，在本說明書各處出現的片語「在一個實施例中(in one embodiment)」或「在一實施例中(in an embodiment)」不一定都指代相同的實施例。此外，特定特徵、結構或特性可以在一個或多個實施例中以任何合適的方式組合。應當理解，以下圖式並不是按比例繪製的；相反地，這些元件編號僅用於說明。

應當理解，雖然用語「第一(first)」、「第二(second)」、「第三(third)」等可用於本文中以描述不同的元件、部件、區域、層及/或部分，但是這些元件、部件、區域、層及/或部分不應受這些用語所限制。這些用語僅用於從另一元件、部件、區域、層或部分中區分一個元件、部件、區域、層或部分。因此，以下所討論的「第一裝置(first element)」、「部件(component)」、「區域(region)」、「層(layer)」或「部分(section)」可以被稱為第二裝置、部件、區域、層或部分，而不背離本文所教示。

此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關。所述空間相對關用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關描述語可同樣相應地進行解釋。

本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。

圖1例示本揭露一些實施例之一半導體結構10的示意圖。半導體結構10具有一半導體基底100、多個位元線結構200、多個電容器著陸墊300、一介電層400以及一介電層500。該等位元線結構200從半導體基底100突伸。該等電容器著陸墊300設置在該等位元線結構200之間。介電層400充填在該等電容器著陸墊300之間，以將該等電容器著陸墊300相互絕緣。介電層500設置在該等電容器著陸墊300與介電層400上。如圖1所示，該等電容器著陸墊300與介電層400為共面。

在圖1中，半導體結構10還包括一黏著層600以及一接觸點結構700。接觸點結構700電性耦接到主動區101。在一些實施例中，接觸點結構700經配置以為主動區101提供一歐姆接觸到電容器著陸墊300。換言之，接觸點結構700經配置以加強多個電性載體(electrical carriers)的傳送，該等電性載體位在主動區101與電容器著陸墊300之間。黏著層600設置在電容器著陸墊300與接觸點結構700之間。在一些實施例中，黏著層600經配置以提供較佳的黏性，而該黏性性位在接觸點結構700與電容器著陸墊300之間的黏性。電容器著陸墊300經由黏著層600與接觸點結構700而電性耦接到主動區101。在一些實施例中，黏著層600包含矽化鈷(Co₂Si)。在一些實施例中，接觸點結構700包含多晶矽。

半導體基底100包括多個導電區以及多個絕緣區，以及該等絕緣區經配置以將該等導電區相互絕緣。如圖1所示，半導體基底100包括一主動區101、一主動區102、一主動區103、一絕緣區104以及一絕緣區105。絕緣區104設置在主動區101與主動區102之間，以及絕緣區105設置在主動區102與主動區103之間。

在一些實施例中，主動區101、主動區102以及主動區103為摻雜有多個摻雜物的矽。在一些實施例中，主動區101、主動區102以及主動區103具有相同摻雜類型，舉例來說，該摻雜類型為N型。在一些實施例中，絕緣區104與絕緣區105為淺溝隔離(STI)。在一些實施例中，絕緣區104與絕緣區105還經配置以避免該等電容器著陸墊300電性耦接到主動區102。

為了幫助理解，圖1中僅描述了一個位元線結構200並用元件編號表示。位元線結構200電性耦接到主動區102。在圖1中，位元線結構200包括一金屬層201、一介電層202、一黏著層203、一接觸點結構204、一黏著層205以及一側壁210。

金屬層210、介電層202、黏著層203以及接觸點結構204被側壁210夾在中間。介電層202設置在金屬層201上，並接觸金屬層201與介電層400。金屬層201經由黏著層203而耦接到接觸點結構204。接觸點結構204設置在半導體基底100的主動區102上，以形成在金屬層201與主動區102之間的電性接觸。在一些實施例中，接觸點結構204經配置以為主動區102提供一歐姆接觸到金屬層201。形成黏著層205以覆蓋側壁210與介電層202，並接觸介電層400與該等電容器著陸墊300。

在一些實施例中，金屬層201包含鎢。在一些實施例中，介電層202包含氮化物，舉例來說，該氮化物為氮化矽(SiN)。在一些實施例中，黏著層203包含氮化鈦(TiN)。在一些實施例中，黏著層205包含TiN。

側壁210經配置以將金屬層201與電容器著陸墊300絕緣。側壁210為一多層結構，包括一內介電層211、一外介電層212以及一氣隙213。氣隙213設置在內介電層211與外介電層212之間。內介電層211接觸介電層202、金屬層201、黏著層203、接觸點結構204、主動層102以及介電層400。外介電層212接觸黏著層205、黏著層600、接觸點結構700、絕緣區104以及介電層400。側壁210的一上表面被介電層400所覆蓋。在一些實施例中，氣隙213經配置以減少在半導體結構10中之寄生電容的電容值。

電容器著陸墊300接觸位元線結構200的黏著層205以及介電層400。如圖1所示，電容器著陸墊300具有一階梯(step)形狀。在一些實施例中，電容器著陸墊300之一上部的一寬度W1大於電容器著陸墊300之一下部的一寬度W2。在一些實施例中，電容器著陸墊300包含鎢(W)。

針對說明的目的，提供半導體結構10的上述架構。半導體結構10的各式不同架構在本揭露的預期範圍內。舉例來說，在各式不同的實施例中，半導體結構10包括其他適合的材料，以形成電容器著陸墊 300、接觸點結構700以及接觸點結構204。

在一些實施例中，半導體結構10為一記憶體元件的一部份，舉例來說，該記憶體元件為一動態隨機存取記憶體(DRAM)。該記憶體元件包括至少一電晶體，該電晶體具有一閘極、一源極/汲極以及另一源極/汲極，該閘極耦接到該記憶體元件的一字元線，該源極/汲極耦接到該記憶體元件的一位元線，該另一源極/汲極耦接到該記憶體元件的一電容器。耦接到該位元線之該源極/汲極對應耦接到位元線結構200的主動區102。耦接到該電容器之該源極/汲極對應耦接到該等電容器著陸墊300的主動區101。在其他實施例中，半導體結構10還包括凹陷(圖未示)，位在半導體基底100中。該記憶體元件的該閘極對應半導體結構10的該凹陷。

圖2例示本揭露一些實施例如圖1所示之半導體結構10之製備方法20的流程示意圖。製備方法20包括一步驟S201、一步驟S202、一步驟S203、一步驟S204、一步驟S205、一步驟S206、一步驟S207、一步驟S208、一步驟S209、一步驟S210以及一步驟S211。圖3到圖7例示本揭露一些實施例如圖2所示之製備方法20的各步驟之詳細流程示意圖。圖8到圖28例示本揭露一些實施例如圖1所示之半導體結構10的製造程序之各步驟的示意圖。此外，在圖2到圖7的製備方法20對應圖8到圖28之示意圖V8到示意圖V28進行描述，且為了便於理解，如圖8到圖28所示之類似的元件用在圖1中用相同的元件編號表示。

請參考圖2及圖8。在步驟S201中，提供半導體基底100。在步驟S202中，形成位元線結構200以從半導體基底100突伸。在步驟S203中，形成著陸墊接觸點結構700並耦接到半導體基底100的主動區101。在步驟S207中，形成矽化鈷層600(意即黏著層600)並耦接到著陸墊接觸點結構700。

如圖8所示，示意圖V8顯示半導體基底100提供有主動區101、主動區102、主動區103、絕緣區104以及絕緣區105。位元線結構200形成有位元線接觸點結構204、金屬層201、介電層202、黏著層203、側壁210以及黏著層205。側壁210形成有內介電層211、外介電層212以及一中間氧化物層216，中間氧化物層216設置在內介電層211與外介電層212之間。

相較於半導體結構10，在示意圖V8中的側壁210具有在側壁210中的中間氧化物層216，且在側壁210中並未包括氣隙213。中間氧化物層216將在後續的步驟中被蝕刻以形成氣隙213。下面將針對步驟S208描述細節。

請再參考圖9。在步驟S205中，沉積著陸墊層310以覆蓋位元線結構200。在步驟S206中，平坦化著陸墊層310的上表面。如圖9所示，示意圖V9顯示著陸墊層310覆蓋位元線結構200的外形(contour)。在平坦化之後，著陸墊層310具有一大致平坦上表面。著陸墊層310將在後續的步驟中被蝕刻以形成該等電容器著陸墊300。因此，著陸墊層310以及該等電容器著陸墊300具有相同材料。

請再參考圖3及圖10到圖24。在步驟S207中，形成多個溝槽TC在著陸墊層310中，而該等溝槽TC用於形成該等電容器著陸墊300。在一些實施例中，步驟S207包括一步驟S2071、一步驟S2072、一步驟S2073以及一步驟S2074。

在步驟S2071中，多各遮罩層ML沉積在著陸墊層310上。在步驟S2072中，在該等遮罩層ML上執行一朝前雙重圖案化(forward double patterning)，以形成一硬遮罩HM在著陸墊層310上。在步驟S2073中，依據硬遮罩HM蝕刻著陸墊層310以形成該等溝槽TC。在步驟S2074中，執行一灰化蝕刻(ashing etching)以移除該等遮罩層ML。

在一些實施例中，該等遮罩層ML包括交錯設置的多個碳層以及多個介電層。該等遮罩層ML經配置以被蝕刻，以便形成用於形成該等溝槽TC的硬遮罩HM。在一些實施例中，步驟S2071包括一步驟S20711、一步驟S20712、一步驟S20713、一步驟S20714、一步驟S20715以及一步驟S20716。

在步驟S20711中，一碳層C1沉積在著陸墊層310上。在圖10中，示意圖V10顯示碳層C1沉積在著陸墊層310上。在一些實施例中，碳層C1具有一高度，大致等於90nm。

在步驟S20712中，一介電層D1沉積在碳層C1上。在圖11中，示意圖V11顯示介電層D1沉積在碳層C1上。在一些實施例中，介電層D1包含SiN。

在步驟S20713中，一碳層C2沉積在介電層D1上。在圖12中，示意圖V12顯示碳層C2沉積在介電層D1上。

在步驟S20714中，一介電層D2沉積在碳層C2上。在圖13中，示意圖V13顯示介電層D2沉積在碳層C2上。在一些實施例中，介電層D2包含矽(Si)。在一些實施例中，介電層D2為介電抗反射塗佈。

在步驟S20715中，一碳層C3沉積在介電層D2上。在圖14中，示意圖V14顯示碳層C3沉積在介電層D2上。

在步驟S20716中，一介電層D3沉積在碳層C3上。在圖15中，示意圖V15顯示介電層D3沉積在碳層C3上。在一些實施例中，介電層D3包含氧(O)。在一些實施例中，介電層D3為介電抗反射塗佈。

在此實施例中，遮罩層ML包括碳層C1、碳層C2、碳層C3、介電層D1、介電層D2以及介電層D3。在該遮罩層ML形成之後，執行步驟S2072。在一些實施例中，步驟S2072包括一步驟S20721、一步驟S20722、一步驟S20723、一步驟S20724以及一步驟S20725。

在步驟S20721中，圖案化介電層D3與介電層D2。在圖16中，示意圖V16顯示圖案化介電層D3。在圖17中，示意圖V17顯示圖案化介電層D2。在一些實施例中，圖案化介電層D2與圖案化介電層D3並未對準。圖案化介電層D2與圖案化介電層D3的架構僅為說明目的而提供，但並不以此為限。

在步驟S20722中，依據圖案化介電層D2與圖案化介電層D3而蝕刻介電層D3、介電層D2、碳層C3、碳層C2，以形成多個碳棒C2R在碳層C2中。在圖18中，示意圖V18顯示在蝕刻碳層C2、碳層C3、介電層D2以及介電層D3之後的該等碳棒C2R。

在步驟S20723中，沉積一氧化物層OX以覆蓋該等碳棒C2R。在步驟S20724中，平坦化氧化物層OX的一上表面。在一些實施例中，藉由化學機械研磨(CMP)而執行步驟S20724。在其他實施例中，藉由回蝕(etching back)而執行步驟S20724。在一些實施例中，在步驟S20724之後，氧化物層OX的上表面與該等碳棒C2R的一上表面為共面。在圖19中，示意圖V19顯示充填在該等碳棒C2R之間的氧化物層OX，以及在平坦化之後，氧化物層OX與該等碳棒C2R為共面。

在步驟S20725中，依據餘留的氧化物層OX而蝕刻該等碳棒C2R、介電層D2以及碳層C1，以形成硬遮罩HM。在步驟S20725期間，蝕刻該等碳棒C2R。此外，在步驟S20725期間，亦蝕刻介電層D1對應該等碳棒C2R的一部分以及碳層C1對應該等碳棒C2R的一部分。在圖20中，示意圖V20顯示移除該等碳棒C2R，以及氧化物層OX餘留在介電層D1上。在圖21中，示意圖V21顯示對應蝕刻的該等碳棒C2R之蝕刻的介電層D1。在圖22中，示意圖V22顯示對應該等蝕刻的碳棒C2R與蝕刻的介電層D1之蝕刻的碳層C1。在一些實施例中，蝕刻的介電層D1以及蝕刻的碳層C1對準該等碳棒C2R。硬遮罩HM因此包含在該上部之餘留的氧化物層OX、在該中間部之餘留的介電層D1以及在該下部之餘留的碳層C1。

在硬遮罩HM形成之後，執行步驟S2073。在一些實施例中，步驟S2073包括一步驟S20731、一步驟S20732以及一步驟S20733。在一些實施例中，該等溝槽TC部分對準位元線結構200。在一些實施例中，被蝕刻之著陸墊層320(意即該等溝槽TC將會位在的各位置處)重疊位元線結構200的一部分。因此，在蝕刻著陸墊層310期間，將蝕刻位元線結構200的該部分。

在步驟S20731中，蝕刻著陸墊層310以到達位元線結構200的一上表面。在圖23中，示意圖V23顯示蝕刻著陸墊層310以具有到達位元線結構200的一底部。

在步驟S20732中，蝕刻位元線結構200的黏著層205。在圖24中，示意圖V24顯示蝕刻黏著層205的一部分。

在步驟S20733中，蝕刻位元線結構200之側壁210的一部分以及介電層202的一部分，以暴露位元線結構200之側壁210的上表面214。在圖25中，示意圖V25顯示在蝕刻著陸墊層310之後形成多個電容器著陸墊300。再者，蝕刻側壁210的該部分以及介電層202的該部分。然後，暴露側壁210的上表面214。上表面214包括三個區段，即內介電層211的一上表面、外介電層212的一上表面以及中間氧化物層216的一上表面。

在執行步驟S20731、S30732以及S30733之後，形成該等溝槽TC以及該等電容器著陸墊300。藉由如圖26所示的步驟S2074以移除硬遮罩HM(意即該等餘留的遮罩層ML)。在圖26中，示意圖V26亦顯示所形成之該等電容器著陸墊300具有該上部的寬度W1，而寬度W1大於該下部的寬度W2。寬度W1關聯於硬遮罩HM的尺寸(dimension)。硬遮罩HM的尺寸還關聯於該等碳棒C2R的尺寸。該等碳棒C2R的尺寸由在步驟S2072中所執行之朝前雙重圖案化所控制。換言之，寬度W1由步驟S2072所控制。

在步驟S208中，形成氣隙213在位元線結構200的側壁210內。在一些實施例中，步驟S208包括一步驟S2081。在步驟S2081中，蝕刻中間氧化物層216，以及被原始中間氧化物層213所佔據的空間變成氣隙213。在圖27中，示意圖V27顯示氣隙213連接到該等溝槽TC。在一些實施例中，藉由氣態氫氟酸(gaseous hydrofluoric acid)而蝕刻中間氧化物層216。然而，使用在步驟S2081的蝕刻劑並未限制在氣態氫氟酸。在其他實施例中，步驟S2081使用其他適合的蝕刻劑以蝕刻中間氧化物層216。

在步驟S209中，介電層400充填在該等溝槽TC中，以密封氣隙213。在步驟S210中，平坦化介電層400。在圖28中，示意圖V28顯示側壁210的上表面214被介電層400所覆蓋，以及氣隙213被充填的介電層400所密封。此外，在平坦化之後，介電層400與該等電容器著陸墊300 為共面。

在步驟S211中，介電層500沉積在該等電容器著陸墊300上。在步驟S211之後，形成如圖1所示的半導體結構10。

在一些實施例中，在步驟S211之後，執行一平坦製程以平坦化介電層500，以便形成其他電容氣墊(圖未示)在相對該等電容器著陸墊300處的介電層500上。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。

10:半導體結構 100:半導體基底 101:主動區 102:主動區 103:主動區 104:絕緣區 105:絕緣區 200:位元線結構 201:金屬層 202:介電層 203:黏著層 204:接觸點結構 205:黏著層 210:側壁 211:內介電層 212:外介電層 213:氣隙 214:上表面 300:電容器著陸墊 400:介電層 500:介電層 600:黏著層 700:接觸點結構 W1:寬度 W2:寬度

Claims

一種具有多個電容器著陸墊之半導體結構的製備方法，包括：提供一半導體基底；形成一位元線結構，其從該半導體基底突伸；沉積一著陸墊層以覆蓋該位元線結構；平坦化該著陸墊層的一上表面；形成一溝槽在該著陸墊層中，以形成該等電容器著陸墊；形成一氣隙在該位元線結構的一側壁內；以及充填一第一介電層在該溝槽中，以密封該氣隙；其中形成該溝槽在該著陸墊層中以形成該電容器著陸墊包括：沉積複數個遮罩層在該著陸墊層上；執行一朝前雙重圖案化在該複數個遮罩層上，以形成一硬遮罩在該著陸墊層上；以及依據該複數個遮罩層蝕刻該著陸墊層，以形成該溝槽；其中沉積該複數個遮罩層在該著陸墊層上包括：沉積一第一碳層在該著陸墊層上；以及沉積一第二介電層在該第一碳層上；其中沉積該複數個遮罩層在該著陸墊層上包括：形成一第二碳層在該第二介電層上；形成一第三介電層在該第二碳層上；形成一第三碳層在該第三介電層上；以及形成一第四介電層在該第三碳層上；其中執行該朝前雙重圖案化在該複數個遮罩層上以形成該硬遮罩在該著陸墊層上包括：圖案化該第四介電層與該第三介電層；以及蝕刻該第四介電層、該第三碳層、該第三介電層以及該第二碳層，以形成複數個碳棒在該第二碳層中。
如請求項1所述之製備方法，其中該第一碳層的一高度大致等於90nm，該第二介電層包含氮化矽，該第三介電層為一含矽的介電抗反射塗佈，以及該第四介電層為一含氧的介電抗反射塗佈。
如請求項1所述之製備方法，其中執行該朝前雙重圖案化在該複數個遮罩層上以形成該硬遮罩在該著陸墊層上還包括：沉積一氧化物層以覆蓋該複數個碳棒。
如請求項3所述之製備方法，其中該氧化物層藉由一原子層沉積技術進行沉積。
如請求項3所述之製備方法，其中執行該朝前雙重圖案化在該複數個遮罩層上以形成該硬遮罩在該著陸墊層上還包括：平坦化該氧化物層的一上表面，其中，該氧化物層的該上表面與該複數個碳棒的一上表面為共面，其中，該餘留的氧化物層為該硬遮罩的一上部。
如請求項5所述之製備方法，其中執行該朝前雙重圖案化在該複數個遮罩層上以形成該硬遮罩在該著陸墊層上還包括：依據該餘留的氧化物層蝕刻該複數個碳棒、該第二介電層以及該第一碳層，以形成該硬遮罩。
如請求項6所述之製備方法，其中依據該硬遮罩蝕刻該著陸墊層以形成該溝槽包括：蝕刻該位元線結構之該側壁的一部分以及該位元線結構之一氮化物層的一部分，以暴露該位元線結構之該側壁的一上表面。
如請求項7所述之製備方法，其中依據該硬遮罩蝕刻該著陸墊層以形成該溝槽還包括：蝕刻該著陸墊層以到達該位元線結構的一上表面；以及蝕刻該位元線結構之一黏著層的一部份，其中，該黏著層包含氮化鈦。
如請求項1所述之製備方法，其中形成該溝槽在該著陸墊層中以形成該電容器著陸墊還包括：執行一灰化蝕刻以移除該複數個遮罩層。
如請求項1所述之製備方法，其中該位元線結構的該側壁包括一內介電層、一外介電層以及一中間氧化物層，該中間氧化物層設置在該內介電層與該外介電層之間，其中，形成該氣隙在該位元線結構之該側壁內包括：蝕刻該中間氧化物層。
如請求項10所述之製備方法，其中該中間氧化物層藉由氣態氫氟酸進行蝕刻。
如請求項1所述之製備方法，還包括：平坦化該第一介電層，其中，該第一介電層與該等電容器著陸墊為共面；以及沉積一第五介電層在該第一介電層與該等電容器著陸墊上，其中，該第五介電層包含氮化矽。
如請求項1所述之製備方法，其中該溝槽部分對準該位元線結構。
如請求項1所述之製備方法，其中該半導體基底包括一第一主動區、一第二主動區以及一絕緣區，該絕緣區設置在該第一主動區與該第二主動區之間，其中，形成該位元線結構的一位元線接觸點結構以接觸該第一主動區。
如請求項14所述之製備方法，還包括：形成一著陸墊接觸點結構以耦接該半導體基底的該第二主動區；以及形成一矽化鈷層以耦接該著陸墊接觸點結構。
如請求項1所述之製備方法，其中每一電容器著陸墊具有一階梯形狀，其中，該等電容器著陸墊之一上部的一寬度大於該等電容器著陸墊之一下部的一寬度。