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TWI798071B - 積體電路結構及其形成方法 - Google Patents

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TWI798071B
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謝明峰
宋學昌
鄭培仁
育佳 楊
程健家
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台灣積體電路製造股份有限公司
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Abstract

一種方法包括蝕刻半導體基板以在第一半導體條帶和第二半導體條帶之間形成溝槽。第一半導體條帶具有在第一半導體條帶的頂部下方約5奈米處的第一寬度和在第一半導體條帶的頂部下方約60奈米處的第二寬度。第一寬度小於約5奈米，第二寬度小於約14.5奈米。溝槽中填充介電材料以形成隔離區域，隔離區域凹陷並具有深度。第一半導體條帶的頂部部分凸出高於隔離區域以形成凸出鰭。凸出鰭的高度小於深度。形成閘極堆疊體延伸到凸出鰭的側壁和頂部表面上。

Description

通過結構設計減少鰭彎曲
無
積體電路（Integrated Circuit，IC）的材料和設計技術已經進步產生多代積體電路，每一代都具有比前幾代更小且更複雜的電路。在積體電路演進製程中，功能密度（例如每個晶片區域的互連裝置數量）逐漸增加，而幾何尺寸逐漸減小。這種縮減製程通過提高生產效率和降低相關成本提供優勢。
這種規模的縮小也增加了加工和製造積體電路的複雜性。為了達到這些進步，需要在積體電路加工和製造的方面進行類似發展。例如鰭式場效電晶體（Fin Field-Effect Transistors，FinFETs）的引入已取代平面電晶體。鰭式場效電晶體的結構和製造鰭式場效電晶體的方法正在發展中。
鰭式場效電晶體的形成通常涉及形成半導體鰭、在半導體鰭上形成虛擬閘極、蝕刻半導體鰭的一些部分以形成凹槽、進行磊晶以從凹槽重新生長源極/汲極區域，以及用替換閘極替換虛擬閘極。
無
下面揭示內容提供許多不同的實施例或示例，用於實現本揭示案的不同特徵。下文描述裝置和組合的具體實例，以簡化本揭示內容。當然這些只是例子，無意加以限制。例如下文第一特徵在第二特徵上形成的描述可以包括第一特徵和第二特徵直接接觸形成的實施例，也可以包括在第一特徵和第二特徵之間形成額外的特徵，使第一特徵和第二特徵可以不直接接觸的實施例。此外本揭示內容可以在各種實例中重複附圖標記和/或字母。這種重複是為了簡單明瞭，本身並不決定所討論的各種實施例和/或配置之間的關係。
此外，空間相對術語，例如「下方」和「上方」等，可用於本文以方便描述一個元素或特徵與圖中所示的另一個元素或特徵的關係。除了圖中描述的方向，空間相對術語旨在包含正在使用或操作的設備的不同方向。裝置可以以其他方式定向（旋轉90度或以其他方式旋轉），本文使用空間相對描述可同樣地相應解釋。
本文提供一種減少鰭彎曲的方法及相應的結構。根據本揭示內容的一些實施例，半導體條帶通過蝕刻半導體基板形成。淺溝槽隔離（Shallow Trench Isolation，STI）區域在半導體條帶之間形成。凹陷淺溝槽隔離區域並形成凸出的半導體鰭，此凸出的半導體鰭高於剩餘淺溝槽隔離區域的頂部表面。凸出的半導體鰭的鰭高度保持小於淺溝槽隔離區域的高度。通過保持鰭高度小於淺溝槽隔離區域的高度，鰭彎曲可能小於臨界值，使在相應的圖案化製程中殘留的虛擬閘極堆疊體和替換閘極堆疊體的殘留物可以移除。這裡討論的實施例是提供能夠製作或使用本揭示內容標的的示例，本領域通常知識者將容易理解在保持不同實施例的設想範圍內可以進行修改。在各種視圖和說明性的實施例中，使用相似參考編號指定相似元素。儘管方法可以被討論為以特定的順序進行，但以任何邏輯順序的其它方法實施例也可以進行。
第1圖至第4圖、第5A圖、第5B圖、第6A圖、第6B圖、第7圖至第19圖和第22圖至第26圖說明根據本揭示內容的一些實施例形成鰭式場效電晶體（FinFETs）的中間階段的橫截面視圖。相應的流程也示意性地反映在第31圖所示的製程流程中。
在第1圖中，提供基板20。基板20可以是半導體基板，例如主體半導體基板、絕緣體上半導體（Semiconductor-On-Insulator，SOI）基板等。半導體的基板20可以是晶圓10的一部分，例如矽晶圓。通常絕緣體上半導體基板是在絕緣層上形成半導體材料的一種層。絕緣層可以是例如埋入氧化物（Buried Oxide，BOX）層或氧化矽層等。絕緣層設置在基板上，通常是矽或玻璃基板。也可以使用其它基板，例如多層或梯度基板。在一些具體實施方式中，半導體的基板20的半導體材料可以包括矽；鍺；化合物半導體，包括碳摻雜矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包括矽鍺（SiGe）、磷砷化鎵（GaAsP）、砷化鋁銦（AlInAs）、砷化鋁鎵（AlGaAs）、砷化鎵銦（GaInAs）、磷化鎵銦（GaInP）和/或磷砷化鎵銦（GaInAsP）；或其組合。
根據一些具體實施方式，基板20為矽基板。含鍺的半導體區域22B形成基板20的表面區域，並且可用於形成p型電晶體。根據一些實施例，含鍺的半導體區域22B包括矽鍺（SiGe）、矽鍺錫（SiGeSn）或鍺錫（GeSn）等，並且鍺的百分比可以在約10%至約40%之間的範圍內。半導體區域22A與半導體區域22B形成在相同水平，並且可以由矽形成或包含矽。半導體區域22A可以不含鍺。
墊氧化層24和硬光罩層26在半導體的基板20上形成。墊氧化層24可以是氧化矽形成的薄膜。根據本揭示內容的一些實施例，墊氧化層24通過沉積製程形成。墊氧化層24作為半導體的基板20和硬光罩層26之間的黏附層。墊氧化層24還可以作為蝕刻停止層，用於蝕刻硬光罩層26。根據本揭示內容的一些實施例，硬光罩層26由氮化矽形成，例如使用原子層沉積（Atomic Layer Deposition，ALD）、低壓化學氣相沉積（Low-Pressure Chemical Vapor Deposition，LPCVD）或電漿增強化學氣相沉積（Plasma Enhanced Chemical Vapor Deposition，PECVD）等。圖案化的光阻劑28在硬光罩層26上形成。相應的製程為製程流程200中的製程202，如第31圖所示。
接下來，硬光罩層26在蝕刻製程中使用圖案化的光阻劑28作為蝕刻光罩進行圖案化，以形成硬光罩26'，如第2圖所示。相應的製程為製程流程200中的製程204，如第31圖所示。然後蝕刻墊氧化層24，墊氧化層的剩餘部分標示為墊氧化層24'。半導體的基板20因此暴露。光阻劑28在墊氧化層24的圖案化之前或之後移除。形成的結構如第2圖所示。
參見第3圖，暴露的半導體的基板20在各向異性蝕刻製程中被蝕刻，形成溝槽32。相應的製程為製程流程200中的製程206，如第31圖所示。相鄰溝槽32之間的半導體的基板20的部分在下文中稱為半導體條帶30（包括半導體條帶30A和半導體條帶30B）。溝槽32可以具有彼此平行的條帶形狀（從晶圓10的頂部看過去時），並且溝槽32彼此緊密地定位。根據本揭示內容的一些實施例，溝槽32的縱橫比（深度與寬度之比）大於7，並且可以大於約10。半導體條帶30包括半導體條帶30A，其可為包括矽的半導體區域22A。半導體條帶30進一步包括半導體條帶30B，其可以包括矽的條帶作為下部，並且以含鍺的半導體區域條帶22B（含鍺的半導體區域22B的剩餘部分）作為上部。在形成溝槽32之後，可以移除硬光罩26'，如第3圖所示，或者可能剩餘一些部分。
第4圖和第5A圖說明半導體條帶30的圖案化（切割）。參見第4圖，形成蝕刻光罩34，其可以是三層的。相應的製程被示意為製程流程200中的製程208，如第31圖所示。蝕刻光罩34可以包括底層34BL（有時也稱為下層）、底層34BL上的中間層34ML，以及中間層34ML上的頂層34TL（有時也稱為上層）。根據一些實施例，底層34BL和頂層34TL由光阻劑形成，具有已交聯的底層34BL。中間層34ML可以由無機材料形成，可以是氮化物（如氮化矽）、氮氧化物（如氮氧化矽）或氧化物（如氧化矽）等。中間層34ML相對於頂層34TL和底層34BL具有高的蝕刻選擇性，因此頂層34TL可用作中間層34ML圖案化的蝕刻光罩，而中間層34ML可用作底層34BL的蝕刻光罩。圖案化頂層34TL形成開口37。
如第4圖所示的蝕刻光罩34用於切割半導體條帶30，其中進行各向異性蝕刻製程以蝕刻中間層34ML、底層34BL、硬光罩26'（如果有任何剩餘）和墊氧化層24'，以及半導體條帶30。相應的製程為製程流程200中的製程210，如第31圖所示。第5A圖說明切割半導體條帶30B的示例，第5B圖說明第5A圖所示結構的橫截面5B-5B，其中一個半導體條帶30A被圖示。半導體條帶30B的橫截面視圖與半導體條帶30A的橫截面視圖相似，只是半導體條帶30B的頂部可以是含鍺的區域。
第6A圖、第6B圖、第7圖和第8圖說明根據一些實施例形成淺溝槽隔離區域。參見第6A圖，襯墊介電質36在溝槽32的底部形成，並在半導體條帶30的側壁上延伸。相應的製程為製程流程200中的製程212，如第31圖所示。襯墊介電質36可以是共形的層，其水平部分和垂直部分具有彼此接近的厚度，例如厚度變化小於20%或10%。根據本揭示內容的一些實施例，襯墊介電質36使用沉積方法形成，例如化學氣相沉積（Chemical Vapor Deposition，CVD）、次大氣壓化學氣相沉積（Sub Atmospheric Chemical Vapor Deposition，SACVD）或原子層沉積（ALD）等。襯墊介電質36可以包含或由氧化矽、氮化矽或其複合層形成。第6B圖說明第6A圖所示結構的橫截面6B-6B。
接著沉積介電材料38以填充溝槽32的剩餘部分，從而產生如第7圖所示的結構。相應的製程為製程流程200中的製程214，如第31圖所示。介電材料38的沉積方法可以選自流動式化學氣相沉積（Flowable Chemical Vapor Deposition，FCVD）、旋轉塗佈、化學氣相沉積、原子層沉積、高密度電漿化學氣相沉積（High-Density Plasma Chemical Vapor Deposition，HDPCVD）或低壓化學氣相沉積等。根據使用流動式化學氣相沉積的一些實施例，使用含矽和氮的前驅物（例如三甲矽烷基胺（Trisilylamine，TSA）或二甲矽烷基胺（Disilylamine，DSA）），因此所得的介電材料38是可流動的。根據本揭示內容的替代實施例，可流動的介電材料38使用基於烷氨基矽烷的前驅物形成。沉積溫度可能在攝氏約300度至攝氏約1100之間。前驅物的壓力可能在約0.01托至約760托之間。沉積時間可短於10小時。
在沉積介電材料38之後，進行退火/固化製程，將可流動的介電材料38轉換為固體的介電材料。固化的介電材料38也稱為介電材料38。根據本揭示內容的一些實施例，退火製程在含氧環境中進行。例如退火溫度可能高於攝氏約200度，在攝氏約200度至攝氏約700度之間。在退火製程中，含氧的製程氣體傳導到放置晶圓10的製程腔室中。含氧的製程氣體可包括氧氣（O 2）、臭氧（O 3）或其組合。也可以使用蒸汽（H 2O），並且可以與氧氣（O 2）或臭氧一起使用，也可以不與氧氣（O 2）或臭氧一起使用。進行退火製程的結果是介電材料38固化。
接著進行平坦化製程，例如化學機械拋光（Chemical Mechanical Polish，CMP）製程或機械研磨製程，如第8圖所示。相應的製程為製程流程200中的製程216，如第31圖所示。淺溝槽隔離區域40於是形成，其包括襯墊介電質36和介電材料38的剩餘部分。硬光罩26'（如果剩餘）或墊氧化層24'可用作化學機械拋光的停止層，因此淺溝槽隔離區域40的頂部表面與硬光罩26'或墊氧化層24'的頂部表面齊平。
第9圖說明淺溝槽隔離區域40的凹陷，凹陷製程通過例如各向同性的蝕刻製程進行。相應的製程為製程流程200中的製程218，如第31圖所示。剩餘的淺溝槽隔離區域40的高度可以在約10奈米至約80奈米之間。蝕刻製程可以是乾蝕刻製程，可以使用三氟化氮（NF 3）和氨氣（NH 3）的混合物或HF（氟化氫）和氨氣（NH 3）的混合物進行。或者蝕刻製程可以是濕蝕刻製程，可以使用稀釋的氫氟酸（HF）溶液作為蝕刻劑來進行。
第10圖說明焊墊層42的形成和平坦化。相應的製程為製程流程200中的製程220，如第31圖所示。根據一些具體實施方式，焊墊層42包括氧化層（如氧化矽層）、氮化物層（如氮化矽層）或包括氧化層的複合層，以及覆蓋或位於氧化層之下的氮化層。焊墊層42填充淺溝槽隔離區域40凹陷形成的凹槽。接下來進行平面化製程。平坦化製程的進行可以使用半導體條帶30作為化學機械拋光的停止層。因此在平坦化製程之後，半導體條帶30暴露在外，半導體條帶30的頂部表面與焊墊層42的頂部表面齊平。
接下來移除焊墊層42。然後參照第11圖，淺溝槽隔離區域40凹陷形成溝槽44。相應的製程為製程流程200中的製程222，如第31圖所示。因此半導體條帶30的頂部部分凸出且高於淺溝槽隔離區域40的剩餘部分的頂部表面，形成凸出鰭48（包括凸出鰭48A和凸出鰭48B）。蝕刻可以使用乾蝕刻製程進行，其中例如氟化氫和氨氣用作蝕刻氣體。在蝕刻製程中，可能會產生電漿。氬氣也可能包括在內。根據本揭示內容的替代實施例，淺溝槽隔離區域40的凹陷使用濕蝕刻製程進行。蝕刻化學品可以例如包括氫氟酸。凸出鰭48包括凸出鰭48A，為矽鰭，以及凸出鰭48B，為矽鍺鰭或包括矽鍺鰭。
凸出鰭48可能受到彎曲。根據一些實施例，選擇製程以減少凸出鰭48的彎曲。進一步則可控制製程，使凸出鰭48的一些部分（例如第28圖中的部分48'）橫向擴張，並且於選定的位置加強凸出鰭48，以減少凸出鰭48的彎曲。隨後將參考第27圖至第30圖討論減少彎曲的細節。
第27圖說明凸出鰭48彎曲幅度的決定。彎曲的強度也稱為凸出鰭48的彎曲值。兩個半導體條帶30彼此相鄰。凸出鰭48是半導體條帶30的頂部，其頂部部分高於淺溝槽隔離區域40的頂部表面。左邊和右邊的半導體條帶30分別具有中間線102A和中間線102B。當凸出鰭48彎曲時，在較高水平的中間線102A和中間線102B之間的間距與在較低水平的中間線102A和中間線102B之間的間距不同。由於凸出鰭48的頂部是圓形的，因此凸出鰭48的頂部間距P T（中間線102A和中間線102B之間的間距）在凸出鰭48頂部下方5奈米的水平處測量。凸出鰭48的底部間距P B則在凸出鰭48的底部測量。或者說，底部間距P B可以在淺溝槽隔離區域40的頂部測量。差距|（P T–P B）|，即頂部間距P T和底部間距P B之間差值的絕對值，稱為凸出鰭48的彎曲（值）B。彎曲值B也可計算為|[（W TL+W TR）/2+S TLR]-[（W BL+W BR）/2+S BLR]|，其中寬度W TL和寬度W TR是凸出鰭48的頂部寬度（在頂部下方5奈米處測量），寬度W BL和寬度W BR是凸出鰭48的底部寬度。間距S TLR是左邊的凸出鰭48和右邊的凸出鰭48之間的頂部間距。間距S BLR是左邊的凸出鰭48和右邊的凸出鰭48之間的底部間距。
發現當彎曲值B等於4奈米時是一個臨界值，對所得裝置有顯著影響。例如將參考如第20A圖、第20B圖和第20C圖所討論的，當彎曲值B大於4奈米時，殘留物54''（第20B圖）可能在虛擬閘極層圖案化形成虛擬閘極時被殘留而不被移除。此外，在隨後的替換閘極堆疊體的蝕刻中，當彎曲值B大於4奈米時，替換閘極堆疊體的殘留物也可能殘留。這些殘留物可能會使殘留物相對側的特徵短路。另一方面，當彎曲值B小於4奈米時，未發現殘留物。因此，彎曲值B應保持在低於4奈米。此外，當B/H比小於0.1時，未發現殘留物，其中高度H（第27圖）為凸出鰭48的高度。在整個描述中，不產生殘留物的彎曲值B稱為規格內彎曲值B，小於4奈米，且規格內彎曲值B滿足要求（B/H＜0.1）。
第28圖說明結構示意圖，其中包括半導體條帶30、淺溝槽隔離區域40和閘極介電質52'/閘極介電質80，閘極介電質52'/閘極介電質80可以是虛擬的閘極介電質52'/替換的閘極介電質80（第26圖）。本文也發現多少半導體條帶30嵌入淺溝槽隔離區域40（以及多少半導體條帶30凸出淺溝槽隔離區域40）會影響凸出鰭48的彎曲值B。當更多的半導體條帶30嵌入淺溝槽隔離區域40而不是凸出時，彎曲值B應小於規格內彎曲值B。或者說，當高度H對深度D比小於1時，彎曲值B將小於規格內彎曲值B。在整個描述中，當描述彎曲值B小於4奈米時，彎曲值B可以是0奈米，也可以是非零值，例如大於約0.5奈米或大於約1奈米。因此，彎曲值B可以在約0奈米之間的範圍內，或在約1奈米至約4奈米之間的範圍內。相反地，當凸出鰭48的高度H等於或大於相鄰的淺溝槽隔離區域40的深度D時（因此H/D比等於或大於1），彎曲值B大於規格內彎曲值B。
H/D比也可以在約0.2至約0.9之間的範圍內，以保持彎曲值B在規格範圍內，並具有足夠的製程餘量。H/D比也可以在約0.2至約0.5的範圍內進一步減少彎曲，例如當半導體條帶30很窄時。根據本揭示內容的一些實施例，當H/D比小於1.0時（例如當深度D在約55奈米至約80奈米之間的範圍內，並且當高度H在約10奈米至約33奈米之間的範圍內時），彎曲值B在規格範圍內。B/H比可能小於約0.1。H/D比的降低也可以有效地降低非常薄且高的鰭的彎曲值B。例如根據本揭示內容實施例的薄且高的鰭可以具有寬度W a,5小於5奈米、寬度W a,20小於6.5奈米、寬度W a,40小於8.3奈米，和寬度W a,60小於14.5奈米。寬度W a,5、寬度W a,20、寬度W a,40和寬度W a,60分別在凸出鰭頂部下方5奈米、20奈米、40奈米和60奈米的水平處測量。根據一些實施例，鰭的高度H可在約40奈米至約80奈米之間的範圍內。
如第28圖、第29圖和第30圖所示，根據一些實施例，凸出鰭48可以具有部分48'，其橫向膨脹到比凸出鰭48的上層和下層部分更寬。更寬的部分48'的形成可以通過調整製程條件來實現，例如通過在第5A圖所示的製程中調整偏壓功率。例如在橫向擴張的部分48'的相對側蝕刻半導體基板的部分時，可以使用較低的偏壓功率，而在形成橫向擴張的部分48'之前和之後可以使用更大的偏壓功率。橫向擴張的部分48'可以強化凸出鰭48以減少彎曲。此外，橫向擴張的部分48'的位置也會影響彎曲。根據一些實施例，橫向擴張的部分48'包括一些高於淺溝槽隔離區域40的頂點40 T（第28圖）的部分。橫向擴張的部分48'的底部可能與頂點40 T齊平，或略低於頂點40 T。
第29圖說明一種實施例，其中兩個淺溝槽隔離區域40彼此相鄰，半導體條帶30和凸出鰭48位於淺溝槽隔離區域40的相對側。根據一些實施例，為確保圖中三個凸出鰭48都具有在規格範圍內的彎曲值B，高度H1對深度D1比和高度H2對深度D2比均小於1。否則，假設H1/D1比大於1（例如當深度D1在約10奈米至約30奈米之間的範圍內時）且H2/D2比小於1（例如當深度D2在約55奈米至約80奈米之間的範圍內時），左邊和中間的凸出鰭48之間所測得的彎曲值B可能大於4奈米（超出規格範圍），並且中間和右邊的凸出鰭48之間所測得的彎曲值B可能小於4奈米（在規格範圍內）。同樣地，彎曲值B可以是也可以不是非零值，例如在約1奈米至約4奈米之間的範圍內。因此，為了使凸出鰭48的彎曲值B具有規格範圍內的彎曲值B，H1/D1比和H2/D2比都設計為小於1，並且可以在約0.2至約0.9之間的範圍內。此外，寬度W2可以大於寬度W1，例如W2/W1比大於2或3。這可能會進一步惡化中間的凸出鰭48的彎曲。當H1/D1比和H2/D2比都小於1時，彎曲度可能會降低。在第30圖中，深度D3對深度D1比、深度D3對深度D2比、深度D4對深度D1比和深度D4對深度D2比可能大於約1.2、大於約1.5或大於約2，不影響彎曲值B超出規格範圍。
第30圖說明一種實施例，其中兩個淺溝槽隔離區域40彼此相鄰，半導體條帶30和凸出鰭48位於淺溝槽隔離區域的相對側。當兩個以上的凸出鰭48彼此相鄰形成時，鰭與其相鄰鰭的間距可以設計成均勻並且具有彼此接近的值以減少鰭彎曲。例如在第30圖中，標記了間距S a和間距S b。當間距S a和間距S b彼此實質上相等時，例如當間距差|（S a-S b）|小於4奈米，凸出鰭的鰭彎曲值B在規格範圍內，無論H1/D1比和/或H2/D2比是大於1還是小於1，且B/H1比和B/H2比都可以保持在0.1以下。或者說，當其中一個（H/D＜1）或（|（S a-S b）|＜4奈米）要求滿足時或前述兩個要求都滿足時，相應的凸出鰭48將具有規格範圍內的彎曲值B。
此外，深度D2可以大於深度D1，例如D2/D1比大於約1.2、大於約1.5、大於約2或大於約5。此外，（H2+D2）/（H1+D1）比也可以大於約1.2、大於約1.5或大於約2，其中（H2+D2）值和（H1+D1）值是溝槽32相應的深度（第5A圖和第5B圖），其中淺溝槽隔離區域40在此形成。由於淺溝槽隔離區域40從相對的側面施加不同應力，可能進一步惡化中間的凸出鰭48的彎曲。同時滿足（H/D＜1）和（|（S a-S b）|＜4奈米）的兩個要求時，彎曲可以減少。
根據一些實施例，為確保整個晶粒和晶圓中的所有凸出鰭都具有規格範圍內的彎曲，整個晶粒和晶圓中的所有鰭以任意組合的方式至少滿足一個或兩個的（H/D＜1）要求和（|（S a-S b）|＜4奈米）要求。例如在裝置晶粒中，複數個第一凸出鰭可能因滿足（H/D＜1）要求而具有規格內彎曲，複數個第二凸出鰭可能因滿足（|（S a-S b）|＜4奈米）要求而具有規格內彎曲，並且複數個第三凸出鰭因滿足（H/D＜1）要求和（|（S a-S b）|＜4奈米）要求而具有規格內彎曲。晶粒和晶圓中不會有凸出鰭不能滿足至少一個（H/D＜1）要求或（|（S a-S b）|＜4奈米）要求。同樣地，彎曲值B可以是也可以不是非零值，例如在約1奈米至約4奈米之間的範圍內。
第12圖說明矽覆蓋層50的沉積和虛擬閘極介電層52在矽覆蓋層50上的沉積。相應的製程為製程流程200中的製程224，如第31圖所示。根據一些具體實施方式，矽覆蓋層50通過沉積形成。根據一些實施例，沉積矽覆蓋層50使用含矽前驅物，包括矽烷、乙矽烷、二氯矽烷(Dichlorosilane，DCS)、三氯矽烷 (Trichlorosilane，SiHCl 3)或氯矽烷 (Chlorosilane，SiH 3Cl) 等。沉積可以通過共形沉積製程進行，例如化學氣相沉積製程或原子層沉積製程。當使用原子層沉積時，可以對上述前驅物進行脈衝和吹掃，然後再脈衝和吹掃另一種製程氣體，例如氫氣（H 2）。這兩種類型的氣體交替脈衝和吹掃，以將矽覆蓋層50的厚度增加到理想的厚度。原子層沉積製程可以是熱原子層沉積製程，例如在攝氏約350度至攝氏約500度的溫度範圍內進行。當使用化學氣相沉積時，可以使用前驅物，例如矽烷、乙矽烷、六甲基二矽氮烷（Hexamethyldisilazane，HMDS）、二氯矽烷、氫氣和/或上述類似物。
虛擬閘極介電層52的形成同時作為輸入輸出（Input-Output，IO）裝置的閘極介電質的形成，因此又可稱為輸入輸出介電質。根據一些具體實施方式，虛擬閘極介電層52包括氧化矽。
第13圖說明虛擬閘極層54的形成。相應的製程為製程流程200中的製程226，如第31圖所示。根據一些具體實施方式，虛擬閘極層54包括多晶矽或非晶矽。可以進行使用包括矽烷、乙矽烷、二氯矽烷 (SiH 2Cl 2，DCS)、丙矽烷 (Trisilane，Si 3H 8)、高級的矽烷 (Si nH 2n+2, n＞3)、二甲基氨基矽烷 (SiH 3[N(CH 3) 2]，Dimethylaminosilane，DMAS)、乙基甲基氨基矽烷 (SiH 3[N(CH 3C 2H 5) ]，Ethylmethylaminosilane，EMAS)、二乙基氨基矽烷 (SiH 3[N(C 2H 5) 2]，Diethylaminosilane，DEAS)、乙基異丙基氨基矽烷 (SiH 3[N(C 2H 5C 3H 7)]，Ethylisopropylaminosilane，EIPAS)、二異丙基氨基矽烷 (SiH 3[N(C 3H 7) 2]，Diisopropylaminosilane，DIPAS)、二丙基氨基矽烷 (SiH 3[ N(C 3H 7) 2]，Dipropylaminosilane，DPAS)、三氯矽烷(Trichlorosilane，SiHCl 3)、氯矽烷(Chlorosilane，SiH 3Cl)等的前驅物形成。前驅物的壓力可能在約0.1托至約5托之間。用於生長虛擬閘極層54的溫度可以在攝氏約100度至攝氏約750度之間。根據溫度、虛擬閘極層54的生長速度和其它製程條件，虛擬閘極層54可以是非晶矽的層、多晶矽的層或其混合。沉積製程也可以使用化學氣相沉積或原子層沉積等進行。沉積的虛擬閘極層54的頂部表面高於凸出鰭48的頂部表面。然後可以進行平坦化製程以平坦化虛擬閘極層54的頂部表面。
根據一些具體實施方式，焊墊層56可以由氮化矽或氧化矽等形成，且可以沉積在虛擬閘極層54的頂部表面。焊墊層56可用於進行本文未討論的其它製程。例如多晶矽層57可以沉積在焊墊層56上。接下來，移除多晶矽層57和焊墊層56。然後，虛擬閘極層54可以根據一些實施例凹陷（變薄）至理想的厚度。生成的結構如第14圖所示。根據替代的實施例，不沉積焊墊層56，並且將虛擬閘極層54拋光至理想的厚度。
第15圖至第19圖說明通過雙重圖案化製程形成的虛擬閘極堆疊體。可以理解的是，根據裝置的要求，也可以使用單一的圖案化製程或四重圖案化製程。
參見第15圖，形成硬光罩層。硬光罩層可以包括氧化物層或氮化層等，或其複合層。根據一些具體實施方式，硬光罩層包括硬光罩層58和硬光罩層60，其可以包括氧化矽層和氧化矽層上的氮化矽層。
心軸層62沉積在硬光罩層58和硬光罩層60上。心軸層62可以包含或由非晶矽、非晶碳或氧化錫等形成。蝕刻光罩64可以是三層，在心軸層62上形成。蝕刻光罩64可以包括底層64BL、底層64BL上方的中間層64ML和中間層64ML上方的頂層64TL。根據一些實施例，底層64BL和頂層64TL由光阻劑形成，具有交聯的底層64BL。中間層64ML可以由無機材料形成，可以是氮化物（如氮化矽）、氮氧化物（如氮氧化矽）或氧化物（如氧化矽）等。頂層64TL經圖案化處理。
接著使用蝕刻光罩64進行多個蝕刻製程來定義圖案，以便心軸層62蝕刻形成心軸62'。相應的製程為製程流程200中的製程228，如第31圖所示。在圖案化製程之後，移除蝕刻光罩64的剩餘部分。生成的結構如第16圖所示。
參見第17圖，沉積間隙物層66。根據一些具體實施方式，間隙物層66包含或由含金屬材料形成，例如金屬氧化物或金屬氮化物，例如氧化鈦或氮化鈦等。間隙物層66形成共形的間隙物，包括心軸62'側壁上的垂直部分，心軸62'頂部的頂部水平部分，以及硬光罩層60的頂部的底部水平部分。
接著進行各向異性蝕刻製程以移除頂部水平部分和底部水平部分，並留下作為間隙物66'的垂直部分，如第18圖所示。相應的製程為製程流程200中的製程230，如第31圖所示。根據一些具體實施方式，各向異性蝕刻製程使用蝕刻氣體如氯氣（Cl 2）、溴化氫（HBr）、甲烷（CH 4）等或其組合進行。載體氣體如氮氣或氬氣等也可以添加到蝕刻氣體中。在蝕刻製程之後，通過蝕刻製程移除心軸62'。
在隨後的製程中，硬光罩層60和硬光罩層58在各向異性蝕刻製程中圖案化，心軸62'用作蝕刻光罩。剩餘的硬光罩60'和硬光罩58'如第19圖所示。接著硬光罩60'和硬光罩58'用作蝕刻光罩，以蝕刻虛擬閘極層54，並形成虛擬閘極54'。相應的製程為製程流程200中的製程232，如第31圖所示。蝕刻虛擬閘極介電層52以形成虛擬的閘極介電質52'。矽在虛擬閘極層中的蝕刻可以在攝氏約100度至攝氏約700度的溫度範圍內進行。蝕刻氣體可包括氟氣（F 2）、氯氣（Cl2）、氯化氫（HCl）、溴化氫（HBr）、溴氣（Br2）、二氯矽烷（SiH 2Cl 2）或其組合。蝕刻氣體的壓力可能在約0.1托至約200托之間。載體氣體可包括氫氣和/或氮氣，流速可能低於約20升/分鍾（slm）。
因此形成虛擬閘極堆疊體68。虛擬閘極堆疊體68包括虛擬閘極54'和虛擬的閘極介電質52'，分別是虛擬閘極層54和虛擬閘極介電層52的剩餘部分。虛擬閘極堆疊體68還可以包括硬光罩58'和硬光罩60'，為圖案化的硬光罩層58和硬光罩層60的剩餘部分。
第20A圖、第20B圖和第20C圖說明第19圖所示結構的俯視圖和兩個橫截面圖，其中凸出鰭48彎曲，並且彎曲值B超出規格範圍（大於4奈米）。第20A圖說明三個凸出鰭48的俯視圖。第20B圖和第20C圖分別顯示第20A圖參考的橫截面20B-20B和橫截面20C-20C。矽覆蓋層50沒有單獨圖示出，因為其可與凸出鰭48和半導體的基板20的本體部分合併。參見第20B圖。左邊的鰭和右邊的鰭相對地向外彎曲，中間的鰭和右邊的鰭相對地向內彎曲。在如第20B圖所示的橫截面，大部分虛擬閘極層54已移除。然而由於凸出鰭48的彎曲，虛擬閘極層54的一些部分被彎曲的凸出鰭48遮蔽，沒有被移除，圖示為虛擬閘極的殘留物54''。
第21A圖、第21B圖和第21C圖說明根據本揭示內容實施例示出的結構的俯視圖和兩個橫截面圖，其中凸出鰭48在規格範圍內具有彎曲值B。或者說，凸出鰭48是垂直的或實質上是垂直的，其彎曲值B小於4奈米。第21A圖說明三個凸出鰭48的俯視圖。第21B圖和第21C圖分別說明第21A圖中參考的橫截面21B-21B和橫截面21C-21C。在如第21B圖所示的橫截面，整個虛擬閘極層54已移除，沒有殘留物。
參見第22圖，閘極間隙物70形成在虛擬閘極堆疊體68的側壁上。根據本揭示內容的一些實施方式，閘極間隙物70由例如氮化矽或碳氮氧化矽等的介電材料形成，並且可以具有單層結構或包括多個介電層的多層結構。
接下來，在蝕刻製程中凹陷如第19圖所示的凸出鰭48的一些部分，這些部分未被虛擬閘極堆疊體68和閘極間隙物70覆蓋，從而產生如第22圖所示的結構。相應的製程為製程流程200中的製程234，如第31圖所示。凹陷可以是各向異性的，因此凸出鰭48在虛擬閘極堆疊體68和閘極間隙物70正下方的部分被保護，而不被蝕刻。根據一些實施例，凹陷的半導體條帶30的頂部表面可以低於淺溝槽隔離區域40的頂部表面。凹槽72相應地形成。凹槽72包括位於虛擬閘極堆疊體68相對側的一些部分，以及凸出鰭48的剩餘部分之間的一些部分。
接下來，磊晶區域（源極/汲極區域）74選擇性地通過生長（通過磊晶）在凹槽72中形成半導體材料，從而產生第23圖中的結構。相應的製程為製程流程200中的製程236，如第31圖所示。根據所得的鰭式場效電晶體是p型鰭式場效電晶體或n型鰭式場效電晶體，p型或n型雜質可以在磊晶進行時原位摻雜。例如當所得的鰭式場效電晶體為p型鰭式場效電晶體時，可以生長矽鍺硼（SiGeB）、矽硼（SiB）或鍺硼（GeB）等。相反地，當所得鰭式場效電晶體為n型鰭式場效電晶體時，可以生長矽磷（SiP）或矽碳磷（SiCP）等。根據本揭示內容的替代實施例，磊晶區域74包括三-五族半導體化合物，例如砷化鎵（GaAs）、磷化銦（InP）、氮化鎵（GaN）、砷化鎵銦（InGaAs）、砷化鋁銦（InAlAs）、銻化鎵（GaSb）、銻化鋁（AlSb）、砷化鋁（AlAs）、磷化鋁（AlP）、磷化鎵（GaP）、其組合或其多層。在凹槽72以磊晶區域74填充之後，磊晶區域74進一步磊晶生長導致磊晶區域74水平膨脹。磊晶區域74進一步生長也可能導致相鄰的磊晶區域74相互合併。
第24圖說明在形成接觸蝕刻停止層（Contact Etch Stop Layer，CESL）76和層間介電質（Inter-Layer Dielectric，ILD）78之後的結構的透視圖。相應的製程為製程流程200中的製程238，如第31圖所示。接觸蝕刻停止層76可以由氧化矽、氮化矽或碳氮化矽等形成，也可以使用化學氣相沉積或原子層沉積等形成。層間介電質78可以包括介電材料，使用例如流動式化學氣相沉積、旋轉塗佈、化學氣相沉積或其他沉積方法形成。層間介電質78可以由含氧介電材料形成，可以是基於氧化矽的材料，例如四乙氧基矽烷（Tetra Ethyl Ortho Silicate，TEOS）氧化物、磷矽酸鹽玻璃（Phospho-Silicate Glass，PSG）、硼矽酸鹽玻璃（Boro-Silicate Glass，BSG）或硼摻雜磷酸矽酸鹽玻璃（Boron-Doped Phospho-Silicate Glass，BPSG）等。可以進行平坦化製程如化學機械拋光製程或機械研磨製程，使層間介電質78、虛擬閘極堆疊體68和閘極間隙物70的頂部表面彼此齊平。
接著移除硬光罩58'、硬光罩60'、虛擬閘極54'和虛擬的閘極介電質52'，在閘極間隙物70之間形成溝槽，然後形成替換的閘極堆疊體84。相應的製程為製程流程200中的製程240，如第31圖所示。閘極堆疊體84包括閘極介電質80和閘極82。閘極介電質80可以包括介面層（Interfacial Layer，IL，未圖示出）和高k值介電層（未圖示）。介面層形成於凸出鰭48的暴露表面上，並且可以包括氧化層，例如氧化矽層，通過凸出鰭48的熱氧化、化學氧化製程或沉積製程形成。高k值介電層包括高k值介電材料如氧化鉿、氧化鑭、氧化鋁或氧化鋯等。高k值介電材料的介電係數（k值）高於3.9，也可能高於約7.0。根據本揭示內容的一些實施例，高k值介電層使用原子層沉積或化學氣相沉積等形成。
根據一些具體實施方式，閘極82包括堆疊層，可以包括擴散阻擋層（覆蓋層）以及擴散阻擋層上的一個或多個功函數層。擴散阻擋層可以由氮化鈦形成，可以（也可能不）摻雜矽。功函數層決定閘極的功函數，並且包括至少一層，或由不同材料形成的多個層。功函數層的具體材料可以根據相應的鰭式場效電晶體是n型鰭式場效電晶體或p型鰭式場效電晶體選擇。接著在堆疊層上形成金屬填充區域，並完全填充由移除的虛擬閘極堆疊體所留下的溝槽。金屬填充區域可以包含或由鈷、鎢、其合金或其他金屬或金屬合金形成。
接下來，如第25圖所示，進行平坦化製程，例如化學機械拋光製程或機械研磨製程，使閘極堆疊體84的頂部表面與層間介電質78的頂部表面共平面。在隨後的製程中，回蝕閘極堆疊體84，在相對的閘極間隙物70之間形成凹槽。接下來，如第26圖所示，硬光罩86在替換的閘極堆疊體84上形成。根據本揭示內容的一些實施方式，硬光罩86的形成包括沉積製程以形成毯覆介電材料，以及平坦化製程以移除閘極間隙物70和層間介電質78上剩餘的介電材料。硬光罩86可以由例如氮化矽或其它類似的介電材料形成。
根據一些實施例，可以形成閘極隔離區域85以將閘極堆疊體84切割成離散部分。閘極隔離區域85的形成可以包括蝕刻閘極堆疊體84以形成開口，將長的閘極堆疊體84分離成較小的部分。開口填充閘極介電材料，以電隔離閘極堆疊體。在閘極堆疊體84的蝕刻中，如果凸出鰭48以超出規格範圍的彎曲值B彎曲，蝕刻閘極堆疊體84也可能具有殘留物，而可能電耦合閘極堆疊體84中本該進行電隔離的部分。因此，本揭示內容的實施例也解決了這個問題。
第26圖進一步說明在後續製程中形成的一些特徵，其中可能包括源極/汲極的矽化物區域88、源極/汲極的接觸插塞90。鰭式場效電晶體94於是形成。
本揭示內容的實施例具有一些有利的特徵。通過控制凸出鰭的高度與淺溝槽隔離區域深度的比例，和/或控制相鄰凸出鰭之間間距的均勻性，可以控制凸出鰭的彎曲。因此，解決彎曲的凸出鰭引起的問題。
根據本揭示內容的一些實施例，一種形成積體電路之方法包括：蝕刻半導體基板，以在第一半導體條帶與第二半導體條帶之間形成一第一溝槽，以及在第二半導體條帶與第三半導體條帶之間形成第二溝槽，其中第二溝槽比第一溝槽更深；填充第一溝槽和第二溝槽，以在第一半導體條帶與第二半導體條帶之間形成第一隔離區域，以及在第二半導體條帶和第三半導體條帶之間形成第二隔離區域；凹陷第一隔離區域和第二隔離區域，其中第一凸出鰭、第二凸出鰭和第三凸出鰭形成第一半導體條帶、第二半導體條帶和第三半導體條帶的頂部，其中第一凸出鰭與第二凸出鰭之間間隔第一間距，以及第二凸出鰭與第三凸出鰭之間間距第二間距，第二間距實質上等於第一間距，其中第一凸出鰭、第二凸出鰭和第三凸出鰭的複數個彎曲值小於約4奈米；形成閘極堆疊體在第二凸出鰭上；以及形成基於第二凸出鰭的源極區域和汲極區域，其中閘極堆疊體位於源極區域和汲極區域之間。在一些實施例中，在凹陷之後，第二凸出鰭具有高度小於第一隔離區域的第一深度和第二隔離區域的第二深度。在一些實施例中，第一間距和第二間距的差距小於約4奈米。在一些實施例中，第一半導體條帶為薄且高的鰭，具有在第一半導體條帶的頂部下方約5奈米處的第一寬度，以及在第一半導體條帶的頂部下方約60奈米處的第二寬度，其中第一寬度小於約5奈米，第二寬度小於約14.5奈米。在一些實施例中，第二凸出鰭也是另外薄且高的鰭。在一些實施例中，第一隔離區域包含在裝置晶粒中，並且裝置晶粒包括複數個鰭式場效電晶體，而且每個這些鰭式場效電晶體包括額外的凸出鰭和緊鄰額外的凸出鰭的額外的隔離區域，以及其中在整個裝置晶粒中，所有額外的凸出鰭的高度皆小於相應的額外的隔離區域的深度。在一些實施例中，形成閘極堆疊體包括：形成虛擬閘極堆疊體在第一凸出鰭上；以及替換虛擬閘極堆疊體為替換閘極堆疊體。在一些實施例中，形成虛擬閘極堆疊體包括：沉積虛擬閘極層在第一凸出鰭上；形成心軸在虛擬閘極層上；形成間隙物在心軸的複數個相對側壁上；移除心軸；以及使用間隙物作為蝕刻光罩以蝕刻虛擬閘極層，其中虛擬閘極層的剩餘部分形成閘極堆疊體的部分。在一些實施例中，填充第一溝槽和第二溝槽使用三甲矽烷基胺作為前驅物填充。在一些實施例中，凹陷第一隔離區域導致第一隔離區域的頂部表面彎曲，頂部表面的中間部分低於頂部表面的複數個邊緣部分，以及其中第一隔離區域的深度從頂部表面的中間部分開始測量。
根據本揭示內容的一些實施例，一種方法包括蝕刻半導體基板以在第一半導體條帶和第二半導體條帶之間形成第一溝槽，其中第一半導體條帶具有在第一半導體條帶頂部下方約5奈米處的第一寬度和在第一半導體條帶頂部下方約60奈米處的第二寬度，其中第一寬度小於約5奈米，第二寬度小於約14.5奈米；用介電材料填充第一溝槽以形成第一隔離區域；以及凹陷第一隔離區域，在凹陷之後第一隔離區域具有第一深度，其中第一半導體條帶的第一頂部部分凸出高於第一隔離區域以形成第一凸出鰭，並且第一凸出鰭的第一高度小於第一深度；以及形成閘極堆疊體，延伸到第一凸出鰭的側壁和頂部表面上。在一些實施例中，第一隔離區域的凹陷導致第二半導體條帶的頂部部分凸出高於第一隔離區域並形成第二凸出鰭，並且第二凸出鰭具有小於第一深度的第二高度。在一些實施例中，在凹陷之後，第二半導體條帶的第二頂部部分凸出高於第一隔離區域以形成第二凸出鰭，並且其中在閘極堆疊體形成之後，第一凸出鰭和第二凸出鰭的彎曲值小於約4奈米。在一些實施例中，方法進一步包括在第二半導體條帶與第三半導體條帶之間形成第二隔離區域並與第二半導體條帶與第三半導體條帶接觸，具有第三半導體條帶的頂部部分凸出高於第二隔離區域以形成第三凸出鰭，並且其中第一凸出鰭與第二凸出鰭之間間隔第一間距，且第二凸出鰭與第三凸出鰭之間間隔第二間距，並且其中第一間距和第二間距之間的差距小於約4奈米，並且其中第二凸出鰭和第三凸出鰭的額外彎曲值小於4奈米。在一些實施例中，第二隔離區域具有第二深度，並且第三凸出鰭具有小於第二深度的第三高度。在一些實施例中，第一隔離區域包括在裝置晶粒中，並且裝置晶粒包括多個鰭式場效電晶體，並且每個這些鰭式場效電晶體包括額外的凸出鰭和緊鄰額外的凸出鰭的額外的隔離區域，並且其中整個裝置晶粒中，所有額外的凸出鰭的高度小於相應的額外的隔離區域的深度。在些實施例中，形成閘極堆疊體包括在第一凸出鰭上形成虛擬閘極堆疊體；以及將虛擬閘極堆疊體替換為替換閘極堆疊體。在一些實施例中，形成虛擬閘極堆疊體包括在第一凸出鰭上沉積虛擬閘極層；在虛擬閘極層上形成心軸；在心軸的相對側壁上形成間隙物；移除心軸；以及使用間隙物作為蝕刻光罩來蝕刻虛擬閘極層，其中虛擬閘極層的剩餘部分形成閘極堆疊體的部分。在一些實施例中，使用以三甲矽烷基胺作為前驅物的介電材料填充第一溝槽。在一些實施例中，隔離區域的凹陷導致第一隔離區域的頂部表面彎曲，其頂部表面的中間部分低於頂部的邊緣部分，並且其中第一深度是從頂部表面的中間部分測量的。
根據本揭示內容的一些實施方式，一種積體電路結構包括：第一凸出鰭，具有在第一凸出鰭的第一頂部下方約5奈米處的第一寬度，以及在第一凸出鰭的第一頂部下方約60奈米處的第二寬度，其中第一寬度小於約5奈米，第二寬度小於約14.5奈米；第二凸出鰭，具有在第二凸出鰭的第二頂部下方約5奈米處的第三寬度，以及在第二凸出鰭的第二頂部下方約60奈米處的第四寬度，其中第三寬度小於約5奈米，第四寬度小於約14.5奈米；以及第一淺溝槽隔離區域，位於第一凸出鰭和第二凸出鰭之間，其中第一淺溝槽隔離區域具有深度，以及其中第一凸出鰭的第一鰭高小於高度，並且第一凸出鰭和第二凸出鰭的彎曲值小於4奈米。在一些實施例中，第一鰭高從第一凸出鰭的第一頂部開始測量到第一淺溝槽隔離區域的頂部表面的最低端。在一些實施例中，第一凸出鰭包含在裝置晶粒中，並且裝置晶粒包括複數個鰭式場效電晶體，而且每個這些鰭式場效電晶體包括額外的凸出鰭和緊鄰額外的凸出鰭的額外的隔離區域，以及其中在整個裝置晶粒中，所有額外的凸出鰭的高度皆小於相應的額外的隔離區域的深度。在一些實施例中，第一凸出鰭為矽鰭。在一些實施例中，第一凸出鰭包括矽鍺。在一些實施例中，積體電路結構進一步包括：第三凸出鰭；以及第二隔離區域，位於第二凸出鰭和第三凸出鰭之間，其中第一凸出鰭與第二凸出鰭之間間隔第一間距，並且第二凸出鰭與第三凸出鰭之間間隔第二間距，以及其中第一間距和第二間距之間的差距小於約4奈米，以及其中第二凸出鰭和第三凸出鰭的額外的彎曲值小於約4奈米。在一些實施例中，第一淺溝槽隔離區域的頂部表面為彎曲的，頂部表面的中間部分低於頂部表面的複數個邊緣部分，以及其中深度在中間部分測量。
根據本揭示內容的一些實施例，一種積體電路結構包括：主體半導體基板；第一凸出鰭、第二凸出鰭和第三凸出鰭，彼此相鄰，第二凸出鰭位於第一凸出鰭和第二凸出鰭之間，其中第一凸出鰭與第二凸出鰭之間間隔第一間距，並且第二凸出鰭與第三凸出鰭之間間隔第二間距，以及其中第一間距和第二間距之間的差距小於約4奈米；第一隔離區域在主體半導體基板上和第一凸出鰭與第二凸出鰭之間；以及第二隔離區域在主體半導體基板上和第二凸出鰭與第三凸出鰭之間，以及其中第二凸出鰭和第三凸出鰭的彎曲值小於約4奈米。在一些實施例中，第一隔離區域的第一高度大於第一隔離區域的深度。在一些實施例中，第一隔離區域的第一高度小於第一隔離區域的深度。
前述概述幾個實施例的特徵，使本領域通常知識者能夠更好地理解本揭示內容的各個方面。本領域通常知識者應當理解，他們可以輕易地使用本揭示內容作為設計或修改其它製程和結構的基礎，以進行與本文介紹的實施例相同的目的和/或實現相同的優點。本領域通常知識者還應當認識到，這種等同的結構並不背離本揭示內容的精神和範圍，並且可以在不背離本揭示內容的精神和範圍的情況下，在此進行各種改變、替換和修改。
5B-5B : 橫截面 6B-6B : 橫截面 10 : 晶圓 20 : 基板 20B-20B : 橫截面 20C-20C : 橫截面 21B-21B : 橫截面 21C-21C : 橫截面 22A : 半導體區域 22B : 半導體區域 24 : 墊氧化物層 24' : 墊氧化物層 26 : 硬光罩層 26' : 硬光罩 28 : 光阻劑 30 : 半導體條帶 30A : 半導體條帶 30B : 半導體條帶 32 : 溝槽 34 : 蝕刻光罩 34BL : 底層 34ML : 中間層 34TL : 頂層 36 : 襯墊介電質 37 : 開口 38 : 介電材料 40 : 淺溝槽隔離區域 40 T: 頂點 42 : 焊墊層 44 : 溝槽 48 : 凸出鰭 48' : 部分 48A : 凸出鰭 48B : 凸出鰭 50 : 矽覆蓋層 52 : 虛擬閘極介電層 52' : 閘極介電質 54 : 虛擬閘極層 54' : 虛擬閘極 54'' : 殘留物 56 : 焊墊層 57 : 多晶矽層 58 : 硬光罩層 58' : 硬光罩 60 : 硬光罩層 60' : 硬光罩 62 : 心軸層 62' : 心軸 64 : 蝕刻光罩 64BL : 底層 64ML : 中間層 64TL : 頂層 66 : 間隙物層 66' : 間隙物 68 : 虛擬閘極堆疊體 70 : 閘極間隙物 72 : 凹槽 74 : 磊晶區域 76 : 接觸蝕刻停止層 78 : 層間介電質 80 : 閘極介電質 82 : 閘極 84 : 閘極堆疊體 85 : 閘極隔離區域 86 : 硬光罩 88 : 矽化物區域 90 : 接觸插塞 94 : 鰭式場效電晶體 102A : 中間線 102B : 中間線 200 : 製程流程 202 : 製程 204 : 製程 206 : 製程 208 : 製程 210 : 製程 212 : 製程 214 : 製程 216 : 製程 218 : 製程 220 : 製程 222 : 製程 224 : 製程 226 : 製程 228 : 製程 230 : 製程 232 : 製程 234 : 製程 236 : 製程 238 : 製程 240 : 製程 D : 深度 D1 : 深度 D2 : 深度 D3 : 深度 D4 : 深度 H : 高度 H1 : 高度 H2 : 高度 P B: 底部間距 P T: 頂部間距 S a: 間距 S b: 間距 S BLR: 間距 S TLR: 間距 W1 : 寬度 W2 : 寬度 W a,5: 寬度 W a,20: 寬度 W a,40: 寬度 W a,60: 寬度 W BL: 寬度 W BR: 寬度 W TL: 寬度 W TR: 寬度
當與附圖一起閱讀時，最好從以下詳細描述中理解本揭示內容的各個方面。需要注意的是，按照工業標準作法，各種特徵沒有按比例繪製。事實上，為了便於討論，可以任意增加或減少各種特徵的尺寸。 第1圖至第4圖、第5A圖、第5B圖、第6A圖、第6B圖、第7圖至第19圖和第22圖至第26圖根據一些實施例說明形成鰭式場效電晶體（FinFETs）的中間階段的透視圖。 第20A圖、第20B圖和第20C圖說明根據一些實施例彎曲且凸出的半導體鰭的俯視圖和橫截面視圖。 第21A圖、第21B圖和第21C圖說明根據一些實施例垂直且凸出的半導體鰭的俯視圖和橫截面視圖。 第27圖說明根據一些實施例相鄰半導體鰭彎曲的決定。 第28圖至第30圖說明根據一些實施例減少鰭彎曲的實施例。 第31圖說明根據一些實施例形成半導體鰭和鰭式場效電晶體的製程流程。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200 : 製程流程 202 : 製程 204 : 製程 206 : 製程 208 : 製程 210 : 製程 212 : 製程 214 : 製程 216 : 製程 218 : 製程 220 : 製程 222 : 製程 224 : 製程 226 : 製程 228 : 製程 230 : 製程 232 : 製程 234 : 製程 236 : 製程 238 : 製程 240 : 製程

Claims (10)

  1. 一種形成積體電路結構之方法，包括：蝕刻一半導體基板，以在一第一半導體條帶與一第二半導體條帶之間形成一第一溝槽，以及在該第二半導體條帶與一第三半導體條帶之間形成一第二溝槽，其中該第二溝槽比該第一溝槽更深；填充該第一溝槽和該第二溝槽，以在該第一半導體條帶與該第二半導體條帶之間形成一第一隔離區域，以及在該第二半導體條帶和該第三半導體條帶之間形成一第二隔離區域；使該第一隔離區域和該第二隔離區域凹陷化，其中一第一凸出鰭、一第二凸出鰭和一第三凸出鰭形成該第一半導體條帶、該第二半導體條帶和該第三半導體條帶的頂部，其中該第一凸出鰭與該第二凸出鰭之間間隔一第一間距，以及該第二凸出鰭與該第三凸出鰭之間間距一第二間距，該第二間距實質上等於該第一間距，其中該第一凸出鰭、該第二凸出鰭和該第三凸出鰭的複數個彎曲值小於約4奈米，該些彎曲值為｜(PT-PB)｜或｜[(WTL+WTR)/2+STLR]-[(WBL+WBR)/2+SBLR]｜，該PT和該PB分別為該第一凸出鰭、該第二凸出鰭及該第三凸出鰭中相鄰的一對的一第一頂部間距和一第一底部間距，該WTL及該WRL和該WTR及該WBR分別為該第一凸出鰭、該第二凸出鰭及該第三凸出鰭中相鄰的一對中的一左邊者的一頂部寬度及一底部寬度和一右邊者的一頂部寬度及一底部寬 度，以及該STLR和該SBLR分別為該左邊者與該右邊者的一第二頂部間距及一第二底部間距；形成一閘極堆疊體在該第二凸出鰭上；以及形成基於該第二凸出鰭的一源極區域和一汲極區域，其中該閘極堆疊體位於該源極區域和該汲極區域之間。
  2. 如請求項1之方法，其中該第一間距和該第二間距的一差值小於約4奈米。
  3. 如請求項1之方法，其中該第一半導體條帶為一薄且高的鰭，具有在該第一半導體條帶的一頂部下方約5奈米處的一第一寬度，以及在該第一半導體條帶的該頂部下方約60奈米處的一第二寬度，其中該第一寬度小於約5奈米，該第二寬度小於約14.5奈米。
  4. 如請求項1之方法，其中該第一隔離區域包含在一裝置晶粒中，並且該裝置晶粒包括複數個鰭式場效電晶體，而且每個該些鰭式場效電晶體包括一額外的凸出鰭和緊鄰該額外的凸出鰭的一額外的隔離區域，以及其中在整個該裝置晶粒中，所有該額外的凸出鰭的高度皆小於相應的該額外的隔離區域的深度。
  5. 如請求項1之方法，其中形成該閘極堆疊體包括： 形成一虛擬閘極堆疊體在該第一凸出鰭上；以及替換該虛擬閘極堆疊體為一替換閘極堆疊體。
  6. 如請求項5之方法，其中形成該虛擬閘極堆疊體包括：沉積一虛擬閘極層在該第一凸出鰭上；形成一心軸在該虛擬閘極層上；形成間隙物在該心軸的複數個相對側壁上；移除該心軸；以及使用該間隙物作為一蝕刻光罩以蝕刻該虛擬閘極層，其中該虛擬閘極層的一剩餘部分形成該閘極堆疊體的一部分。
  7. 一種積體電路結構，包括：一第一凸出鰭，具有在該第一凸出鰭的一第一頂部下方約5奈米處的一第一寬度，以及在該第一凸出鰭的該第一頂部下方約60奈米處的一第二寬度，其中該第一寬度小於約5奈米，該第二寬度小於約14.5奈米；一第二凸出鰭，具有在該第二凸出鰭的一第二頂部下方約5奈米處的一第三寬度，以及在該第二凸出鰭的該第二頂部下方約60奈米處的一第四寬度，其中該第三寬度小於約5奈米，該第四寬度小於約14.5奈米；以及一第一淺溝槽隔離區域，位於該第一凸出鰭和該第二凸出鰭之間，其中該第一淺溝槽隔離區域具有一深度，以及 其中該第一凸出鰭的一第一鰭高小於該深度，並且該第一凸出鰭和該第二凸出鰭的一彎曲值小於4奈米，該彎曲值為｜(PT-PB)｜或｜[(WTL+WTR)/2+STLR]-[(WBL+WBR)/2+SBLR]｜，該PT和該PB分別為該第一凸出鰭與該第二凸出鰭的一第一頂部間距和一第一底部間距，該WTL及該WBL分別為該第一凸出鰭的一頂部寬度及一底部寬度，該WTR及該WBR分別為該第二凸出鰭的一頂部寬度及一底部寬度，以及該STLR和該SBLR分別為該第一凸出鰭與該第二凸出鰭的一第二頂部間距及一第二底部間距。
  8. 如請求項7之積體電路結構，其中該第一凸出鰭包含在一裝置晶粒中，並且該裝置晶粒包括複數個鰭式場效電晶體，而且每個該些鰭式場效電晶體包括一額外的凸出鰭和緊鄰該額外的凸出鰭的一額外的隔離區域，以及其中在整個該裝置晶粒中，所有該額外的凸出鰭的高度皆小於相應的該額外的隔離區域的深度。
  9. 如請求項7之積體電路結構，進一步包括：一第三凸出鰭；以及一第二隔離區域，位於該第二凸出鰭和該第三凸出鰭之間，其中該第一凸出鰭與該第二凸出鰭之間間隔一第一間距，並且該第二凸出鰭與該第三凸出鰭之間間隔一第二間距，以及其中該第一間距和該第二間距之間的一差值小於約4奈米，以及其中該第二凸出鰭和該第三凸出鰭的一額 外的彎曲值小於約4奈米，該額外的彎曲值為｜(PT-PB)｜或｜[(WTL+WTR)/2+STLR]-[(WBL+WBR)/2+SBLR]｜，該PT和該PB分別為該第二凸出鰭與該第三凸出鰭的一第三頂部間距和一第三底部間距，該WTL及該WBL分別為該第二凸出鰭的一頂部寬度及一底部寬度，該WTR及該WBR分別為該第三凸出鰭的一頂部寬度及一底部寬度，以及該STLR和該SBLR分別為該第二凸出鰭與該第三凸出鰭的一第四頂部間距及一第四底部間距。
  10. 一種積體電路結構，包括：一主體半導體基板；一第一凸出鰭、一第二凸出鰭和一第三凸出鰭，彼此相鄰，該第二凸出鰭位於該第一凸出鰭和該第三凸出鰭之間，其中該第一凸出鰭與該第二凸出鰭之間間隔一第一間距，並且該第二凸出鰭與該第三凸出鰭之間間隔一第二間距，以及其中該第一間距和該第二間距之間的一差值小於約4奈米；一第一隔離區域在該主體半導體基板上和該第一凸出鰭與該第二凸出鰭之間；以及一第二隔離區域在該主體半導體基板上和該第二凸出鰭與該第三凸出鰭之間，以及其中該第二凸出鰭和該第三凸出鰭的一彎曲值小於約4奈米，該彎曲值為｜(PT-PB)｜或｜[(WTL+WTR)/2+STLR]-[(WBL+WBR)/2+SBLR]｜，該PT和該PB分別為該第二凸出鰭與該第三凸出鰭的一第 一頂部間距和一第一底部間距，該WTL及該WBL分別為該第二凸出鰭的一頂部寬度及一底部寬度，該WTR及該WBR分別為該第三凸出鰭的一頂部寬度及一底部寬度，以及該STLR和該SBLR分別為該第二凸出鰭與該第三凸出鰭的一第二頂部間距及一第二底部間距。
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