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TW201903958A - 半導體裝置的形成方法 - Google Patents

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TW201903958A
TW201903958A TW106138602A TW106138602A TW201903958A TW 201903958 A TW201903958 A TW 201903958A TW 106138602 A TW106138602 A TW 106138602A TW 106138602 A TW106138602 A TW 106138602A TW 201903958 A TW201903958 A TW 201903958A
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gate
layer
semiconductor
fin
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TW106138602A
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黃彥鈞
唐邦泰
彭治棠
黃泰鈞
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台灣積體電路製造股份有限公司
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Abstract

提供半導體裝置的形成方法，此方法包含執行原子層沉積製程，以沉積介電材料於基底上，使用紫外光將沉積的介電材料硬化，以及在硬化之後，將沉積的介電材料退火。

Description

半導體裝置的形成方法
本發明實施例通常是有關於半導體裝置的製造，且特別是有關於在具有高深寬比(aspect ratio)的開口中，使用原子層沉積(atomic layer deposition，ALD)製程形成介電層。
由於各種電子元件(例如：電晶體、二極體、電阻器、電容器等)的積體密度不斷的提升，半導體產業已經歷快速成長。在大多數情況下，積體密度的提升來自於最小部件深寬的不斷縮小，其使得更多的元件能被整合至指定的面積內。
隨著電晶體深寬縮小，每一部件的深寬也跟著縮小。一個此類部件為淺溝槽隔離(shallow trench isolation，STI)，其用於主動區之間，以隔離一個半導體裝置與另一半導體裝置，且另一部件為在閘極結構之間的層間介電層(inter-layer dielectric，ILD)。部件深寬的縮小常常導致深寬比(aspect ratio)增加，因為開口的寬度變小，但深度可能與先前的一樣。對於具有高深寬比例如深寬比為8：1或更大的先進技術之開口而言，用來填充具有較低深寬比的開口(例如，基底中的淺溝槽隔離或閘極結構之間的層間介電層)的技術可能會有較差的填充結果。
藉由使用可流動的介電材料，可流動的化學氣相 沉積(Flowable chemical vapor deposition，FCVD)製程改善填充結果。可流動的介電材料，顧名思義，可流動以填入間隙中的孔洞。通常會添加各種化學成分至含矽的前驅物中，使沉積的膜能夠流動。在沉積可流動的膜之後，將其硬化，然後退火，以移除添加的化學成分，形成介電層，例如氧化矽。通常在高溫下，例如大於600℃或大於1000℃，將可流動的膜硬化及退火，以獲得期望的機械性質(mechanical property)。然而，半導體裝置的熱預算(thermal budget)可能無法容許如此高的溫度。當在較低溫下(例如在300℃和700℃之間)硬化時，可流動的膜的機械性質，例如溼蝕刻速率(wet etch rate，WER)退化(例如溼蝕刻速率增加)，其對於後續製程可能有不利的影響。本發明所屬技術領域亟需低溫沉積法，其能填充高深寬比的開口。
根據一些實施例，半導體裝置的形成方法包含執行原子層沉積製程，以沉積介電材料於基底上，使用紫外光將沉積的介電材料硬化，以及在硬化之後，將沉積的介電材料退火。
根據另一些實施例，半導體裝置的形成方法包含使用原子層沉積製程，將絕緣材料填入基底上的凹陷中，以及執行後處理，以降低絕緣材料的蝕刻速率。
根據又一些實施例，鰭式場效電晶體的形成方法包含形成突出於基底上的鰭，執行原子層沉積製程，以沉積氧化物膜於鄰近鰭的凹陷中，其中原子層沉積製程的執行包含供 應包含前驅物和氧化劑的氣體至具有基底的沉積腔，以形成氧化物膜的第一層，從沉積腔移除氣體，以及執行電漿製程，以處理氧化物膜的第一層。此方法更包含使用紫外光將氧化物膜硬化，以及使用蒸氣退火製程將氧化物膜退火。
30、100‧‧‧鰭式場效電晶體
32、50‧‧‧基底
34‧‧‧隔離區
36‧‧‧鰭
38、66、96‧‧‧閘極介電層
40、98‧‧‧閘極電極
42、44、80‧‧‧源極/汲極區
52‧‧‧墊氧化物層
56‧‧‧墊氮化物層
58、70‧‧‧遮罩
60T、62T、64T‧‧‧頂面
60‧‧‧半導體條
61‧‧‧溝槽
62‧‧‧隔離區(淺溝槽隔離區)
63、69、71、73、75、77‧‧‧絕緣材料
64‧‧‧半導體鰭
65‧‧‧區域
68‧‧‧閘極
71A‧‧‧O-Si-O-SiH3鍵
72‧‧‧閘極密封間隔物
73A‧‧‧O-Si-OH鍵
75A‧‧‧O-Si-O鍵
77A‧‧‧Si-O-SiH3鍵
86‧‧‧閘極間隔物
90、104‧‧‧層間介電層
92、102‧‧‧接觸
810‧‧‧紫外光硬化製程
910‧‧‧退火製程
1000‧‧‧方法
1010、1020、1030‧‧‧步驟
W‧‧‧寬度
H‧‧‧深度
A-A、B-B、C-C‧‧‧剖面
為了更完整的理解本發明實施例及其優點，以下配合所附圖式作詳細說明。
第1圖為鰭式場效電晶體(Fin field-effect transistor，FinFET)的三維示意圖。
第2、3、4A、5A、6A、7A和8-16圖係根據一些實施例，繪示鰭式場效電晶體在各個製造階段的剖面圖。
第4B、5B、6B和7B圖係根據一些實施例，分別繪示第4A、5A、6A和7A圖所繪示的絕緣材料的化學鍵。
第17圖係根據一些實施例，繪示半導體結構的製造方法的流程圖。
以下揭露內容提供了許多不同實施例或範例，以實現本發明實施例的不同部件。以下描述各部件及其排列方式的具體範例，以簡化本發明實施例。當然，這些僅僅是範例，而不在於限定本發明實施例之保護範圍。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明實施例可在 各個範例中重複參考標號及/或字母。此重複是為了簡單和清楚的目的，其本身並非用於指定所討論的各個實施例及/或配置之間的關係。
再者，在此可以使用空間相關用語，例如“在...底下”、“在...下方”、“下”、“在...上方”、“上”和類似用語，以易於描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件之間的關係。除了圖中所示的方位外，空間相關用語可涵蓋裝置在使用或操作中的不同方位。裝置可以採用其他方位定向(旋轉90度或在其他方位上)，並且在此使用的空間相關描述可以同樣地作出相應的解釋。
本發明的實施例係描述在特定的背景中，特別是在鰭式場效電晶體(Fin field-effect transistor，FinFET)的淺溝槽隔離區中形成氧化物層。這些實施例為非限定的示範例。本發明所屬技術領域中具有通常知識者可以理解的是，本發明實施例所揭露的方法可用於形成其它材料或層(例如層間介電層)，及/或可應用於其它半導體裝置(例如平面式電晶體)的製造中。
第1圖繪示三維示意圖中鰭式場效電晶體30的示範例。鰭式場效電晶體30包含在基底32上的鰭36。基底32包含隔離區34，且鰭36從相鄰的隔離區34之間突出且在相鄰的隔離區34之上。閘極介電層38沿著鰭36的側壁且在鰭36的頂面上，且閘極電極40在閘極介電層38上。相關於閘極介電層38和閘極電極40，源極/汲極區42和44設置於鰭36的相對兩側。第1圖進一步說明用於後續圖式的基準剖面。剖面B-B跨過鰭式場效電 晶體30的通道、閘極介電層38和閘極電極40。剖面C-C平行於剖面B-B，且跨過源極/汲極區42。剖面A-A垂直於剖面B-B且沿著鰭36的縱軸，並且在例如源極/汲極區42和44之間的電流方向上。為了清楚明暸，後續圖式提及這些基準剖面。
根據一些實施例，第2-4B、5A、6A、7A、8A和9-14圖繪示鰭式場效電晶體100在各個製造階段的剖面圖。除了複數個鰭以外，鰭式場效電晶體100類似於第1圖的鰭式場效電晶體30。第2-3、4A、5A、6A、7A和8-11圖繪示鰭式場效電晶體100沿著剖面B-B的剖面圖。第12和13圖繪示說明沿著剖面C-C的剖面圖，第14和15圖繪示沿著剖面A-A的剖面圖。
第2圖繪示基底50。基底50可為半導體基底，例如整體半導體、絕緣體上的半導體(semiconductor-on-insulator，SOI)基底或類似基底，且基底可被摻雜(例如，用P型或N型的摻雜物)或不摻雜。基底50可為晶圓，例如矽晶圓。基本上，絕緣體上的半導體(SOI)基底包含在絕緣層上形成的半導體材料層。絕緣層例如可為埋藏氧化物(buried oxide，BOX)層、氧化矽層或類似絕緣層。提供絕緣層於基底上，基底通常為矽或玻璃基底。也可使用其它基底，例如多層或梯度基底(gradient substrate)。在一些實施例中，基底50的半導體材料可包含矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦；合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或前述之組合。
基底50可包含積體電路裝置(未繪示)。如本發明所屬技術領域中具有通常知識者所了解的，可於基底50之中和/ 或之上形成各式各樣的積體電路裝置，例如電晶體(transistor)、二極體(diode)、電容器(capacitor)、電阻器(resistor)、類似的裝置或前述之組合，以產生用於鰭式場效電晶體的設計之結構和功能要求。可使用任何合適的方法形成積體電路裝置。
參閱第3圖，使用例如光微影技術將第2圖所示的基底50圖案化。例如，於基底50上形成遮罩層，遮罩層例如為墊氧化物層52和上方墊氮化物層56。墊氧化物層52可為薄膜，其包含例如使用熱氧化製程形成的氧化矽。墊氧化物層52可作為基底50和上方墊氮化物層56之間的黏著層。在一些實施例中，墊氮化物層56由氮化矽、氮氧化矽、碳化矽、氮碳化矽、類似材料或前述之組合形成，且可使用低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)或電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)形成墊氮化物層56，作為示範例。
可使用光微影技術將遮罩層圖案化。通常光微影技術使用光阻材料(未繪示)，並將光阻材料沉積、照輻射(曝光)和顯影，以移除部分的光阻材料。剩餘的光阻材料保護下方材料，例如在此示範例中的遮罩層，使其免於後續的製程步驟的傷害，例如蝕刻。在此示範例中，光阻材料用來將墊氧化物層52和墊氮化物層56圖案化，以形成圖案化的遮罩58，如第3圖所繪示。
圖案化的遮罩58接著用來將基底50露出的部分圖案化，以形成溝槽61，藉此在相鄰的溝槽61之間定義出半導體 條60，如第3圖所繪示。在一些實施例中，藉由在基底50中蝕刻出溝槽，形成半導體條60。蝕刻可為任何可接受的蝕刻製程，例如反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)，類似蝕刻或前述之組合。蝕刻可為異向性。如以下將會討論的，接著用介電材料(例如氧化矽)填充溝槽61，相鄰於半導體條60形成隔離區，例如淺溝槽隔離(shallow trench isolation，STI)區。在一些實施例中，溝槽61可為彼此平行的條狀(從頂部看)且緊密地與彼此隔開。在一些實施例中，溝槽61可為連續的且圍繞半導體條60。在半導體條60形成之後，可藉由蝕刻或任何合適的方法移除圖案化的遮罩58。
如同下文將更詳細地討論，在溝槽61中形成絕緣材料63(見第8圖)，且之後將絕緣材料63凹陷，以形成淺溝槽隔離區62(見第10圖)。在本發明實施例中，半導體條60的上部從相鄰的淺溝槽隔離區62之間突出，且稱為半導體鰭或鰭。
在先進的半導體製程技術中，溝槽61可具有小於10nm的寬度W和大於20的深寬比(深度H和寬度W的比)。對例如旋轉塗佈製程或可流動的化學氣相沉積的方法而言，填充具有如此高深寬比的溝槽或間隙可為例如旋轉塗佈(spin-on)製程或可流動的化學氣相沉積(flowable chemical vapor deposition，FCVD)製程之方法的挑戰。例如，如果使用旋轉塗佈製程或可流動的化學氣相沉積(FCVD)製程填充溝槽61，可能需要高溫(例如高於600℃)退火製程將沉積的可流動介電材料轉變為氫化物(例如氧化矽)，並獲得氧化物期望的物理性質(例 如溼蝕刻速率和/或硬度)。
然而，旋轉塗佈製程或可流動的化學氣相沉積製程所需的高溫退火製程可能會產生一些問題，例如損失臨界深寬(critical dimension，CD)和/或鰭彎曲。損失臨界深寬和鰭彎曲可起因於在高溫(例如高於600℃)下，沉積的介電材料(例如可流動的介電材料)的分佈不均和沉積的介電材料的高收縮因子(shrinkage factor)。例如，由於半導體裝置的特定設計，少量(例如體積)的介電材料可沉積於半導體鰭的第一側上，且大量的介電材料可沉積於相對於第一側之鰭的第二側上。當沉積的介電材料在高溫下退火時，因為在鰭的第一側和第二側的介電材料的體積不同，將會在鰭的第一側和第二側施加不同大小的壓力。壓力的不平衡因介電材料在高溫下的高收縮因子而更惡化，可能導致鰭彎曲。鰭彎曲可能傷害鰭，導致所製造的半導體裝置的效能降低或故障。壓力的不平衡也可能導致半導體裝置的部件的位置，例如鰭，發生偏移，因此改變部件的深寬和導致臨界深寬的損失。如同下文將更詳細地描述，原子層沉積製程之後進行紫外光硬化製程和熱退火製程(例如蒸汽退火製程)，所有製程皆在低溫(例如低於450℃)下執行，以填充具有高深寬比的間隙，並避免或減少臨界深寬的損失和鰭彎曲的問題。
第4A至7B圖繪示用於形成絕緣材料63(見第8圖的標號)的原子層沉積製程。第4A、5A、6A和7A圖繪示在絕緣材料63的形成製程的過程中，鰭式場效電晶體100的剖面圖。為了清楚，在第4A、5A、6A和7A圖中只繪示兩個半導體條60。 第4B、5B、6B和7B圖分別對應第4A、5A、6A和7A圖，並繪示在絕緣材料63的形成製程的過程中所形成的化學鍵。為了簡潔，在第4B、5B、6B和7B圖中只繪示一個半導體條60(例如：在第4A、5A、6A和7A圖的右側的半導體條60)。
參閱第4A圖，將鰭式場效電晶體100放置於沉積腔(未繪示)中，且執行原子層沉積製程，以在鰭式場效電晶體100上沉積絕緣材料71。在一些實施例中，使用SiH3N(C3H7)2(也稱為LTO520)作為前驅物，執行原子層沉積製程。在一些實施例中，前驅物LTO520和O3一起供應至沉積腔。前驅物LTO520可為氣態，且O3可為電漿態。在一些示例性實施例中，以前驅物LTO520的流速在50標準立方公分每分鐘(standard cubic centimeter per minute，sccm)和100sccm之間，例如：75sccm；O3的流速在約4000和8000sccm之間，例如6000sccm；壓力在約1.5tort和約2.2torr之間，例如1.6torr；以及溫度在約350℃和約450℃之間，例如400℃，執行原子層沉積製程。可根據沉積的絕緣材料的目標厚度調整沉積時間。例如，約20分鐘至約60分鐘的原子層沉積製程時間可用於沉積約200Å的絕緣材料71。在一些實施例中，原子層沉積製程包含複數個沉積循環，每一沉積循環沉積約0.4Å至約1Å的絕緣材料71。
在一些實施例中，半導體條60和基底50包含矽，且引入沉積腔的LTO520吸附至半導體條60和基底50的表面上，形成O-SiH3N(C3H7)2鍵。此外，由於與O3(例如O3電漿)發生化學反應，在半導體條60和基底50的表面形成O-Si-O-H鍵。在一些實施例中，LTO520傾向與在半導體條60和基底50的表面 的O-Si-O-H鍵反應，透過化學吸附(chemisorption)形成O-Si-O-SiH3鍵。LTO520的吸附和/或化學吸附形成一層絕緣材料71，如第4A圖所繪示。LTO520的化學吸附的公式如以下式(1)所提供：O-Si-O-H+SiH3N(C3H7)2=O-Si-O-SiH3+NH(C3H7)2 (1)第4B圖說明絕緣材料71的O-Si-O-SiH3鍵71A。
參閱第5A圖，O3可與LTO520一起被導入沉積腔中，將LTO520和絕緣材料71氧化。在一些實施例中，O3作為氧化劑並與O-SiH3鍵和/或O-SiH3N(C3H7)2鍵反應(例如氧化)，以形成O-Si-OH鍵，藉此將那層絕緣材料71轉變為絕緣材料73。第5B圖說明絕緣材料73的O-Si-OH鍵73A。值得注意的是，雖然第4A和5A圖以兩個分開的步驟繪示絕緣材料71的形成和絕緣材料71的氧化(變為絕緣材料73)，但絕緣材料71的形成和絕緣材料71的氧化可在沉積腔中同時發生，因為LTO520和O3可以採用LTO520和O3的混合物一起被導入沉積腔中。
接著，從沉積腔抽出(例如用幫浦)沉積腔內的氣體，其可包含未反應的LTO520、O3和化學反應的副產物。在一些實施例中，氣體抽出之後，沉積腔內的壓力在約1.5torr和約2.2torr之間。
再來，氣體抽出之後，以電漿製程處理絕緣材料73，如第6A圖所示。在一些實施例中，藉由將O2電漿導入沉積腔執行電漿製程。在一些示例性實施例中，用以O2電漿的流速在約50sccm和約100sccm之間，例如75sccm；壓力在約1.5torr和約2.2torr之間，例如1.6torr；以及溫度在約350℃和約450 ℃之間，例如400℃，執行電漿製程。在靠近半導體條60的頂面的地方(例，靠近半導體條60之遠離基底50的上表面的表面)，O2電漿與絕緣材料73的O-Si-OH鍵反應，且在半導體條60的頂面附近形成O-Si-O鍵，藉此將絕緣材料73的頂部部分轉變為絕緣材料75(例：氧化矽)。第6B圖繪示絕緣材料75的O-Si-O鍵75A和絕緣材料73的O-Si-OH鍵73A。在後續的原子層沉積循環中，絕緣材料75的O-Si-O鍵可減緩LTO520的吸附/化學吸附。絕緣材料75和絕緣材料73可統稱為絕緣材料63的第一層，其藉由原子層沉積製程的第一沉積循環形成。雖然未繪示，在O2電漿製程之後，且在原子層沉積製程的第二沉積循環之前，可執行抽氣製程(evacuation process)，以排出沉積腔內的氣體。
第4A至6B圖繪示原子層沉積的沉積循環。在一些實施例中，原子層沉積製程包含執行多個沉積循環，每一沉積循環重複第4A至6B圖所示的製程，並形成絕緣材料63的一額外的層(例，絕緣材料63的第二層、絕緣材料63的第三層，等等)，直到絕緣材料63達到目標厚度或溝槽61被絕緣材料63填滿。
第7A圖說明原子層沉積製程的第二沉積循環的起始，在此形成第二層絕緣材料77，類似於第4A圖的絕緣材料71。值得注意的是，由於O-Si-O鍵靠近半導體條60的上表面，LTO520的吸附/化學吸附受到阻礙，因此絕緣材料77在第一層絕緣材料63上且沿著溝槽61的側壁和底部形成。沿著寬度W的方向(見第3圖)測量，絕緣材料77的厚度沿著從半導體條60之遠離基底50的上表面至基底50的方向增加。例如，絕緣材料77之 靠近半導體條60的上表面的第一厚度小於絕緣材料77之靠近構槽61底部的第二厚度。在說明的示範例中，絕緣材料77的上表面形成V形。第7B圖繪示絕緣材料77的Si-O-SiH3鍵77A和絕緣材料75的O-Si-O鍵75A。
第8圖繪示原子層沉積製程完成後的鰭式場效電晶體100。如第8圖所繪示，絕緣材料63，其可包含多層具有O-Si-O鍵和O-Si-OH鍵的絕緣材料，填入溝槽61。值得注意的是，原子層沉積製程為順應性沉積製程，因此對具有寬開口的區域而言(例如寬度大於0.1μm的開口)，原子層沉積可不完全填滿寬開口，在這情形下，可使用傳統沉積製程，例如物理氣相沉積(physical vapor deposition，PVD)或化學氣相沉積(chemical vapor deposition，CVD)，以填滿寬開口沒被原子層沉積製程填滿的部分。例如，第8圖顯示絕緣材料69填入凹陷沒被絕緣材料63填入的部分，且絕緣材料63由原子層沉積製程所形成。絕緣材料69可為氧化物，例如氧化矽、氮化物、類似材料或前述之組合，並可藉由化學氣相沉積、物理氣相沉積或其它合適的形成方法形成。在一些實施例中，原子層沉積製程完全填滿所有的開口，且省略絕緣材料69。為了簡潔，在後續的製程中未繪示絕緣材料69。
進一步在第8圖中，平坦化製程，例如化學機械研磨(chemical mechanical polish，CMP)，可移除任何過多的絕緣材料63，使得絕緣材料63的頂面和半導體條60的頂面為共平面。
繼續參閱第8圖，原子層沉積製程後，執行紫外光 硬化製程810，以硬化沉積的絕緣材料63。可在沉積腔中或者在與沉積腔不同的腔中，執行紫外光硬化製程810。在一些實施例中，使用波長在約200nm和約400nm之間的紫外光，執行紫外光硬化製程810。例如，市售的H+燈泡可作為紫外光源。紫光外硬化製程的時間間隔可在約1分鐘和約4分鐘之間，但其它數值也有可能。在一些實施例中，紫光外硬化製程的溫度在約10℃和約450℃之間。在一些實施例中，紫外光硬化製程將未轉變的鍵(例如O-SiH3鍵)轉變為O-Si-懸鍵(dangling bond)，因此改善絕緣材料63的物理性質(例如溼蝕刻速率和/或硬度)。
沒有紫外光硬化製程810，絕緣材料63的區域65(例如相鄰的半導體條60之間的中央區域)可能具有比絕緣材料63的其它區域還差的物理性質(例如較快的溼蝕刻速率和/或較軟)，這是因為例如未轉變的前驅物吸附在原子層沉積製程的最後沉積循環的過程中所形成的絕緣材料層的表面。這些差的區域65如果置之不理，可能會對鰭式場效電晶體的後續製程造成負面的影響(例如導致鰭的高度損失)。有紫外光硬化製程810，在絕緣材料63的區域65中未轉變的鍵會轉變為O-Si-O鍵，因此避免或減少上述的問題。
接著，參閱第9圖，對鰭式場效電晶體100執行退火製程910。在一些實施例中，退火製程910進一步將未轉變的鍵(例如O-Si-OH鍵)轉變為O-Si-O鍵，因此改善絕緣材料63的物理性質(例如溼蝕刻速率和/或硬度)。在一些示例性實施例中，退火製程910為蒸氣退火(steam anneal)製程。可在不同於沉積腔或紫外光硬化腔的退火腔中執行退火製程910。在一些 示例性實施例中，在溫度約350℃和約450℃之間執行蒸氣退火製程。在各種實施例中，蒸氣退火製程的時間間隔為約30分鐘和約120分鐘之間，但其它數值也有可能。
在紫外光硬化製程810和退火製程910之後，絕緣材料63轉變成氧化物(例如氧化矽)，因此絕緣材料63也可稱為介電材料或氧化物膜。在一些實施例中，從絕緣材料63的上表面63U至下表面63L，絕緣材料63具有一致的溼蝕刻速率。在繪示的實施例中，絕緣材料63的溼蝕刻速率和熱氧化矽的溼蝕刻速率的比值小於約1.5。值得注意的是，由於在較低的溫度(例如低於約450℃)下執行原子層沉積製程、紫外光硬化製程和退火製程，所以可避免或減少上述討論的有關高溫退火(例如高於約600℃)的問題，例如鰭彎曲和損失臨界深寬。
第10圖繪示將絕緣材料63凹陷，例如形成淺溝槽隔離(shallow trench isolation，STI)區(也稱為隔離區)62。凹陷出隔離區62，使得半導體條60的上部部分從相鄰的隔離區62之間突出，並形成半導體鰭64。隔離區62的頂面可具有如圖繪示的平坦表面、外凸表面、內凹表面(例如碟狀)或前述之組合。藉由合適的蝕刻，可形成隔離區62的頂面為平坦、外凸和/或內凹。可使用可接受的蝕刻製程，例如對隔離區62的材料有選擇性的蝕刻，凹陷出隔離區62。例如，可使用化學氧化物移除，其利用CERTAS®蝕刻或Applied Materials SICONI設備或稀釋氫氟酸(dHF)。
第2至10圖繪示形成半導體鰭64的實施例，但可在各種不同製程中形成半導體鰭。在一些示範例中，可藉由在基 底中蝕刻出溝槽以形成半導體條；可用介電層填入溝槽；以及可將介電層凹陷，使得半導體條從介電層突出，以形成半導體鰭。在另一些示範例中，可在基底的頂面上形成介電層；可穿過介電層蝕刻出溝槽；可在溝槽中磊晶成長同質磊晶結構；以及可將介電層凹陷，使得同質磊晶結構從介電層突出，以形成半導體鰭。在又一些示範例中，異質磊晶結構可用於半導體鰭。例如，可將半導體條凹陷，以及在凹陷處中磊晶成長與半導體條不同的材料。在一些更進一步的實施例中，可在基底的頂面上形成介電層；可穿過介電層蝕刻出溝槽；可使用與基底不同的材料在溝槽中磊晶成長異質磊晶結構；以及可將介電層凹陷，使得異質磊晶結構從介電層突出，形成半導體鰭。在磊晶成長同質磊晶或異質磊晶結構的實施例中，成長的材料可在成長過程中進行原位(in situ)摻雜，其可免除之前或後續的植入，雖然原位和植入摻雜可一起使用。再者，在NMOS區中磊晶成長與PMOS區的材料不同的材料可能是有好處的。在各種實施例中，半導體鰭可包含矽鍺(SixGe1-x，其中x可介於大約0和1之間)、碳化矽、純或大致上純的鍺、第III-V族化合物半導體、第II-VI族化合物半導體或類似材料。例如，用於形成第III-V族化合物半導體的可用材料包含，但不限於，InAs、AlAs、GaAs、InP、GaN、InGaAs、InAlAs、GaSb、AlSb、AlP、GaP及類似材料。
第11圖繪示在半導體鰭64上形成閘極結構。在半導體鰭64和隔離區62上形成介電層(未繪示)。介電層例如可為氧化矽、氮化矽、多層的前述材料或類似材料，且根據可接受 的技術，可沉積或熱成長介電層。在一些實施例中，介電層可為高介電常數介電材料，且在這些實施例中，介電層可具有大於約7.0的介電常數，且可包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金屬氧化物或矽酸鹽、多層的前述材料和前述之組合。介電層的形成方法可包含分子束沉積(molecular-beam deposition，MBD)、原子層沉積(atomic layer deposition，ALD)、電漿增強化學氣相沉積(plasma-enhanced CVD，PECVD)和類似方法。
在介電層上形成閘極層(未繪示)，且在閘極層上形成遮罩層(未繪示)。可在介電層上沉積閘極層，然後將閘極層平坦化，例如利用化學機械研磨。遮罩層可沉積於閘極層上。閘極層例如可由多晶矽形成，但其它材料也可使用。在一些實施例中，閘極層可包含含金屬的材料，例如TiN、TaN、TaC、Co、Ru、Al、前述之組合或多層的前述材料。遮罩層可由，例如氮化矽或類似材料形成。
在這些層形成之後，使用可接受的光微影和蝕刻技術將遮罩層圖案化，以形成遮罩70。然後，藉由可接受的蝕刻技術，將遮罩70的圖案轉移至閘極層和介電層，以形成閘極68和閘極介電層66。閘極68和閘極介電層66覆蓋半導體鰭64各自的通道區。閘極68也可具有與各自的半導體鰭64的縱向方向大致垂直的縱向方向。
第12和13圖繪示鰭式場效電晶體100沿著剖面C-C的剖面圖。參閱第12圖，在隔離區62、半導體鰭64、閘極68和遮罩70的露出的表面上形成閘極密封間隔物72(未繪示於第12 圖中，請見第14圖)。熱氧化或沉積製程可形成閘極密封間隔物72。在一些實施例中，閘極密封間隔物72可由氮化物形成，例如氮化矽、氮氧化矽、碳化矽、氮碳化矽、類似材料或前述之組合。然後移除閘極密封間隔物72在閘極結構的側壁以外的部分。在一些實施例中，可使用異向性蝕刻製程，例如乾蝕刻製程，移除閘極密封間隔物72在閘極結構的側壁以外的部分。
接著，藉由鰭移除製程，移除半導體鰭64在閘極結構以外的部分。在移除部分的半導體鰭64的過程中，閘極結構可作為遮罩。在一些實施例中，移除半導體鰭64在閘極結構以外的部分為多步驟的移除製程。在一些實施例中，多步驟的移除製程包含第一乾蝕刻製程和第二溼蝕刻製程。在一些實施例中，藉由鰭移除製程，移除半導體鰭64和半導體條64的頂部部分，使得半導體條60的剩餘部分的頂面60T在隔離區62的頂面62T的下方延伸，如第12圖所繪示。在另一些實施例中，在鰭移除製程之後，留下半導體鰭64的底部部分，這情況下，半導體鰭64的剩餘底部部分的頂面64T(在第12圖中以虛線繪示)在隔離區62的頂面62T的上方延伸。為了有助於以下的討論，半導體鰭64/60指的是鰭移除製程之後，半導體鰭64和/或半導體條60的剩餘部分。
接著，如第12圖所繪示，在半導體鰭64/60上方形成源極/汲極區80。源極/汲極區80由磊晶成長材料而形成，例如藉由金屬有機化學氣相沉積(metal-organic CVD，MOCVD)、分子束磊晶(molecular beam epitaxy，MBE)、液相磊晶(liquid phase epitaxy，LPE)、氣相磊晶(vapor phase epitaxy，VPE)、 選擇性磊晶成長(selective epitaxial growth，SEG)、類似方法或前述之組合。
在第12圖的示範例中，鄰近的半導體鰭64/60的源極/汲極區80不會合併在一起，而維持分開的源極/汲極區80。在另一些實施例中，如第13圖所繪示，由於隔離區62在相鄰的半導體鰭64/60之間的阻擋，先在半導體鰭64/60上的凹陷中(例如鰭移除製程產生的凹陷)垂直地成長源極/汲極區80，在此時，不會水平地成長源極/汲極區80。在凹陷完全填滿後，垂直且水平地成長源極/汲極區80，以形成小切面(facet)。在第13圖所繪示的實施例中，相鄰的半導體鰭64/60的源極/汲極區80合併，形成連續的磊晶源極/汲極區80。
在產生的鰭式場效電晶體為N型鰭式場效電晶體的一些示例性實施例中，源極/汲極區80包含碳化矽(SiC)、磷化矽(SiP)、摻雜磷的碳化矽(SiCP)或前述之類似材料。在產生的鰭式場效電晶體為P型鰭式場效電晶體的另一些示例性實施例中，源極/汲極區80包含SiGe和P型雜質，例如硼或銦。
可將摻雜物植入磊晶源極/汲極區80，以形成源極/汲極區80，之後執行退火。植入製程可包含形成及將遮罩圖案化，遮罩例如為光阻，以覆蓋鰭式場效電晶體被保護而免於植入製程的區域。源極/汲極區80可具有範圍為約10E19 cm-3至約10E21 cm-3的雜質濃度。在一些實施例中，在磊晶成長製程的過程中，磊晶源極/汲極區80可在原位(in situ)摻雜，在這情況下，可不需要植入製程。
第14圖繪示在形成磊晶源極/汲極區80之後，沿著 第1圖的剖面A-A的鰭式場效電晶體100。如第14圖所繪示，磊晶源極/汲極區80可具有從半導體鰭64各自的表面升起的表面(例如升起至半導體鰭64的非凹陷部分之上)且可具有小切面。第14圖進一步繪示閘極間隔物86，其位於沿著閘極結構的側壁的閘極密封間隔物72上。可藉由順應性地沉積材料並接著將材料異向性蝕刻，形成閘極間隔物86。閘極間隔物86的材料可為氮化矽、矽碳氮(SiCN)、前述之組合或類似材料。可在磊晶源極/汲極區80之前或之後，形成閘極間隔物86。在一些實施例中，在磊晶源極/汲極區80的磊晶製程之前，於閘極密封間隔物72上形成虛設閘極間隔物，然後，在磊晶源極/汲極區80形成之後，移除虛設閘極間隔物並用閘極間隔物86取代。
可執行鰭式場效電晶體裝置的後續製程，例如形成一或更多的層間介電層，以及形成接觸(contact)，在此不討論以上的細節。
在一些實施例中，可使用閘極後(gate-last)製程(有時稱為取代閘極(replacement gate)製程)。在那些實施例中，閘極68和閘極介電層66可被視為虛設結構，且在後續的製程過程中，會被移除並用主動閘極和主動閘極介電層取代。
第15和16圖繪示根據一些實施例之閘極後結構製程的中間階段的剖面圖。第15和16圖為沿著第1圖的剖面A-A的剖面圖。
第15圖繪示第14圖的製程之後的結構，但有執行額外的步驟。這些額外的步驟包含在第14圖所繪示的結構上形成層間介電層(interlayer dielectric，ILD)90，移除閘極68(在此 實施例中，有時稱為虛設閘極)、閘極密封間隔物72和閘極介電層66(在此實施例中，有時稱為虛設閘極介電層)位於閘極68正下方的部分。
在一些實施例中，層間介電層90由介電材料形成，例如磷矽酸鹽玻璃(phosphosilicate glass、PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phosphosilicate Glass，BPSG)、無摻雜的矽酸鹽玻璃(undoped silicate glass，USG)或類似材料，並且可藉由合適的方法，例如化學氣相沉積、電漿增強化學氣相沉積或可流動的化學氣相沉積來沉積介電材料。
根據一些實施例，在蝕刻步驟中移除閘極68、閘極介電層66和閘極密封間隔物72，因此形成凹陷。每一凹陷露出各自的半導體鰭64的通道區。每一通道區設置於相鄰的一對磊晶源極/汲極區80之間。在移除的期間，當蝕刻虛設閘極時，虛設閘極介電層可作為蝕刻停止層(etch stop layer)。在移除虛設閘極之後，可接著移除虛設閘極介電層和閘極密封間隔物72。
此外，在第15圖中，形成閘極介電層96和閘極電極98作為取代閘極(replacement gate)。閘極介電層96順應性地沉積於凹陷中，例如在半導體鰭64的頂面和側壁上，在閘極間隔物86的側壁上，以及在層間介電層90的頂面上。根據一些實施例，閘極介電層96包含氧化矽、氮化矽或多層的前述材料。在另一些實施例中，閘極介電層96包含高介電常數介電材料，且在這些實施例中，閘極介電層96可具有大於約7.0的介電常 數，且可包含Hf、Al、Zr、La、Mg、Ba、Ti、Pb的金屬氧化物或矽酸鹽，或前述之組合。閘極介電層96的形成方法可包含分子束沉積、原子層沉積、電漿增強化學氣相沉積和類似方法。
接著，閘極電極98分別沉積於閘極介電層96上，且填入凹陷的剩餘部分。閘極電極98可由含金屬的材料製成，例如TiN、TaN、TaC、Co、Ru、Al、前述之組合或多層的前述材料。在用閘極電極98填滿後，可執行平坦化製程，例如化學機械研磨，以移除閘極介電層96和閘極電極98之材料的過多部分，其中過多部分在層間介電層90的頂面上。閘極電極98和閘極介電層96的材料產生的剩餘部分因此而形成所產生的鰭式場效電晶體的取代閘極。
在第16圖中，層間介電層104沉積於層間介電層90上。在第16圖中進一步繪示，穿過層間介電層104和層間介電層90形成接觸92，且穿過層間介電層104形成接觸接觸102。在一些實施例中，層間介電層104為可流動的膜，其藉由可流動的化學氣相沉積法形成。在一些實施例中，層間介電層104由介電材料形成，例如磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼的磷矽酸鹽玻璃(BPSG)、無摻雜的矽酸鹽玻璃(USG)或類似材料，並且可藉由任何合適的方法，例如化學氣相沉積或電漿增強化學氣相沉積來沉積介電材料。穿過層間介電層90和104形成接觸92的開口。穿過層間介電層104形成接觸102的開口。這些開口可全部在同一製程中同時形成，或在分開的製程中形成。使用可接受的光微影和蝕刻技術形成這些開口。在開口中形成導電材料和襯層，例如擴散阻擋層、黏著層 或前述類似層。襯層可包含鈦、氮化鈦、鉭、氮化鉭或前述類似材料。導電材料可為銅、銅合金、銀、金、鎢、鋁、鎳或前述類似材料。可執行平坦化製程，例如化學機械研磨，從層間介電層104的表面移除過多的材料。剩餘的襯層和導電材料在開口中形成接觸92和102。可執行退火製程，在磊晶源極/汲極區80和接觸92的界面分別形成矽化物。接觸92與磊晶源極/汲極區80物理性地和電性地耦合，且接觸102與閘極電極98物理性地和電性地耦合。
第17圖說明根據一些實施例，半導體結構的製造方法1000的流程圖。應了解的是，第17圖所示的實施例方法僅為許多可能的實施例方法中的一個示範例。本發明所屬技術領域中具有通常知識者將可理解，許多變動、替代或修飾皆可使用。例如，可增加、移除、取代、重新安排和重複第17圖所述的各種步驟。
參閱第17圖，在步驟1010，執行原子層沉積製程，沉積介電材料於基底上。在步驟1020，使用紫外光將沉積的介電材料硬化。在步驟1030，硬化之後，將沉積的介電材料退火。
實施例可達成許多優點。本文揭露的實施例方法使用原子層沉積製程，接著執行紫外光硬化製程，且在低溫(例如低於約450℃)下執行退火製程(例如蒸氣退火製程)，以形成絕緣材料63。由於使用低溫製程，可避免或減少鰭彎曲和損失臨界深寬。此外，紫外光硬化將未轉變的鍵轉變成O-Si-O鍵，藉此，絕緣材料63不會有弱區域。藉由本文揭露的方法形成的絕緣材料63對後續製程而言，具有改善的物理性質(例如低溼 蝕刻速率和一致的溼蝕刻速率)，因此產生較佳的半導體裝置效能。
在一些實施例中，半導體裝置的形成方法包含執行原子層沉積製程，以沉積介電材料於基底上，使用紫外光將沉積的介電材料硬化，以及在硬化後，將沉積的介電材料退火。
在另一些實施例中，原子層沉積製程的執行包含供應包含SiH3N(C3H7)2和O3的氣體至具有基底的沉積腔。
在又一些實施例中，SiH3N(C3H7)2的流速介於約50標準立方公分每分鐘(standard cubic centimeter per minute，sccm)和約100sccm之間，且O3的流速介於約4000sccm和約8000sccm之間。
在又一些實施例中，原子層沉積製程在約1.5torr和約2.2torr之間的壓力下執行。
在又一些實施例中，原子層沉積製程的執行更包含在供應氣體之後，供應O2電漿至沉積腔。
在又一些實施例中，上述方法更包含在供應氣體之後且在供應O2電漿之前，從沉積腔移除一或更多氣體。
在另一些實施例中，紫外光的波長在約200nm和約400nm之間。
在又一些實施例中，硬化在約10℃和450℃之間的溫度下執行。
在又一些實施例中，執行硬化的時間間隔為約1分鐘和約4分鐘之間。
在另一些實施例中，退火製程包含蒸氣退火製程。
在又一些實施例中，蒸氣退火製程在低於約450℃的溫度下執行。
在一些實施例中，半導體裝置的形成方法包含使用原子層沉積製程，將絕緣材料填入基底上的凹陷中，以及執行後處理，以減少絕緣材料的蝕刻速率。
在另一些實施例中，原子層沉積製程包含第一沉積循環，此第一沉積循環包含使用包含SiH3N(C3H7)2和O3的氣體形成絕緣材料的第一層，以及使用O2電漿處理第一層。
在又一些實施例中，原子層沉積製程更包含在第一沉積循環之後的第二沉積循環，其中第二沉積循環在絕緣材料的第一層上形成絕緣材料的第二層。
在另一些實施例中，後處理的執行包含：使用紫外光將絕緣材料硬化，以及在硬化之後，對絕緣材料執行退火製程。
在又一些實施例中，退火製程為蒸氣退火製程。
在又一些實施例中，在低於約450℃的溫度下，執行硬化和退火製程。
在一些實施例中，鰭式場效電晶體的形成方法包含形成突出於基底上的鰭，以及執行原子層沉積製程，以沉積氧化物膜於鄰近鰭的凹陷中。原子層沉積製程的執行包含供應包含前驅物和氧化劑的氣體至具有基底的沉積腔，以形成氧化物膜的第一層，從沉積腔移除氣體，以及執行電漿製程，以處理氧化物膜的第一層。此方法更包含使用紫外光將氧化物膜硬化，以及使用蒸氣退火製程將氧化物膜退火。
在另一些實施例中，前驅物為SiH3N(C3H7)2且氧化劑為O3，且其中使用O2電漿執行電漿製程。
在又一些實施例中，在低於約450℃的溫度下，執行硬化和退火。
以上概述了數個實施例的部件，使得在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的各方面。在本發明所屬技術領域中具有通常知識者應該理解，他們可以容易地使用本發明實施例作為基礎，來設計或修改用於實施與在此所介紹實施例相同的目的及/或達到相同優點的其他製程和結構。在本發明所屬技術領域中具有通常知識者也應該理解，這些等效的構造並不背離本發明的精神和範圍，並且在不背離本發明的精神和範圍的情況下，在此可以做出各種改變、取代或其他選擇。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。

Claims (1)

  1. 一種半導體裝置的形成方法，包括：執行一原子層沉積製程，以沉積一介電材料於一基底上；使用一紫外光將該沉積的介電材料硬化；以及在該硬化之後，將該沉積的介電材料退火。
TW106138602A 2017-05-31 2017-11-08 半導體裝置的形成方法 TW201903958A (zh)

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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9871100B2 (en) * 2015-07-29 2018-01-16 Taiwan Semiconductor Manufacturing Co., Ltd. Trench structure of semiconductor device having uneven nitrogen distribution liner
US10354923B2 (en) * 2017-05-31 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for atomic layer deposition of a dielectric over a substrate
US10332746B1 (en) 2018-03-14 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Post UV cure for gapfill improvement
US11532475B2 (en) * 2019-12-24 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Deposition process for forming semiconductor device and system
DE102020120899A1 (de) * 2019-12-24 2021-06-24 Taiwan Semiconductor Manufacturing Co., Ltd. Abscheidungsprozess zum bilden von halbleitervorrichtungen und system
US11842946B2 (en) 2021-03-26 2023-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package having an encapsulant comprising conductive fillers and method of manufacture
US11901219B2 (en) 2021-08-19 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming semiconductor device structures
US20230411168A1 (en) * 2022-06-16 2023-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structures
CN115424937A (zh) * 2022-09-15 2022-12-02 上海集成电路装备材料产业创新中心有限公司 一种器件的鳍部结构形成方法
CN120751717A (zh) * 2025-06-17 2025-10-03 北京集成电路装备创新中心有限公司 一种半导体器件的制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4959733B2 (ja) 2008-02-01 2012-06-27 東京エレクトロン株式会社 薄膜形成方法、薄膜形成装置及びプログラム
JP4638550B2 (ja) * 2008-09-29 2011-02-23 東京エレクトロン株式会社 マスクパターンの形成方法、微細パターンの形成方法及び成膜装置
JP5661523B2 (ja) * 2011-03-18 2015-01-28 東京エレクトロン株式会社 成膜方法及び成膜装置
US8728955B2 (en) * 2012-02-14 2014-05-20 Novellus Systems, Inc. Method of plasma activated deposition of a conformal film on a substrate surface
CN105225951B (zh) * 2014-05-30 2018-08-10 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
US9875888B2 (en) * 2014-10-03 2018-01-23 Applied Materials, Inc. High temperature silicon oxide atomic layer deposition technology
TWI825991B (zh) * 2015-05-11 2023-12-11 美商應用材料股份有限公司 水平環繞式閘極與鰭式場效電晶體元件的隔離
US9818872B2 (en) 2015-06-30 2017-11-14 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US11735413B2 (en) * 2016-11-01 2023-08-22 Versum Materials Us, Llc Precursors and flowable CVD methods for making low-k films to fill surface features
US11177127B2 (en) * 2017-05-24 2021-11-16 Versum Materials Us, Llc Functionalized cyclosilazanes as precursors for high growth rate silicon-containing films
US10354923B2 (en) * 2017-05-31 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for atomic layer deposition of a dielectric over a substrate

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