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KR102817681B1 - 구조물 설계를 통한 핀 굽힘 감소 - Google Patents

구조물 설계를 통한 핀 굽힘 감소 Download PDF

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KR102817681B1
KR102817681B1 KR1020220032725A KR20220032725A KR102817681B1 KR 102817681 B1 KR102817681 B1 KR 102817681B1 KR 1020220032725 A KR1020220032725 A KR 1020220032725A KR 20220032725 A KR20220032725 A KR 20220032725A KR 102817681 B1 KR102817681 B1 KR 102817681B1
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페이렌 정
이치아 예오
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Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

방법은 제1 반도체 스트립과 제2 반도체 스트립 사이에 트렌치를 형성하기 위해 반도체 기판을 에칭하는 단계를 포함한다. 제1 반도체 스트립은 제1 반도체 스트립의 최상단으로부터 약 5㎚ 아래에서 제1 폭을 그리고 제1 반도체 스트립의 최상단으로부터 약 60㎚ 아래에서 제2 폭을 갖는다. 제1 폭은 약 5㎚보다 더 작고, 제2 폭은 약 14.5㎚보다 더 작다. 트렌치는 격리 영역을 형성하도록 유전체 물질들로 채워지고, 격리 영역은 깊이를 갖도록 리세싱된다. 제1 반도체 스트립의 최상부는 돌출 핀을 형성하도록 격리 영역보다 더 높게 돌출된다. 돌출 핀은 상기 깊이보다 더 작은 높이를 갖는다. 게이트 스택이 돌출 핀의 측벽 및 최상면 상에서 연장되도록 형성된다.

Description

구조물 설계를 통한 핀 굽힘 감소{FIN BENDING REDUCTION THROUGH STRUCTURE DESIGN}
본 출원은 "Fin Bending Modulation by Structure Design"이라는 명칭으로 2021년 7월 8일에 가출원된 미국 특허 출원 번호 제63/219,412호의 이익을 청구하며, 그 전체 내용은 여기서 참조로서 병합된다.
집적 회로(Integrated Circuit; IC) 물질 및 설계에서의 기술적 진보들은 이전의 세대들보다 더 작고 더 복잡한 회로들을 각각 갖는 IC 세대들을 낳았다. IC 진화의 과정에서, 기능적 밀도(예컨대, 칩 면적 당 상호연결된 디바이스들의 개수)는 일반적으로 증가되어 왔으며 기하학적 크기는 감소해왔다. 이러한 스케일링 다운 공정은 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이로움들을 제공한다.
이러한 스케일링 다운은 또한 IC를 처리하고 제조하는데 있어서 복잡성을 증가시켜왔고, 이러한 진보들을 실현하기 위해서는, IC 처리 및 제조에 있어서 마찬가지의 개발이 필요하다. 예를 들어, 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)가 평면형 트랜지스터를 대체하기 위해 도입되었다. FinFET의 구조물들 및 FinFET의 제조 방법이 개발 중에 있다.
FinFET의 형성은 일반적으로, 반도체 핀들을 형성하는 것, 반도체 핀들 상에 더미 게이트 전극들을 형성하는 것, 반도체 핀들의 일부분들을 에칭하여 리세스들을 형성하는 것, 리세스들로부터 소스/드레인 영역들을 재성장시키기 위해 에피택시를 수행하는 것, 및 더미 게이트 전극들을 대체 게이트들로 대체하는 것을 수반한다.
본 개시의 일부 실시예들에 따르면, 방법은, 제1 반도체 스트립과 제2 반도체 스트립 사이에 제1 트렌치를, 그리고 제2 반도체 스트립과 제3 반도체 스트립 사이에 제2 트렌치를 형성하기 위해 반도체 기판을 에칭하는 단계 - 제2 트렌치는 제1 트렌치보다 더 깊음 -; 제1 반도체 스트립과 제2 반도체 스트립 사이에 제1 격리 영역을, 그리고 제2 반도체 스트립과 제3 반도체 스트립 사이에 제2 격리 영역을 형성하기 위해 제1 트렌치와 제2 트렌치를 채우는 단계; 제1 격리 영역과 제2 격리 영역을 리세싱하는 단계 - 제1 반도체 스트립, 제2 반도체 스트립, 및 제3 반도체 스트립의 최상부들로서 제1 돌출 핀, 제2 돌출 핀, 및 제3 돌출 핀이 형성되고, 제1 돌출 핀은 제2 돌출 핀으로부터 제1 간격만큼 이격되어 있고, 제2 돌출 핀은 제3 돌출 핀으로부터 제1 간격과 실질적으로 동일한 제2 간격만큼 이격되어 있고, 제1 돌출 핀, 제2 돌출 핀, 및 제3 돌출 핀의 굽힘값들은 약 4㎚보다 더 작음 -; 제2 돌출 핀 상에 게이트 스택을 형성하는 단계; 및 제2 돌출 핀에 기초하여 소스 영역과 드레인 영역을 형성하는 단계를 포함하며, 게이트 스택은 소스 영역과 드레인 영역 사이에 있다. 실시예에서, 리세싱 이후, 제2 돌출 핀은 제1 격리 영역의 제1 깊이와 제2 격리 영역의 제2 깊이 둘 다보다 더 작은 높이를 갖는다. 실시예에서, 제1 간격과 제2 간격은 약 4㎚보다 더 작은 차이를 갖는다. 실시예에서, 제1 반도체 스트립은 제1 반도체 스트립의 최상단으로부터 약 5㎚ 아래에서 제1 폭을 그리고 제1 반도체 스트립의 최상단으로부터 약 60㎚ 아래에서 제2 폭을 갖는 얇고 키가 큰 핀이고, 제1 폭은 약 5㎚보다 더 작고, 제2 폭은 약 14.5㎚보다 더 작다. 실시예에서, 제2 반도체 스트립이 또한 추가적인 얇고 키가 큰 핀이다. 실시예에서, 제1 격리 영역은 소자 다이 내에 포함되고, 소자 다이는 복수의 FinFET들을 포함하고, 복수의 FinFET들 각각은 추가적인 돌출 핀 및 추가적인 돌출 핀 바로 옆에 있는 추가적인 격리 영역을 포함하고, 소자 다이 전체에 걸쳐, 추가적인 돌출 핀들 모두의 높이들은 대응하는 추가적인 격리 영역들의 깊이들보다 더 작다. 실시예에서, 게이트 스택을 형성하는 단계는 제1 돌출 핀 상에 더미 게이트 스택을 형성하는 단계; 및 더미 게이트 스택을 대체 게이트 스택으로 대체하는 단계를 포함한다. 실시예에서, 더미 게이트 스택을 형성하는 단계는 제1 돌출 핀 상에 더미 게이트 전극층을 성막하는 단계; 더미 게이트 전극층 위에 맨드렐을 형성하는 단계; 맨드렐의 양 측벽들 상에 스페이서들을 형성하는 단계; 맨드렐을 제거하는 단계; 및 스페이서들을 에칭 마스크로서 사용하여 더미 게이트 전극층을 에칭하는 단계를 포함하고, 더미 게이트 전극층의 잔존 부분은 게이트 스택의 일부를 형성한다. 실시예에서, 제1 트렌치와 제2 트렌치를 채우는 단계는 전구체로서 트리실릴아민을 사용하여 채워진다. 실시예에서, 제1 격리 영역을 리세싱하는 것은 제1 격리 영역의 최상면이 만곡되는 것을 초래시키고, 최상면의 중간 부분은 최상면의 에지 부분들보다 더 낮고, 제1 격리 영역의 깊이는 최상면의 중간 부분에서 측정된 것이다.
본 개시의 일부 실시예들에 따르면, 방법은, 제1 반도체 스트립과 제2 반도체 스트립 사이에 제1 트렌치를 형성하기 위해 반도체 기판을 에칭하는 단계 - 제1 반도체 스트립은 제1 반도체 스트립의 최상단으로부터 약 5㎚ 아래에서 제1 폭을 그리고 제1 반도체 스트립의 최상단으로부터 약 60㎚ 아래에서 제2 폭을 갖고, 제1 폭은 약 5㎚보다 더 작고, 제2 폭은 약 14.5㎚보다 더 작음 -; 제1 격리 영역을 형성하기 위해 제1 트렌치를 유전체 물질들로 채우는 단계; 리세싱 이후 제1 격리 영역이 제1 깊이를 갖도록, 제1 격리 영역을 리세싱하는 단계 - 제1 돌출 핀을 형성하기 위해 제1 반도체 스트립의 제1 최상부는 제1 격리 영역보다 더 높게 돌출하고, 제1 돌출 핀은 제1 깊이보다 더 작은 제1 높이를 가짐 -; 및 제1 돌출 핀의 측벽 및 최상면 상에서 연장되는 게이트 스택을 형성하는 단계를 포함한다. 실시예에서, 제1 격리 영역을 리세싱하는 단계는 제1 격리 영역보다 더 높게 돌출하고 제2 돌출 핀을 형성하도록 하는 제2 반도체 스트립의 최상부를 초래시키며, 제2 돌출 핀은 제1 깊이보다 더 작은 제2 높이를 갖는다. 실시예에서, 리세싱 이후, 제2 반도체 스트립의 제2 최상부는 제2 돌출 핀을 형성하도록 제1 격리 영역보다 더 높게 돌출하며, 게이트 스택이 형성된 후, 제1 돌출 핀과 제2 돌출 핀의 굽힘값은 약 4㎚보다 더 작다. 실시예에서, 방법은 제2 반도체 스트립과 제3 반도체 스트립 사이에 이들과 접촉하는 제2 격리 영역을 형성하는 단계를 더 포함하며, 제3 반도체 스트립의 최상부는 제3 돌출 핀을 형성하도록 제2 격리 영역보다 더 높게 돌출하고, 제1 돌출 핀은 제2 돌출 핀으로부터 제1 간격만큼 이격되어 있고, 제2 돌출 핀은 제3 돌출 핀으로부터 제2 간격만큼 이격되어 있고, 제1 간격과 제2 간격 사이의 차이는 약 4㎚보다 더 작고, 제2 돌출 핀과 제3 돌출 핀의 추가적인 굽힘값은 4㎚보다 더 작다. 실시예에서, 제2 격리 영역은 제2 깊이를 갖고, 제3 돌출 핀은 제2 깊이보다 더 작은 제3 높이를 갖는다. 실시예에서, 제1 격리 영역은 소자 다이 내에 포함되고, 소자 다이는 복수의 FinFET들을 포함하고, 복수의 FinFET들 각각은 추가적인 돌출 핀 및 추가적인 돌출 핀 바로 옆에 있는 추가적인 격리 영역을 포함하고, 소자 다이 전체에 걸쳐, 모든 추가적인 돌출 핀들의 높이들은 대응하는 추가적인 격리 영역들의 깊이들보다 더 작다. 실시예에서, 게이트 스택을 형성하는 단계는 제1 돌출 핀 상에 더미 게이트 스택을 형성하는 단계; 및 더미 게이트 스택을 대체 게이트 스택으로 대체하는 단계를 포함한다. 실시예에서, 더미 게이트 스택을 형성하는 단계는 제1 돌출 핀 상에 더미 게이트 전극층을 성막하는 단계; 더미 게이트 전극층 위에 맨드렐을 형성하는 단계; 맨드렐의 양 측벽들 상에 스페이서들을 형성하는 단계; 맨드렐을 제거하는 단계; 및 스페이서들을 에칭 마스크로서 사용하여 더미 게이트 전극층을 에칭하는 단계를 포함하고, 더미 게이트 전극층의 잔존 부분은 게이트 스택의 일부를 형성한다. 실시예에서, 제1 트렌치를 유전체 물질들로 채우는 것은 전구체로서 트리실릴아민을 사용하여 수행된다. 실시예에서, 격리 영역을 리세싱하는 것은 제1 격리 영역의 최상면이 만곡되는 것을 초래시키고, 최상면의 중간 부분은 최상면의 에지 부분들보다 더 낮고, 제1 깊이는 최상면의 중간 부분에서 측정된 것이다.
본 개시의 일부 실시예들에 따르면, 집적 회로 구조물은, 제1 돌출 핀 - 상기 제1 돌출 핀은 상기 제1 돌출 핀의 제1 최상단으로부터 약 5㎚ 아래에서 제1 폭을 그리고 제1 돌출 핀의 제1 최상단으로부터 약 60㎚ 아래에서 제2 폭을 갖고, 제1 폭은 약 5㎚보다 더 작고, 제2 폭은 약 14.5㎚보다 더 작음 -; 제2 돌출 핀 - 상기 제2 돌출 핀은 상기 제2 돌출 핀의 제2 최상단으로부터 약 5㎚ 아래에서 제3 폭을 그리고 제2 돌출 핀의 제2 최상단으로부터 약 60㎚ 아래에서 제4 폭을 갖고, 제3 폭은 약 5㎚보다 더 작고, 제4 폭은 약 14.5㎚보다 더 작음 -; 및 제1 돌출 핀과 제2 돌출 핀 사이의 제1 쉘로우 트렌치 격리 영역을 포함하며, 제1 쉘로우 트렌치 격리 영역은 깊이를 갖고, 제1 돌출 핀의 제1 핀 높이는 상기 깊이보다 더 작고, 제1 돌출 핀과 제2 돌출 핀의 굽힘값은 4㎚보다 더 작다. 실시예에서, 제1 핀 높이는 제1 돌출 핀의 제1 최상단으로부터 제1 쉘로우 트렌치 격리 영역의 최상면의 최저 단부까지 측정된 것이다. 실시예에서, 제1 돌출 핀은 소자 다이 내에 포함되고, 소자 다이는 복수의 FinFET들을 포함하고, 복수의 FinFET들 각각은 추가적인 돌출 핀 및 추가적인 돌출 핀 바로 옆에 있는 추가적인 격리 영역을 포함하고, 소자 다이 전체에 걸쳐, 추가적인 돌출 핀 모두의 높이들은 대응하는 추가적인 격리 영역들의 깊이들보다 더 작다. 실시예에서, 제1 돌출 핀은 실리콘 핀이다. 실시예에서, 제1 돌출 핀은 실리콘 게르마늄을 포함한다. 실시예에서, 집적 회로 구조물은, 제3 돌출 핀; 및 제2 돌출 핀과 제3 돌출 핀 사이의 제2 격리 영역을 더 포함하며, 제1 돌출 핀은 제2 돌출 핀으로부터 제1 간격만큼 이격되어 있고, 제2 돌출 핀은 제3 돌출 핀으로부터 제2 간격만큼 이격되어 있고, 제1 간격과 제2 간격 사이의 차이는 약 4㎚보다 더 작고, 제2 돌출 핀과 제3 돌출 핀의 추가적인 굽힘값은 약 4㎚보다 더 작다. 실시예에서, 제1 쉘로우 트렌치 격리 영역의 최상면은 만곡되어 있고, 최상면의 중간 부분은 최상면의 에지 부분들보다 더 낮고, 깊이는 중간 부분에서 측정된 것이다.
본 개시의 일부 실시예들에 따르면, 집적 회로 구조물은, 벌크 반도체 기판; 서로 인접해 있는 제1 돌출 핀, 제2 돌출 핀, 및 제3 돌출 핀 - 제2 돌출 핀은 제1 돌출 핀과 제3 돌출 핀 사이에 있고, 제1 돌출 핀은 제2 돌출 핀으로부터 제1 간격만큼 이격되어 있고, 제2 돌출 핀은 제3 돌출 핀으로부터 제2 간격만큼 이격되어 있고, 제1 간격과 제2 간격 사이의 차이는 약 4㎚보다 더 작음 -; 벌크 반도체 기판 위에 그리고 제1 돌출 핀과 제2 돌출 핀 사이에 있는 제1 격리 영역; 및 벌크 반도체 기판 위에 그리고 제2 돌출 핀과 제3 돌출 핀 사이에 있는 제2 격리 영역 - 제2 돌출 핀과 제3 돌출 핀의 굽힘값은 약 4㎚보다 더 작음 -을 포함한다. 실시예에서, 제1 돌출 핀의 제1 높이는 제1 격리 영역의 깊이보다 더 크다. 실시예에서, 제1 돌출 핀의 제1 높이는 제1 격리 영역의 깊이보다 더 작다.
본 개시의 실시예들은 몇몇의 유리한 특징들을 갖는다. STI 영역의 깊이에 대한 돌출 핀의 높이의 비를 제어하고/하거나 이웃해 있는 돌출 핀들 사이의 간격의 균일성을 제어함으로써, 돌출 핀들의 굽힘이 제어된다. 따라서 굽혀진 돌출 핀들으로 인한 문제들이 해결된다.
본 개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 7 내지 도 19, 도 22 내지 도 26은 일부 실시예들에 따른 핀 전계 효과 트랜지스터(FinFET)의 형성에서의 중간 스테이지들의 사시도들을 나타낸다.
도 20a, 도 20b, 및 도 20c는 일부 실시예들에 따른 굽혀진(bent) 돌출 반도체 핀들의 평면도 및 단면도들을 나타낸다.
도 21a, 도 21b, 및 도 21c는 일부 실시예들에 따른 수직 돌출 반도체 핀들의 평면도 및 단면도들을 나타낸다.
도 27은 일부 실시예들에 따른 이웃하는 반도체 핀들의 굽힘(bending)의 결정을 나타낸다.
도 28 내지 도 30은 일부 실시예들에 따른 핀 굽힘을 감소시키는 실시예들을 나타낸다.
도 31은 일부 실시예들에 따른 반도체 핀들과 FinFET들을 형성하기 위한 공정 흐름을 나타낸다.
아래의 개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 사용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 소자의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
핀 굽힘을 감소시키는 방법 및 대응하는 구조물들이 제공된다. 본 개시의 일부 실시예들에 따르면, 반도체 스트립들이 반도체 기판을 에칭함으로써 형성된다. 반도체 스트립들 사이에 쉘로우 트렌치 격리(Shallow Trench Isolation; STI) 영역들이 형성된다. STI 영역들은 리세싱되고, 잔존하는 STI 영역들의 최상면보다 더 높게 돌출 반도체 핀들이 형성된다. 돌출 반도체 핀들의 핀 높이는 STI 영역들의 높이보다 작게 유지된다. 핀 높이를 STI 영역들의 높이보다 작게 유지함으로써, 핀 굽힘이 임계값보다 작아질 수 있고, 대응하는 패터닝 공정에서 잔존하는 더미 게이트 스택 및 대체 게이트 스택의 잔류물이 제거될 수 있다. 본 명세서에서 논의된 실시예들은 본 개시의 발명내용을 실시하거나 또는 사용할 수 있게 하는 예시들을 제공하기 위한 것이며, 본 업계의 당업자는 상이한 실시예들의 구상가능한 범위 내에 남아있으면서 행해질 수 있는 변경들을 쉽게 이해할 것이다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 사용된다. 방법 실시예들이 특정 순서로 수행되는 것으로서 설명될 수 있지만, 다른 방법 실시예들은 임의의 논리적 순서로 수행될 수 있다.
도 1 내지 도 4, 도 5a, 도 5b, 도 6a, 도 6b, 도 7 내지 도 19, 도 22 내지 도 26은 본 개시의 일부 실시예들에 따른 핀 전계 효과 트랜지스터(FinFET)의 형성에서의 중간 스테이지들의 단면도들을 나타낸다. 대응하는 공정들은 또한 도 31에서 도시된 공정 흐름에서 개략적으로 반영된다.
도 1에서, 기판(20)이 제공된다. 기판(20)은 벌크 반도체 기판, 반도체 온 절연체(Semiconductor-On-Insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 반도체 기판(20)은 실리콘 웨이퍼와 같은, 웨이퍼(10)의 일부일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 물질층이다. 절연체층은, 예컨대, 매립형 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 일반적으로는 실리콘 또는 유리 기판 상에 제공된다. 다층형 또는 구배 기판과 같은, 다른 기판들이 또한 사용될 수 있다. 일부 실시예들에서, 반도체 기판(20)의 반도체 물질은 실리콘; 게르마늄; 탄소 도핑된 실리콘, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 비롯한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
일부 실시예들에 따르면, 기판(20)은 실리콘 기판이다. 게르마늄 함유 반도체 영역(22B)이 기판(20)의 표면 영역으로서 형성되고, p형 트랜지스터를 형성하기 위해 사용될 수 있다. 일부 실시예들에 따르면, 게르마늄 함유 반도체 영역(22B)은 실리콘 게르마늄(SiGe), SiGeSn, GeSn 등을 포함하고, 게르마늄 백분율은 약 10%와 약 40% 사이의 범위 내에 있을 수 있다. 반도체 영역들(22A)이 반도체 영역(22B)과 동일한 레벨에서 형성되고, 실리콘으로 형성되거나 또는 실리콘을 포함할 수 있다. 반도체 영역들(22A)은 게르마늄이 없을 수 있다.
반도체 기판(20) 상에 패드 산화물층(24)과 하드 마스크층(26)이 형성된다. 패드 산화물층(24)은 실리콘 산화물로 형성된 박막일 수 있다. 본 개시의 일부 실시예들에 따르면, 패드 산화물층(24)은 성막 공정을 통해 형성된다. 패드 산화물층(24)은 반도체 기판(20)과 하드 마스크층(26) 사이의 접착층으로서 역할을 한다. 패드 산화물층(24)은 또한 하드 마스크층(26)을 에칭하기 위한 에칭 정지층으로서 역할을 할 수 있다. 본 개시의 일부 실시예들에 따르면, 하드 마스크층(26)은 예를 들어, 원자층 성막(Atomic Layer Deposition; ALD), 저압 화학적 기상 증착(Low Pressure Chemical Vapor Deposition; LPCVD), 플라즈마 강화 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 등을 사용하여, 실리콘 질화물로 형성된다. 패터닝된 포토레지스트(28)가 하드 마스크층(26) 상에 형성된다. 각각의 공정은 도 31에서 도시된 공정 흐름(200)에서의 공정(202)으로서 나타난다.
다음으로, 하드 마스크층(26)은 패터닝된 포토레지스트(28)를 에칭 마스크로서 사용하는 에칭 공정에서 패터닝되어, 도 2에서 도시된 바와 같이 하드 마스크(26')가 형성된다. 각각의 공정은 도 31에서 도시된 공정 흐름(200)에서의 공정(204)으로서 나타난다. 그 다음, 패드 산화물층(24)이 에칭되고, 패드 산화물층의 잔존 부분들은 패드 산화물층(24')으로서 표시된다. 이에 따라 반도체 기판(20)이 노출된다. 패드 산화물층(24)의 패터닝 전 또는 후에 포토레지스트(28)가 제거된다. 결과적인 구조물이 도 2에서 도시된다.
도 3을 참조하면, 노출된 반도체 기판(20)이 이방성 에칭 공정에서 에칭되어, 트렌치(32)가 형성된다. 각각의 공정은 도 31에서 도시된 공정 흐름(200)에서의 공정(206)으로서 나타난다. 이웃하는 트렌치들(32) 사이의 반도체 기판(20)의 부분들을 이하에서 반도체 스트립(30)(30A 및 30B를 포함함)이라고 칭한다. (웨이퍼(10)의 평면도에서 바라봤을 때에) 트렌치들(32)은 서로에 대해 평행한 스트립들의 형상을 가질 수 있고, 트렌치들(32)은 서로 가까이 위치해 있다. 본 개시의 일부 실시예들에 따르면, 트렌치(32)의 종횡비(깊이 대 폭의 비)는 약 7보다 더 크고, 약 10보다 더 클 수 있다. 반도체 스트립(30)은 실리콘 영역(22A)을 포함할 수 있는 반도체 스트립(30A)을 포함한다. 반도체 스트립(30)은, 아랫 부분으로서 실리콘 스트립을 포함할 수 있고 아랫 부분으로서 게르마늄 함유 영역 스트립(22B)(게르마늄 함유 영역(22B)의 잔존 부분들임)을 포함할 수 있는 반도체 스트립(30B)을 더 포함한다. 트렌치(32)의 형성 후, 하드 마스크(26')는 도 3에서 도시된 바와 같이 제거될 수 있거나, 또는 일부분들이 잔존할 수 있다.
도 4와 도 5a는 반도체 스트립(30)의 패터닝(커팅)을 나타낸다. 도 4를 참조하면, 3층일 수 있는 에칭 마스크(34)가 형성된다. 각각의 공정은 도 31에서 도시된 공정 흐름(200)에서의 공정(208)으로서 나타난다. 에칭 마스크(34)는 바닥층(또한 때때로 하부층이라고 칭해짐)(34BL), 바닥층(34BL) 위의 중간층(34ML), 및 중간층(34ML) 위의 최상층(또한 때때로 상부층이라고 칭해짐)(34TL)을 포함할 수 있다. 일부 실시예들에 따르면, 바닥층(34BL)과 최상층(34TL)은 포토레지스트로 형성되며, 바닥층(34BL)은 이미 가교결합되어 있다. 중간층(34ML)은 (실리콘 질화물과 같은) 질화물, (실리콘 산질화물과 같은) 산질화물, (실리콘 산화물과 같은) 산화물 등일 수 있는 무기 물질로 형성될 수 있다. 중간층(34ML)은 최상층(34TL) 및 바닥층(34BL)에 비해 높은 에칭 선택도를 가지며, 따라서 최상층(34TL)은 중간층(34ML)을 패터닝하기 위한 에칭 마스크로서 사용될 수 있고, 중간층(34ML)은 바닥층(34BL)을 패터닝하기 위한 에칭 마스크로서 사용될 수 있다. 최상층(34TL)은 개구부(37)를 형성하도록 패터닝된다.
도 4에서 도시된 바와 같은 에칭 마스크(34)는 반도체 스트립(30)을 커팅(cut)하는데 사용되며, 중간층(34ML), 바닥층(34BL), 하드 마스크(26')(존재하는 경우) 및 패드 산화물층(24') 및 반도체 스트립(30)을 에칭하기 위해 이방성 에칭 공정들이 수행된다. 각각의 공정은 도 31에서 도시된 공정 흐름(200)에서의 공정(210)으로서 나타난다. 커팅된 예시적인 반도체 스트립(30B)이 도 5a에서 도시되어 있다. 도 5b는 도 5a에서 도시된 구조물의 단면 5B-5B를 나타낸 것이며, 여기서는 하나의 반도체 스트립(30A)이 도시되어 있다. 반도체 스트립(30B)의 단면도들은, 반도체 스트립(30B)의 최상부가 게르마늄 함유 영역일 수 있다는 점을 제외하고는, 반도체 스트립(30A)의 단면도들과 유사하다.
도 6a, 도 6b, 도 7, 및 도 8은 일부 실시예들에 따른 STI 영역들의 형성을 나타낸다. 도 6a를 참조하면, 라이너 유전체(36)가 트렌치(32)의 바닥에서 형성되고 반도체 스트립(30)의 측벽들 상에서 연장된다. 각각의 공정은 도 31에서 도시된 공정 흐름(200)에서의 공정(212)으로서 나타난다. 라이너 유전체(36)는 수평 부분과 수직 부분이 예를 들어, 20퍼센트 또는 10퍼센트보다 더 작은 두께 변동을 갖고 서로 가까운 두께들을 갖는 컨포멀층(conformal layer)일 수 있다. 본 개시의 일부 실시예들에 따르면, 라이너 유전체(36)는 화학적 기상 증착(CVD), 대기압 미만 화학적 기상 증착(Sub Atmospheric Chemical Vapor Deposition; SACVD), 원자층 성막(Atomic Layer Deposition; ALD) 등과 같은 성막 방법을 사용하여 형성된다. 라이너 유전체(36)는 실리콘 산화물, 실리콘 질화물, 또는 이들의 복합층으로 형성될 수 있거나 또는 이것들을 포함한다. 도 6b는 도 6a에서 도시된 구조물의 단면 6B-6B를 나타낸 것이다.
그 다음, 트렌치(32)의 잔존 부분들을 채우도록 유전체 물질(38)이 성막되어, 도 7에서 도시된 구조물이 초래된다. 각각의 공정은 도 31에서 도시된 공정 흐름(200)에서의 공정(214)으로서 나타난다. 유전체 물질(38)의 성막 방법은 유동가능 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀 온 코팅, CVD, ALD, 고밀도 플라즈마 화학적 기상 증착(High-Density Plasma Chemical Vapor Deposition; HDPCVD), LPCVD 등으로부터 선택될 수 있다. FCVD가 사용되는 일부 실시예들에 따르면, 실리콘 및 질소 함유 전구체(예를 들어, 트리실릴아민(TSA) 또는 디실릴아민(DSA))가 사용되며, 따라서 결과적인 유전체 물질(38)은 유동가능하다. 본 개시의 대안적인 실시예들에 따르면, 유동가능 유전체 물질(38)은 알킬아미노 실란계 전구체를 사용하여 형성된다. 성막 온도는 약 300℃와 약 1,100℃ 사이의 범위 내에 있을 수 있다. 전구체들의 압력은 약 0.01Torr와 약 760Torr 사이의 범위 내에 있을 수 있다. 성막 시간은 10시간보다 짧을 수 있다.
유전체 물질(38)이 성막된 후, 어닐링/경화 공정이 수행되어, 유동가능 유전체 물질(38)을 고체 유전체 물질로 변환시킨다. 응고된 유전체 물질(38)을 유전체 물질(38)이라고도 칭한다. 본 개시의 일부 실시예들에 따르면, 어닐링 공정은 산소 함유 환경에서 수행된다. 어닐링 온도는 약 200℃보다 더 높을 수 있으며, 예를 들어, 약 200℃와 약 700℃ 사이의 범위 내에 있을 수 있다. 어닐링 동안, 산소 함유 공정 가스가 웨이퍼(10)가 배치되어 있는 공정 챔버 내로 안내된다. 산소 함유 공정 가스는 산소(O2), 오존(O3), 또는 이들의 조합을 포함할 수 있다. 증기(H2O)가 또한 사용될 수 있으며, 이는 산소(O2) 또는 오존과 함께 또는 이들 없이 사용될 수 있다. 어닐링 공정의 결과로서, 유전체층(38)은 경화되고 응고된다.
그 다음, 도 8에서 도시된 바와 같이, 화학적 기계적 폴리싱(Chemical Mechanical Polish; CMP) 공정 또는 기계적 그라인딩 공정과 같은 평탄화 공정이 수행된다. 각각의 공정은 도 31에서 도시된 공정 흐름(200)에서의 공정(216)으로서 나타난다. 따라서, 라이너 유전체(36) 및 유전체 물질(38)의 잔존 부분들을 포함하는 STI 영역(40)이 형성된다. 하드 마스크(26')(잔존해 있는 경우) 또는 패드 산화물층(24')은 CMP 정지층으로서 사용될 수 있으며, 따라서 STI 영역(40)의 최상면은 하드 마스크(26') 또는 패드 산화물층(24')의 최상면과 동일한 높이를 이룬다.
도 9는 STI 영역(40)의 리세싱을 나타내며, 리세싱 공정은 예를 들어, 등방성 에칭 공정을 통해 수행된다. 각각의 공정은 도 31에서 도시된 공정 흐름(200)에서의 공정(218)으로서 나타난다. 잔존하는 STI 영역(40)의 높이는 약 10㎚와 약 80㎚ 사이의 범위 내에 있을 수 있다. 에칭 공정은 건식 에칭 공정일 수 있으며, 이는 NF3와 NH3의 혼합물 또는 HF와 NH3의 혼합물을 사용하여 수행될 수 있다. 대안적으로, 에칭 공정은 습식 에칭 공정일 수 있으며, 이는 희석된 HF 용액을 에천트로서 사용하여 수행될 수 있다.
도 10은 패드층(42)의 형성 및 평탄화를 나타낸다. 각각의 공정은 도 31에서 도시된 공정 흐름(200)에서의 공정(220)으로서 나타난다. 일부 실시예들에 따르면, 패드층(42)은 (실리콘 산화물층과 같은) 산화물층, (실리콘 질화물층과 같은) 질화물층, 또는 산화물층과 그 위에 있거나 아래에 있는 질화물층을 포함하는 복합층을 포함한다. 패드층(42)은 STI 영역(40)의 리세싱으로 인해 형성된 리세스들을 채운다. 다음으로, 평탄화 공정이 수행된다. 평탄화 공정은 CMP 정지층으로서 반도체 스트립(30)을 사용하여 수행될 수 있다. 따라서, 평탄화 공정 후, 반도체 스트립(30)은 노출되고, 반도체 스트립(30)의 최상면은 패드층(42)의 최상면과 동일한 높이에 있다.
그런 후, 패드층(42)이 제거된다. 다음으로, 도 11을 참조하면, 트렌치(44)를 형성하도록 STI 영역(40)이 리세싱된다. 각각의 공정은 도 31에서 도시된 공정 흐름(200)에서의 공정(222)으로서 나타난다. 따라서 반도체 스트립(30)의 최상부는 STI 영역(40)의 잔존 부분들의 최상면보다 더 높게 돌출되어, 돌출 핀(48)(48A와 48B를 포함함)을 형성한다. 에칭이 건식 에칭 공정을 사용하여 수행될 수 있고, 여기서는 예컨대, HF와 NH3가 에칭 가스들로서 사용된다. 에칭 공정 동안, 플라즈마가 생성될 수 있다. 아르곤이 또한 포함될 수 있다. 본 개시의 대안적인 실시예들에 따르면, STI 영역(40)의 리세싱은 습식 에칭 공정을 사용하여 수행된다. 에칭 화학물질은, 예를 들어, HF를 포함할 수 있다. 돌출 핀(48)은 실리콘 핀인 돌출 핀(48A), 및 실리콘 게르마늄 핀이거나 또는 이를 포함하는 돌출 핀(48B)을 포함한다.
돌출 핀(48)은 굽힘을 겪을 수 있다. 일부 실시예들에 따르면, 돌출 핀(48)의 굽힘을 감소시키도록 공정들이 선택된다. 공정들은 또한, 돌출 핀(48)을 강화시키고 돌출 핀(48)의 굽힘을 감소시키기 위해, 돌출 핀(48)의 (도 28에서의 부분(48')과 같은) 일부분들이 횡측으로 확장되고, 선택된 위치들에 있도록 제어될 수 있다. 굽힘을 감소시키기 위한 세부사항은 도 27 내지 30을 참조하여 나중에 논의된다.
도 27은 돌출 핀(48)의 굽힘의 크기의 결정을 나타낸다. 굽힘의 크기를 또한 돌출 핀(48)의 굽힘값이라고 칭한다. 두 개의 반도체 스트립들(30)은 서로 이웃해 있다. 돌출 핀(48)은 반도체 스트립(30)의 최상부이며, 최상부는 STI 영역(40)의 최상면보다 더 높다. 좌측 및 우측 반도체 스트립(30)은 각각 중간 라인들(102A, 102B)을 갖는다. 돌출 핀(48)이 굽혀질 때, 상위 레벨에서의 중간 라인들(102A, 102B) 사이의 간격은 하위 레벨에서의 중간 라인들(102A, 102B) 사이의 간격과 상이하다. 돌출 핀(48)의 최상부들은 둥글기 때문에, 돌출 핀(48)의 최상부 피치(PT)(최상부 피치는 중간 라인들(102A, 102B) 사이의 간격이다)는 돌출 핀(48)의 최상부들로부터 5㎚ 아래에 있는 레벨에서 측정된다. 돌출 핀(48)의 바닥 피치(PB)는 돌출 핀(48)의 바닥에서 측정된다. 달리 말하면, 바닥 피치(PB)는 STI 영역(40)의 최상단에서 측정될 수 있다. 피치(PT)와 피치(PB) 사이의 차이의 절대값인 차이 |(PT - PB)|를 돌출 핀(48)의 굽힘(값) B라고 칭한다. 굽힘값 B는 또한 |[(WTL + WTR)/2 + STLR] - [(WBL + WBR)/2 + SBLR]|로서 계산될 수 있으며, 여기서 폭(WTL, WTR)은 돌출 핀(48)의 (최상부로부터 5㎚ 아래에서 측정된) 최상부 폭이며, 폭(WBL, WBR)은 돌출 핀(48)의 바닥 폭이다. 간격(STLR)은 좌측 돌출 핀(48)과 우측 돌출 핀(48) 사이의 최상부 간격이다. 간격(SBLR)은 좌측 돌출 핀(48)과 우측 돌출 핀(48) 사이의 바닥 간격이다.
4㎚와 동일한 굽힘값 B는 결과적인 소자에 상당한 영향을 미치는 임계값이라는 것이 발견되었다. 예를 들어, 도 20a, 도 20b, 및 도 20c를 참조하여 논의될 바와 같이, 굽힘값 B가 4㎚보다 큰 경우, 더미 게이트 전극층이 패터닝되어 더미 게이트를 형성할 때 잔류물(54'')(도 20b)이 제거되지 않은 채로 남을 수 있다. 또한, 대체 게이트 스택의 후속 에칭에서, 굽힘값 B가 4㎚보다 큰 경우 대체 게이트 스택의 잔류물이 또한 남을 수 있다. 이러한 잔류물은 잔류물의 양측 상의 피처들을 전기적으로 단락시킬 수 있다. 한편, 굽힘값 B가 4㎚보다 작은 경우, 잔류물이 발견되지 않았다. 따라서, 굽힘값 B는 4㎚보다 더 낮게 유지되어야 한다. 또한, 비 B/H가 0.1보다 더 작은 경우, 잔류물이 발견되지 않으며, 여기서 H(도 27)는 돌출 핀(48)의 높이이다. 명세서 전반에 걸쳐, 잔류물이 발생하지 않는 굽힘값 B를 규격 내 굽힘값 B라고 칭하며, 이는 4㎚보다 더 작고, 규격 내 굽힘값 B는 요건(B/H < 0.1)을 만족시킨다.
도 28은 반도체 스트립(30), STI 영역(40), 및 게이트 유전체(52'/80)를 포함하는 구조물의 개략도를 나타내며, 게이트 유전체(52'/80)는 더미 게이트 유전체(52') 또는 대체 게이트 유전체(80)(도 26)일 수 있다. STI 영역(40) 내에 얼마나 많은 반도체 스트립(30)이 매립되는지(및 STI 영역(40) 위로 얼마나 많은 반도체 스트립(30)이 돌출되는지)가 돌출 핀(48)의 굽힘값 B에 영향을 미치는 것으로 밝혀졌다. 더 많은 반도체 스트립(30)이 STI 영역(40) 밖으로 돌출하기 보다는 STI 영역(40) 내에 매립되는 경우, 굽힘값 B는 규격 내 굽힘값 B보다 더 작아야 한다. 달리 말하면, H/D 비가 1보다 더 작은 경우, 굽힘값 B는 규격 내 굽힘값 B보다 더 작을 것이다. 설명 전반에 걸쳐, 굽힘값 B가 4㎚보다 더 작게 설명되는 경우, 굽힘값 B는 0㎚일 수 있거나, 또는 0이 아닌 값일 수 있으며, 예를 들어, 약 0.5㎚보다 더 클 수 있거나 또는 약 1㎚보다 더 클 수 있다. 따라서, 굽힘값 B는 약 0㎚일 수 있거나, 또는 약 1㎚와 약 4㎚ 사이의 범위 내에 있을 수 있다. 반대로, 돌출 핀(48)의 높이(H)가 인접한 STI 영역(들)(40)의 깊이(D) 이상인 경우(H/D가 1 이상임), 굽힘값 B는 규격 내 굽힘값 B보다 더 크다.
굽힘값 B를 적절한 공정 여유를 갖고 규격 내에 있게끔 유지하기 위해 H/D 비는 또한 약 0.2와 약 0.9 사이의 범위 내에 있을 수 있다. H/D 비는 또한, 예를 들어, 반도체 스트립(30)이 매우 좁은 경우, 굽힘을 추가로 감소시키기 위해 약 0.2와 약 0.5 사이의 범위 내에 있을 수 있다. 본 개시의 일부 실시예들에 따르면, H/D 비가 1.0보다 더 작은 경우(예를 들어, 깊이(D)가 약 55㎚와 약 80㎚ 사이의 범위 내에 있을 때, 그리고 높이(H)가 약 10㎚와 약 33㎚ 사이의 범위 내에 있을 때), 굽힘값 B는 규격 내에 있다. B/H 비는 약 0.1보다 더 작을 수 있다. H/D 비의 감소는 또한 매우 얇고 키가 큰 핀들에 대한 굽힘값 B를 효과적으로 감소시킬 수 있다. 예를 들어, 본 개시의 실시예들에 따른 얇고 키가 큰 핀들은 5㎚보다 더 작은 폭(Wa,5), 6.5㎚보다 더 작은 폭(Wa,20), 8.3㎚보다 더 작은 폭(Wa,40), 및 14.5㎚보다 더 작은 폭(Wa,60)을 가질 수 있다. 폭(Wa,5, Wa,20, Wa,40, Wa,60)은 돌출 핀(48)의 최상부로부터 각각 5㎚, 20㎚, 40㎚, 60㎚ 아래의 레벨에서 측정된다. 일부 실시예들에 따르면, 핀 높이(H)는 약 40㎚와 약 80㎚ 사이의 범위 내에 있을 수 있다.
도 28, 도 29, 및 도 30에서 도시된 바와 같이, 일부 실시예들에 따르면, 돌출 핀(48)은 돌출 핀(48)의 위에 있는 부분과 아래에 있는 부분보다 더 폭이 넓도록 횡측으로 확장되는 부분(48')을 가질 수 있다. 폭이 더 넓은 부분(48')의 형성은 도 5a에서 도시된 공정에서 바이어스 전력을 조정함으로써와 같이 공정 조건을 조정함으로써 달성될 수 있다. 예를 들어, 횡측으로 확장된 부분(48')의 양측 상의 반도체 기판의 부분들을 에칭할 때, 더 낮은 바이어스 전력이 사용될 수 있는 반면, 횡측으로 확장된 부분(48')을 형성하기 전후에는 더 큰 바이어스 전력이 사용될 수 있다. 횡측으로 확장된 부분(48')은 굽힘을 감소시키기 위해 돌출 핀(48)을 강화시킬 수 있다. 또한, 횡측으로 확장된 부분(48')의 위치가 또한 굽힘에 영향을 미친다. 일부 실시예들에 따르면, 횡측으로 확장된 부분(48')은 STI 영역(40)의 최상점(40T)(도 28)보다 더 높은 일부분들을 포함한다. 횡측으로 확장된 부분(48')의 바닥은 최상점(40T)과 동일한 높이에 있거나, 또는 최상점(40T)보다 약간 더 낮을 수 있다.
도 29는 두 개의 STI 영역들(40)이 서로 옆에 있고, 반도체 스트립(30)과 돌출 핀(48)이 STI 영역들(40)의 양측 상에 있는 실시예를 나타낸다. 일부 실시예들에 따르면, 세 개의 예시된 돌출 핀(48) 모두가 규격 내에 있는 굽힘값 B를 갖는 것을 보장하기 위해, H1/D1 비와 H2/D2 비 모두는 1보다 더 작다. 그렇지 않고, H1/D1이 1보다 더 크고(예를 들어, D1이 약 10㎚와 약 30㎚ 사이의 범위 내에 있는 경우), H2/D2가 1보다 더 작다고(예를 들어, D2가 약 55㎚와 약 80㎚ 사이의 범위 내에 있는 경우) 가정하면, 좌측 및 중간 돌출 핀(48) 사이에서 측정된 굽힘값 B는 4㎚보다 더 클 수 있고(이는 규격 외에 있음), 중간 및 우측 돌출 핀(48) 사이에서 측정된 굽힘값 B는 4㎚보다 더 작을 수 있다(규격 내에 있음). 다시, 굽힘값 B는, 예를 들어, 약 1㎚와 약 4㎚ 사이의 범위 내의 0이 아닌 값일 수 있거나 또는 그렇지 않을 수 있다. 따라서, 돌출 핀(48)의 굽힘값 B가 규격 내의 굽힘값 B를 갖기 위해서는, H1/D1 및 H2/D2가 모두 1보다 더 작게 설계되고, 약 0.2와 약 0.9 사이의 범위 내에 있을 수 있다. 또한, 폭(W2)은 폭(W1)보다 더 클 수 있고, 예를 들어, W2/W1 비는 2 또는 3보다 더 크다. 이는 중앙에서 돌출 핀(48)의 굽힘을 더욱 악화시킬 수 있다. H1/D1 및 H2/D2가 모두 1보다 더 작으면, 굽힘이 감소할 수 있다. 도 30에서, D3/D1 비, D3/D2 비, D4/D1 비, 및 D4/D2 비는 굽힘값 B가 규격 외에 있게끔 영향을 미치지 않으면서 약 1.2보다 더 크거나, 약 1.5보다 더 크거나, 또는 약 2보다 더 클 수 있다.
도 30은 두 개의 STI 영역들(40)이 서로 옆에 있고, 반도체 스트립(30)과 돌출 핀(48)이 STI 영역들의 양측 상에 있는 실시예를 나타낸다. 또한, 두 개보다 많은 돌출 핀(48)이 서로 인접하여 형성되는 경우, 핀 굽힘을 감소시키기 위해 이웃해 있는 핀들로부터의 핀의 간격은 균일하게 설계될 수 있고 서로 가까운 값들을 가질 수 있음이 발견된다. 예를 들어, 도 30에서, 간격들(Sa, Sb)이 표시된다. 간격들(Sa, Sb)이 서로 실질적으로 동일한 경우, 예를 들어 간격 차이 |(Sa - Sb)|가 4㎚보다 더 작은 경우, H1/D1 및/또는 H2/D2가 1보다 더 크거나 또는 1보다 더 작고, B/H1 및 B/H2가 0.1보다 더 작도록 유지될 수 있는지에 상관없이, 돌출 핀들의 핀 굽힘값 B는 규격 내에 있다. 달리 말하면, (H/D < 1) 및 (|(Sa - Sb)| < 4㎚) 요건들 중 하나 또는 둘 다가 충족되면, 대응하는 돌출 핀(48)은 규격 내 굽힘값 B를 가질 것이다.
또한, 깊이(D2)는 깊이(D1)보다 더 클 수 있으며, 예를 들어, D2/D1 비는 약 1.2보다 더 크거나, 약 1.5보다 더 크거나, 또는 약 2보다 더 크거나, 또는 약 5보다 더 크다. 또한, (H2 + D2)/(H1 + D1) 비는 또한 약 1.2보다 더 클 수 있거나, 약 1.5보다 더 클 수 있거나, 또는 약 2보다 더 클 수 있으며, (H2 + D2) 및 (H1 + D1) 값들은 STI 영역(40)이 형성되어 있는 트렌치(32)(도 5a 및 도 5b)의 대응 깊이들이다. 이것은 양측으로부터 STI 영역(40)에 의해 가해지는 상이한 응력들로 인해 중간에서 돌출 핀(48)의 굽힘을 더욱 악화시킬 수 있다. (H/D < 1) 및 (|(Sa - Sb)| < 4㎚) 요건들 모두가 충족되면, 굽힘이 감소될 수 있다.
일부 실시예들에 따르면, 전체 다이 및 웨이퍼에서의 모든 돌출 핀들이 규격 내 굽힘을 갖도록 보장하기 위해, 전체 다이 및 웨이퍼 전반에 걸친 모든 핀들은 (H/D < 1) 및 (|(Sa - Sb)| < 4㎚) 요건들 중 적어도 하나 또는 둘 다를 임의의 조합으로 충족시킨다. 예를 들어, 소자 다이에서, 제1의 복수의 돌출 핀들은 요건 (H/D < 1)을 충족하기 때문에 규격 내 굽힘을 가질 수 있고, 제2의 복수의 핀들은 요건 (|(Sa - Sb)| < 4㎚)을 충족하기 때문에 규격 내 굽힘을 가질 수 있으며, 제3의 복수의 핀들은 (H/D < 1) 및 (|(Sa - Sb)| < 4㎚)를 모두 충족하기 때문에 규격 내 굽힘을 가질 수 있다. (H/D < 1) 및 (|(Sa - Sb)| < 4㎚) 요건들 중 적어도 하나를 충족시키지 못하는 돌출 핀들은 다이 및 웨이퍼에서 없을 것이다. 다시, 굽힘값 B는, 예를 들어, 약 1㎚와 약 4㎚ 사이의 범위 내의 0이 아닌 값일 수 있거나 또는 그렇지 않을 수 있다.
도 12는 실리콘 캡핑층(50) 및 실리콘 캡핑층(50) 위의 더미 게이트 유전체층(52)의 성막을 나타낸다. 각각의 공정은 도 31에서 도시된 공정 흐름(200)에서의 공정(224)으로서 나타난다. 일부 실시예들에 따르면, 실리콘 캡핑층(50)은 성막을 통해 형성된다. 일부 실시예들에 따르면, 실리콘 캡핑층(50)은 실란, 디실란, 디클로로실란(DCS), 트리클로로실란(SiHCl3), 클로로실란(SiH3Cl) 등을 포함하는 실리콘 함유 전구체를 사용하여 성막된다. 성막은 CVD 공정 또는 ALD 공정과 같은 컨포멀 성막 공정을 통해 수행될 수 있다. ALD가 사용되는 경우, 전술한 바와 같은 전구체는 펄싱(pulsed) 및 퍼징(purged)될 수 있으며, 이어서 H2와 같은 다른 공정 가스의 펄싱 및 퍼징이 뒤따를 수 있다. 실리콘 캡핑층(50)의 두께를 원하는 두께로 증가시키기 위해 두 가지 유형들의 가스들이 교대로 펄싱 및 퍼징된다. ALD 공정은, 예를 들어, 약 350℃와 약 500℃ 사이의 범위의 온도에서 수행되는 열적 ALD 공정일 수 있다. CVD가 사용되는 경우, 전술한 바와 같은 실란, 디실란, HMDS, DCS, H2 등과 같은 전구체들이 사용될 수 있다.
더미 게이트 유전체층(52)은 입력-출력(IO) 소자의 게이트 유전체의 형성과 동시에 형성되고, 따라서 대안적으로 IO 유전체라고 칭해진다. 일부 실시예들에 따르면, 더미 게이트 유전체층(52)은 실리콘 산화물을 포함한다.
도 13은 더미 게이트 전극층(54)의 형성을 나타낸다. 각각의 공정은 도 31에서 도시된 공정 흐름(200)에서의 공정(226)으로서 나타난다. 일부 실시예들에 따르면, 더미 게이트 전극층(54)은 폴리실리콘 또는 비정질 실리콘을 포함한다. 형성은 실란, 디실란, 디클로로실란(DCS), 트리실란(Si3H8), 고차 실란(SinH2n+2, n>3), 디메틸아미노실란(SiH3[N(CH3)2], DMAS), 에틸메틸아미노실란(SiH3[N(CH3C2H5)], EMAS), 디에틸아미노실란(SiH3[N(C2H5)2], DEAS), 에틸이소프로필아미노실란(SiH3[N(C2H5C3H7)], EIPAS), 디이소프로필아미노실란(SiH3[N(C3H7)2], DIPAS), 디프로필아미노실란(SiH3[N(C3H7)2], DPAS), 디클로로실란(SiH2Cl2), 트리클로로실란(SiHCl3), 클로로실란(SiH3Cl) 등을 비롯한 전구체들을 사용하여 수행될 수 있다. 전구체의 압력은 약 0.1Torr와 약 5Torr 사이의 범위 내에 있을 수 있다. 더미 게이트 전극층(54)을 성장시키기 위한 온도는 약 100℃와 약 750℃ 사이의 범위 내에 있을 수 있다. 더미 게이트 전극층(54)의 온도, 성장 속도, 및 기타 공정 조건들에 따라, 더미 게이트 전극층(54)은 비정질 실리콘층, 폴리실리콘층, 또는 이들의 혼합물일 수 있다. 성막 공정은 또한 CVD, ALD 등을 사용하여 수행될 수 있다. 성막된 더미 게이트 전극층(54)의 최상면은 돌출 핀(48)의 최상면보다 높다. 그 다음, 더미 게이트 전극층(54)의 최상면이 평평해지도록 평탄화 공정이 수행될 수 있다.
일부 실시예들에 따르면, 실리콘 질화물, 실리콘 산화물 등으로 형성될 수 있는 패드층(56)이 더미 게이트 전극층(54)의 최상면 상에 성막될 수 있다. 패드층(56)은 여기서 논의되지 않은 다른 공정들을 수행하기 위해 사용된다. 예를 들어, 폴리실리콘층(57)이 패드층(56) 상에 성막될 수 있다. 다음으로, 폴리실리콘층(57) 및 패드층(56)이 제거된다. 그 다음, 더미 게이트 전극층(54)은 일부 실시예들에 따라 원하는 두께로 리세싱(박형화)될 수 있다. 결과적인 구조물이 도 14에서 도시된다. 대안적인 실시예들에 따르면, 패드층(56)은 성막되지 않고, 더미 게이트 전극층(54)은 원하는 두께로 폴리싱된다.
도 15 내지 도 19는 이중 패터닝 공정을 통한 더미 게이트 스택들의 형성을 나타낸다. 소자의 요건에 따라, 단일 패터닝 공정 또는 4중 패터닝 공정이 또한 사용될 수 있다는 것이 이해된다.
도 15를 참조하면, 하드 마스크층들이 형성된다. 하드 마스크층들은 산화물층, 질화물층 등, 또는 이들의 복합층들을 포함할 수 있다. 일부 실시예들에 따르면, 하드 마스크층들은 층들(58, 60)을 포함하고, 이는 실리콘 산화물층 및 실리콘 산화물층 위의 실리콘 질화물층을 포함할 수 있다.
맨드렐층(62)은 하드 마스크층들(58, 60) 위에 성막된다. 맨드렐층(62)은 비정질 실리콘, 비정질 탄소, 주석 산화물 등으로 형성되거나 또는 이를 포함할 수 있다. 3층일 수 있는 에칭 마스크(64)가 맨드렐층(62) 위에 형성된다. 에칭 마스크(64)는 바닥층(64BL), 바닥층(64BL) 위의 중간층(64ML), 및 중간층(64ML) 위의 최상층(64TL)을 포함할 수 있다. 일부 실시예들에 따르면, 바닥층(64BL)과 최상층(64TL)은 포토레지스트로 형성되며, 바닥층(64BL)은 가교결합된다. 중간층(64ML)은 (실리콘 질화물과 같은) 질화물, (실리콘 산질화물과 같은) 산질화물, (실리콘 산화물과 같은) 산화물 등일 수 있는 무기 물질로 형성될 수 있다. 최상층(64TL)이 패터닝된다.
그 다음, 패턴들을 규정하기 위해 에칭 마스크(64)를 사용하여 복수의 에칭 공정들이 수행되어, 맨드렐(62')을 형성하도록 맨드렐층(62)이 에칭된다. 각각의 공정은 도 31에서 도시된 공정 흐름(200)에서의 공정(228)으로서 나타난다. 패터닝 공정 후, 에칭 마스크(64)의 잔존 부분들이 제거된다. 결과적인 구조물이 도 16에서 도시된다.
도 17을 참조하면, 스페이서층(66)이 성막된다. 일부 실시예들에 따르면, 스페이서층(66)은 금속 산화물 또는 금속 질화물, 예를 들어, 티타늄 산화물, 티타늄 질화물 등과 같은 금속 함유 물질로 형성되거나 또는 이를 포함한다. 스페이서층(66)은 맨드렐(62')의 측벽들 상에 있는 수직 부분들, 맨드렐(62')의 최상단 상에 있는 최상부 수평 부분들, 및 하드 마스크(60)의 최상단 상에 있는 바닥 수평 부분들을 포함하는 컨포멀 스페이서로서 형성된다.
그런 후, 도 18에서 도시된 바와 같이, 최상부 수평 부분들과 바닥 수평 부분들을 제거하고 스페이서(66')인 수직 부분들을 남기기 위해 이방성 에칭 공정이 수행된다. 각각의 공정은 도 31에서 도시된 공정 흐름(200)에서의 공정(230)으로서 나타난다. 일부 실시예들에 따르면, 이방성 에칭 공정은 Cl2, HBr, CH4 등과 같은 에칭 가스들, 또는 이들의 조합을 사용하여 수행된다. N2, 아르곤 등과 같은 캐리어 가스들이 또한 에칭 가스들에 첨가될 수 있다. 에칭 공정 후, 에칭 공정을 통해 맨드렐(62')이 제거된다.
후속 공정에서, 하드 마스크들(60, 58)은 이방성 에칭 공정들에서 패터닝되며, 이 때 맨드렐(62')이 에칭 마스크로서 사용된다. 잔존하는 하드 마스크들(60', 58')이 도 19에서 도시되어 있다. 그런 후, 하드 마스크들(60', 58')은 더미 게이트 전극층(54)을 에칭하고 더미 게이트 전극(54')을 형성하기 위한 에칭 마스크로서 사용된다. 각각의 공정은 도 31에서 도시된 공정 흐름(200)에서의 공정(232)으로서 나타난다. 게이트 유전체층(52)이 또한 더미 게이트 유전체(52')를 형성하기 위해 에칭된다. 더미 게이트 전극층 내의 실리콘의 에칭은 약 100℃와 약 700℃ 사이의 범위의 온도에서 수행될 수 있다. 에칭 가스는 불소(F2), 염소(Cl2), 염화수소(HCl), 브롬화수소(HBr), 브롬(Br2) 등, SiH2Cl2, 또는 이들의 조합을 포함할 수 있다. 에칭 가스의 압력은 약 0.1torr와 약 200torr 사이의 범위 내에 있을 수 있다. 캐리어 가스는 약 20slm 미만의 유량을 가질 수 있는 H2 및/또는 N2를 포함할 수 있다.
따라서 더미 게이트 스택(68)이 형성된다. 더미 게이트 스택(68)은 더미 게이트 전극(54') 및 더미 게이트 유전체(52')를 포함하며, 이들은 각각 더미 게이트 전극층(54) 및 더미 게이트 유전체(52)의 잔존 부분들이다. 더미 게이트 스택(68)은 하드 마스크들(58', 60')을 더 포함할 수 있으며, 이들은 패터닝된 하드 마스크층들(58, 60)의 잔존 부분들이다.
도 20a, 도 20b, 및 도 20c는 도 19에서 도시된 구조물의 평면도 및 두 개의 단면도들을 나타내며, 여기서 돌출 핀(48)은 굽어져 있고, 규격을 벗어난(4㎚보다 더 큼) 굽힘값 B를 갖는다. 도 20a는 세 개의 돌출 핀들(48)의 평면도를 나타낸다. 도 20b와 도 20c는 각각 도 20a에서의 기준 단면들 20B-20B 및 20C-20C를 나타낸 것이다. 실리콘 캡핑층(50)은 돌출 핀들(48) 및 반도체 기판(20)의 벌크 부분과 병합될 수 있기 때문에 별도로 예시되지 않았다. 도 20b를 참조하라. 좌측 핀과 중간 핀은 서로에 대해 바깥쪽으로 굽어져 있고, 중간 핀과 우측 핀은 서로에 대해 안쪽으로 굽어져 있다. 도 20b에서 도시된 단면에서, 더미 게이트 전극층(54)의 대부분이 제거되었다. 그러나, 돌출 핀들(48)의 굽힘으로 인해, 더미 게이트 전극층(54)의 일부분들은 굽은 돌출 핀들(48)에 의해 가려지고 제거되지 않으며, 이것은 더미 게이트 잔류물(54'')로서 도시된다.
도 21a, 도 21b, 및 도 21c는 본 개시의 실시예들에 따른 도 19에서 도시된 구조물의 평면도 및 두 개의 단면도들을 나타내며, 여기서 돌출 핀들(48)은 규격 내 굽힘값 B를 갖는다. 달리 말하면, 돌출 핀들(48)은 수직이거나 또는 실질적으로 수직이고, 굽힘값 B는 4㎚보다 더 작다. 도 21a는 세 개의 돌출 핀들(48)의 평면도를 나타낸다. 도 21b와 도 21c는 각각 도 21a에서의 기준 단면들 21B-21B 및 21C-21C를 나타낸 것이다. 도 21b에서 도시된 단면에서, 더미 게이트 전극층(54)의 전체가 제거되었고, 잔류물이 남지 않았다.
도 22를 참조하면, 더미 게이트 스택(68)의 측벽들 상에 게이트 스페이서(70)가 형성된다. 본 개시의 일부 실시예들에 따르면, 게이트 스페이서(70)는 실리콘 질화물, 실리콘 산탄질화물 등과 같은 유전체 물질(들)로 형성되며, 단층 구조물 또는 복수의 유전체층들을 포함하는 다층 구조물을 가질 수 있다.
다음으로, 더미 게이트 스택(68) 및 게이트 스페이서(70)에 의해 덮히지 않은 부분들인, 도 19에서 도시된 돌출 핀들(48)의 일부분들이 에칭 공정에서 리세싱되어, 도 22에서 도시된 구조물을 초래시킨다. 각각의 공정은 도 31에서 도시된 공정 흐름(200)에서의 공정(234)으로서 나타난다. 리세싱은 이방성일 수 있으므로, 더미 게이트 스택(68)과 게이트 스페이서(70) 바로 아래에 있는 돌출 핀들(48)의 부분들은 보호되고, 에칭되지 않는다. 일부 실시예들에 따르면, 리세싱된 반도체 스트립(30)의 최상면은 STI 영역(40)의 최상면(40A)보다 낮을 수 있다. 이에 따라 리세스(72)가 형성된다. 리세스(72)는 더미 게이트 스택(68)의 양측 상에 위치한 일부분들과, 돌출 핀들(48)의 잔존 부분들 사이에 있는 일부분들을 포함한다.
다음으로, 리세스(72)에서 반도체 물질을 (에피택시를 통해) 선택적으로 성장시킴으로써 에피택시 영역들(소스/드레인 영역들)(74)이 형성되어, 도 23에서의 구조물을 초래시킨다. 각각의 공정은 도 31에서 도시된 공정 흐름(200)에서의 공정(236)으로서 나타난다. 결과적인 FinFET이 p형 FinFET인지 또는 n형 FinFET인지 여부에 따라, p형 또는 n형 불순물이 에피택시의 진행과 함께 인시츄(in-situ) 도핑될 수 있다. 예를 들어, 결과적인 FinFET이 p형 FinFET인 경우, 실리콘 붕소(SiB), 실리콘 게르마늄 붕소(SiGeB), GeB 등이 성장될 수 있다. 반대로, 결과적인 FinFET이 n형 FinFET인 경우, 실리콘 인(SiP), 실리콘 탄소 인(SiCP) 등이 성장될 수 있다. 본 개시의 대안적인 실시예들에 따르면, 에피택시 영역(74)은 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합, 또는 이들의 다층과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함한다. 리세스(72)가 에피택시 영역(74)으로 채워진 후, 에피택시 영역(74)의 추가적인 에피택셜 성장은 에피택시 영역(74)을 수평으로 확장시킨다. 에피택시 영역(74)의 추가적인 성장은 또한 이웃해 있는 에피택시 영역들(74)이 서로 병합되게 할 수 있다.
도 24는 콘택트 에칭 정지층(Contact Etch Stop Layer; CESL)(76) 및 층간 유전체(Inter-Layer Dielectric; ILD)(78)의 형성 이후의 구조물의 사시도를 나타낸다. 각각의 공정은 도 31에서 도시된 공정 흐름(200)에서의 공정(238)으로서 나타난다. CESL(76)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화질화물 등으로 형성될 수 있으며, CVD, ALD 등을 사용하여 형성될 수 있다. ILD(78)는, 예를 들어, FCVD, 스핀 온 코팅, CVD, 또는 다른 성막 방법을 사용하여 형성된 유전체 물질을 포함할 수 있다. ILD(78)는, 산소 함유 유전체 물질로 형성될 수 있으며, 이 산소 함유 유전체 물질은, TEOS(Tetra Ethyl Ortho Silicate) 산화물, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass) 등과 같은 실리콘-산화물계 물질일 수 있다. CMP 공정 또는 기계적 그라인딩 공정과 같은 평탄화 공정이 ILD(78), 더미 게이트 스택(68), 및 게이트 스페이서(70)의 최상면들을 서로 동일한 높이가 되도록 하기 위해 수행될 수 있다.
그런 후, 하드 마스크들(58', 60'), 더미 게이트 전극(54'), 더미 게이트 유전체층(52')이 제거되어, 게이트 스페이서들(70) 사이에 트렌치들을 형성하고, 이어서 대체 게이트 스택(84)의 형성이 뒤따른다. 각각의 공정은 도 31에서 도시된 공정 흐름(200)에서의 공정(240)으로서 나타난다. 게이트 스택(84)은 게이트 유전체(80) 및 게이트 전극(82)을 포함한다. 게이트 유전체(80)는 계면층(Interfacial Layer; IL, 별도로 도시되지 않음) 및 하이 k 유전체층(도시되지 않음)을 포함할 수 있다. IL은 돌출 핀(48)의 노출면들 상에 형성되고, 실리콘 산화물층과 같은 산화물층을 포함할 수 있고, 이 산화물층은 돌출 핀(48)의 열 산화, 화학적 산화 공정, 또는 성막 공정을 통해 형성된다. 하이 k 유전체층은 하프늄 산화물, 란타늄 산화물, 알루미늄 산화물, 지르코늄 산화물 등과 같은 하이 k 유전체 물질을 포함한다. 하이 k 유전체 물질의 유전상수(k 값)는 3.9보다 높고, 약 7.0보다 높을 수 있다. 본 개시의 일부 실시예들에 따르면, 하이 k 유전체층은 ALD 또는 CVD 등을 사용하여 형성된다.
일부 실시예들에 따르면, 게이트 전극(82)은 확산 배리어층(캡핑층), 및 확산 배리어층 위의 하나 이상의 일함수층을 포함할 수 있는 적층된 층들을 포함한다. 확산 배리어층은 실리콘으로 도핑될 수 있거나(또는 도핑되지 않을 수 있는) 티타늄 질화물로 형성될 수 있다. 일함수층은 게이트 전극의 일함수를 결정하고, 적어도 하나의 층 또는 상이한 물질들로 형성된 복수의 층들을 포함한다. 일함수층의 특정 물질은 각각의 FinFET이 n형 FinFET인지 또는 p형 FinFET인지 여부에 따라 선택될 수 있다. 그런 후, 금속 충전 영역이 적층된 층들 상에 형성되고, 제거된 더미 게이트 스택에 의해 남겨진 트렌치들을 완전히 충전한다. 금속 충전 영역은 코발트, 텅스텐, 이들의 합금, 또는 다른 금속 또는 금속 합금으로 형성되거나 이를 포함할 수 있다.
다음으로, 도 25에서 도시된 바와 같이, 게이트 스택(84)의 최상면이 ILD(78)의 최상면과 동일 평면에 있도록 CMP 공정 또는 기계적 그라인딩 공정과 같은 평탄화 공정이 수행된다. 후속 공정에서, 게이트 스택(84)이 에치백되어, 대향하는 게이트 스페이서들(70) 사이에 리세스가 형성되는 것을 초래시킨다. 다음으로, 도 26에서 도시된 바와 같이, 하드 마스크(86)가 대체 게이트 스택(84) 위에 형성된다. 본 개시의 일부 실시예들에 따르면, 하드 마스크(86)의 형성은 블랭킷 유전체 물질을 형성하기 위한 성막 공정, 및 게이트 스페이서(70) 및 ILD(78) 위의 과잉 유전체 물질을 제거하기 위한 평탄화 공정을 포함한다. 하드 마스크(86)는 예를 들어, 실리콘 질화물, 또는 다른 유사한 유전체 물질들로 형성될 수 있다.
일부 실시예들에 따르면, 게이트 스택(84)을 개별 부분들로 커팅하도록 게이트 격리 영역(85)이 형성될 수 있다. 게이트 격리 영역(85)의 형성은 개구부를 형성하기 위해 게이트 스택(84)을 에칭하는 것을 포함할 수 있으며, 게이트 격리 영역(85)은 그렇지 않고 긴 게이트 스택(84)을 더 작은 부분들로 분리시킨다. 개구부는 게이트 스택들을 전기적으로 격리하기 위해 게이트 유전체 물질(들)로 채워진다. 게이트 스택(84)의 에칭에서, 돌출 핀(48)이 규격 외 굽힘값 B에 따라 굽혀지면, 에칭된 게이트 스택(84)이 또한 잔류물을 가질 수 있으며, 이는 전기적으로 격리될 것으로 의도되어 있는 게이트 스택들(84)의 부분들을 전기적으로 상호 결합시킬 수 있다. 따라서, 본 개시의 실시예들은 또한 이 문제를 해결한다.
도 26은 소스/드레인 실리사이드 영역(88), 소스/드레인 콘택트 플러그(90)를 포함할 수 있는, 후속 공정들에서 형성되는 피처들 중 일부를 추가로 나타낸다. 따라서 FinFET(94)가 형성된다.
본 개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 개시의 사상과 범위를 이탈하지 않는다는 것과, 본 개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
제1 반도체 스트립과 제2 반도체 스트립 사이에 제1 트렌치를, 그리고 상기 제2 반도체 스트립과 제3 반도체 스트립 사이에 제2 트렌치를 형성하기 위해 반도체 기판을 에칭하는 단계 - 상기 제2 트렌치는 상기 제1 트렌치보다 더 깊음 -;
상기 제1 반도체 스트립과 상기 제2 반도체 스트립 사이에 제1 격리 영역을, 그리고 상기 제2 반도체 스트립과 상기 제3 반도체 스트립 사이에 제2 격리 영역을 형성하기 위해 상기 제1 트렌치와 상기 제2 트렌치를 채우는 단계;
상기 제1 격리 영역과 상기 제2 격리 영역을 리세싱하는 단계 - 상기 제1 반도체 스트립, 상기 제2 반도체 스트립, 및 상기 제3 반도체 스트립의 최상부들로서 제1 돌출 핀, 제2 돌출 핀, 및 제3 돌출 핀이 형성되고, 상기 제1 돌출 핀은 상기 제2 돌출 핀으로부터 제1 간격만큼 이격되어 있고, 상기 제2 돌출 핀은 상기 제3 돌출 핀으로부터 제1 간격과 실질적으로 동일한 제2 간격만큼 이격되어 있고, 상기 제1 돌출 핀, 상기 제2 돌출 핀, 및 상기 제3 돌출 핀의 굽힘(bending)값들은 약 4㎚보다 더 작음 -;
상기 제2 돌출 핀 상에 게이트 스택을 형성하는 단계; 및
상기 제2 돌출 핀에 기초하여 소스 영역과 드레인 영역을 형성하는 단계를 포함하며, 상기 게이트 스택은 상기 소스 영역과 상기 드레인 영역 사이에 있는 것인 방법.
실시예 2. 실시예 1에 있어서,
상기 리세싱하는 단계 이후, 상기 제2 돌출 핀은 상기 제1 격리 영역의 제1 깊이와 상기 제2 격리 영역의 제2 깊이 둘 다보다 더 작은 높이를 갖는 것인 방법.
실시예 3. 실시예 1에 있어서,
상기 제1 간격과 상기 제2 간격은 약 4㎚보다 더 작은 차이를 갖는 것인 방법.
실시예 4. 실시예 1에 있어서,
상기 제1 반도체 스트립은 상기 제1 반도체 스트립의 최상단으로부터 약 5㎚ 아래에서 제1 폭을 그리고 상기 제1 반도체 스트립의 최상단으로부터 약 60㎚ 아래에서 제2 폭을 갖는 얇고 키가 큰 핀이고, 상기 제1 폭은 약 5㎚보다 더 작고, 상기 제2 폭은 약 14.5㎚보다 더 작은 것인 방법.
실시예 5. 실시예 4에 있어서,
상기 제2 반도체 스트립은 또한 추가적인 얇고 키가 큰 핀인 것인 방법.
실시예 6. 실시예 1에 있어서,
상기 제1 격리 영역은 소자 다이 내에 포함되고, 상기 소자 다이는 복수의 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)들을 포함하고, 상기 복수의 FinFET들 각각은 추가적인 돌출 핀 및 상기 추가적인 돌출 핀 바로 옆에 있는 추가적인 격리 영역을 포함하고, 상기 소자 다이 전체에 걸쳐, 상기 추가적인 돌출 핀들 모두의 높이들은 대응하는 추가적인 격리 영역들의 깊이들보다 더 작은 것인 방법.
실시예 7. 실시예 1에 있어서,
상기 게이트 스택을 형성하는 단계는,
상기 제1 돌출 핀 상에 더미 게이트 스택을 형성하는 단계; 및
상기 더미 게이트 스택을 대체 게이트 스택으로 대체시키는 단계
를 포함한 것인 방법.
실시예 8. 실시예 7에 있어서,
상기 더미 게이트 스택을 형성하는 단계는,
상기 제1 돌출 핀 상에 더미 게이트 전극층을 성막하는 단계;
상기 더미 게이트 전극층 위에 맨드렐(mandrel)을 형성하는 단계;
상기 맨드렐의 양 측벽들 상에 스페이서들을 형성하는 단계;
상기 맨드렐을 제거하는 단계; 및
상기 스페이서들을 에칭 마스크로서 사용하여 상기 더미 게이트 전극층을 에칭하는 단계
를 포함하며, 상기 더미 게이트 전극층의 잔존 부분은 상기 게이트 스택의 일부를 형성하는 것인 방법.
실시예 9. 실시예 1에 있어서,
상기 제1 트렌치와 상기 제2 트렌치를 채우는 단계는 전구체로서 트리실릴아민을 사용하여 채워지는 것인 방법.
실시예 10. 실시예 1에 있어서,
상기 제1 격리 영역을 리세싱하는 것은 상기 제1 격리 영역의 최상면이 만곡되는 것을 초래시키고, 상기 최상면의 중간 부분은 상기 최상면의 에지 부분들보다 더 낮고, 상기 제1 격리 영역의 깊이는 상기 최상면의 상기 중간 부분에서 측정된 것인 방법.
실시예 11. 집적 회로 구조물에 있어서,
제1 돌출 핀 - 상기 제1 돌출 핀은 상기 제1 돌출 핀의 제1 최상단으로부터 약 5㎚ 아래에서 제1 폭을 그리고 상기 제1 돌출 핀의 상기 제1 최상단으로부터 약 60㎚ 아래에서 제2 폭을 갖고, 상기 제1 폭은 약 5㎚보다 더 작고, 상기 제2 폭은 약 14.5㎚보다 더 작음 -;
제2 돌출 핀 - 상기 제2 돌출 핀은 상기 제2 돌출 핀의 제2 최상단으로부터 약 5㎚ 아래에서 제3 폭을 그리고 상기 제2 돌출 핀의 상기 제2 최상단으로부터 약 60㎚ 아래에서 제4 폭을 갖고, 상기 제3 폭은 약 5㎚보다 더 작고, 상기 제4 폭은 약 14.5㎚보다 더 작음 -; 및
상기 제1 돌출 핀과 상기 제2 돌출 핀 사이의 제1 쉘로우(shallow) 트렌치 격리 영역을 포함하며, 상기 제1 쉘로우 트렌치 격리 영역은 깊이를 갖고, 상기 제1 돌출 핀의 제1 핀 높이는 상기 깊이보다 더 작고, 상기 제1 돌출 핀과 상기 제2 돌출 핀의 굽힘값은 4㎚보다 더 작은 것인 집적 회로 구조물.
실시예 12. 실시예 11에 있어서,
상기 제1 핀 높이는 상기 제1 돌출 핀의 상기 제1 최상단으로부터 상기 제1 쉘로우 트렌치 격리 영역의 최상면의 최저 단부까지 측정된 것인 집적 회로 구조물.
실시예 13. 실시예 11에 있어서,
상기 제1 돌출 핀은 소자 다이 내에 포함되고, 상기 소자 다이는 복수의 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)들을 포함하고, 상기 복수의 FinFET들 각각은 추가적인 돌출 핀 및 상기 추가적인 돌출 핀 바로 옆에 있는 추가적인 격리 영역을 포함하고, 상기 소자 다이 전체에 걸쳐, 상기 추가적인 돌출 핀 모두의 높이들은 대응하는 추가적인 격리 영역들의 깊이들보다 더 작은 것인 집적 회로 구조물.
실시예 14. 실시예 11에 있어서,
상기 제1 돌출 핀은 실리콘 핀인 것인 집적 회로 구조물.
실시예 15. 실시예 11에 있어서,
상기 제1 돌출 핀은 실리콘 게르마늄을 포함한 것인 집적 회로 구조물.
실시예 16. 실시예 11에 있어서,
제3 돌출 핀; 및
상기 제2 돌출 핀과 상기 제3 돌출 핀 사이의 제2 격리 영역
을 더 포함하며, 상기 제1 돌출 핀은 상기 제2 돌출 핀으로부터 제1 간격만큼 이격되어 있고, 상기 제2 돌출 핀은 상기 제3 돌출 핀으로부터 제2 간격만큼 이격되어 있고, 상기 제1 간격과 상기 제2 간격 사이의 차이는 약 4㎚보다 더 작고, 상기 제2 돌출 핀과 상기 제3 돌출 핀의 추가적인 굽힘값은 약 4㎚보다 더 작은 것인 집적 회로 구조물.
실시예 17. 실시예 11에 있어서,
상기 제1 쉘로우 트렌치 격리 영역의 최상면은 만곡되어 있고, 상기 최상면의 중간 부분은 상기 최상면의 에지 부분들보다 더 낮고, 상기 깊이는 상기 중간 부분에서 측정된 것인 집적 회로 구조물.
실시예 18. 집적 회로 구조물에 있어서,
벌크 반도체 기판;
서로 인접해 있는 제1 돌출 핀, 제2 돌출 핀, 및 제3 돌출 핀 - 상기 제2 돌출 핀은 상기 제1 돌출 핀과 상기 제3 돌출 핀 사이에 있고, 상기 제1 돌출 핀은 상기 제2 돌출 핀으로부터 제1 간격만큼 이격되어 있고, 상기 제2 돌출 핀은 상기 제3 돌출 핀으로부터 제2 간격만큼 이격되어 있고, 상기 제1 간격과 상기 제2 간격 사이의 차이는 약 4㎚보다 더 작음 -;
상기 벌크 반도체 기판 위에 그리고 상기 제1 돌출 핀과 상기 제2 돌출 핀 사이에 있는 제1 격리 영역; 및
상기 벌크 반도체 기판 위에 그리고 상기 제2 돌출 핀과 상기 제3 돌출 핀 사이에 있는 제2 격리 영역
을 포함하며, 상기 제2 돌출 핀과 상기 제3 돌출 핀의 굽힘값은 약 4㎚보다 더 작은 것인 집적 회로 구조물.
실시예 19. 실시예 18에 있어서,
상기 제1 돌출 핀의 제1 높이는 상기 제1 격리 영역의 깊이보다 더 큰 것인 집적 회로 구조물.
실시예 20. 실시예 18에 있어서,
상기 제1 돌출 핀의 제1 높이는 상기 제1 격리 영역의 깊이보다 더 작은 것인 집적 회로 구조물.

Claims (10)

  1. 방법에 있어서,
    제1 반도체 스트립과 제2 반도체 스트립 사이에 제1 트렌치를, 그리고 상기 제2 반도체 스트립과 제3 반도체 스트립 사이에 제2 트렌치를 형성하기 위해 반도체 기판을 에칭하는 단계 - 상기 제2 트렌치는 상기 제1 트렌치보다 더 깊음 -;
    상기 제1 반도체 스트립과 상기 제2 반도체 스트립 사이에 제1 격리 영역을, 그리고 상기 제2 반도체 스트립과 상기 제3 반도체 스트립 사이에 제2 격리 영역을 형성하기 위해 상기 제1 트렌치와 상기 제2 트렌치를 채우는 단계;
    상기 제1 격리 영역과 상기 제2 격리 영역을 리세싱하는 단계 - 상기 제1 반도체 스트립, 상기 제2 반도체 스트립, 및 상기 제3 반도체 스트립의 최상부들로서 제1 돌출 핀, 제2 돌출 핀, 및 제3 돌출 핀이 형성되고, 상기 제1 돌출 핀은 상기 제2 돌출 핀으로부터 제1 간격만큼 이격되어 있고, 상기 제2 돌출 핀은 상기 제3 돌출 핀으로부터 상기 제1 간격과 동일한 제2 간격만큼 이격되어 있고, 상기 제1 돌출 핀, 상기 제2 돌출 핀, 및 상기 제3 돌출 핀의 굽힘(bending)값들은 4㎚보다 더 작음 -;
    상기 제2 돌출 핀 상에 게이트 스택을 형성하는 단계; 및
    상기 제2 돌출 핀에 기초하여 소스 영역과 드레인 영역을 형성하는 단계
    를 포함하며,
    상기 게이트 스택은 상기 소스 영역과 상기 드레인 영역 사이에 있고,
    상기 리세싱하는 단계 이후, 상기 제2 돌출 핀은 상기 제1 격리 영역의 제1 깊이와 상기 제2 격리 영역의 제2 깊이 둘 다보다 더 작은 높이를 갖는 것인 방법.
  2. 집적 회로 구조물에 있어서,
    제1 돌출 핀 - 상기 제1 돌출 핀은 상기 제1 돌출 핀의 제1 최상단으로부터 5㎚ 아래에서 제1 폭을 그리고 상기 제1 돌출 핀의 상기 제1 최상단으로부터 60㎚ 아래에서 제2 폭을 갖고, 상기 제1 폭은 5㎚보다 더 작고, 상기 제2 폭은 14.5㎚보다 더 작음 -;
    제2 돌출 핀 - 상기 제2 돌출 핀은 상기 제2 돌출 핀의 제2 최상단으로부터 5㎚ 아래에서 제3 폭을 그리고 상기 제2 돌출 핀의 상기 제2 최상단으로부터 60㎚ 아래에서 제4 폭을 갖고, 상기 제3 폭은 5㎚보다 더 작고, 상기 제4 폭은 14.5㎚보다 더 작음 -; 및
    상기 제1 돌출 핀과 상기 제2 돌출 핀 사이의 제1 쉘로우(shallow) 트렌치 격리 영역
    을 포함하며,
    상기 제1 쉘로우 트렌치 격리 영역은 깊이를 갖고,
    상기 제1 돌출 핀의 제1 핀 높이는 상기 깊이보다 더 작고,
    상기 제1 돌출 핀과 상기 제2 돌출 핀의 굽힘값은 4㎚보다 더 작은 것인 집적 회로 구조물.
  3. 제2항에 있어서,
    상기 제1 핀 높이는 상기 제1 돌출 핀의 상기 제1 최상단으로부터 상기 제1 쉘로우 트렌치 격리 영역의 최상면의 최저 단부까지 측정된 것인 집적 회로 구조물.
  4. 제2항에 있어서,
    상기 제1 돌출 핀은 소자 다이 내에 포함되고,
    상기 소자 다이는 복수의 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)들을 포함하고,
    상기 복수의 FinFET들 각각은 추가적인 돌출 핀 및 상기 추가적인 돌출 핀 바로 옆에 있는 추가적인 격리 영역을 포함하고,
    상기 소자 다이 전체에 걸쳐, 상기 추가적인 돌출 핀 모두의 높이들은 대응하는 추가적인 격리 영역들의 깊이들보다 더 작은 것인 집적 회로 구조물.
  5. 제2항에 있어서,
    상기 제1 돌출 핀은 실리콘 핀인 것인 집적 회로 구조물.
  6. 제2항에 있어서,
    상기 제1 돌출 핀은 실리콘 게르마늄을 포함한 것인 집적 회로 구조물.
  7. 제2항에 있어서,
    제3 돌출 핀; 및
    상기 제2 돌출 핀과 상기 제3 돌출 핀 사이의 제2 격리 영역
    을 더 포함하며,
    상기 제1 돌출 핀은 상기 제2 돌출 핀으로부터 제1 간격만큼 이격되어 있고,
    상기 제2 돌출 핀은 상기 제3 돌출 핀으로부터 제2 간격만큼 이격되어 있고,
    상기 제1 간격과 상기 제2 간격 사이의 차이는 4㎚보다 더 작고,
    상기 제2 돌출 핀과 상기 제3 돌출 핀의 추가적인 굽힘값은 4㎚보다 더 작은 것인 집적 회로 구조물.
  8. 제2항에 있어서,
    상기 제1 쉘로우 트렌치 격리 영역의 최상면은 만곡되어 있고,
    상기 최상면의 중간 부분은 상기 최상면의 에지 부분들보다 더 낮고,
    상기 깊이는 상기 중간 부분에서 측정된 것인 집적 회로 구조물.
  9. 집적 회로 구조물에 있어서,
    벌크 반도체 기판;
    서로 인접해 있는 제1 돌출 핀, 제2 돌출 핀, 및 제3 돌출 핀 - 상기 제2 돌출 핀은 상기 제1 돌출 핀과 상기 제3 돌출 핀 사이에 있고, 상기 제1 돌출 핀은 상기 제2 돌출 핀으로부터 제1 간격만큼 이격되어 있고, 상기 제2 돌출 핀은 상기 제3 돌출 핀으로부터 제2 간격만큼 이격되어 있고, 상기 제1 간격과 상기 제2 간격 사이의 차이는 4㎚보다 더 작음 -;
    상기 벌크 반도체 기판 위에 그리고 상기 제1 돌출 핀과 상기 제2 돌출 핀 사이에 있는 제1 격리 영역; 및
    상기 벌크 반도체 기판 위에 그리고 상기 제2 돌출 핀과 상기 제3 돌출 핀 사이에 있는 제2 격리 영역
    을 포함하며,
    상기 제2 돌출 핀과 상기 제3 돌출 핀의 굽힘값은 4㎚보다 더 작고,
    상기 제2 돌출 핀은 상기 제1 격리 영역의 제1 깊이와 상기 제2 격리 영역의 제2 깊이 둘 다보다 더 작은 높이를 갖는 것인 집적 회로 구조물.
  10. 제9항에 있어서,
    상기 제1 돌출 핀의 제1 높이는 상기 제1 격리 영역의 제1 깊이보다 더 큰 것인 집적 회로 구조물.
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