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TWI793835B - 具有垂直場效電晶體的記憶體元件及其製備方法 - Google Patents

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TWI793835B
TWI793835B TW110140313A TW110140313A TWI793835B TW I793835 B TWI793835 B TW I793835B TW 110140313 A TW110140313 A TW 110140313A TW 110140313 A TW110140313 A TW 110140313A TW I793835 B TWI793835 B TW I793835B
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capacitor
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謝明宏
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南亞科技股份有限公司
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Abstract

本揭露提供一種具有垂直場效電晶體的記憶體元件以及該記憶體元件的製備方法。該記憶體元件具有一電容器接觸點，設置在一第一半導體基底中；以及一通道結構，設置在該第一半導體基底的一上表面上。該記憶體元件亦具有一第一閘極結構，設置在該通道結構的一第一側壁上；以及一第二閘極結構，設置在該通道結構的一第二側壁上。該通道結構的該第二側壁與該通道結構的該第一側壁為相對設置。該記憶體元件還具有一位元線接觸點，設置在該通道結構上。該通道結構經由該電容器接觸點與該位元線接觸點電性連接到一電容器以及一位元線。

Description

具有垂直場效電晶體的記憶體元件及其製備方法
本申請案主張2021年7月30日申請之美國正式申請案第17/390,405號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露關於一種記憶體元件及其製備方法。特別是有關於一種具有垂直場效電晶體的記憶體元件及其製備方法。
由於結構簡單化，所以相較於其他類型的記憶體，例如靜態隨機存取記憶體(SRAMs)，則動態隨機存取記憶體(DRAMs)每單元晶片面積可提供更多記憶體胞。一DRAM由多個DRAM單元胞所構成，其每一個包括一電容器以及一電晶體，該電容器用於儲存資訊，該電晶體耦接到該電容器以當該電容器充電或放電時進行調節。在一讀取期間，一字元線(WL)的訊號為有效，開啟該電晶體。已啟動的電晶體允許電壓經過該電容器，以被一感測放大器經由一位元線(BL)而被讀取。在一寫入操作期間，當WL的訊號為有效時，在BL上提供被寫入的資料。
為了滿足較大記憶體儲存的需求，DRAM記憶體胞的尺寸已經持續縮減，以使這些DRAMs的封裝密度已經大大地增加。然而，該 等記憶體元件的製造與整合包含許多複雜步驟與操作。在該等記憶體元件中的整合變得越加複雜。該等記憶體元件之製造與整合的複雜度中的增加可造成多個缺陷。據此，有持續改善該等記憶體元件之製造流程與結構的需要，以便對付該等缺陷並可加強其效能。
上文之「先前技術」說明僅提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種記憶體元件。該記憶體元件包括一電容器接觸點，設置在一第一半導體基底中；以及一通道結構，設置在該第一半導體基底的一上表面上。該記憶體元件亦包括一第一閘極結構，設置在該通道結構的一第一側壁上；以及一第二閘極結構，設置在該通道結構的一第二側壁上。該通道結構的該第二側壁與該通道結構的該第一側壁為相對設置。該記憶體元件還包括一位元線接觸點，設置在該通道結構上。該通道結構經由該電容器接觸點與該位元線接觸點而電性連接到一電容器以及一位元線。
在一實施例中，該電容器接觸點直接接觸該通道結構的一下表面，且該位元線接觸點直接接觸該通道結構的一上表面。在一實施例中，該通道結構設置在該位元線與該電容器之間。在一實施例中，該記憶體元件還包括一第二半導體基底，接合到該第一半導體基底的一下表面，其中該電容器設置在該第二半導體基底中。在一實施例中，該第一閘極結構包括一第一閘極電極以及第一閘極介電質，該閘極介電質夾置在該第一閘極電極與該通道結構之間，其中該第二閘極結構包括一第二閘極電極以 及一第二閘極介電質，該第二閘極介電質夾置在該第二閘極電極與該通道結構之間。
在一實施例中，該記憶體元件還包括一第一介電部，設置在該第一半導體基底的該上表面上以及在該通道結構的一第三側壁上；以及一第二介電部，設置在該第一半導體基底的該上表面上以及在該通道結構的一第四側壁上，其中該通道結構的該第三側壁與該通道結構的該第四側壁為相對設置。在一實施例中，延伸該第一閘極結構與該第二閘極結構以覆蓋每一個第一介電部與該第二介電部的各相對側壁。
本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括一第一電容器接觸點以及一第二電容器接觸點，設置在一半導體基底中；一第一通道結構以及一第二通道結構，設置在該半導體基底上且相互分隔開。該第一通道結構經由該第一電容器接觸點而電性連接到一第一電容器，且該第二通道結構經由該第二電容器接觸點而電性連接到一第二電容器。該記憶體元件亦包括一第一閘極結構，設置在該第一通道結構的一第一側壁上以及在該第二通道結構的一第一側壁上；以及一第二閘極結構，設置在該第一通道結構的一第二側壁上以及在該第二通道結構的一第二側壁上。該第一通道結構的該第一側壁與該第一通道結構的該第二側壁為相對設置，且該第二通道結構的該第一側壁與該第二通道結構的該第二側壁為相對設置。該記憶體元件還包括一第一位元線接觸點以及一第二位元線接觸點，分別設置在該第一通道結構與該第二通道結構上。該第一通道結構經由該第一位元線接觸點而電性連接到一第一位元線，而該第二通道結構經由該第二位元線接觸點而電性連接到一第二位元線。
在一實施例中，該第一電容器接觸點設置在該第一通道結 構與該第一電容器之間，而該第二電容器設置在該第二通道結構與該第二電容器之間。在一實施例中，該第一通道結構直接接觸該第一電容器接觸點與該第一位元線接觸點，且該第二通道結構直接接觸該第二電容器接觸點與該第二位元線接觸點。在一實施例中，該記憶體元件還包括一第一介電部，設置在該第一通道結構與該第二通道結構之間，並直接接觸該第一通道結構與該第二通道結構。
在一實施例中，該第一介電部設置在該第一閘極結構與該第二閘極結構之間，並直接接觸該第一閘極結構與該第二閘極結構。在一實施例中，該第一介電部與該半導體基底分隔開。在一實施例中，該記憶體元件，還包括一第二介電部，設置在該第一閘極結構與該第二閘極結構之間，其中該第一通道結構設置在該第一介電部與該第二介電部間，並直接接觸該第一介電部與該第二介電部。
本揭露之再另一實施例提供一種記憶體元件的製備方法。該記憶體元件的製備方法包括形成一電容器接觸點在一第一半導體基底中；以及形成一第一犧牲結構以及一第二犧牲結構在該第一半導體基底的一上表面上以及在該電容器接觸點的相對兩側上。該製備方法亦包括形成一第一閘極結構在該第一犧牲結構的一側壁上以及形成一第二閘極結構在該第二犧牲結構面對該第一犧牲結構之該側壁的一側壁上；以及形成一介電條在該第一閘極結構與該第二閘極結構之間。該製備方法還包括以一通道結構取代該介電條的一第一部分；形成一位元線接觸點在該通道結構上；以及形成一位元線在該位元線接觸點上。
在一實施例中，該製備方法還包括將一第二半導體基底接合到該第一半導體基底的一下表面上，其中在該第二半導體基底中的一電 容器經由該電容器接觸點的該通道結構。在一實施例中，該製備方法還包括在該通道結構形成之後，移除該第一犧牲結構與該第二犧牲結構。在一實施例中，該介電條的一第二部分緊鄰該通道結構。
在一實施例中，形成該第一閘極結構與該第二閘極結構的步驟還包括形成一第一閘極電極在該第一犧牲結構的該側壁上以及形成一第二閘極電極在該第二犧牲結構的該側壁上；以及形成一第一閘極介電質在該第一閘極電極的一側壁上以及形成一第二閘極介電質在該第二閘極電極的一側壁上，其中該第一閘極介電質與該第二閘極介電質藉由覆蓋該電容器接觸點的一連接部而實體連接。在一實施例中，在該通道結構形成之前，該連接部被部分蝕刻以暴露該電容器接觸點。
在本揭露中提供一種記憶體元件結構及其製備方法的一些實施例。在一些實施例中，該記憶體元件結構包括一通道結構，設置在一半導體基底上並覆蓋在該半導體基底中的一電容器接觸點；以及一位元線接觸點，設置在該通道結構上。在一些實施例中，該記憶體元件亦包括一第一閘極結構，設置在該通道結構的一第一側壁上；以及一第二閘極結構，設置在該通道結構的一第二側壁上，而該通道結構的該第二側壁與該通道結構的該第一側壁為相對設置。該通道結構經由該電容器接觸點與該位元線接觸點而電性連接到一電容器以及一位元線。由於該通道結構提供在該電容器與該位元線之間的一垂直電性連接，所以可增加該記憶體元件的整合(積體)密度。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知 識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
10:製備方法
100a:記憶體元件
100b:記憶體元件
101:半導體基底
101B:下表面
101T:上表面
103:電容器接觸點
105:犧牲結構
110:開孔
110’:開孔
113:閘極電極部
113a:閘極電極
113b:閘極電極
115:閘極介電層
115a:閘極介電質
115b:閘極介電質
115c:連接部
117:介電層
117’:介電條
117P:介電部
119:圖案化遮罩
120:開孔
130:開孔
130’:開孔
133:通道結構
133B:下表面
143:介電層
145:位元線接觸點
151:介電層
153:位元線
201:半導體基底
203:導電層
205:介電層
207:導電層
209:電容器
G1:閘極結構
G2:閘極結構
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S19:步驟
S21:步驟
S23:步驟
S25:步驟
SW1:側壁
SW2:側壁
SW3:側壁
SW4:側壁
SW5:側壁
SW6:側壁
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號指相同的元件。
圖1是頂視示意圖，例示本揭露不同實施例的記憶體元件。
圖2是剖視示意圖，例示本揭露不同實施例沿圖1中的剖線A-A’的記憶體元件。
圖3是剖視示意圖，例示本揭露不同實施例沿圖1中之剖線B-B’的記憶體元件。
圖4是剖視示意圖，例示本揭露不同實施例沿圖1中之剖線B-B’的記憶體元件。
圖5是流程示意圖，例示本揭露一些實施例的記憶體元件的製備方法。
圖6是頂視示意圖，例示本揭露一些實施例在記憶體元件形成期間形成多個犧牲結構在一半導體基底上的中間階段。
圖7是剖視示意圖，例示本揭露不同實施例在形成沿圖6中之剖線A-A’的記憶體元件中的中間階段。
圖8是剖視示意圖，例示本揭露不同實施例在記憶體元件形成期間形成多個閘極電極部在該等犧牲結構上的中間階段。
圖9是剖視示意圖，例示本揭露不同實施例在記憶體元件形成期間形 成一閘極介電層在該等閘極電極部上的中間階段。
圖10是剖視示意圖，例示本揭露不同實施例在記憶體元件形成期間形成一介電層在該閘極介電層上的中間階段。
圖11是頂視示意圖，例示本揭露不同實施例在記憶體元件形成期間執行一平坦化製程一形成多個閘極電極、多個閘極介電質以及多個介電條(dielectric strips)的中間階段。
圖12是剖視示意圖，例示本揭露不同實施例在形成沿圖11中之剖線A-A’的記憶體元件中的中間階段。
圖13是頂視示意圖，例示本揭露不同實施例在記憶體元件形成期間形成一圖案化遮罩的中間階段。
圖14是剖視示意圖，例示本揭露不同實施例在形成沿圖13中之剖線A-A’的記憶體元件中的中間階段。
圖15是剖視示意圖，例示本揭露不同實施例在形成沿圖13中之剖線B-B’的記憶體元件中的中間階段。
圖16是頂視示意圖，例示本揭露一些實施例在記憶體元件形成期間使用該圖案化遮罩當作一遮罩而蝕刻該等介電條以形成多個開孔的中間階段。
圖17是剖視示意圖，例示本揭露不同實施例在形成沿圖16中之剖線A-A’的記憶體元件中的中間階段。
圖18是剖視示意圖，例示本揭露不同實施例在形成沿圖16中之剖線B-B’的記憶體元件中的中間階段。
圖19是頂視示意圖，例示本揭露不同實施例在記憶體元件形成期間使用該圖案化遮罩當作一遮罩而蝕刻該等閘極介電質以加深該等開 孔的中間階段。
圖20是剖視示意圖，例示本揭露不同實施例在形成沿圖19中之剖線A-A’的記憶體元件中的中間階段。
圖21是剖視示意圖，例示本揭露不同實施例在形成沿圖19中之剖線B-B’的記憶體元件中的中間階段。
圖22是頂視示意圖，例示本揭露不同實施例在記憶體元件形成期間以多個通道結構填滿該等通孔的中間階段。
圖23是剖視示意圖，例示本揭露不同實施例在形成沿圖22中之剖線A-A’的記憶體元件中的中間階段。
圖24是剖視示意圖，例示本揭露不同實施例在形成沿圖22中之剖線B-B’的記憶體元件中的中間階段。
圖25是頂視示意圖，例示本揭露不同實施例在記憶體元件形成期間移除該等犧牲結構的中間階段。
圖26是剖視示意圖，例示本揭露不同實施例在形成沿圖25中之剖線A-A’的記憶體元件中的中間階段。
圖27是剖視示意圖，例示本揭露不同實施例在形成沿圖25中之剖線B-B’的記憶體元件中的中間階段。
圖28是頂視示意圖，例示本揭露不同實施例在記憶體元件形成期間形成多個位元接觸點在該等通道結構上的中間階段。
圖29是剖視示意圖，例示本揭露不同實施例在形成沿圖28中之剖線A-A’的記憶體元件中的中間階段。
圖30是剖視示意圖，例示本揭露不同實施例在形成沿圖28中之剖線B-B’的記憶體元件中的中間階段。
圖31是剖視示意圖，例示本揭露不同實施例接續如圖9所示的步驟之部分移除閘極介電層的中間階段。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1是頂視示意圖，例示本揭露不同實施例的記憶體元件100a。圖2是剖視示意圖，例示本揭露不同實施例沿圖1中的剖線A-A’的記憶體元件100a。圖3是剖視示意圖，例示本揭露不同實施例沿圖1中之剖線B-B’的記憶體元件100a。
如圖1到圖3所示，記憶體元件100a包括一半導體基底 101(亦表示一第一半導體基底)；一介電層143，設置在半導體基底101上；以及一介電層151，設置在介電層143上。在一些實施例中，換言之，介電層143設置在半導體基底101的一上表面101T上，且半導體基底201接合到半導體基底101的一下表面101B。
在一些實施例中，記憶體元件100a包括多個電容器209，設置在半導體基底201上；以及多個電容器接觸點103，設置在半導體基底101中。在一些實施例中，每一個電容器209包括導電層203、207以及介電層205，介電層205夾置在導電層203、207之間。在一些實施例中，記憶體元件100a亦包括多個閘極結構G1(亦表示成多個第一閘極結構)，設置在多個通道結構133的各側壁SW1上；以及多個閘極結構G2(亦表示成多個第二閘極結構)，設置在通道結構133的各側壁SW2上。
在一些實施例中，每一個閘極結構G1包括一閘極電極113a以及一閘極介電質115a，而閘極介電質115a夾置在閘極電極113a與相對應的通道結構133之間。在一些實施例中，每一個閘極結構G2包括一閘極電極113b以及一閘極介電質115b，閘極介電質115b夾置在閘極電極113b與相對應的通道結構113之間。再者，依據一些實施例，記憶體元件100a包括多個位元線接觸點145，設置在介電層143中以及在該等通道結構133上；以及多個位元線153，設置在介電層151中以及在該等位元線接觸點145上。
在一些實施例中，該等通道結構133經由該等電容器接觸點103與該等位元線接觸點145而電性連接到多個電容器209與多個位元線153。在一些實施例中，該等電容器接觸點103直接接觸該等通道結構133的各下表面133B，且該等位元線接觸點145直接接觸該等通道結構133的 各上表面133T。
此外，如圖1及圖3所示，依據一些實施例，記憶體元件100a還包括多個介電部117P，其與該等通道結構133交錯設置。在一些實施例中，每一個通道結構133具有四個側壁，側壁SW1、SW2直接接觸閘極結構G1、G2，且側壁SW3、SW4直接接觸相鄰的介電部117P。在一些實施例中，延伸閘極結構G1、G2以覆蓋該等介電部117P的相對兩側壁。
再者，如圖3所示，依據一些實施例，記憶體元件100a包括多個連接部115c，設置在該等介電部117P與半導體基底101之間。在一些實施例中，該等閘極結構G1的各閘極介電質115a與該等閘極結構G2的各閘極介電質115b藉由該等連接部115c而實體連接。應當理解，該等閘極介電質115a、該等閘極介電質115b與該等連接部115c可包含同材料並從相同層所形成。在一些實施例中，記憶體元件100a為一動態隨機存取記憶體(DRAM)，其具有一垂直場效電晶體(VFET)。
圖4是剖視示意圖，例示本揭露不同實施例沿圖1中之剖線B-B’的記憶體元件100b。請注意圖1的頂視圖亦為一記憶體元件100b的一頂視圖，且圖2的剖視圖亦為沿記憶體元件100b之剖線A-A’的一剖視圖。記憶體元件100b的結構可類似於或相同於記憶體元件100a的結構，且在文中不再重複其詳細說明。記憶體元件100a與100b之間的其中一個差異為記憶體元件100b的該等介電部117P直接接觸記憶體元件100b的半導體基底101。請注意記憶體元件100b並不包括連接在閘極介電質115a與115b之間的任何連接部(例如記憶體元件100a的該等連接部115c)。在一些實施例中，記憶體元件100b為具有一VFET的一DRAM。
圖5是流程示意圖，例示本揭露一些實施例的記憶體元件 (包括記憶體元件100a與100b)的製備方法10，且製備方法10包括步驟S11、S13、S15、S17、S19、S21、S23以及S25。圖5的步驟S11到S25結合下列圖式進行詳細說明。
圖6、圖11、圖13、圖16、圖19、圖22、圖25及圖28是頂視圖，例示依據本揭露一些實施例在形成記憶體元件100a中的各中間階段，而圖7、圖8、圖9、圖10、圖12、圖14、圖15、圖17、圖18、圖20、圖21、圖23、圖24、圖26、圖27、圖29及圖30是剖視圖，例示依據本揭露一些實施例在形成記憶體元件100a中的各中間階段。應當理解，圖7、圖12、圖14、圖17、圖20、圖23、圖26以及圖29為分別沿著圖6、圖11、圖13、圖16、圖19、圖22、圖25以及圖28之剖線A-A’的剖視圖，而圖15、圖18、圖21、圖24、圖27以及圖30為分別沿著圖13、圖16、圖19、圖22、圖25以及圖28之剖線B-B’的剖視圖。
如圖6及圖7所示，提供一半導體基底101。半導體基底101可為一半導體晶圓，例如一矽晶圓。另外或是此外，半導體基底101可包含元素(elementary)半導體材料、化合物(compound)半導體材料及/或合金半導體材料。元素半導體材料的例子可包括結晶矽(crystal silicon)、多晶矽(polycrystalline silicon)、非晶矽(amorphous silicon)、鍺及/或鑽石，但並不以此為限。化合物半導體材料的例子可包括碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)，但並不以此為限。合金半導體材料的例子可包括矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)以及磷砷化鎵銦(GaInAsP)，但並不 以此為限。
在一些實施例中，半導體基底101包括一磊晶層(epitaxial layer)。舉例來說，半導體基底101具有一磊晶層，覆蓋一塊狀(bulk)半導體上。在一些實施例中，半導體基底101為一絕緣體上覆半導體(semiconductor-on-insulator)基底，其可包括一基底、一埋入氧化物層(buried oxide layer)以及一半導體層，而埋入氧化物層位在基底上，半導體層位在埋入氧化物層上，而絕緣體上覆半導體基底例如一絕緣體上覆矽(silicon-on-insulator，SOI)基底、一絕緣體上覆矽鍺(silicon germanium-on-insulator，SGOI)基底或一絕緣體上覆鍺(germanium-on-insulator，GOI)基底。絕緣體上覆半導體基底可使用氧離子佈植分離(separation by implanted oxygen，SIMOX)、晶圓接合(wafer bonding)及/或其他可應用的方法製造。
仍請參考圖6及圖7，多個電容器接觸點103形成在半導體基底101中，且多個犧牲結構105形成在半導體基底101的上表面101T上。對應的步驟說明在如圖5所示之製備方法10中的步驟S11及S13。在一些實施例中，該等犧牲結構105平形配置且藉由多個開孔110而相互分隔開，而該等開孔110暴露該等電容器接觸點103以及半導體基底101之上表面101T的一些部分。
在一些實施例中，該等電容器接觸點103包含導電材料，例如銅、鎢、鋁、鈦、鉭、金、銀。該等電容器接觸點103的製備方法可包括形成一圖案化遮罩(圖未示)在半導體基底101的上表面101T上；使用該圖案化遮罩當作一遮罩而蝕刻半導體基底101以形成多個電容器接觸點開孔(圖未示)；沉積一導電材料在該等電容器接觸點開孔中以及在半導體 基底101的上表面101T上；以及平坦化該導電材料直到半導體基底101的上表面101T暴露為止。
此外，依據一些實施例，該等犧牲結構105包含金屬材料，其用於在接下來的製程中形成多個閘極電極部。在一些實施例中，該等犧牲結構105包含銅、鎢、鋁、鈦、鉭、金、銀、鎳、銥(iridium)、釕(ruthenium)或其組合。該等犧牲結構105的製作技術可包含一沉積製程以及接續的一蝕刻製程。沉積製程可包括化學氣相沉積(CVD)、原子層沉積(ALD)、高密度電漿CVD(HDCVD)、金屬有機CVD(MOCVD)、其他適合的方法或其組合。使用一圖案化遮罩(圖未示)執行沉積製程，且沉積製程可包括一乾蝕刻製程、一濕蝕刻製程或其組合。在該等開孔110由蝕刻製程所形成之後，可移除該圖案化遮罩。
接著，如圖8所示，形成多個閘極電極部113以覆蓋該等犧牲結構105的各上表面以及各側壁。在一些實施例中，形成該等閘極電極部113以加襯該等開孔110的各側壁，使該等開孔110的下表面暴露。意即，該等電容器接觸點103與半導體基底101之上表面101T藉由該等開孔110而暴露的一些部分可保持未被覆蓋。
在一些實施例中，該等閘極電極部113包含一導電材料，例如石墨烯(graphene)。然而，其他適合的材料可用於形成該等閘極電極部113，例如銅、鎢、鋁、鈦、鉭、金、銀、鎳、銥、釕或其組合。在一些實施例中，該等閘極電極部113的製作技術包含一沉積製程，例如CVD、ALD、MOCVD、PECVD、PEALD、其他適合的方法或其組合。形成在半導體基底101之上表面101T上的該導電材料之一些部分，若有的話，則可藉由一蝕刻製程而被移除。
接下來，如圖9所示，依據一些實施例，一閘極介電層115共形地形成在圖8的結構上。在一些實施例中，形成閘極介電層115以覆蓋每一個開孔110的上表面並在每一個犧牲結構105上延伸。在一些實施例中，形成閘極介電層115以覆蓋該等閘極電極部113的各上表面與各側壁，並覆蓋該等電容器接觸點103與半導體基底101之上表面101T藉由該等開孔110而暴露的該等部分。
閘極介電層115可為一單層或多層。在一些實施例中，閘極介電層115包含氧化矽、氮化矽、氮氧化矽、具有高介電常數的介電材料或其組合。高介電常數的材料可為HfO2、ZrO2、La2O3、Y2O3、Al2O3、TiO2或其他適合的材料。閘極介電層115的製作技術可包含一沉積製程，例如CVD、物理氣相沉積(PVD)、ALD、PECVD、PEALD、其他適合的方法或其組合。
然後，如圖10所示，依據一些實施例，一介電層117形成在閘極介電層115上並填滿該等開孔110的該等餘留部分。如圖8到圖10所對應的步驟說明在如圖5所示之製備方法10中的步驟S15。在一些實施例中，介電層117包含氧化矽、氮化矽、氮氧化矽、低介電常數的介電材料或其他適合的材料。介電層117的製作技術可包含一沉積製程，例如CVD、PVD、ALD、旋轉塗佈或其他適合的方法。
如圖11及圖12所示，依據一些實施例，在介電層117形成之後，在該等閘極電極部113、閘極介電層115與介電層117上執行一平坦化製程，以移除在該等犧牲結構105上的多餘材料，以便獲得閘極電極113a與113b、閘極介電質115a與115b、該等連接部115c以及多個介電條117’。對應的步驟說明在如圖5所示之製備方法10中的步驟S17。在一些 實施例中，平坦化製程可包括一化學機械研磨(CMP)製程。應當理解，閘極電極113a、113b為剩餘的閘極電極部113，且剩餘的閘極介電層115包括閘極介電質115a、115b以及該等連接部115c。
在一些實施例中，每一個犧牲結構105具有一側壁SW5以及一相對側壁SW6，而每一個側壁SW5面對其相鄰犧牲結構105的側壁SW6。在一些實施例中，每一個閘極電極113a及其相鄰的閘極介電質115a共同形成一閘極結構G1(亦表示成一第一閘極結構)在該等犧牲結構105的側壁SW5上，且每一個閘極電極113b及其相鄰的閘極介電質115b共同形成一閘極結構G2(亦表示成一第二閘極結構)在該等犧牲結構105的側壁SW6上。
再者，在一些實施例中，該等閘極結構G1的各閘極介電質115a藉由該等連接部115c而實體連接到該等閘極結構G2的各閘極介電質115b。在一些實施例中，該等電容器接觸點103被該等連接部115c所覆蓋。在一些實施例中，該等連接部115c設置在該等介電條117’(例如剩餘的介電層117)與該等電容器接觸點103之間並直接接觸該等介電條117’與該等電容器接觸點103。應當理解，表示該等連接部115c之位置的該等虛線則用於使本揭露清楚。在該等連接部115c與閘極介電質115a、115b之間並不存在明顯的界面。
接著，如圖13到圖15所示，依據一些實施例，具有多個開孔120的一圖案化遮罩119形成在圖11及圖12的結構上。在一些實施例中，圖案化遮罩119的該等開孔120暴露該等介電部117’的一些部分，其清楚地顯示在圖14。換言之，依據一些實施例，該等介電條117’、閘極介電質115a與115b、閘極電極113a與113b以及該等犧牲結構105可被圖案化遮 罩119所覆蓋，其清楚地顯示在圖15。
接下來，請參考圖16到圖24，依據一些實施例，該等介電條117’藉由圖案化遮罩1而暴露的該等部分則被多個通道結構133所取代。相對應的步驟說明在如圖5所示之製備方法10中的步驟S19。如圖16到圖18所示，依據一些實施例，使用圖案化遮罩119當作一遮罩在該等介電條117’上執行一蝕刻製程。蝕刻製程可為一濕蝕刻製程、一乾蝕刻製程及其組合。
在一些實施例中，移除該等介電條117’藉由圖案化遮罩119之該等開孔120而暴露的該等部分以形成多個開孔130，同時該等介電條117’被圖案化遮罩119所覆蓋的該等部分則大致維持未被蝕刻。在本揭露的內容中，字詞「大致地(substantially)」意指較佳者為至少90%，更佳者為95%，再更佳者為98%，且最佳者為99%。而如圖18所示，依據一些實施例，剩餘的介電條117’亦表示成該等介電部117P。在一些實施例中，該等介電部117P未被閘極結構G1、G2所覆蓋的各側壁則藉由該等開孔130而暴露。
然後，如圖19到圖21所示，依據一些實施例，在該等連接部115c上執行一蝕刻製程，以延伸(例如加深)該等開孔130。蝕刻製程可為一濕蝕刻製程、一乾蝕刻製程及其組合。在一些實施例中，移除該等連接部115c藉由該等開孔130而暴露的該等部分，同時該等連接部115c被該等介電部117P所覆蓋的該等部分則大致維持未被蝕刻。
在蝕刻製程之後，即獲得暴露該等電容器接觸點103的多個開孔130’。在一些實施例中，半導體基底101之上表面101T的一些部分以及閘極結構G1、G2的一些部分則藉由該等開孔130’而暴露。在一些實 施例中，剩餘之連接部115c的各側壁藉由該等開孔130’而暴露。再該等電容器接觸點103藉由該等開孔130’而暴露之後，可移除圖案化遮罩119。
如圖22到圖24所示，依據一些實施例，在該等電容器接觸點103暴露之後，以多個通道結構133填滿該等開孔130’。在一些實施例中，該等通道結構133交錯在該等介電部117P之間，且該等通道結構133未被閘極結構G1、G2所覆蓋的各側壁則直接接觸該等介電部117P。在一些實施例中，該等通道結構133的各下表面133B直接接觸該等電容器接觸點103。
在一些實施例中，該等通道結構133包含矽、ITO、IZO、IGZO、其他適合的材料或其組合。該等通道結構133的製作技術可包含一沉積製程以及接續的一平坦化製程。沉積製程可包括CVD、PVD、ALD、PECVD、PEALD、旋轉塗佈、其他適合的方法或其組合。平坦化製程可包括CMP。
接下來，如圖25到圖27所示，依據一些實施例，移除該等犧牲結構105。在一些實施例中，藉由一蝕刻製程以移除該等犧牲結構105。蝕刻製程可包括一乾蝕刻製程、一濕蝕刻製程或其組合。
如圖28到圖30所示，依據一些實施例，在該等犧牲結構105移除之後，一介電層143形成在半導體基底101上並覆蓋閘極結構G1、G2以及該等通道結構133，且多個位元線接觸點145形成在介電層143中以及在該等通道結構133上。相對應的步驟說明在如圖5所示之製備方法10中的步驟S21。用於形成介電層143的一些材料與製程類似於或相同於用於形成介電層117的材料與製程，且在文中不再重複其詳細描述。
此外，在一些實施例中，形成該等位元線接觸點145以直 接接觸該等通道結構133的上表面133T。在一些實施例中，該等位元線接觸點145包含一導電材料，例如銅、鎢、鋁、鈦、鉭、金、銀。該等位元線接觸點145的製備方法可包括形成一圖案化遮罩(圖未示)在介電層143上；使用該圖案化遮罩當作一遮罩而蝕刻介電層143以形成多個位元線接觸點開孔(圖未示)；沉積一導電材料在該等位元線接觸點開孔中以及在介電層143上；以及平坦化該導電材料直到介電層143的上表面暴露為止。
然後，如圖1到圖3所示，依據一些實施例，一介電層151形成在介電層143上，且多個位元線153形成在介電層143中並覆蓋該等位元線接觸點145。相對應的步驟說明在如圖5所示之製備方法10中的步驟S23。用於形成介電層151的一些材料與製程類似於或相同於用於形成介電層117的材料與製程，且在文中不再重複其詳細描述。
在一些實施例中，該等位元線153經由該等位元線接觸點145而電性連接到該等通道結構133。該等位元線153可為一單層或多層。舉例來說，每一個位元線153包括一下位元線層(圖未示)以及一上位元線層(圖未示)。在一些實施例中，該下位元線層包含摻雜多晶矽、金屬、金屬矽化物或金屬化合物，且該上位元線層包括一或多個金屬或金屬化合物。該等位元線153的製作技術可包含一沉積製程以及接續的一蝕刻製程。沉積製程可包括CVD、ALD、PECVD、PEALD、其他適合的方法或其組合。蝕刻製程可包括一乾蝕刻製程、一濕蝕刻製程或其組合。
再者，依據一些實施例，包括多個電容器209的一半導體基底201接合到半導體基底101的下表面101B，以使每一個電容器209電性連接到對應的電容接觸點103。相對應的步驟說明在如圖5所示之製備方法10中的步驟S25。在一些實施例中，該等電容器209經由該等電容器接 觸點103而電性連接到該等通道結構133。
在一些實施例中，該等電容器209為金屬-絕緣體-金屬(MIM)電容器。在一些實施例中，每一個電容器209包括兩個導電層203、207以及一介電層205，而介電層205夾置在導電層203與207之間。在一些實施例中，該等導電層207包含氮化鈦(TiN)，該等介電層206包含一介電材料，例如SiO2、HfO2、Al2O3、ZrO2或其組合，而該等導電層203包含TiN、低應力SiGe或其組合。
該等導電層203、207以及該等介電層205的製作技術可包含多個沉積製程以及多個平坦化製程。沉積製程可包括CVD、PVD、ALD、PECVD、PEALD、旋轉塗佈、其他適合的方法或其組合。平坦化製程可包括CMP。在包括該等電容器209之半導體基底201接合到半導體基底101之後，即獲得記憶體元件100a。在一些實施例中，記憶體元件100a為部分的DRAM。
在記憶體元件100a中，該等通道結構133垂直配置在該等電容器接觸點103與該等位元線接觸點145之間，以電性連接該等電容器209與該等位元線153，其形成多個垂直場效電晶體(VFET)在記憶體元件100a中。藉由這樣做，可減少半導體基底101被記憶體元件100a之該等元件所佔據的表面積。因此，可增加記憶體元件100a的整合(積體)密度。
圖31是剖視示意圖，例示本揭露不同實施例接續如圖9所示的步驟之部分移除閘極介電層115的中間階段。在這些例子中，在該等閘極介電層115上執行一蝕刻製程以延伸(例如加深)該等開孔110。蝕刻製程可為一濕蝕刻製程、一乾蝕刻製程及其組合。在一些實施例中，移除閘極介電層115覆蓋該等電容器接觸點103的該等部分。
在蝕刻製程之後，即獲得暴露該等電容器接觸點103的多個開孔110’。然後，形成記憶體元件100b的製造流程可如圖10所討論而進行。接下來形成記憶體元件100b的多個步驟可類似於或相同於形成記憶體元件100a的該等步驟。應當理解，由於在介電層117形成之前即暴露該等電容器接觸點103，所以從蝕刻該等介電條117’所形成的該等介電部117P之後，則無需蝕刻閘極介電層115。因此，相較於如圖3所示之記憶體元件100a的該等連接部115c，沒有任何閘極介電層夾置在如圖4的記憶體元件100b中的該等介電部117P與半導體基底101之間。此外，記憶體元件100b沿著剖線A-A’所視的頂視圖與剖視圖則相同於記憶體元件100a(例如圖1及圖2)。
本揭露提供一記憶體元件及其製備方法的一些實施例。在一些實施例中，該記憶體元件(例如記憶體元件100a與100b)包括一通道結構(例如通道結構133)，設置在一半導體基底(例如第一半導體基底101)上，並覆蓋在該半導體基底中的一電容器接觸點(例如電容器接觸點103)；以及一位元線接觸點(例如位元線接觸點145)，設置在該通道結構上。在一些實施例中，該記憶體元件包括一第一閘極結構(例如閘極結構G1)，設置在該通道結構的一第一側壁(例如側壁SW1)上；以及一第二閘極結構(例如閘極結構G2)，設置在該通道結構相對該通道結構之該第一側壁的一第二側壁(例如側壁SW2)上。該通道結構經由該電容器接觸點以及該位元線接觸點而電性連接到一電容器(例如電容器209)以及一位元線(例如位元線153)。由於該通道結構提供在該電容器與該位元線之間的一垂直電性連接，其形成一垂直場效電晶體(VFET)在該記憶體元件中，所以可縮減該半導體基底被在該記憶體元件中之該等元件所佔據的表面積。因 此，可增加該記憶體元件的整合(積體)密度。
本揭露之一實施例提供一種記憶體元件。該記憶體元件包括一電容器接觸點，設置在一第一半導體基底中；以及一通道結構，設置在該第一半導體基底的一上表面上。該記憶體元件亦包括一第一閘極結構，設置在該通道結構的一第一側壁上；以及一第二閘極結構，設置在該通道結構的一第二側壁上。該通道結構的該第二側壁與該通道結構的該第一側壁為相對設置。該記憶體元件還包括一位元線接觸點，設置在該通道結構上。該通道結構經由該電容器接觸點與該位元線接觸點而電性連接到一電容器以及一位元線。
本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括一第一電容器接觸點以及一第二電容器接觸點，設置在一半導體基底中；一第一通道結構以及一第二通道結構，設置在該半導體基底上且相互分隔開。該第一通道結構經由該第一電容器接觸點而電性連接到一第一電容器，且該第二通道結構經由該第二電容器接觸點而電性連接到一第二電容器。該記憶體元件亦包括一第一閘極結構，設置在該第一通道結構的一第一側壁上以及在該第二通道結構的一第一側壁上；以及一第二閘極結構，設置在該第一通道結構的一第二側壁上以及在該第二通道結構的一第二側壁上。該第一通道結構的該第一側壁與該第一通道結構的該第二側壁為相對設置，且該第二通道結構的該第一側壁與該第二通道結構的該第二側壁為相對設置。該記憶體元件還包括一第一位元線接觸點以及一第二位元線接觸點，分別設置在該第一通道結構與該第二通道結構上。該第一通道結構經由該第一位元線接觸點而電性連接到一第一位元線，而該第二通道結構經由該第二位元線接觸點而電性連接到一第二位元線。
本揭露之再另一實施例提供一種記憶體元件的製備方法。該記憶體元件的製備方法包括形成一電容器接觸點在一第一半導體基底中；以及形成一第一犧牲結構以及一第二犧牲結構在該第一半導體基底的一上表面上以及在該電容器接觸點的相對兩側上。該製備方法亦包括形成一第一閘極結構在該第一犧牲結構的一側壁上以及形成一第二閘極結構在該第二犧牲結構面對該第一犧牲結構之該側壁的一側壁上；以及形成一介電條在該第一閘極結構與該第二閘極結構之間。該製備方法還包括以一通道結構取代該介電條的一第一部分；形成一位元線接觸點在該通道結構上；以及形成一位元線在該位元線接觸點上。
本揭露的該等實施例具有一些有利特徵。藉由形成一垂直場效電晶體(VFET)在該記憶體元件中，例如在一電容器與一位元線之間形成一垂直電性連接，所以可縮減該半導體基底被在該記憶體元件中的該等元件所佔據的表面積。因此，可增加該記憶體元件的整合(積體)密度。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專 利範圍內。
100a:記憶體元件 113a:閘極電極 113b:閘極電極 115a:閘極介電質 115b:閘極介電質 117P:介電部 133:通道結構 143:介電層 145:位元線接觸點 153:位元線 G1:閘極結構 G2:閘極結構 SW1:側壁 SW2:側壁 SW3:側壁 SW4:側壁

Claims (18)

  1. 一種記憶體元件，包括：一電容器接觸點，設置在一第一半導體基底中；一通道結構，設置在該第一半導體基底的一上表面上；一第一閘極結構，設置在該通道結構的一第一側壁上；一第二閘極結構，設置在該通道結構的一第二側壁上，其中該通道結構的該第二側壁與該通道結構的該第一側壁為相對設置；一位元線接觸點，設置在該通道結構上，其中該通道結構經由該電容器接觸點與該位元線接觸點而電性連接到一電容器以及一位元線；以及一第二半導體基底，接合到該第一半導體基底的一下表面，其中該電容器設置在該第二半導體基底中。
  2. 如請求項1所述之記憶體元件，其中該電容器接觸點直接接觸該通道結構的一下表面，且該位元線接觸點直接接觸該通道結構的一上表面。
  3. 如請求項1所述之記憶體元件，其中該通道結構設置在該位元線與該電容器之間。
  4. 如請求項1所述之記憶體元件，其中該第一閘極結構包括一第一閘極電極以及第一閘極介電質，該閘極介電質夾置在該第一閘極電極與該通道結構之間，其中該第二閘極結構包括一第二閘極電極以及一第二閘極介電 質，該第二閘極介電質夾置在該第二閘極電極與該通道結構之間。
  5. 如請求項1所述之記憶體元件，還包括：一第一介電部，設置在該第一半導體基底的該上表面上以及在該通道結構的一第三側壁上；以及一第二介電部，設置在該第一半導體基底的該上表面上以及在該通道結構的一第四側壁上，其中該通道結構的該第三側壁與該通道結構的該第四側壁為相對設置。
  6. 如請求項5所述之記憶體元件，其中延伸該第一閘極結構與該第二閘極結構以覆蓋每一個第一介電部與該第二介電部的各相對側壁。
  7. 一種記憶體元件，包括：一第一電容器接觸點以及一第二電容器接觸點，設置在一半導體基底中；一第一通道結構以及一第二通道結構，設置在該半導體基底上且相互分隔開，其中該第一通道結構經由該第一電容器接觸點而電性連接到一第一電容器，且該第二通道結構經由該第二電容器接觸點而電性連接到一第二電容器；一第一閘極結構，設置在該第一通道結構的一第一側壁上以及在該第二通道結構的一第一側壁上；一第二閘極結構，設置在該第一通道結構的一第二側壁上以及在該第二通道結構的一第二側壁上，其中該第一通道結構的該第一側 壁與該第一通道結構的該第二側壁為相對設置，且該第二通道結構的該第一側壁與該第二通道結構的該第二側壁為相對設置；一第一位元線接觸點以及一第二位元線接觸點，分別設置在該第一通道結構與該第二通道結構上，其中該第一通道結構經由該第一位元線接觸點而電性連接到一第一位元線，而該第二通道結構經由該第二位元線接觸點而電性連接到一第二位元線；以及一第一介電部，設置在該第一通道結構與該第二通道結構之間，並直接接觸該第一通道結構與該第二通道結構。
  8. 如請求項7所述之記憶體元件，其中該第一電容器接觸點設置在該第一通道結構與該第一電容器之間，而該第二電容器設置在該第二通道結構與該第二電容器之間。
  9. 如請求項7所述之記憶體元件，其中該第一通道結構直接接觸該第一電容器接觸點與該第一位元線接觸點，且該第二通道結構直接接觸該第二電容器接觸點與該第二位元線接觸點。
  10. 如請求項7所述之記憶體元件，其中該第一介電部設置在該第一閘極結構與該第二閘極結構之間，並直接接觸該第一閘極結構與該第二閘極結構。
  11. 如請求項7所述之記憶體元件，其中該第一介電部與該半導體基底分隔開。
  12. 如請求項7所述之記憶體元件，還包括一第二介電部，設置在該第一閘極結構與該第二閘極結構之間，其中該第一通道結構設置在該第一介電部與該第二介電部間，並直接接觸該第一介電部與該第二介電部。
  13. 一種記憶體元件的製備方法，包括：形成一電容器接觸點在一第一半導體基底中；形成一第一犧牲結構以及一第二犧牲結構在該第一半導體基底的一上表面上以及在該電容器接觸點的相對兩側上；形成一第一閘極結構在該第一犧牲結構的一側壁上以及形成一第二閘極結構在該第二犧牲結構面對該第一犧牲結構之該側壁的一側壁上；形成一介電條在該第一閘極結構與該第二閘極結構之間；以一通道結構取代該介電條的一第一部分；形成一位元線接觸點在該通道結構上；以及形成一位元線在該位元線接觸點上。
  14. 如請求項13所述之記憶體元件的製備方法，還包括將一第二半導體基底接合到該第一半導體基底的一下表面上，其中在該第二半導體基底中的一電容器經由該電容器接觸點的該通道結構。
  15. 如請求項13所述之記憶體元件的製備方法，還包括在該通道結構形成之後，移除該第一犧牲結構與該第二犧牲結構。
  16. 如請求項13所述之記憶體元件的製備方法，其中該介電條的一第二部分緊鄰該通道結構。
  17. 如請求項13所述之記憶體元件的製備方法，其中形成該第一閘極結構與該第二閘極結構還包括：形成一第一閘極電極在該第一犧牲結構的該側壁上以及形成一第二閘極電極在該第二犧牲結構的該側壁上；以及形成一第一閘極介電質在該第一閘極電極的一側壁上以及形成一第二閘極介電質在該第二閘極電極的一側壁上，其中該第一閘極介電質與該第二閘極介電質藉由覆蓋該電容器接觸點的一連接部而實體連接。
  18. 如請求項17所述之記憶體元件的製備方法，其中在該通道結構形成之前，該連接部被部分蝕刻以暴露該電容器接觸點。
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