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TWI771123B - 具有不同類型之電容器的記憶體元件及其製備方法 - Google Patents

具有不同類型之電容器的記憶體元件及其製備方法 Download PDF

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TWI771123B
TWI771123B TW110127230A TW110127230A TWI771123B TW I771123 B TWI771123 B TW I771123B TW 110127230 A TW110127230 A TW 110127230A TW 110127230 A TW110127230 A TW 110127230A TW I771123 B TWI771123 B TW I771123B
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簡榮興
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南亞科技股份有限公司
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Abstract

本揭露提供一種記憶體元件，包括一半導體基底，具有一第一主動區以及一第二主動區，該第二主動區鄰近該第一主動區。該記憶體元件還具有一第一字元線，係延伸經過該第一主動區與該第二主動區。該記憶體元件還具有位在該第一主動區中的一第一源極/汲極區以及位在該第二主動區中的一第二源極/汲極區，而該第一源極/汲極區與該第二源極/汲極區係設置在該第一字元線的相對兩側處。此外，該記憶體元件具有一第一電容器以及一第二電容器；該第一電容器設置在該第一主動區中之該第一源極/汲極區上，且電性連接到位在該第一主動區中之該第一源極/汲極區；而該第二電容器設置在該第二主動區中之該第二源極/汲極區上，且電性連接到位在該第二主動區中之該第二源極/汲極區。該第一電容器與該第二電容器具有不同尺寸。

Description

具有不同類型之電容器的記憶體元件及其製備方法
本申請案主張2020年11月16日申請之美國正式申請案第17/099,206號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種記憶體元件及其製備方法。特別是有關於一種具有不同類型之電容器的記憶體元件及其製備方法。
由於結構簡單，所以動態隨機存取記憶體(DRAMs)比其他類型的記憶體在每單元晶片面積係可提供更多記憶體胞，而該等其他類型記憶體係例如靜態隨機存取記憶體(SRAMs)。DRAM係由複數個DRAM單元胞所建構，其中每一DRAM單元胞包括一電容器以及一電晶體，該電容器用於儲存資訊，該電晶體係耦接到該電容器，以當該電容器充電或放電時進行調節。在一讀取操作期間，DRAM藉由致能一字元線(WL)以打開該電晶體。該致能的(enabled)電晶體允許電壓經過該電容器，以經由一位元線(BL)而被一感測放大器(sense amplifier)所讀取。在一寫入操作期間，且當WL處於致能狀態時，被寫入的資料則提供在BL上。
為了滿足較大記憶儲存量的需求，DRAM的記憶體胞之尺 寸係已持續縮減，以使DRAMs的儲存密度大幅地持續增加。然而，該等記憶體元件的製造與整合包含許多複雜的步驟與操作。在該等記憶體元件中的整合係漸漸地變得更加複雜。該記憶體元件之製造與整合的複雜度中的增加，係可能造成一些瑕疵(deficiencies)。如此，有需要持續改善該等記憶體元件的結構與製造流程，以便對付該等瑕疵，並可加強其效能。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，具有一第一主動區以及一第二主動區，該第二主動區鄰近該第一主動區。該記憶體元件亦具有一第一字元線，延伸經過該第一主動區與該第二主動區。該記憶體元件還具有位在該第一主動區中的一第一源極/汲極區以及位在該第二主動區中的一第二源極/汲極區，該第一源極/汲極區與該第二源極/汲極區設置在該第一字元線的相對兩側處。此外，該記憶體元件具有一第一電容器，設置在該第一主動區中的該第一源極/汲極區上，且電性連接到位在該第一主動區中的該第一源極/汲極區；以及一第二電容器，設置在該第二主動區中的該第二源極/汲極區上，且電性連接到位在該第二主動區中的該第二源極/汲極區。
在一些實施例中，該第一電容器與該第二電容器沿該第一主動區的一縱軸係具有不同寬度。在一些實施例中，位在該第一電容器中的一第一介電層以及位在該第二電容器中的一第二介電層包含不同材料。在一些實施例中，該記憶體元件還包括一第三電容器，設置在該第一主動 區中的一第三源極/汲極區上，且電性連接到位在該第一主動區中的該第三源極/汲極區；以及一第四電容器，設置在該第二主動區中的一第四源極/汲極區上，且電性連接到位在該第二主動區中的該第四源極/汲極區其中，該第三電容器與該第四電容器具有不同尺寸。
在一些實施例中，該記憶體元件還包括一第一位元線，設置在該第一主動區中的一第五源極/汲極區上，且電性連接到位在該第一主動區中的該第五源極/汲極區；以及一第二位元線，設置在該第二主動區中的一第六源極/汲極區上，且電性連接到位在該第二主動區中的該第六源極/汲極區。在一些實施例中，位在該第一主動區中的該第一源極/汲極區與位在該第二主動區中的該第二源極/汲極區，係設置在該第一位元線與該第二位元線之間。在一些實施例中，該記憶體元件還包括一導電接觸點，設置在該第一電容器與該第一源極/汲極區之間其中，在該第一位元線與該導電接觸點之間具有一氣隙。
本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，具有一第一主動區以及一第二主動區，該第二主動區鄰近該第一主動區。該記憶體元件亦具有一第一字元線，延伸經過該第一主動區與該第二主動區。該記憶體元件還具有位在該第一主動區中的一第一源極/汲極區以及位在該第二主動區中的一第二源極/汲極區，該第一源極/汲極區與該第二源極/汲極區設置在該第一字元線的相對兩側處。此外，該記憶體元件具有一第一電容器，設置在該第一主動區中的該第一源極/汲極區上，且電性連接到位在該第一主動區中的該第一源極/汲極區；以及一第二電容器，設置在該第二主動區中的該第二源極/汲極區上，且電性連接到位在該第二主動區中的該第二源極/汲極區。該第一電容器與 該第二電容器包含不同材料。
在一些實施例中，該第一電容器包括一第一介電層，該第一介電層夾置在一第一導電層與一第二導電層之間；該第二電容器包括一第二介電層，該第二介電層夾置在一第三導電層與一第四導電層之間；其中，該第一介電層與該第二介電層包含不同材料。在一些實施例中，該第一電容器的一佔用面積小於該第二電容器的一佔用面積。在一些實施例中，該記憶體元件還包括一第三電容器，設置在該第一主動區中的一第三源極/汲極區上，且電性連接到位在該第一主動區中的該第三源極/汲極區；以及一第四電容器，設置在該第二主動區中的一第四源極/汲極區上，且電性連接到位在該第二主動區中的該第四源極/汲極區其中，該第三電容器與該第四電容器包含不同介電材料。在一些實施例中，該第三電容器的一佔用面積小於該第四電容器的一佔用面積。
在一些實施例中，該記憶體元件還包括一第二字元線，延伸經過該第一主動區，但並未經過該第二主動區；以及一第三字元線，延伸經過該第二主動區，但並未經過該第一主動區其中，該第一字元線設置在該第二字元線與該第三字元線之間。此外，該記憶體元件具有一第一位元線，設置在該第一字元線與該第二字元線之間的該第一主動區中的一第五源極/汲極區上，且電性連接到位在該第一字元線與該第二字元線之間的該第一主動區中的該第五源極/汲極區；以及一第二位元線，設置在該第一字元線與該第三字元線之間的該第二主動區中的一第六源極/汲極區上，且電性連接到位在該第一字元線與該第三字元線之間的該第二主動區中的該第六源極/汲極區。在一些實施例中，該記憶體元件還包括一介電層，設置在該半導體基底上其中，該第一位元線與該第二位元線設置在該 介電層中，以及該第一位元線與該第二位元線係藉由多個氣隙而與該介電層分隔開。
本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，具有一第一主動區以及一第二主動區，該第二主動區鄰近該第一主動區。該記憶體元件亦具有一第一字元線，延伸經過該第一主動區與該第二主動區；以及一第二字元線，延伸經過該第一主動區，但並未經過該第二主動區。該記憶體元件還具有一第一源極/汲極區，設置在該第一主動區中；一第二源極/汲極區，設置在該第二主動區中；以及一第三源極/汲極區，設置在該第一主動區中。該第一源極/汲極區與該第二源極/汲極區設置在該第一字元線的相對兩側處，以及該第二源極/汲極區與該第三源極/汲極區設置在該第二字元線的相對兩側處。此外，該記憶體元件具有一第一電容器，設置在該第一主動區中之該第一源極/汲極區上，且電性連接到位在該第一主動區中之該第一源極/汲極區；一第二電容器，設置在該第二主動區中之該第二源極/汲極區上，且電性連接到位在該第二主動區中之該第二源極/汲極區；以及一第三電容器，設置在該第一主動區中之該第三源極/汲極區上，且電性連接到位在該第一主動區中之該第三源極/汲極區。該第一電容器的一尺寸大致相同於該第三電容器的一尺寸，以及該第一電容器的一尺寸不同於該第二電容器的一尺寸。
在一些實施例中，該第二電容器的一下表面大於該第一電容器的一下表面。在一些實施例中，該第一電容器包括一第一介電層，該第一介電層夾置在一第一導電層與一第二導電層之間；該第二電容器包括一第二介電層，該第二介電層夾置在一第三導電層與一第四導電層之間； 其中，該第一介電層與該第二介電層包含不同材料。在一些實施例中，該第三電容器包括一第三介電層，該第三介電層夾置在一第五導電層以及一第六導電層之間其中，該第三介電層包含與該第一電容器之該第一介電層相同的一材料。
在一些實施例中，該記憶體元件還包括一第三字元線，延伸經過該第二主動區，但並未經過該第一主動區；以及一第四源極/汲極區，設置在該第二主動區中其中，該第一源極/汲極區與該第四源極/汲極區設置在該第三字元線的相對兩側處。此外，該記憶體元件具有一第四電容器，設置在該第二主動區中的該第四源極/汲極區上，且電性連接到位在該第二主動區中的該第四源極/汲極區其中，該第四電容器的一尺寸大致相同於該第二電容器的該尺寸。在一些實施例中，該記憶體元件還包括一第五源極/汲極區，設置在該第一主動區中，並位在該第一字元線與該第二字元線之間；以及一第六源極/汲極區，設置在該第二主動區中，並位在該第一字元線與該第三字元線之間。此外，該記憶體元件具有一第一位元線，電性連接到該第五源極/汲極區；以及一第二位元線，電性連接到該第六源極/汲極區。
本揭露係提供一記憶體元件及其製備方法的一些實施例。在一些實施例中，該記憶體元件具有一第一電容器以及一第二電容器，係設置在不同主動區中的源極/汲極區上，並電性連接到在不同主動區中的源極/汲極區。由於該第一電容器與該第二電容器具有不同尺寸及/或不同介電材料，所以可獲得多個儲存容量位階(levels)。如此可改善整體元件效能。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下 文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
10:製備方法
100:記憶體元件
101:半導體基底
103:絕緣結構
105:主動區
107:摻雜區
110:溝槽
113a:源極/汲極區
113b:源極/汲極區
115:閘極介電層
117:閘極電極
119:字元線
121:介電罩蓋層
123:開孔
125:下位元線層
127:上位元線層
129:位元線
131:介電間隙子
133:介電層
135:氣隙
137:介電層
139:開孔
141:導電接觸點
143:介電層
145a:開孔
145b:開孔
151a:導電層
151b:導電層
153a:介電層
153b:介電層
155a:導電層
155b:導電層
157a:電容器
157b:電容器
200:記憶體元件
251a:導電層
251b:導電層
253a:介電層
253b:介電層
255a:導電層
255b:導電層
257a:電容器
257b:電容器
BS1:下表面
S11:步驟
S13:步驟
S15:步驟
S17:步驟
S19:步驟
S21:步驟
S23:步驟
W1:寬度
W2:寬度
W3:寬度
W4:寬度
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。
圖1例示本揭露一些實施例之一記憶體元件的頂視示意圖。
圖2例示本揭露一些實施例沿圖1之剖線A-A’所視之該記憶體元件的剖視示意圖。
圖3例示本揭露一些實施例沿圖1之剖線B-B’所視之該記憶體元件的剖視示意圖。
圖4例示本揭露一些實施例之一改良記憶體元件的頂視示意圖。
圖5例示本揭露一些實施例沿圖4之剖線A-A’所視之該改良記憶體元件的剖視示意圖。
圖6例示本揭露一些實施例沿圖4之剖線B-B’所視之該改良記憶體元件的剖視示意圖。
圖7例示本揭露一些實施例之一記憶體元件之製備方法的流程示意圖。
圖8例示本揭露一些實施例之一中間階段的頂視示意圖其中，該中間階段係在製備該記憶體元件期間，形成多個主動區在一半導體基底 上。
圖9例示本揭露一些實施例在製備該記憶體元件之一中間階段沿圖8的剖線A-A’所視的剖視示意圖。
圖10例示本揭露一些實施例之一中間階段的頂視示意圖其中，該中間階段係在製備該記憶體元件期間，形成經過該等主動區的多個溝槽。
圖11例示本揭露一些實施例在製備該記憶體元件之一中間階段沿圖10的剖線A-A’所視的剖視示意圖。
圖12例示本揭露一些實施例之一中間階段的頂視示意圖其中，該中間階段係在製備該記憶體元件期間，形成多個字元線在該等溝槽中。
圖13例示本揭露一些實施例在製備該記憶體元件之一中間階段沿圖12的剖線A-A’所視的剖視示意圖。
圖14例示本揭露一些實施例之一中間階段的頂視示意圖其中，該中間階段係在製備該記憶體元件期間，形成一介電罩蓋層在該等字元線上。
圖15例示本揭露一些實施例在製備該記憶體元件之一中間階段沿圖14的剖線A-A’所視的剖視示意圖。
圖16例示本揭露一些實施例之一中間階段的頂視示意圖其中，該中間階段係在製備該記憶體元件期間，形成多個位元線在該介電罩蓋層上。
圖17例示本揭露一些實施例在製備該記憶體元件之一中間階段沿圖16的剖線A-A’所視的剖視示意圖。
圖18例示本揭露一些實施例之一中間階段的頂視示意圖其中，該中間階段係在製備該記憶體元件期間，形成多個氣隙在該等位元線的各側壁上。
圖19例示本揭露一些實施例在製備該記憶體元件之一中間階段沿圖18的剖線A-A’所視的剖視示意圖。
圖20例示本揭露一些實施例之一中間階段的頂視示意圖其中，該中間階段係在製備該記憶體元件期間，形成一介電層以覆蓋該等位元線與該等氣隙。
圖21例示本揭露一些實施例在製備該記憶體元件之一中間階段沿圖20的剖線A-A’所視的剖視示意圖。
圖22例示本揭露一些實施例之一中間階段的頂視示意圖其中，該中間階段係在製備該記憶體元件期間，形成多個導電接觸點在該介電層中。
圖23例示本揭露一些實施例在製備該記憶體元件之一中間階段沿圖22的剖線A-A’所視的剖視示意圖。
圖24例示本揭露一些實施例在製備該記憶體元件之一中間階段沿圖22的剖線B-B’所視的剖視示意圖。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例 可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1例示本揭露一些實施例之一記憶體元件100的頂視示意圖。圖2例示本揭露一些實施例沿圖1之剖線A-A’所視之記憶體元件100的剖視示意圖。圖3例示本揭露一些實施例沿圖1之剖線B-B’所視之記憶體元件100的剖視示意圖。
如圖1到圖3所示，記憶體元件100具有一半導體基底101、一絕緣結構103、複數個字元線119(例如閘極結構)以及複數個源極/汲極區113a、113b；絕緣結構103設置在半導體基底101中以界定出複數個主動區105；該複數個字元線119延伸經過該等主動區105；該複數個源極/汲極區113a、113b位在該等主動區105中並藉由該等字元線119而分隔開。在一些實施例中，每一主動區105具有兩個源極/汲極區113b以及一個源極/汲極區113a，而該一個源極/汲極區113a設置在該兩個源極/汲極區113b之間。再者，每一字元線119具有一閘極介電層115以及一閘極電極117，而閘極電極117係被閘極介電層115所圍繞。
記憶體元件100亦具有一介電罩蓋層121、一介電層133以及複數個位元線129；介電罩蓋層121覆蓋該等字元線119；介電層133設置在介電罩蓋層121上；該複數個位元線129穿經介電層133與介電罩蓋層121，以電性連接到該等源極/汲極區113a。在一些實施例中，每一位元線129具有一下位元線層125以及一上位元線層，該上位元線層設置在下位元線層125上。在一些實施例中，該等位元線129係藉由多個氣隙135而與介電層133分隔開。
記憶體元件100還具有一介電層137、複數個導電接觸點141以及一介電層143；介電層137設置在介電層133上；該複數個導電接觸點141穿經介電罩蓋層121與介電層133、137，以電性連接到源極/汲極區113b；介電層143設置在介電層137上。此外，如圖1到圖3所示，依據一些實施例，記憶體元件100具有一第一組電容器157a以及一第二組電容器157b，係設置在介電層143中，以經由該等導電接觸點141而電性連接到該等源極/汲極區113b。
在一些實施例中，該等電容器157a的尺寸係大致相同，以及該等電容器157b係大致相同。在本揭露的內容中，字詞「大致地(substantially)」係指較佳者為至少90%，更佳者為95%，再更佳者為98%，而最佳者為99%。在一些實施例中，第一組電容器157a與第二組電容器157b具有不同尺寸。在一些實施例中，第一組電容器157a具有的佔用面積(footprint)係小於第二組電容器157b。如圖2所示，依據一些實施例，沿著該等主動區105的縱軸，每一電容器157a係具有一寬度W1；以及如圖3所示，沿著該等主動區105的縱軸，每一電容器157b具有一寬度W2。在一些實施例中，寬度W2大於寬度W1。此外，該等電容器157b的 各下表面大於該等電容器157a的各下表面BS1。
在一些實施例中，如圖2所示，依據一些實施例，每一電容器157a具有一導電層151a、一介電層153a以及一導電層155a；介電層153a設置在導電層151a上；導電層155a設置在介電層153a上。在一些實施例中，該等導電層155a係被該等介電層153a所圍繞，以及該等介電層153a係被該等導電層151a所圍繞。在一些實施例中，該等介電層153a夾置在該等導電層151a與155a之間。
此外，如圖3所示，依據一些實施例，每一電容器157b具有一導電層151b、一介電層153b以及一導電層155b；介電層153b設置在導電層151b上；導電層155b設置在介電層153b上。在一些實施例中，該等導電層155b係被該等介電層153b所圍繞，以及該等介電層153b係被該等導電層151b所圍繞。在一些實施例中，該等介電層153b夾置在該等導電層151b與155b之間。
在一些實施例中，第一組電容器157a的該等介電層153a包含一第一材料，第二組電容器157b的該等介電層153b包含一第二材料，而第一材料係不同於第二材料。舉例來說，第一組電容器157a的該等介電層153a包含二氧化矽，而第二組電容器157b的該等介電層153b包含二氧化鉿(HfO2)。在一些實施例中，記憶體元件100為一動態隨機存取記憶體(DRAM)。由於第一組電容器157a的尺寸不同於第二組電容器157b的尺寸，所以可獲得多個儲存容量位階。因此，可改善整體元件效能。
圖4例示本揭露一些實施例之一改良記憶體元件200的頂視示意圖。圖5例示本揭露一些實施例沿圖4之剖線A-A’所視之改良記憶體元件2020的剖視示意圖。圖6例示本揭露一些實施例沿圖4之剖線B-B’所 視之改良記憶體元件200的剖視示意圖。為了一致及清楚起見，在圖1到圖6所出現的類似元件將標示相同元件編號。
如圖4到圖6所示，依據一些實施例，類似於記憶體元件100，改良的記憶體元件200具有一第一組電容器257a以及一第二組電容器257b，係設置在介電層143中以經由該等導電接觸點141而電性連接到該等源極/汲極區113b。然而，該等電容器257a的尺寸與該等電容器257b的尺寸係大致相同。如圖5所示，沿著該等主動區105的縱軸，每一電容器257a具有一寬度W3；以及，如圖6所示，依據一些實施例，沿著該等主動區105的縱軸，每一電容器257b具有一寬度W4。在一些實施例中，寬度W3大致相同於寬度W4。
在一些實施例中，如圖5所示，依據一些實施例，每一電容器257a具有一導電層251a、一介電層253a以及一導電層255a；介電層253a設置在導電層251a上；導電層255a設置在介電層253a上。在一些實施例中，該等導電層255a係被該等介電層253a所圍繞，以及該等介電層253a係被該等導電層251a所圍繞。在一些實施例中，該等介電層253a夾置在該等介電層251a與255a之間。
再者，在一些實施例中，如圖6所示，依據一些實施例，每一電容器257b具有一導電層251b、一介電層253b以及一導電層255b；介電層253b設置在導電層251b上；導電層255b設置在介電層253b上。在一些實施例中，該等導電層255b係被該等介電層253b所圍繞，以及該等介電層253b係被該等導電層251b所圍繞。在一些實施例中，該等介電層253b夾置在該等介電層251b與255b之間。
在一些實施例中，第一組電容器257a的該等介電層253a包 含一第一材料，第二組電容器257b的該等介電層253b包含一第二材料，而第一材料係不同於第二材料。舉例來說，第一組電容器257a的該等介電層253a包含二氧化矽，而第二組電容器257b的該等介電層253b包含二氧化鉿(HfO2)。在一些實施例中，記憶體元件100為一動態隨機存取記憶體(DRAM)。由於第一組電容器257a的尺寸不同於第二組電容器257b的尺寸，所以可獲得多個儲存容量位階。因此，可改善整體元件效能。
圖7例示本揭露一些實施例之一記憶體元件(包括記憶體元件100及200)之製備方法10的流程示意圖，以及製備方法10包括步驟S11、S13、S15、S17、S19、S21以及S23。圖7的步驟S11到S23係結合下列圖式進行詳細說明。
圖8、圖10、圖12、圖14、圖16、圖18、圖20以及圖22係例示本揭露一些實施例之記憶體元件100之製備中各中間階段的頂視示意圖；以及圖9、圖11、圖13、圖15、圖17、圖19、圖21、圖23以及圖24係例示本揭露一些實施例之記憶體元件100之製備中各中間階段的剖視示意圖。應當理解，圖9、圖11、圖13、圖15、圖17、圖19、圖21以及圖23係分別例示沿圖8、圖10、圖12、圖14、圖16、圖18、圖20以及圖22之剖線A-A’的剖視示意圖，以及圖24例示沿圖22之剖線B-B’的剖視示意圖。
如圖8及圖9所示，係提供半導體基底101。半導體基底101可為一半導體晶圓，例如一矽晶圓。或者是或此外，半導體基底101可包括元素半導體材料、化合物半導體材料及/或合金半導體材料。該等元素半導體材料的例子可包括單晶矽、多晶矽、非晶矽、鍺及/或鑽石，但並不以此為限。該等化合物半導體材料的例子可包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦，但並不以此為限。該等合金半導體材 料的例子可包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP，但並不以此為限。
在一些實施例中，半導體基底101包括一磊晶層(epitaxial layer)。舉例來說，半導體基底101具有一磊晶層，係覆蓋一塊狀(bulk)半導體上。在一些實施例中，半導體基底101為一絕緣體上覆半導體(semiconductor-on-insulator)基底，其係可包括一基底、一埋入氧化物層(buried oxide layer)以及一半導體層，而埋入氧化物層位在基底上，半導體層位在埋入氧化物層上，而絕緣體上覆半導體基底係例如一絕緣體上覆矽(silicon-on-insulator，SOI)基底、一絕緣體上覆矽鍺(silicon germanium-on-insulator，SGOI)基底或一絕緣體上覆鍺(germanium-on-insulator，GOI)基底。絕緣體上覆半導體基底可使用氧離子佈植分離(separation by implanted oxygen，SIMOX)、晶圓接合(wafer bonding)及/或其他適合的方法製造。
仍請參考圖8及圖9，依據一些實施例，絕緣結構103形成在半導體基底101中，以界定出該等主動區105，且絕緣結構103係為一淺溝隔離(STI)結構。其個別步驟係繪示在如圖7所示之製備方法10中的步驟S11。此外，絕緣結構103可包含氧化矽、氮化矽、氮氧化矽或其他可應用的介電材料；以及絕緣結構103的形成可包括形成一圖案化遮罩(圖未示)在半導體基底101上；藉由使用該圖案化遮罩當作一遮罩而蝕刻半導體基底101以形成多個開孔(圖未示)；沉積一介電材料在該等開孔中以及在半導體基底101上；以及研磨該介電材料直到半導體基底101暴露為止。
再者，多個摻雜區107形成在由絕緣結構103所界定的該等主動區105中。在一些實施例中，該等摻雜區107的製作技術包含一或多 個離子植入製程，以及多個P形摻雜物或多個N型摻雜物可被植入到該等主動區105中以形成該等摻雜區107，而該等P型摻雜物係例如硼(B)、鎵(Ga)或銦(In)，該等N型摻雜物係例如磷(P)或砷(As)，其係取決於記憶體元件100的導電類型。此外，在接下來的該等製程中，該等摻雜區107將變成半導體元件100的該等源極/汲極區。
如圖10及圖11所示，依據一些實施例中，在該等摻雜區107形成之後，蝕刻半導體基底101以形成複數個溝槽110。在一些實施例中，該等溝槽110係相互平行。在一些實施例中，該等溝槽110延伸經過位在該等主動區105中的該等摻雜區107，以形成源極/汲極區113a與113b。其個別步驟係繪示在如圖7所示之製備方法10中的步驟S13。
在一些實施例中，該等源極/汲極區113b位在該等主動區105的各相對端部處，而該等源極/汲極區113a位在該等主動區105的各中間部處。該等溝槽110的形成可包括形成一圖案化遮罩(圖未示)在半導體基底101上；以及使用該圖案化遮罩當作一遮罩而蝕刻半導體基底101。在該等溝槽110形成之後，可移除該圖案化遮罩。
接著，如圖12及圖13所示，依據一些實施例，多個字元線119(例如閘極結構)可形成在該等溝槽110中。其個別步驟係繪示在如圖7所示之製備方法10中的步驟S15。在一些實施例中，該等字元線119包括多個閘極介電層115以及多個閘極電極117。
在一些實施例中，該等閘極介電層115包含氧化矽、氮化矽、氮氧化矽、具有高介電常數(high-k)的一介電材料或其組合；以及該等閘極電極117包含一導電材料，例如鋁、銅、鎢、鈦、鉭，或可為一多層結構，該多層結構包含上述材料的任何組合。在一些實施例中，多個阻 障層(圖未示)形成在該等閘極介電層115與該等閘極電極117之間。
該等閘極介電層115的形成可包括共形地沉積一閘極介電材料(圖未示)在該等溝槽110的各內表面上以及在半導體基底101的上表面上；以及平坦化該閘極介電材料以暴露半導體基底101的上表面。在該等閘極介電層115形成之後，該等閘極電極117的形成可包括沉積一閘極電極材料(圖未示)在該等閘極介電層115上；以及凹陷該閘極電極材料以形成該等閘極電極117。
該閘極介電材料的沉積製程可包括一化學氣相沉積(CVD)製程、一物理氣相沉積(PVD)製程、一原子層沉積(ALD)製程、一旋轉塗佈製程或其他可應用的製程。該閘極介電材料的平坦化製程可為一化學機械研磨(CMP)製程。該閘極電極材料的沉積製程可包括一或多個沉積製程，例如一CVD製程、一PVD製程、一ALD製程、一電漿加強化學氣相沉積(MOCVD)製程、一鍍覆製程、一噴濺製程或其他可應用的沉積製程。該閘極電極材料可經由一回蝕製程而被凹陷，以使該等閘極電極117的各上表面低於半導體基底101的上表面。該回蝕製程可包括一濕蝕刻製程、一乾蝕刻製程或其組合。
接下來，如圖14及圖15所示，依據一些實施例，形成介電罩蓋層121以覆蓋該等字元線119，以及部分移除介電罩蓋層121以形成多個開孔123，該等開孔123係暴露該等源極/汲極區113a。在一些實施例中，介電罩蓋層121的一些部分係被該等閘極介電層115所圍繞。在一些實施例中，介電罩蓋層121包含氧化矽、氮化矽、氮氧化矽或其他可應用的介電材料。
在一些實施例中，介電罩蓋層121的製作技術包含一CVD 製程、一PVD製程、一旋轉塗佈製程、其他可應用的製程或其組合。在一些實施例中，穿經介電罩蓋層121的該等開孔123係為位元線開孔。該等開孔123的形成可包括形成一圖案化遮罩(圖未示)在介電罩蓋層121上；以及使用該圖案化遮罩當作一遮罩而蝕刻介電罩蓋層121。該蝕刻製程可為一濕蝕刻製程、一乾蝕刻製程及其組合。在一些實施例中，藉由該蝕刻製程以移除該等源極/汲極區113a藉由該圖案化遮罩所暴露的一些部分。在該等開孔123形成之後，可移除該圖案化遮罩。
如圖16及圖17所示，依據一些實施例，在部分移除介電罩蓋層121之後，該等位元線129形成在介電罩蓋層121上，以及該等開孔123係被該等位元線129所填滿。其個別步驟係繪示在如圖7所示之製備方法10中的步驟S17。在一些實施例中，該等位元線129電性連接到該等源極/汲極區113a。
在一些實施例中，該等位元線129包括多個下位元線層125以及多個上位元線層127，以及該等開孔123係被該等下位元線層125所填滿。該等位元線129的形成可包括形成一下位元線材料(圖未示)在介電罩蓋層121上並填滿該等開孔123；形成一上位元線材料(圖未示)在該下位元線材料上；形成一圖案化遮罩(圖未示)在該上位元線材料上；以及藉由使用該圖案化遮罩當作一遮罩而蝕刻該上位元線材料與該下位元線材料。在一些實施例中，該下位元線材料的該等餘留部分(例如該等係位元線層125)以及該上位元線材料的該等餘留部分(例如該等上位元線層127)具有多個對準的側壁。在該等位元線形成之後，可移除該圖案化遮罩。
然後，如圖16及圖17所示，依據一些實施例，複數個介電間隙子131形成在該等位元線129的各側壁上。在一些實施例中，該等介 電間隙子131包含一摻雜旋塗玻璃(SOG)材料，例如磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼磷矽玻璃(borophosphosilicate glass，BPSG)。在一些實施例中，該等介電間隙子131的製作技術包含一旋轉塗佈製程以及接下來的一平坦化製程，例如一CMP製程。可執行該平坦化製程以暴露該等位元線129的各上表面。
接著，如圖18及圖19所示，依據一些實施例，形成介電層133以圍繞該等介電間隙子131，以及移除該等介電間隙子131以在該等位元線129與介電層133之間形成多個氣隙135。換言之，該等氣隙135形成在該等位元線129的各側壁上，以及該等位元線129係藉由該等氣隙135而與介電層133分隔開。其個別步驟係繪示在如圖7所示之製備方法10中的步驟S19。
在一些實施例中，介電層133包含低介電常數(low-k)的介電材料。在一些實施例中，該等低介電常數的介電材料具有一介電常數(k值)，係小於大約為4。該等低介電常數的介電材料的例子包括氧化矽、氮化矽、氮碳化矽(SiCN)、氮碳氧化矽(SiOCN)、氟矽酸鹽玻璃(fluorinated silica glass，FSG)、碳摻雜氧化矽、非晶氟化碳(amorphous fluorinated carbon)、聚對二甲苯(Parylene)、雙苯並環丁烯(bis-benzocyclobutene，BCB)或聚醯亞胺(polyimide)，但並不以此為限。
在一些實施例中，介電層133的製作技術包含一沉積製程以及接下來的一平坦化製程。該沉積製程可包括一CVD製程、一PVD製程、一旋轉塗佈製程或其他可應用的製程。該平坦化製程可包括一研磨製程、一CMP製程、一蝕刻製程、其他可應用的製程或其組合。在該平坦化製程之後，介電層133的上表面係與該等位元線129的各上表面以及該 等介電間隙子131的各上表面為共面。
在一些實施例中，在介電層133形成之後，藉由一氣相氫氟酸(vapor phase hydrofluoric acid，VHF)蝕刻製程而移除該等介電間隙子131。在該蝕刻製程期間，VHF係使用來當作一蝕刻劑，以及相對於介電層133，該等介電間隙子131具有一高選擇性。因此，藉由該蝕刻製程而移除該等介電間隙子131，同時可大致留下介電層133，以便獲得該等氣隙135。
接下來，如圖20及圖21所示，依據一些實施例，介電層137形成在介電層133上以密封該等氣隙135，以及部分移除介電罩蓋層131與該等介電層133、137以形成多個開孔139，該等開孔139係暴露該等源極/汲極區113b。使用於形成介電層137的一些材料與製程係類似於或相同於使用於形成介電層133的材料與製程，且其詳細說明不再在文中重複。
在一些實施例中，介電層137的製作技術包含一旋轉塗佈製程，以及具有高深寬比的該等氣隙135係被介電層137所密封，而介電層137係具有保留在其中的該等氣隙135，而不是被介電層137所填滿。在一些實施例中，介電層137延伸進入該等氣隙135的一上部，以使該等氣隙135的一上表面低於該等位元線129的一上表面。
在一些實施例中，穿經介電罩蓋層121與介電層133、137的該等開孔139係為多個電容器接觸點開孔(capacitor contact openings)。該等開孔139的形成可包括形成一圖案化遮罩(圖未示)在介電層137上；以及藉由使用該圖案化遮罩當作一遮罩而蝕刻介電層137。該蝕刻製程可為一濕蝕刻製程、一乾蝕刻製程及其組合。在該等開孔139形成之後，可移 除該圖案化遮罩。
如圖22到圖24所示，依據一些實施例，在該等開孔139形成之後，該等導電接觸點141係形成在該等開孔139中，以及一介電層143係形成在介電層137上，以覆蓋該等導電接觸點141。在一些實施例中，該等導電接觸點係為電容器接觸點，其係將位在該等位元線129之間的該等源極/汲極區113b電性連接到接下來所形成的多個電容器。其個別步驟係繪示在如圖7所示之製備方法10中的步驟S21。
在一些實施例中，該等導電接觸點141包含一導電材料，例如銅、鎢、鋁、鈦、鉭、金、銀。該等導電接觸點141的製作技術可包含一沉積製程以及接下來的一平坦化製程。該沉積製程可包括一CVD製程、一PVD製程、一噴濺製程、一鍍覆製程或其他可應用的製程。該平坦化製程可為一CMP製程。使用於形成介電層143的一些材料與製程係類似於使用於形成介電層133的材料與製程，且其詳細說明不再在文中重複。
仍請參考圖22到圖24，依據一些實施例，形成一第一組開孔145a以及一第二組開孔145b以穿經介電層143，進而暴露該等導電接觸點141。在一些實施例中，該等開孔145a的尺寸係大致相同，以及該等開孔145b的尺寸係大致相同。在一些實施例中，第一組開孔145a與第二組開孔145b具有不同尺寸。在一些實施例中，如圖23所示，沿著該等主動區105的縱軸，每一開孔145a具有一寬度W1；如圖24所示，沿著該等主動區105的縱軸，每一開孔145b具有一寬度W2。在一些實施例中，寬度W2大於寬度W1。
該等開孔145a與145b的形成可包括形成一圖案化遮罩(圖未示)在介電層143上；以及使用該圖案化遮罩當作一遮罩而蝕刻介電層 143，以暴露該等導電接觸點141。該蝕刻製程可為一濕蝕刻製程、一乾蝕刻製程及其組合。在該等開孔145a與145b形成之後，可移除該圖案化遮罩。
接著，請往回參考圖1到圖3，依據一些實施例，第一組電容器157a形成在位在介電層143中的第一組開孔145a中，以及第二組電容器157b形成在位在介電層143中的第二組開孔145b中。其個別步驟係繪示在如圖7所示之製備方法10中的步驟S23。應當理解，依據一些實施例，該等電容器157a的尺寸係不同於該等電容器157b的尺寸。
如上所述，第一組電容器157a具有導電層151a、155a以及多個介電層153a，而該等介電層153a設置在導電層151a與155a之間。第二組電容器157b具有導電層151b、155b以及多個介電層153b，而該等介電層153b設置在導電層151b與155b之間。在一些實施例中，導電層151a與151b包含氮化鈦；介電層153a與153b包含一介電材料，例如二氧化矽、二氧化鉿、氧化鋁、二氧化鋯或其組合；以及導電層155a與155b包含氮化鈦、低應力矽鍺(low-stress SiGe)或其組合。
在一些實施例中，第一組電容器157a的該等介電層153a包括一材料，係不同於第二組電容器157b之該等介電層153b的一材料。舉例來說，該等介電層153a包含二氧化矽，以及該等介電層253b包含二氧化鉿。在該等電容器157a與157b形成之後，係獲得半導體元件100。
本揭露係提供記憶體元件100及200的一些實施例。在一些實施例中，每一記憶體元件100、200具有一第一組電容器以及一第二組電容器，係設置在不同主動區中的源極/汲極區上，並電性連接到在不同主動區中的源極/汲極區；以及第一組電容器與第二組電容器具有不同特 徵。舉例來說，在記憶體元件100中，第一組電容器157a與第二組電容器157b具有不同尺寸。再者，在記憶體元件200中，第一組電容器257a的該等介電層1253a與第二組電容器257b的該等介電層253b包含不同材料。因此，可獲得多個儲存容量位階。如此可改善整體元件效能。
本揭露之一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，具有一第一主動區以及一第二主動區，該第二主動區鄰近該第一主動區。該記憶體元件亦具有一第一字元線，延伸經過該第一主動區與該第二主動區。該記憶體元件還具有位在該第一主動區中的一第一源極/汲極區以及位在該第二主動區中的一第二源極/汲極區，該第一源極/汲極區與該第二源極/汲極區設置在該第一字元線的相對兩側處。此外，該記憶體元件具有一第一電容器，設置在該第一主動區中的該第一源極/汲極區上，且電性連接到位在該第一主動區中的該第一源極/汲極區；以及一第二電容器，設置在該第二主動區中的該第二源極/汲極區上，且電性連接到位在該第二主動區中的該第二源極/汲極區。
本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，具有一第一主動區以及一第二主動區，該第二主動區鄰近該第一主動區。該記憶體元件亦具有一第一字元線，延伸經過該第一主動區與該第二主動區。該記憶體元件還具有位在該第一主動區中的一第一源極/汲極區以及位在該第二主動區中的一第二源極/汲極區，該第一源極/汲極區與該第二源極/汲極區設置在該第一字元線的相對兩側處。此外，該記憶體元件具有一第一電容器，設置在該第一主動區中的該第一源極/汲極區上，且電性連接到位在該第一主動區中的該第一源極/汲極區；以及一第二電容器，設置在該第二主動區中的該第二源極/汲極區上，且 電性連接到位在該第二主動區中的該第二源極/汲極區。該第一電容器與該第二電容器包含不同材料。
本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括一半導體基底，具有一第一主動區以及一第二主動區，該第二主動區鄰近該第一主動區。該記憶體元件亦具有一第一字元線，延伸經過該第一主動區與該第二主動區；以及一第二字元線，延伸經過該第一主動區，但並未經過該第二主動區。該記憶體元件還具有一第一源極/汲極區，設置在該第一主動區中；一第二源極/汲極區，設置在該第二主動區中；以及一第三源極/汲極區，設置在該第一主動區中。該第一源極/汲極區與該第二源極/汲極區設置在該第一字元線的相對兩側處，以及該第二源極/汲極區與該第三源極/汲極區設置在該第二字元線的相對兩側處。此外，該記憶體元件具有一第一電容器，設置在該第一主動區中之該第一源極/汲極區上，且電性連接到位在該第一主動區中之該第一源極/汲極區；一第二電容器，設置在該第二主動區中之該第二源極/汲極區上，且電性連接到位在該第二主動區中之該第二源極/汲極區；以及一第三電容器，設置在該第一主動區中之該第三源極/汲極區上，且電性連接到位在該第一主動區中之該第三源極/汲極區。該第一電容器的一尺寸大致相同於該第三電容器的一尺寸，以及該第一電容器的一尺寸不同於該第二電容器的一尺寸。
本揭露的該等實施例具有一些優點。藉由在記憶體元件中結合不同類型的電容器(例如具有不同尺寸及/或不同介電材料的多個電容器)，可獲得多個儲存容量位階。如此可改善整體元件效能。
雖然已詳述本揭露及其優點，然而應理解可進行各種變 化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
101:半導體基底 103:絕緣結構 105:主動區 113a:源極/汲極區 113b:源極/汲極區 115:閘極介電層 117:閘極電極 119:字元線 121:介電罩蓋層 125:下位元線層 127:上位元線層 129:位元線 133:介電層 135:氣隙 137:介電層 141:導電接觸點 143:介電層 151a:導電層 153a:介電層 155a:導電層 157a:電容器 BS1:下表面 W1:寬度

Claims (18)

  1. 一種記憶體元件，包括：一半導體基底，具有一第一主動區以及一第二主動區，該第二主動區鄰近該第一主動區；一第一字元線，延伸經過該第一主動區與該第二主動區；位在該第一主動區中的一第一源極/汲極區以及位在該第二主動區中的一第二源極/汲極區，該第一源極/汲極區與該第二源極/汲極區設置在該第一字元線的相對兩側處；一第一電容器，設置在該第一主動區中的該第一源極/汲極區上，且電性連接到位在該第一主動區中的該第一源極/汲極區；以及一第二電容器，設置在該第二主動區中的該第二源極/汲極區上，且電性連接到位在該第二主動區中的該第二源極/汲極區；其中位在該第一電容器中的一第一介電層以及位在該第二電容器中的一第二介電層包含不同材料。
  2. 如請求項1所述之記憶體元件，其中該第一電容器與該第二電容器沿該第一主動區的一縱軸係具有不同寬度。
  3. 如請求項1所述之記憶體元件，還包括：一第三電容器，設置在該第一主動區中的一第三源極/汲極區上，且電性連接到位在該第一主動區中的該第三源極/汲極區；以及一第四電容器，設置在該第二主動區中的一第四源極/汲極區上， 且電性連接到位在該第二主動區中的該第四源極/汲極區其中，該第三電容器與該第四電容器具有不同尺寸。
  4. 如請求項1所述之記憶體元件，還包括：一第一位元線，設置在該第一主動區中的一第五源極/汲極區上，且電性連接到位在該第一主動區中的該第五源極/汲極區；以及一第二位元線，設置在該第二主動區中的一第六源極/汲極區上，且電性連接到位在該第二主動區中的該第六源極/汲極區。
  5. 如請求項4所述之記憶體元件，其中位在該第一主動區中的該第一源極/汲極區與位在該第二主動區中的該第二源極/汲極區，係設置在該第一位元線與該第二位元線之間。
  6. 如請求項4所述之記憶體元件，還包括一導電接觸點，設置在該第一電容器與該第一源極/汲極區之間其中，在該第一位元線與該導電接觸點之間具有一氣隙。
  7. 一種記憶體元件，包括：一半導體基底，具有一第一主動區以及一第二主動區，該第二主動區鄰近該第一主動區；一第一字元線，延伸經過該第一主動區與該第二主動區；位在該第一主動區中的一第一源極/汲極區以及位在該第二主動區中的一第二源極/汲極區，該第一源極/汲極區與該第二源極/汲極區 設置在該第一字元線的相對兩側處；一第一電容器，設置在該第一主動區中的該第一源極/汲極區上，且電性連接到位在該第一主動區中的該第一源極/汲極區；以及一第二電容器，設置在該第二主動區中的該第二源極/汲極區上，且電性連接到位在該第二主動區中的該第二源極/汲極區其中，該第一電容器與該第二電容器包含不同材料。
  8. 如請求項7所述之記憶體元件，其中該第一電容器包括一第一介電層，該第一介電層夾置在一第一導電層與一第二導電層之間；該第二電容器包括一第二介電層，該第二介電層夾置在一第三導電層與一第四導電層之間；其中，該第一介電層與該第二介電層包含不同材料。
  9. 如請求項7所述之記憶體元件，其中該第一電容器的一佔用面積小於該第二電容器的一佔用面積。
  10. 如請求項7所述之記憶體元件，還包括：一第三電容器，設置在該第一主動區中的一第三源極/汲極區上，且電性連接到位在該第一主動區中的該第三源極/汲極區；以及一第四電容器，設置在該第二主動區中的一第四源極/汲極區上，且電性連接到位在該第二主動區中的該第四源極/汲極區其中，該第三電容器與該第四電容器包含不同介電材料。
  11. 如請求項10所述之記憶體元件，其中該第三電容器的一佔用面積小 於該第四電容器的一佔用面積。
  12. 如請求項7所述之記憶體元件，還包括：一第二字元線，延伸經過該第一主動區，但並未經過該第二主動區；一第三字元線，延伸經過該第二主動區，但並未經過該第一主動區其中，該第一字元線設置在該第二字元線與該第三字元線之間；一第一位元線，設置在該第一字元線與該第二字元線之間的該第一主動區中的一第五源極/汲極區上，且電性連接到位在該第一字元線與該第二字元線之間的該第一主動區中的該第五源極/汲極區；以及一第二位元線，設置在該第一字元線與該第三字元線之間的該第二主動區中的一第六源極/汲極區上，且電性連接到位在該第一字元線與該第三字元線之間的該第二主動區中的該第六源極/汲極區。
  13. 如請求項12所述之記憶體元件，還包括一介電層，設置在該半導體基底上其中，該第一位元線與該第二位元線設置在該介電層中，以及該第一位元線與該第二位元線係藉由多個氣隙而與該介電層分隔開。
  14. 一種記憶體元件，包括：一半導體基底，具有一第一主動區以及一第二主動區，該第二主動區鄰近該第一主動區；一第一字元線，延伸經過該第一主動區與該第二主動區； 一第二字元線，延伸經過該第一主動區，但並未經過該第二主動區；一第一源極/汲極區，設置在該第一主動區中；一第二源極/汲極區，設置在該第二主動區中；一第三源極/汲極區，設置在該第一主動區中其中，該第一源極/汲極區與該第二源極/汲極區設置在該第一字元線的相對兩側處，以及該第二源極/汲極區與該第三源極/汲極區設置在該第二字元線的相對兩側處；一第一電容器，設置在該第一主動區中之該第一源極/汲極區上，且電性連接到位在該第一主動區中之該第一源極/汲極區；一第二電容器，設置在該第二主動區中之該第二源極/汲極區上，且電性連接到位在該第二主動區中之該第二源極/汲極區；以及一第三電容器，設置在該第一主動區中之該第三源極/汲極區上，且電性連接到位在該第一主動區中之該第三源極/汲極區；其中，該第一電容器的一尺寸大致相同於該第三電容器的一尺寸，以及該第一電容器的一尺寸不同於該第二電容器的一尺寸；其中該第一電容器包括一第一介電層，該第一介電層夾置在一第一導電層與一第二導電層之間；該第二電容器包括一第二介電層，該第二介電層夾置在一第三導電層與一第四導電層之間；其中，該第一介電層與該第二介電層包含不同材料。
  15. 如請求項14所述之記憶體元件，其中該第二電容器的一下表面大於該第一電容器的一下表面。
  16. 如請求項15所述之記憶體元件，其中該第三電容器包括一第三介電層，該第三介電層夾置在一第五導電層以及一第六導電層之間其中，該第三介電層包含與該第一電容器之該第一介電層相同的一材料。
  17. 如請求項14所述之記憶體元件，還包括：一第三字元線，延伸經過該第二主動區，但並未經過該第一主動區；一第四源極/汲極區，設置在該第二主動區中其中，該第一源極/汲極區與該第四源極/汲極區設置在該第三字元線的相對兩側處；以及一第四電容器，設置在該第二主動區中的該第四源極/汲極區上，且電性連接到位在該第二主動區中的該第四源極/汲極區其中，該第四電容器的一尺寸大致相同於該第二電容器的該尺寸。
  18. 如請求項17所述之記憶體元件，還包括：一第五源極/汲極區，設置在該第一主動區中，並位在該第一字元線與該第二字元線之間；一第六源極/汲極區，設置在該第二主動區中，並位在該第一字元線與該第三字元線之間；一第一位元線，電性連接到該第五源極/汲極區；以及一第二位元線，電性連接到該第六源極/汲極區。
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