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CN115696909A - 具有垂直场效晶体管的存储器元件及其制备方法 - Google Patents

具有垂直场效晶体管的存储器元件及其制备方法 Download PDF

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CN115696909A
CN115696909A CN202210362354.5A CN202210362354A CN115696909A CN 115696909 A CN115696909 A CN 115696909A CN 202210362354 A CN202210362354 A CN 202210362354A CN 115696909 A CN115696909 A CN 115696909A
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CN
China
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channel structure
gate
capacitor
disposed
dielectric
Prior art date
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CN202210362354.5A
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谢明宏
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Nanya Technology Corp
Original Assignee
Nanya Technology Corp
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Publication date
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Abstract

本公开提供一种具有垂直场效晶体管的存储器元件以及该存储器元件的制备方法。该存储器元件具有一电容器接触点，设置在一第一半导体基底中；以及一通道结构，设置在该第一半导体基底的一上表面上。该存储器元件亦具有一第一栅极结构，设置在该通道结构的一第一侧壁上；以及一第二栅极结构，设置在该通道结构的一第二侧壁上。该通道结构的该第二侧壁与该通道结构的该第一侧壁为相对设置。该存储器元件还具有一位元线接触点，设置在该通道结构上。该通道结构经由该电容器接触点与该位元线接触点电性连接到一电容器以及一位元线。

Description

具有垂直场效晶体管的存储器元件及其制备方法
交叉引用
本申请案主张2021年7月30日申请的美国正式申请案第17/390,405号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
技术领域
本公开涉及一种存储器元件及其制备方法。特别涉及一种具有垂直场效晶体管的存储器元件及其制备方法。
背景技术
由于结构简单化，所以相较于其他类型的存储器，例如静态随机存取存储器(SRAMs)，则动态随机存取存储器(DRAMs)每单元芯片面积可提供更多存储器胞。一DRAM由多个DRAM单元胞所构成，其每一个包括一电容器以及一晶体管，该电容器用于存储信息，该晶体管耦接到该电容器以当该电容器充电或放电时进行调节。在一读取期间，一字元线(WL)的信号为有效，开启该晶体管。已启动的晶体管允许电压经过该电容器，以被一感测放大器经由一位元线(BL)而被读取。在一写入操作期间，当WL的信号为有效时，在BL上提供被写入的数据。
为了满足较大存储器存储的需求，DRAM存储器胞的尺寸已经持续缩减，以使这些DRAMs的封装密度已经大大地增加。然而，该等存储器元件的制造与整合包含许多复杂步骤与操作。在该等存储器元件中的整合变得越加复杂。该等存储器元件的制造与整合的复杂度中的增加可造成多个缺陷。据此，有持续改善该等存储器元件的制造流程与结构的需要，以便对付该等缺陷并可加强其效能。
上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开的一实施例提供一种存储器元件。该存储器元件包括一电容器接触点，设置在一第一半导体基底中；以及一通道结构，设置在该第一半导体基底的一上表面上。该存储器元件亦包括一第一栅极结构，设置在该通道结构的一第一侧壁上；以及一第二栅极结构，设置在该通道结构的一第二侧壁上。该通道结构的该第二侧壁与该通道结构的该第一侧壁为相对设置。该存储器元件还包括一位元线接触点，设置在该通道结构上。该通道结构经由该电容器接触点与该位元线接触点而电性连接到一电容器以及一位元线。
在一实施例中，该电容器接触点直接接触该通道结构的一下表面，且该位元线接触点直接接触点该通道结构的一上表面。在一实施例中，该通道结构设置在该位元线与该电容器之间。在一实施例中，该存储器元件还包括一第二半导体基底，接合到该第一半导体基底的一下表面，其中该电容器设置在该第二半导体基底中。在一实施例中，该第一栅极结构包括一第一栅极电极以及第一栅极介电质，该栅极介电质夹置在该第一栅极电极与该通道结构之间，其中该第二栅极结构包括一第二栅极电极以及一第二栅极介电质，该第二栅极介电质夹置在该第二栅极电极与该通道结构之间。
在一实施例中，该存储器元件还包括一第一介电部，设置在该第一半导体基底的该上表面上以及在该通道结构的一第三侧壁上；以及一第二介电部，设置在该第一半导体基底的该上表面上以及在该通道结构的一第四侧壁上，其中该通道结构的该第三侧壁与该通道结构的该第四侧壁为相对设置。在一实施例中，延伸该第一栅极结构与该第二栅极结构以覆盖每一个第一介电部与该第二介电部的各相对侧壁。
本公开的另一实施例提供一种存储器元件。该存储器元件包括一第一电容器接触点以及一第二电容器接触点，设置在一半导体基底中；一第一通道结构以及一第二通道结构，设置在该半导体基底上且相互分隔开。该第一通道结构经由该第一电容器接触点而电性连接到一第一电容器，且该第二通道结构经由该第二电容器接触点而电性连接到一第二电容器。该存储器元件亦包括一第一栅极结构，设置在该第一通道结构的一第一侧壁上以及在该第二通道结构的一第一侧壁上；以及一第二栅极结构，设置在该第一通道结构的一第二侧壁上以及在该第二通道结构的一第二侧壁上。该第一通道结构的该第一侧壁与该第一通道结构的该第二侧壁为相对设置，且该第二通道结构的该第一侧壁与该第二通道结构的该第二侧壁为相对设置。该存储器元件还包括一第一位元线接触点以及一第二位元线接触点，分别设置在该第一通道结构与该第二通道结构上。该第一通道结构经由该第一位元线接触点而电性连接到一第一位元线，而该第二通道结构经由该第二位元线接触点而电性连接到一第二位元线。
在一实施例中，该第一电容器接触点设置在该第一通道结构与该第一电容器之间，而该第二电容器设置在该第二通道结构与该第二电容器之间。在一实施例中，该第一通道结构直接接触该第一电容器接触点与该第一位元线接触点，且该第二通道结构直接接触该第二电容器接触点与该第二位元线接触点。在一实施例中，该存储器元件还包括一第一介电部，设置在该第一通道结构与该第二通道结构之间，并直接接触该第一通道结构与该第二通道结构。
在一实施例中，该第一介电部设置在该第一栅极结构与该第二栅极结构之间，并直接接触该第一栅极结构与该第二栅极结构。在一实施例中，该第一介电部与该半导体基底分隔开。在一实施例中，该存储器元件，还包括一第二介电部，设置在该第一栅极结构与该第二栅极结构之间，其中该第一通道结构设置在该第一介电部与该第二介电部间，并直接接触该第一介电部与该第二介电部。
本公开的再另一实施例提供一种存储器元件的制备方法。该存储器元件的制备方法包括形成一电容器接触点在一第一半导体基底中；以及形成一第一牺牲结构以及一第二牺牲结构在该第一半导体基底的一上表面上以及在该电容器接触点的相对两侧上。该制备方法亦包括形成一第一栅极结构在该第一牺牲结构的一侧壁上以及形成一第二栅极结构在该第二牺牲结构面对该第一牺牲结构的该侧壁的一侧壁上；以及形成一介电条在该第一栅极结构与该第二栅极结构之间。该制备方法还包括以一通道结构取代该介电条的一第一部分；形成一位元线接触点在该通道结构上；以及形成一位元线在该位元线接触点上。
在一实施例中，该制备方法还包括将一第二半导体基底接合到该第一半导体基底的一下表面上，其中在该第二半导体基底中的一电容器经由该电容器接触点的该通道结构。在一实施例中，该制备方法还包括在该通道结构形成之后，移除该第一牺牲结构与该第二牺牲结构。在一实施例中，该介电条的一第二部分紧邻该通道结构。
在一实施例中，形成该第一栅极结构与该第二栅极结构的步骤还包括形成一第一栅极电极在该第一牺牲结构的该侧壁上以及形成一第二栅极电极在该第二牺牲结构的该侧壁上；以及形成一第一栅极介电质在该第一栅极电极的一侧壁上以及形成一第二栅极介电质在该第二栅极电极的一侧壁上，其中该第一栅极介电质与该第二栅极介电质通过覆盖该电容器接触点的一连接部而实体连接。在一实施例中，在该通道结构形成之前，该连接部被部分蚀刻以暴露该电容器接触点。
在本公开中提供一种存储器元件结构及其制备方法的一些实施例。在一些实施例中，该存储器元件结构包括一通道结构，设置在一半导体基底上并覆盖在该半导体基底中的一电容器接触点；以及一位元线接触点，设置在该通道结构上。在一些实施例中，该存储器元件亦包括一第一栅极结构，设置在该通道结构的一第一侧壁上；以及一第二栅极结构，设置在该通道结构的一第二侧壁上，而该通道结构的该第二侧壁与该通道结构的该第一侧壁为相对设置。该通道结构经由该电容器接触点与该位元线接触点而电性连接到一电容器以及一位元线。由于该通道结构提供在该电容器与该位元线之间的一垂直电性连接，所以可增加该存储器元件的整合(集成)密度。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本申请案的揭示内容，附图中相同的元件符号指相同的元件。
图1是顶视示意图，例示本公开不同实施例的存储器元件。
图2是剖视示意图，例示本公开不同实施例沿图1中的剖线A-A’的存储器元件。
图3是剖视示意图，例示本公开不同实施例沿图1中的剖线B-B’的存储器元件。
图4是剖视示意图，例示本公开不同实施例沿图1中的剖线B-B’的存储器元件。
图5是流程示意图，例示本公开一些实施例的存储器元件的制备方法。
图6是顶视示意图，例示本公开一些实施例在存储器元件形成期间形成多个牺牲结构在一半导体基底上的中间阶段。
图7是剖视示意图，例示本公开不同实施例在形成沿图6中的剖线A-A’的存储器元件中的中间阶段。
图8是剖视示意图，例示本公开不同实施例在存储器元件形成期间形成多个栅极电极部在该等牺牲结构上的中间阶段。
图9是剖视示意图，例示本公开不同实施例在存储器元件形成期间形成一栅极介电层在该等栅极电极部上的中间阶段。
图10是剖视示意图，例示本公开不同实施例在存储器元件形成期间形成一介电层在该栅极介电层上的中间阶段。
图11是顶视示意图，例示本公开不同实施例在存储器元件形成期间执行一平坦化工艺一形成多个栅极电极、多个栅极介电质以及多个介电条(dielectric strips)的中间阶段。
图12是剖视示意图，例示本公开不同实施例在形成沿图11中的剖线A-A’的存储器元件中的中间阶段。
图13是顶视示意图，例示本公开不同实施例在存储器元件形成期间形成一图案化遮罩(掩膜)的中间阶段。
图14是剖视示意图，例示本公开不同实施例在形成沿图13中的剖线A-A’的存储器元件中的中间阶段。
图15是剖视示意图，例示本公开不同实施例在形成沿图13中的剖线B-B’的存储器元件中的中间阶段。
图16是顶视示意图，例示本公开一些实施例在存储器元件形成期间使用该图案化遮罩当作一遮罩而蚀刻该等介电条以形成多个开孔的中间阶段。
图17是剖视示意图，例示本公开不同实施例在形成沿图16中的剖线A-A’的存储器元件中的中间阶段。
图18是剖视示意图，例示本公开不同实施例在形成沿图16中的剖线B-B’的存储器元件中的中间阶段。
图19是顶视示意图，例示本公开不同实施例在存储器元件形成期间使用该图案化遮罩当作一遮罩而蚀刻该等栅极介电质以加深该等开孔的中间阶段。
图20是剖视示意图，例示本公开不同实施例在形成沿图19中的剖线A-A’的存储器元件中的中间阶段。
图21是剖视示意图，例示本公开不同实施例在形成沿图19中的剖线B-B’的存储器元件中的中间阶段。
图22是顶视示意图，例示本公开不同实施例在存储器元件形成期间以多个通道结构填满该等通孔的中间阶段。
图23是剖视示意图，例示本公开不同实施例在形成沿图22中的剖线A-A’的存储器元件中的中间阶段。
图24是剖视示意图，例示本公开不同实施例在形成沿图22中的剖线B-B’的存储器元件中的中间阶段。
图25是顶视示意图，例示本公开不同实施例在存储器元件形成期间移除该等牺牲结构的中间阶段。
图26是剖视示意图，例示本公开不同实施例在形成沿图25中的剖线A-A’的存储器元件中的中间阶段。
图27是剖视示意图，例示本公开不同实施例在形成沿图25中的剖线B-B’的存储器元件中的中间阶段。
图28是顶视示意图，例示本公开不同实施例在存储器元件形成期间形成多个位元接触点在该等通道结构上的中间阶段。
图29是剖视示意图，例示本公开不同实施例在形成沿图28中的剖线A-A’的存储器元件中的中间阶段。
图30是剖视示意图，例示本公开不同实施例在形成沿图28中的剖线B-B’的存储器元件中的中间阶段。
图31是剖视示意图，例示本公开不同实施例继续如图9所示的步骤的部分移除栅极介电层的中间阶段。
附图标记说明：
10：制备方法
100a：存储器元件
100b：存储器元件
101：半导体基底
101B：下表面
101T：上表面
103：电容器接触点
105：牺牲结构
110：开孔
110’：开孔
113：栅极电极部
113a：栅极电极
113b：栅极电极
115：栅极介电层
115a：栅极介电质
115b：栅极介电质
115c：连接部
117：介电层
117’：介电条
117P：介电部
119：图案化遮罩
120：开孔
130：开孔
130’：开孔
133：通道结构
133B：下表面
143：介电层
145：位元线接触点
151：介电层
153：位元线
201：半导体基底
203：导电层
205：介电层
207：导电层
209：电容器
G1：栅极结构
G2：栅极结构
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
S23：步骤
S25：步骤
SW1：侧壁
SW2：侧壁
SW3：侧壁
SW4：侧壁
SW5：侧壁
SW6：侧壁
具体实施方式
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
图1是顶视示意图，例示本公开不同实施例的存储器元件100a。图2是剖视示意图，例示本公开不同实施例沿图1中的剖线A-A’的存储器元件100a。图3是剖视示意图，例示本公开不同实施例沿图1中的剖线B-B’的存储器元件100a。
如图1到图3所示，存储器元件100a包括一半导体基底101(亦表示一第一半导体基底)；一介电层143，设置在半导体基底101上；以及一介电层151，设置在介电层143上。在一些实施例中，换言之，介电层143设置在半导体基底101的一上表面101T上，且半导体基底201接合到半导体基底101的一下表面101B。
在一些实施例中，存储器元件100a包括多个电容器209，设置在半导体基底201上；以及多个电容器接触点103，设置在半导体基底101中。在一些实施例中，每一个电容器209包括导电层203、207以及介电层205，介电层205夹置在导电层203、207之间。在一些实施例中，存储器元件100a亦包括多个栅极结构G1(亦表示成多个第一栅极结构)，设置在多个通道结构133的各侧壁SW1上；以及多个栅极结构G2(亦表示成多个第二栅极结构)，设置在通道结构133的各侧壁SW2上。
在一些实施例中，每一个栅极结构G1包括一栅极电极113a以及一栅极介电质115a，而栅极介电质115a夹置在栅极电极113a与相对应的通道结构133之间。在一些实施例中，每一个栅极结构G2包括一栅极电极113b以及一栅极介电质115b，栅极介电质115b夹置在栅极电极113b与相对应的通道结构113之间。再者，依据一些实施例，存储器元件100a包括多个位元线接触点145，设置在介电层143中以及在该等通道结构133上；以及多个位元线153，设置在介电层151中以及在该等位元线接触点145上。
在一些实施例中，该等通道结构133经由该等电容器接触点103与该等位元线接触点145而电性连接到多个电容器209与多个位元线153。在一些实施例中，该等电容器接触点103直接接触该等通道结构133的各下表面133B，且该等位元线接触点145直接接触该等通道结构133的各上表面133T。
此外，如图1及图3所示，依据一些实施例，存储器元件100a还包括多个介电部117P，其与该等通道结构133交错设置。在一些实施例中，每一个通道结构133具有四个侧壁，侧壁SW1、SW2直接接触栅极结构G1、G2，且侧壁SW3、SW4直接接触相邻的介电部117P。在一些实施例中，延伸栅极结构G1、G2以覆盖该等介电部117P的相对两侧壁。
再者，如图3所示，依据一些实施例，存储器元件100a包括多个连接部115c，设置在该等介电部117P与半导体基底101之间。在一些实施例中，该等栅极结构G1的各栅极介电质115a与该等栅极结构G2的各栅极介电质115b通过该等连接部115c而实体连接。应当理解，该等栅极介电质115a、该等栅极介电质115b与该等连接部115c可包含同材料并从相同层所形成。在一些实施例中，存储器元件100a为一动态随机存取存储器(DRAM)，其具有一垂直场效晶体管(VFET)。
图4是剖视示意图，例示本公开不同实施例沿图1中的剖线B-B’的存储器元件100b。请注意图1的顶视图亦为一存储器元件100b的一顶视图，且图2的剖视图亦为沿存储器元件100b的剖线A-A’的一剖视图。存储器元件100b的结构可类似于或相同于存储器元件100a的结构，且在文中不再重复其详细说明。存储器元件100a与100b之间的其中一个差异为存储器元件100b的该等介电部117P直接接触存储器元件100b的半导体基底101。请注意存储器元件100b并不包括连接在栅极介电质115a与115b之间的任何连接部(例如存储器元件100a的该等连接部115c)。在一些实施例中，存储器元件100b为具有一VFET的一DRAM。
图5是流程示意图，例示本公开一些实施例的存储器元件(包括存储器元件100a与100b)的制备方法10，且制备方法10包括步骤S11、S13、S15、S17、S19、S21、S23以及S25。图5的步骤S11到S25结合下列附图进行详细说明。
图6、图11、图13、图16、图19、图22、图25及图28是顶视图，例示依据本公开一些实施例在形成存储器元件100a中的各中间阶段，而图7、图8、图9、图10、图12、图14、图15、图17、图18、图20、图21、图23、图24、图26、图27、图29及图30是剖视图，例示依据本公开一些实施例在形成存储器元件100a中的各中间阶段。应当理解，图7、图12、图14、图17、图20、图23、图26以及图29为分别沿着图6、图11、图13、图16、图19、图22、图25以及图28的剖线A-A’的剖视图，而图15、图18、图21、图24、图27以及图30为分别沿着图13、图16、图19、图22、图25以及图28的剖线B-B’的剖视图。
如图6及图7所示，提供一半导体基底101。半导体基底101可为一半导体晶圆，例如一硅晶圆。另外或是此外，半导体基底101可包含元素(elementary)半导体材料、化合物(compound)半导体材料及/或合金半导体材料。元素半导体材料的例子可包括结晶硅(crystal silicon)、多晶硅(polycrystalline silicon)、非晶硅(amorphous silicon)、锗及/或钻石，但并不以此为限。化合物半导体材料的例子可包括碳化硅(siliconcarbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indiumphosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)，但并不以此为限。合金半导体材料的例子可包括硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)以及磷砷化镓铟(GaInAsP)，但并不以此为限。
在一些实施例中，半导体基底101包括一外延层(epitaxial layer)。举例来说，半导体基底101具有一外延层，覆盖一块状(bulk)半导体上。在一些实施例中，半导体基底101为一绝缘体上覆半导体(semiconductor-on-insulator)基底，其可包括一基底、一埋入氧化物层(buried oxide layer)以及一半导体层，而埋入氧化物层位在基底上，半导体层位在埋入氧化物层上，而绝缘体上覆半导体基底例如一绝缘体上覆硅(silicon-on-insulator，SOI)基底、一绝缘体上覆硅锗(silicon germanium-on-insulator，SGOI)基底或一绝缘体上覆锗(germanium-on-insulator，GOI)基底。绝缘体上覆半导体基底可使用氧离子注入分离(separation by implanted oxygen，SIMOX)、晶圆接合(wafer bonding)及/或其他可应用的方法制造。
仍请参考图6及图7，多个电容器接触点103形成在半导体基底101中，且多个牺牲结构105形成在半导体基底101的上表面101T上。对应的步骤说明在如图5所示的制备方法10中的步骤S11及S13。在一些实施例中，该等牺牲结构105平形配置且通过多个开孔110而相互分隔开，而该等开孔110暴露该等电容器接触点103以及半导体基底101的上表面101T的一些部分。
在一些实施例中，该等电容器接触点103包含导电材料，例如铜、钨、铝、钛、钽、金、银。该等电容器接触点103的制备方法可包括形成一图案化遮罩(图未示)在半导体基底101的上表面101T上；使用该图案化遮罩当作一遮罩而蚀刻半导体基底101以形成多个电容器接触点开孔(图未示)；沉积一导电材料在该等电容器接触点开孔中以及在半导体基底101的上表面101T上；以及平坦化该导电材料直到半导体基底101的上表面101T暴露为止。
此外，依据一些实施例，该等牺牲结构105包含金属材料，其用于在接下来的工艺中形成多个栅极电极部。在一些实施例中，该等牺牲结构105包含铜、钨、铝、钛、钽、金、银、镍、铱(iridium)、钌(ruthenium)或其组合。该等牺牲结构105的制作技术可包含一沉积工艺以及继续的一蚀刻工艺。沉积工艺可包括化学气相沉积(CVD)、原子层沉积(ALD)、高密度等离子体CVD(HDCVD)、金属有机CVD(MOCVD)、其他适合的方法或其组合。使用一图案化遮罩(图未示)执行沉积工艺，且沉积工艺可包括一干蚀刻工艺、一湿蚀刻工艺或其组合。在该等开孔110由蚀刻工艺所形成之后，可移除该图案化遮罩。
接着，如图8所示，形成多个栅极电极部113以覆盖该等牺牲结构105的各上表面以及各侧壁。在一些实施例中，形成该等栅极电极部113以加衬该等开孔110的各侧壁，使该等开孔110的下表面暴露。意即，该等电容器接触点103与半导体基底101的上表面101T通过该等开孔110而暴露的一些部分可保持未被覆盖。
在一些实施例中，该等栅极电极部113包含一导电材料，例如石墨烯(graphene)。然而，其他适合的材料可用于形成该等栅极电极部113，例如铜、钨、铝、钛、钽、金、银、镍、铱、钌或其组合。在一些实施例中，该等栅极电极部113的制作技术包含一沉积工艺，例如CVD、ALD、MOCVD、PECVD、PEALD、其他适合的方法或其组合。形成在半导体基底101的上表面101T上的该导电材料的一些部分，若有的话，则可通过一蚀刻工艺而被移除。
接下来，如图9所示，依据一些实施例，一栅极介电层115共形地形成在图8的结构上。在一些实施例中，形成栅极介电层115以覆盖每一个开孔110的上表面并在每一个牺牲结构105上延伸。在一些实施例中，形成栅极介电层115以覆盖该等栅极电极部113的各上表面与各侧壁，并覆盖该等电容器接触点103与半导体基底101的上表面101T通过该等开孔110而暴露的该等部分。
栅极介电层115可为一单层或多层。在一些实施例中，栅极介电层115包含氧化硅、氮化硅、氮氧化硅、具有高介电常数的介电材料或其组合。高介电常数的材料可为HfO2、ZrO2、La2O3、Y2O3、Al2O3、TiO2或其他适合的材料。栅极介电层115的制作技术可包含一沉积工艺，例如CVD、物理气相沉积(PVD)、ALD、PECVD、PEALD、其他适合的方法或其组合。
然后，如图10所示，依据一些实施例，一介电层117形成在栅极介电层115上并填满该等开孔110的该等余留部分。如图8到图10所对应的步骤说明在如图5所示的制备方法10中的步骤S15。在一些实施例中，介电层117包含氧化硅、氮化硅、氮氧化硅、低介电常数的介电材料或其他适合的材料。介电层117的制作技术可包含一沉积工艺，例如CVD、PVD、ALD、旋转涂布或其他适合的方法。
如图11及图12所示，依据一些实施例，在介电层117形成之后，在该等栅极电极部113、栅极介电层115与介电层117上执行一平坦化工艺，以移除在该等牺牲结构105上的多余材料，以便获得栅极电极113a与113b、栅极介电质115a与115b、该等连接部115c以及多个介电条117’。对应的步骤说明在如图5所示的制备方法10中的步骤S17。在一些实施例中，平坦化工艺可包括一化学机械研磨(CMP)工艺。应当理解，栅极电极113a、113b为剩余的栅极电极部113，且剩余的栅极介电层115包括栅极介电质115a、115b以及该等连接部115c。
在一些实施例中，每一个牺牲结构105具有一侧壁SW5以及一相对侧壁SW6，而每一个侧壁SW5面对其相邻牺牲结构105的侧壁SW6。在一些实施例中，每一个栅极电极113a及其相邻的栅极介电质115a共同形成一栅极结构G1(亦表示成一第一栅极结构)在该等牺牲结构105的侧壁SW5上，且每一个栅极电极113b及其相邻的栅极介电质115b共同形成一栅极结构G2(亦表示成一第二栅极结构)在该等牺牲结构105的侧壁SW6上。
再者，在一些实施例中，该等栅极结构G1的各栅极介电质115a通过该等连接部115c而实体连接到该等栅极结构G2的各栅极介电质115b。在一些实施例中，该等电容器接触点103被该等连接部115c所覆盖。在一些实施例中，该等连接部115c设置在该等介电条117’(例如剩余的介电层117)与该等电容器接触点103之间并直接接触该等介电条117’与该等电容器接触点103。应当理解，表示该等连接部115c的位置的该等虚线则用于使本公开清楚。在该等连接部115c与栅极介电质115a、115b之间并不存在明显的界面。
接着，如图13到图15所示，依据一些实施例，具有多个开孔120的一图案化遮罩119形成在图11及图12的结构上。在一些实施例中，图案化遮罩119的该等开孔120暴露该等介电部117’的一些部分，其清楚地显示在图14。换言之，依据一些实施例，该等介电条117’、栅极介电质115a与115b、栅极电极113a与113b以及该等牺牲结构105可被图案化遮罩119所覆盖，其清楚地显示在图15。
接下来，请参考图16到图24，依据一些实施例，该等介电条117’通过图案化遮罩1而暴露的该等部分则被多个通道结构133所取代。相对应的步骤说明在如图5所示的制备方法10中的步骤S19。如图16到图18所示，依据一些实施例，使用图案化遮罩119当作一遮罩在该等介电条117’上执行一蚀刻工艺。蚀刻工艺可为一湿蚀刻工艺、一干蚀刻工艺及其组合。
在一些实施例中，移除该等介电条117’通过图案化遮罩119的该等开孔120而暴露的该等部分以形成多个开孔130，同时该等介电条117’被图案化遮罩119所覆盖的该等部分则大致维持未被蚀刻。在本公开的内容中，字词“大致地(substantially)”意指较佳者为至少90％，更佳者为95％，再更佳者为98％，且最佳者为99％。而如图18所示，依据一些实施例，剩余的介电条117’亦表示成该等介电部117P。在一些实施例中，该等介电部117P未被栅极结构G1、G2所覆盖的各侧壁则通过该等开孔130而暴露。
然后，如图19到图21所示，依据一些实施例，在该等连接部115c上执行一蚀刻工艺，以延伸(例如加深)该等开孔130。蚀刻工艺可为一湿蚀刻工艺、一干蚀刻工艺及其组合。在一些实施例中，移除该等连接部115c通过该等开孔130而暴露的该等部分，同时该等连接部115c被该等介电部117P所覆盖的该等部分则大致维持未被蚀刻。
在蚀刻工艺之后，即获得暴露该等电容器接触点103的多个开孔130’。在一些实施例中，半导体基底101的上表面101T的一些部分以及栅极结构G1、G2的一些部分则通过该等开孔130’而暴露。在一些实施例中，剩余的连接部115c的各侧壁通过该等开孔130’而暴露。再该等电容器接触点103通过该等开孔130’而暴露之后，可移除图案化遮罩119。
如图22到图24所示，依据一些实施例，在该等电容器接触点103暴露之后，以多个通道结构133填满该等开孔130’。在一些实施例中，该等通道结构133交错在该等介电部117P之间，且该等通道结构133未被栅极结构G1、G2所覆盖的各侧壁则直接接触该等介电部117P。在一些实施例中，该等通道结构133的各下表面133B直接接触该等电容器接触点103。
在一些实施例中，该等通道结构133包含硅、ITO、IZO、IGZO、其他适合的材料或其组合。该等通道结构133的制作技术可包含一沉积工艺以及继续的一平坦化工艺。沉积工艺可包括CVD、PVD、ALD、PECVD、PEALD、旋转涂布、其他适合的方法或其组合。平坦化工艺可包括CMP。
接下来，如图25到图27所示，依据一些实施例，移除该等牺牲结构105。在一些实施例中，通过一蚀刻工艺以移除该等牺牲结构105。蚀刻工艺可包括一干蚀刻工艺、一湿蚀刻工艺或其组合。
如图28到图30所示，依据一些实施例，在该等牺牲结构105移除之后，一介电层143形成在半导体基底101上并覆盖栅极结构G1、G2以及该等通道结构133，且多个位元线接触点145形成在介电层143中以及在该等通道结构133上。相对应的步骤说明在如图5所示的制备方法10中的步骤S21。用于形成介电层143的一些材料与工艺类似于或相同于用于形成介电层117的材料与工艺，且在文中不再重复其详细描述。
此外，在一些实施例中，形成该等位元线接触点145以直接接触该等通道结构133的上表面133T。在一些实施例中，该等位元线接触点145包含一导电材料，例如铜、钨、铝、钛、钽、金、银。该等位元线接触点145的制备方法可包括形成一图案化遮罩(图未示)在介电层143上；使用该图案化遮罩当作一遮罩而蚀刻介电层143以形成多个位元线接触点开孔(图未示)；沉积一导电材料在该等位元线接触点开孔中以及在介电层143上；以及平坦化该导电材料直到介电层143的上表面暴露为止。
然后，如图1到图3所示，依据一些实施例，一介电层151形成在介电层143上，且多个位元线153形成在介电层143中并覆盖该等位元线接触点145。相对应的步骤说明在如图5所示的制备方法10中的步骤S23。用于形成介电层151的一些材料与工艺类似于或相同于用于形成介电层117的材料与工艺，且在文中不再重复其详细描述。
在一些实施例中，该等位元线153经由该等位元线接触点145而电性连接到该等通道结构133。该等位元线153可为一单层或多层。举例来说，每一个位元线153包括一下位元线层(图未示)以及一上位元线层(图未示)。在一些实施例中，该下位元线层包含掺杂多晶硅、金属、金属硅化物或金属化合物，且该上位元线层包括一或多个金属或金属化合物。该等位元线153的制作技术可包含一沉积工艺以及继续的一蚀刻工艺。沉积工艺可包括CVD、ALD、PECVD、PEALD、其他适合的方法或其组合。蚀刻工艺可包括一干蚀刻工艺、一湿蚀刻工艺或其组合。
再者，依据一些实施例，包括多个电容器209的一半导体基底201接合到半导体基底101的下表面101B，以使每一个电容器209电性连接到对应的电容接触点103。相对应的步骤说明在如图5所示的制备方法10中的步骤S25。在一些实施例中，该等电容器209经由该等电容器接触点103而电性连接到该等通道结构133。
在一些实施例中，该等电容器209为金属-绝缘体-金属(MIM)电容器。在一些实施例中，每一个电容器209包括两个导电层203、207以及一介电层205，而介电层205夹置在导电层203与207之间。在一些实施例中，该等导电层207包含氮化钛(TiN)，该等介电层206包含一介电材料，例如SiO2、HfO2、Al2O3、ZrO2或其组合，而该等导电层203包含TiN、低应力SiGe或其组合。
该等导电层203、207以及该等介电层205的制作技术可包含多个沉积工艺以及多个平坦化工艺。沉积工艺可包括CVD、PVD、ALD、PECVD、PEALD、旋转涂布、其他适合的方法或其组合。平坦化工艺可包括CMP。在包括该等电容器209的半导体基底201接合到半导体基底101之后，即获得存储器元件100a。在一些实施例中，存储器元件100a为部分的DRAM。
在存储器元件100a中，该等通道结构133垂直配置在该等电容器接触点103与该等位元线接触点145之间，以电性连接该等电容器209与该等位元线153，其形成多个垂直场效晶体管(VFET)在存储器元件100a中。通过这样做，可减少半导体基底101被存储器元件100a的该等元件所占据的表面积。因此，可增加存储器元件100a的整合(集成)密度。
图31是剖视示意图，例示本公开不同实施例继续如图9所示的步骤的部分移除栅极介电层115的中间阶段。在这些例子中，在该等栅极介电层115上执行一蚀刻工艺以延伸(例如加深)该等开孔110。蚀刻工艺可为一湿蚀刻工艺、一干蚀刻工艺及其组合。在一些实施例中，移除栅极介电层115覆盖该等电容器接触点103的该等部分。
在蚀刻工艺之后，即获得暴露该等电容器接触点103的多个开孔110’。然后，形成存储器元件100b的制造流程可如图10所讨论而进行。接下来形成存储器元件100b的多个步骤可类似于或相同于形成存储器元件100a的该等步骤。应当理解，由于在介电层117形成之前即暴露该等电容器接触点103，所以从蚀刻该等介电条117’所形成的该等介电部117P之后，则无需蚀刻栅极介电层115。因此，相较于如图3所示的存储器元件100a的该等连接部115c，没有任何栅极介电层夹置在如图4的存储器元件100b中的该等介电部117P与半导体基底101之间。此外，存储器元件100b沿着剖线A-A’所视的顶视图与剖视图则相同于存储器元件100a(例如图1及图2)。
本公开提供一存储器元件及其制备方法的一些实施例。在一些实施例中，该存储器元件(例如存储器元件100a与100b)包括一通道结构(例如通道结构133)，设置在一半导体基底(例如第一半导体基底101)上，并覆盖在该半导体基底中的一电容器接触点(例如电容器接触点103)；以及一位元线接触点(例如位元线接触点145)，设置在该通道结构上。在一些实施例中，该存储器元件包括一第一栅极结构(例如栅极结构G1)，设置在该通道结构的一第一侧壁(例如侧壁SW1)上；以及一第二栅极结构(例如栅极结构G2)，设置在该通道结构相对该通道结构的该第一侧壁的一第二侧壁(例如侧壁SW2)上。该通道结构经由该电容器接触点以及该位元线接触点而电性连接到一电容器(例如电容器209)以及一位元线(例如位元线153)。由于该通道结构提供在该电容器与该位元线之间的一垂直电性连接，其形成一垂直场效晶体管(VFET)在该存储器元件中，所以可缩减该半导体基底被在该存储器元件中的该等元件所占据的表面积。因此，可增加该存储器元件的整合(集成)密度。
本公开的一实施例提供一种存储器元件。该存储器元件包括一电容器接触点，设置在一第一半导体基底中；以及一通道结构，设置在该第一半导体基底的一上表面上。该存储器元件亦包括一第一栅极结构，设置在该通道结构的一第一侧壁上；以及一第二栅极结构，设置在该通道结构的一第二侧壁上。该通道结构的该第二侧壁与该通道结构的该第一侧壁为相对设置。该存储器元件还包括一位元线接触点，设置在该通道结构上。该通道结构经由该电容器接触点与该位元线接触点而电性连接到一电容器以及一位元线。
本公开的另一实施例提供一种存储器元件。该存储器元件包括一第一电容器接触点以及一第二电容器接触点，设置在一半导体基底中；一第一通道结构以及一第二通道结构，设置在该半导体基底上且相互分隔开。该第一通道结构经由该第一电容器接触点而电性连接到一第一电容器，且该第二通道结构经由该第二电容器接触点而电性连接到一第二电容器。该存储器元件亦包括一第一栅极结构，设置在该第一通道结构的一第一侧壁上以及在该第二通道结构的一第一侧壁上；以及一第二栅极结构，设置在该第一通道结构的一第二侧壁上以及在该第二通道结构的一第二侧壁上。该第一通道结构的该第一侧壁与该第一通道结构的该第二侧壁为相对设置，且该第二通道结构的该第一侧壁与该第二通道结构的该第二侧壁为相对设置。该存储器元件还包括一第一位元线接触点以及一第二位元线接触点，分别设置在该第一通道结构与该第二通道结构上。该第一通道结构经由该第一位元线接触点而电性连接到一第一位元线，而该第二通道结构经由该第二位元线接触点而电性连接到一第二位元线。
本公开的再另一实施例提供一种存储器元件的制备方法。该存储器元件的制备方法包括形成一电容器接触点在一第一半导体基底中；以及形成一第一牺牲结构以及一第二牺牲结构在该第一半导体基底的一上表面上以及在该电容器接触点的相对两侧上。该制备方法亦包括形成一第一栅极结构在该第一牺牲结构的一侧壁上以及形成一第二栅极结构在该第二牺牲结构面对该第一牺牲结构的该侧壁的一侧壁上；以及形成一介电条在该第一栅极结构与该第二栅极结构之间。该制备方法还包括以一通道结构取代该介电条的一第一部分；形成一位元线接触点在该通道结构上；以及形成一位元线在该位元线接触点上。
本公开的该等实施例具有一些有利特征。通过形成一垂直场效晶体管(VFET)在该存储器元件中，例如在一电容器与一位元线之间形成一垂直电性连接，所以可缩减该半导体基底被在该存储器元件中的该等元件所占据的表面积。因此，可增加该存储器元件的整合(集成)密度。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本申请案的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本申请案的权利要求内。

Claims (20)

1.一种存储器元件，包括：
一电容器接触点，设置在一第一半导体基底中；
一通道结构，设置在该第一半导体基底的一上表面上；
一第一栅极结构，设置在该通道结构的一第一侧壁上；
一第二栅极结构，设置在该通道结构的一第二侧壁上，其中该通道结构的该第二侧壁与该通道结构的该第一侧壁为相对设置；以及
一位元线接触点，设置在该通道结构上，其中该通道结构经由该电容器接触点与该位元线接触点而电性连接到一电容器以及一位元线。
2.如权利要求1所述的存储器元件，其中该电容器接触点直接接触该通道结构的一下表面，且该位元线接触点直接接触点该通道结构的一上表面。
3.如权利要求1所述的存储器元件，其中该通道结构设置在该位元线与该电容器之间。
4.如权利要求1所述的存储器元件，还包括一第二半导体基底，接合到该第一半导体基底的一下表面，其中该电容器设置在该第二半导体基底中。
5.如权利要求1所述的存储器元件，其中该第一栅极结构包括一第一栅极电极以及第一栅极介电质，该栅极介电质夹置在该第一栅极电极与该通道结构之间，其中该第二栅极结构包括一第二栅极电极以及一第二栅极介电质，该第二栅极介电质夹置在该第二栅极电极与该通道结构之间。
6.如权利要求1所述的存储器元件，还包括：
一第一介电部，设置在该第一半导体基底的该上表面上以及在该通道结构的一第三侧壁上；以及
一第二介电部，设置在该第一半导体基底的该上表面上以及在该通道结构的一第四侧壁上，其中该通道结构的该第三侧壁与该通道结构的该第四侧壁为相对设置。
7.如权利要求6所述的存储器元件，其中延伸该第一栅极结构与该第二栅极结构以覆盖每一个第一介电部与该第二介电部的各相对侧壁。
8.一种存储器元件，包括：
一第一电容器接触点以及一第二电容器接触点，设置在一半导体基底中；
一第一通道结构以及一第二通道结构，设置在该半导体基底上且相互分隔开，其中该第一通道结构经由该第一电容器接触点而电性连接到一第一电容器，且该第二通道结构经由该第二电容器接触点而电性连接到一第二电容器；
一第一栅极结构，设置在该第一通道结构的一第一侧壁上以及在该第二通道结构的一第一侧壁上；
一第二栅极结构，设置在该第一通道结构的一第二侧壁上以及在该第二通道结构的一第二侧壁上，其中该第一通道结构的该第一侧壁与该第一通道结构的该第二侧壁为相对设置，且该第二通道结构的该第一侧壁与该第二通道结构的该第二侧壁为相对设置；以及
一第一位元线接触点以及一第二位元线接触点，分别设置在该第一通道结构与该第二通道结构上，其中该第一通道结构经由该第一位元线接触点而电性连接到一第一位元线，而该第二通道结构经由该第二位元线接触点而电性连接到一第二位元线。
9.如权利要求8所述的存储器元件，其中该第一电容器接触点设置在该第一通道结构与该第一电容器之间，而该第二电容器设置在该第二通道结构与该第二电容器之间。
10.如权利要求8所述的存储器元件，其中该第一通道结构直接接触该第一电容器接触点与该第一位元线接触点，且该第二通道结构直接接触该第二电容器接触点与该第二位元线接触点。
11.如权利要求8所述的存储器元件，还包括一第一介电部，设置在该第一通道结构与该第二通道结构之间，并直接接触该第一通道结构与该第二通道结构。
12.如权利要求11所述的存储器元件，其中该第一介电部设置在该第一栅极结构与该第二栅极结构之间，并直接接触该第一栅极结构与该第二栅极结构。
13.如权利要求11所述的存储器元件，其中该第一介电部与该半导体基底分隔开。
14.如权利要求11所述的存储器元件，还包括一第二介电部，设置在该第一栅极结构与该第二栅极结构之间，其中该第一通道结构设置在该第一介电部与该第二介电部间，并直接接触该第一介电部与该第二介电部。
15.一种存储器元件的制备方法，包括：
形成一电容器接触点在一第一半导体基底中；
形成一第一牺牲结构以及一第二牺牲结构在该第一半导体基底的一上表面上以及在该电容器接触点的相对两侧上；
形成一第一栅极结构在该第一牺牲结构的一侧壁上以及形成一第二栅极结构在该第二牺牲结构面对该第一牺牲结构的该侧壁的一侧壁上；
形成一介电条在该第一栅极结构与该第二栅极结构之间；
以一通道结构取代该介电条的一第一部分；
形成一位元线接触点在该通道结构上；以及
形成一位元线在该位元线接触点上。
16.如权利要求15所述的存储器元件的制备方法，还包括将一第二半导体基底接合到该第一半导体基底的一下表面上，其中在该第二半导体基底中的一电容器经由该电容器接触点的该通道结构。
17.如权利要求15所述的存储器元件的制备方法，还包括在该通道结构形成之后，移除该第一牺牲结构与该第二牺牲结构。
18.如权利要求15所述的存储器元件的制备方法，其中该介电条的一第二部分紧邻该通道结构。
19.如权利要求15所述的存储器元件的制备方法，其中形成该第一栅极结构与该第二栅极结构还包括：
形成一第一栅极电极在该第一牺牲结构的该侧壁上以及形成一第二栅极电极在该第二牺牲结构的该侧壁上；以及
形成一第一栅极介电质在该第一栅极电极的一侧壁上以及形成一第二栅极介电质在该第二栅极电极的一侧壁上，其中该第一栅极介电质与该第二栅极介电质通过覆盖该电容器接触点的一连接部而实体连接。
20.如权利要求19所述的存储器元件的制备方法，其中在该通道结构形成之前，该连接部被部分蚀刻以暴露该电容器接触点。
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