CN120916426A - 包括具有较低和较高栅极电极层的字元线结构的存储器元件及其制备方法 - Google Patents

Abstract

本公开涉及包括具有较低和较高栅极电极层的字元线结构的存储器元件及其制备方法。该存储器元件包括设置于一半导体基板中的一字元线结构。该字元线结构包括一较低栅极电极层、一较高栅极电极层、设置于该较高栅极电极层的相对侧上的一对间隔物、和包围该较低栅极电极层和该对间隔物的一栅极介电层。该较低栅极电极层和该较高栅极电极层具有不同的工作函数。该存储器元件也包括一第一源/漏极区域和一第二源/漏极区域，其设置于该半导体基板中和该字元线结构的相对侧。该存储器元件还包括设置于该第一源/漏极区域之上并与其电性连接的一位元线结构，以及设置于该第二源/漏极区域之上并与其电性连接的一电容器。

Description

包括具有较低和较高栅极电极层的字元线结构的存储器元件 及其制备方法

相关申请

本申请案主张美国第18/655,444号专利申请案的优先权(优先权日为2024年5月6日)，其内容以全文引用的方式并入本文中。

技术领域

本公开涉及一种存储器元件及其制备方法。特别涉及一种包括具有一较低栅极电极层和一较高栅极电极层的字元线结构的存储器元件及其制备方法。

背景技术

由于结构的简单性，相较于像是静态随机存取存储器(static random accessmemories；SRAM)的其他类型存储器，动态随机存取存储器(dynamic random accessmemories；DRAM)可以在每单位晶片面积上提供更多的存储器单元。DRAM是由多个DRAM单元所组成，每一个DRAM单元包括用于存储信息的电容器和与电容器耦合的晶体管，用于调节电容器何时被充电或放电。在读取操作期间，字元线(word line；WL)被触动(asserted)，从而导通晶体管。被导通的晶体管允许感测放大器通过位元线(bit line；BL)读取电容器两端的电压。在写入操作期间，要写入的数据会在WL被触动时提供在BL上。

为了满足更大量的存储器存储需求，DRAM存储器单元的尺寸持续地减小，所以这些DRAM的封装密度大大地增加。然而，半导体元件的制造和整合涉及许多复杂的步骤和操作。半导体元件中的整合变得越来越复杂。半导体元件在制造和整合上复杂性的增加可能引起缺陷，像是栅极诱导漏极漏(gate induced drain leakage；GIDL)电流。因此，需要持续改进存储器元件的结构和制造制程，才能解决所述缺陷并提升性能。

上文的“现有技术”说明仅是提供背景技术，并未承认上文的“现有技术”说明揭示本公开的标的，不形成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本案的任一部分。

发明内容

在本公开的一实施例中，提供一种存储器元件。该存储器元件包括设置于一半导体基板中的一字元线结构。该字元线结构包括一较低栅极电极层和设置于该较低栅极电极层之上的一较高栅极电极层。该较低栅极电极层的一工作函数和该较高栅极电极层的一工作函数不同。此外，该字元线结构包括设置于该较高栅极电极层的相对侧上的一对间隔物，以及包围该较低栅极电极层和该对间隔物的一栅极介电层。该存储器元件也包括一第一源/漏极区域和一第二源/漏极区域，其设置于该半导体基板中和该字元线结构的相对侧。该存储器元件还包括设置于该第一源/漏极区域之上并与其电性连接的一位元线结构，以及设置于该第二源/漏极区域之上并与其电性连接的一电容器。

在一实施例中，该较低栅极电极层的该工作函数高于该较高栅极电极层的该工作函数。在一实施例中，该较低栅极电极层包括氮化钛(TiN)，且该较高栅极电极层包括多晶硅。在一实施例中，该较低栅极电极层与该较高栅极电极层直接接触。在一实施例中，该栅极介电层具有一较低部分和一较高部分，该较低部分包围该较低栅极电极层，且该栅极介电层的该较低部分的一厚度大于该栅极介电层的该较高部分的一厚度。

在一实施例中，该较高栅极电极层通过该对间隔物与该栅极介电层分隔开。在一实施例中，该较低栅极电极层与该对间隔物直接接触。在一实施例中，该存储器元件还包括一介电盖层，设置于该半导体基板之上，其中该介电盖层的一部分延伸至该半导体基板中以覆盖该字元线结构。在一实施例中，该介电盖层与该较高栅极电极层直接接触。在一实施例中，该介电盖层与该对间隔物直接接触。

在一实施例中，该存储器元件还包括设置于该栅极介电层和该介电盖层之间的一衬层。在一实施例中，该衬层与该对间隔物直接接触。在一实施例中，该较高栅极电极层和该对间隔物通过该衬层与该介电盖层分隔开。在一实施例中，该衬层延伸于该半导体基板之上，且该衬层覆盖该栅极介电层的一顶表面。在一实施例中，该存储器元件还包括设置于该第一源/漏极区域和该位元线结构之间的一位元线接触，其中该位元线接触与该衬层直接接触。在一实施例中，该存储器元件还包括设置于该电容器和该半导体基板的该第二源/漏极区域之间的一掩模层，其中该掩模层与该衬层直接接触。在一实施例中，该存储器元件还包括一电容器接触，其设置于该电容器和该半导体基板的该第二源/漏极区域之间并电性连接该电容器和该半导体基板的该第二源/漏极区域，其中该电容器接触贯穿该掩模层。

在本公开的另一实施例中，提供一种存储器元件。该存储器元件包括设置于一半导体基板中的一字元线结构。该字元线结构包括一较低栅极电极层和设置于该较低栅极电极层之上并与其直接接触的一较高栅极电极层。该较低栅极电极层的一工作函数高于该较高栅极电极层的一工作函数。此外，该字元线结构包括包围该较低栅极电极层和该较高栅极电极层的一栅极介电层。该存储器元件也包括一第一源/漏极区域和一第二源/漏极区域，其设置于该半导体基板中和该字元线结构的相对侧。该存储器元件还包括设置于该第一源/漏极区域之上并与其电性连接的一位元线结构，以及设置于该第二源/漏极区域之上并与其电性连接的一电容器。

在一实施例中，该较低栅极电极层包括氮化钛(TiN)，且该较高栅极电极层包括多晶硅。在一实施例中，该较低栅极电极层与该栅极介电层直接接触，且该较高栅极电极层与该栅极介电层分隔开。在一实施例中，该较低栅极电极层被该栅极介电层的一较低部分包围，且该较高栅极电极层被该栅极介电层的一较高部分包围，其中该栅极介电层的该较低部分的一厚度大于该栅极介电层的该较高部分的一厚度。

在一实施例中，该字元线结构还包括一对间隔物，设置于该较高栅极电极层的相对侧上，其中该对间隔物夹设于该栅极介电层的该较高部分与该较高栅极电极层之间。在一实施例中，该对间隔物与该栅极介电层的该较高部分和该较高栅极电极层直接接触。在一实施例中，该对间隔物与该较低栅极电极层的一顶表面直接接触。在一实施例中，该存储器元件还包括一介电盖层，设置于该半导体基板之上，其中该介电盖层的一部分延伸至该半导体基板中以覆盖该字元线结构。

在一实施例中，该介电盖层与该对较高栅极电极层直接接触。在一实施例中，该存储器元件还包括设置于该栅极介电层和该介电盖层之间的一衬层。在一实施例中，该衬层的一顶表面高于该栅极介电层的一顶表面。在一实施例中，该较高栅极电极层通过该衬层与该介电盖层分隔开。

在本公开的又一实施例中，提供一种存储器元件的制造方法。该方法包括形成一掺杂区域于一半导体基板中，并形成贯穿该掺杂区域的一沟槽，使得一第一源/漏极区域和一第二源/漏极区域形成于该沟槽的相对侧。该方法也包括形成一栅极介电层和一较低栅极电极层于该沟槽中。该较低栅极电极层被该栅极介电层的一较低部分包围。该方法还包括形成一对间隔物于该沟槽中和该栅极介电层的一较高部分的多个侧壁上，并形成一较高栅极电极层于该较低栅极电极层之上且被该对间隔物包围。此外，该方法包括蚀刻该较高栅极电极层和该对间隔物以形成一凹陷，其部分地暴露出该栅极介电层的该较高部分的该多个侧壁。该方法也包括形成一位元线结构于该第一源/漏极区域之上并与其电性连接，以及形成一电容器于该第二源/漏极区域之上并与其电性连接。

在一实施例中，该方法还包括在形成该对间隔物于该栅极介电层的该较高部分的该多个侧壁上之前，部分地移除该栅极介电层的该较高部分。在一实施例中，在部分地移除该栅极介电层的该较高部分之后，该栅极介电层的该较低部分的一厚度大于该栅极介电层的该较高部分的一厚度。在一实施例中，该较低栅极电极层的一工作函数大于该较高栅极电极层的一工作函数。

在一实施例中，形成该对间隔物的该步骤包括形成一间隔层，其覆盖该栅极介电层和该较低栅极电极层，以及蚀刻该间隔层以形成该对间隔物并暴露出该较低栅极电极层的一顶表面。在一实施例中，在形成该较高栅极电极层之前，该对间隔物覆盖该栅极介电层的该较高部分的一顶表面。在一实施例中，在蚀刻该较高栅极电极层和该对间隔物之后，暴露出该栅极介电层的该较高部分的该顶表面。

在一实施例中，该方法还包括形成一衬层于该凹陷中并覆盖该栅极介电层的该较高部分的该多个侧壁。在一实施例中，该方法还包括形成一介电盖层于该半导体基板之上，其中该介电盖层的一部分位于该凹陷中且被该衬层包围。在一实施例中，该较高栅极电极层通过该衬层与该介电盖层分隔开。在一实施例中，该方法还包括在形成该介电盖层之前，蚀刻该衬层以暴露出该较高栅极电极层的一顶表面。

本公开提供了一种存储器元件及其制备方法的实施例。在一些实施例中，该存储器元件包括设置于一半导体基板中的一字元线结构。该字元线结构包括一较低栅极电极层、设置于该较低栅极电极层之上的一较高栅极电极层、和设置于该较高栅极电极层的相对侧上的一对间隔物。在一些实施例中，该较低栅极电极层和该较高栅极电极层具有不同的工作函数。因此，可以减少栅极诱导漏极漏(GIDL)电流，从而增加存储器元件的开启(turn-on)速度和写入速度。其结果，可以改善该存储器元件的性能。

上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。形成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域的技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域的技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。

附图说明

通过参照详细描述和权利要求可以获得对本公开更完整的理解。本公开应与附图的参照符号结合来理解，其在整体描述中代表相似的元件。

图1根据一些实施例显示一存储器元件的剖面图。

图2根据一些实施例显示图1中该存储器元件的部分放大图。

图3根据一些替代实施例显示一存储器元件的剖面图。

图4根据一些替代实施例显示图3中该存储器元件的部分放大图。

图5根据一些实施例显示一存储器元件的制备方法的流程图。

图6根据一些实施例显示在形成存储器元件期间形成一掺杂区域于一半导体基板中的中间阶段剖面图。

图7根据一些实施例显示在形成存储器元件期间依序形成一掩模层和一图案化掩模于该半导体基板之上的中间阶段剖面图。

图8根据一些实施例显示在形成存储器元件期间形成多个沟槽于该半导体基中的中间阶段剖面图。

图9根据一些实施例显示在形成存储器元件期间形成一栅极介电层于该多个沟槽中和该掩模层之上的中间阶段剖面图。

图10根据一些实施例显示在形成存储器元件期间形成一较低栅极电极层于该多个沟槽中和该掩模层之上的中间阶段剖面图。

图11根据一些实施例显示在形成存储器元件期间蚀刻该较低栅极电极层以形成多个凹陷的中间阶段剖面图。

图12根据一些实施例显示在形成存储器元件期间蚀刻该栅极介电层的中间阶段剖面图。

图13根据一些实施例显示图12中结构的部分放大图。

图14根据一些实施例显示在形成存储器元件期间形成一间隔层于该较低栅极电极层、该栅极介电层、和该掩模层之上的中间阶段剖面图。

图15根据一些实施例显示在形成存储器元件期间蚀刻该间隔层以形成内衬于凹陷的多对间隔物的中间阶段剖面图。

图16根据一些实施例显示在形成存储器元件期间形成一较高栅极电极层于凹陷中和该掩模层之上的中间阶段剖面图。

图17根据一些实施例显示在形成存储器元件期间蚀刻多对间隔物和该较高栅极电极层以形成凹陷的中间阶段剖面图。

图18根据一些实施例显示在形成存储器元件期间形成一衬层于凹陷中和该掩模层之上的中间阶段剖面图。

图19根据一些实施例显示在形成存储器元件期间蚀刻该衬层以暴露出该掩模层的中间阶段剖面图。

图20根据一些实施例显示在形成存储器元件期间形成一介电盖层于凹陷中和该掩模层之上的中间阶段剖面图。

图21根据一些实施例显示在形成存储器元件期间形成贯穿该介电盖层的一开口的中间阶段剖面图。

图22根据一些实施例显示在形成存储器元件期间形成一位元线接触于开口中、形成一位元线结构于该位元线接触之上、和形成多个介电间隔物于该位元线结构的相对侧上的中间阶段剖面图。

图23根据一些实施例显示在形成存储器元件期间形成包围该位元线结构的一介电层和移除该多个介电间隔物的中间阶段剖面图。

图24根据一些实施例显示在形成存储器元件期间形成覆盖该位元线结构的一介电层并形成贯穿该掩模层的多个开口的中间阶段剖面图。

图25根据一些实施例显示在形成存储器元件期间以电容器接触填充该多个开口并形成具有暴露出电容器接触的多个开口的一介电层的中间阶段剖面图。

图26根据一些替代实施例显示在形成存储器元件期间蚀刻该衬层以暴露出该掩模层的中间阶段剖面图。

图27根据一些实施例显示在形成存储器元件期间形成一介电盖层于凹陷中和该掩模层之上的中间阶段剖面图。

其中，附图标记说明如下：

10：方法

100：存储器元件

101：半导体基板

103：隔离结构

105：主动区域

107：掺杂区域

109：掩模层

109’：掩模层

111：图案化掩模

114：开口

116：沟槽

119a：源/漏极区域

119b：源/漏极区域

121：栅极介电层

121’：栅极介电层

123：较低栅极电极层

123’：较低栅极电极层

126：凹陷

131：间隔层

131’：间隔物

133：较高栅极电极层

133’：较高栅极电极层

136：凹陷

141：字元线结构

143：衬层

143’：衬层

145：介电盖层

148：开口

151：位元线接触

153：较低位元线层

155：较高位元线层

157：位元线结构

159：介电间隔物

161：介电层

164：间隙

167：介电层

170：气隙

172：开口

175：电容器接触

177：介电层

180：开口

183：底电极

185：介电层

187：顶电极

189：电容器

200：存储器元件

236：凹陷

243’：衬层

245：介电盖层

L：较低部分

P1：部分

P2：部分

P3：部分

S11：步骤

S13：步骤

S15：步骤

S17：步骤

S19：步骤

S21：步骤

S23：步骤

S25：步骤

S27：步骤

S29：步骤

S31：步骤

T1：厚度

T2：厚度

TS1：顶表面

TS2：顶表面

TS3：顶表面

TS4：顶表面

U：较高部分

USW：侧壁

具体实施方式

以下揭示提供许多不同的实施例或是例子来实行本公开实施例的不同部件。以下描述具体的元件及其排列的例子以简化本公开实施例。当然这些仅是例子且不该以此限定本公开实施例的范围。例如，在描述中提及第一个部件形成于第二个部件“之上”或“上”时，其可以包括第一个部件与第二个部件直接接触的实施例，也可以包括两者之间有其他部件形成而没有直接接触的实施例。此外，本公开可能在不同实施例中重复参照符号及/或标记。这些重复为了简化与清晰的目的，并非用以定义所讨论的不同实施例及/或结构之间的关系。

此外，其中用到与空间相关的用词，例如：“在……下方”、“下方”、“较低的”、“上方”、“较高的”、及其类似的用词为了便于描述附图中所示的一个元件或部件与另一个元件或部件之间的关系。这些空间关系词是用以涵盖附图所描绘的方位之外的使用中或操作中的元件的不同方位。元件可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。

图1根据一些实施例显示一存储器元件100的剖面图。图2根据一些实施例显示图1中该存储器元件100的部分P1的放大图。

根据一些实施例，如图1和图2所示，存储器元件100包括半导体基板101、设置于半导体基板101中的多个隔离结构103以定义主动区域105、设置于半导体基板101中的多个字元线结构141(亦即，栅极结构)、以及设置于主动区域105中且通过字元线结构141分隔开的多个源/漏极区域119a、119b。在一些实施例中，主动区域105包括两个源/漏极区域119b和一个设置于源/漏极区域119b之间的源/漏极区域119a。此外，每一个字元线结构141包括栅极介电层121’、一对间隔物131’、较低栅极电极层123’、和较高栅极电极层133’。

在一些实施例中，较高栅极电极层133’设置于较低栅极电极层123’之上。在一些实施例中，较低栅极电极层123’和较高栅极电极层133’被栅极介电层121’包围。在一些实施例中，每一对间隔物131’设置于相应的较高栅极电极层133’和相应的栅极介电层121’之间。在一些实施例中，每一个较高栅极电极层133’被相应对的间隔物131’包围。在一些实施例中，较高栅极电极层133’通过该对间隔物131’与栅极介电层121’分隔开。

在一些实施例中，存储器元件100包括设置于半导体基板101之上的多个掩模层109’。在一些实施例中，掩模层109’覆盖源/漏极区域119b。在一些实施例中，存储器元件100包括多个衬层143’。在一些实施例中，衬层143’覆盖并直接接触掩模层109'的侧壁。在本实施例中，衬层143’覆盖并直接接触字元线结构141的栅极介电层121’、该对间隔物131’、和较高栅极电极层133’。

在一些实施例中，存储器元件100包括覆盖掩模层109’和衬层143’的一介电盖层145。在本实施例中，字元线结构141的栅极介电层121’、该对间隔物131’、和较高栅极电极层133’通过衬层143’与介电盖层145分隔开。在一些实施例中，存储器元件100包括贯穿介电盖层145以接触源/漏极区域119a的一位元线接触151。在一些实施例中，衬层143'覆盖并直接接触位元线接触151的侧壁。

此外，根据一些实施例，存储器元件100包括设置于介电盖层145之上的一介电层161，以及贯穿介电层161以接触位元线接触151的一位元线结构157。在一些实施例中，位元线结构157包括一较低位元线层153和设置于较低位元线层153之上的一较高位元线层155。在一些实施例中，位元线结构157通过气隙170与介电层161分隔开。

此外，根据一些实施例，存储器元件100包括设置于介电层161之上的一介电层167，以及贯穿介电层167、介电层161、介电盖层145、和掩模层109’以接触源/漏极区域119b的多个电容器接触175。在一些实施例中，存储器元件100包括设置于介电层167上的一介电层177。在一些实施例中，存储器元件100包括设置于介电层177中的多个电容器189以接触该多个电容器接触175。

在一些实施例中，每一个电容器189包括一底电极183、设置于底电极183之上并被其包围的一顶电极187、以及设置于底电极183和顶电极187之间并使前述两者直接接触的一介电层185。在一些实施例中，位元线结构157通过位元线接触151电性连接到源/漏极区域119a，且电容器189通过电容器接触175电性连接到源/漏极区域119b。在一些实施例中，存储器元件100是DRAM的一部分。

在一些实施例中，较低栅极电极层123’的工作函数与较高栅极电极层133’的工作函数不同。在一些实施例中，较低栅极电极层123’的工作函数大于较高栅极电极层133’的工作函数。在一些实施例中，较低栅极电极层123'包括氮化钛(TiN)，且较高栅极电极层133’包括多晶硅。

根据一些实施例，如图2所示，在存储器元件100的部分P1中，栅极介电层121’具有包围较低栅极电极层123’的一较低部分L、和包围较高栅极电极层133’和一对间隔物131’的一较高部分U。在一些实施例中，栅极介电层121’的较低部分L的厚度T1大于栅极介电层121’的较高部分U的厚度T2。

此外，根据一些实施例，如图2所示，该对间隔物131’和较高栅极电极层133’直接接触较低栅极电极层123’的顶表面TS1。应注意的是，上述特征也出现在图2的放大图中未显示的其他字元线结构141中，此处不再重复。

图3根据一些替代实施例显示一存储器元件200的剖面图。图4根据一些替代实施例显示图3中存储器元件的部分P2放大图。存储器元件200类似于存储器元件100。然而，根据一些实施例，在存储器元件200中，字元线结构141的较高栅极电极层133’和该对间隔物131’直接接触介电盖层245。

在图3和图4所示的实施例中，衬层243’覆盖并直接接触掩模层109’的侧壁和位元线接触151的侧壁，且该对间隔物131’直接接触衬层243’和介电盖层245两者。

根据一些实施例，如图4所示，在存储器元件200的部分P2中，栅极介电层121’具有包围较低栅极电极层123’的一较低部分L、和包围较高栅极电极层133’和该对间隔物131’的一较高部分U。在一些实施例中，栅极介电层121’的较低部分L的厚度T1大于栅极介电层121’的较高部分U的厚度T2。

此外，根据一些实施例，如图4所示，该对间隔物131’和较高栅极电极层133’直接接触较低栅极电极层123’的顶表面TS1。应注意的是，上述特征也出现在图4的放大图中未显示的其他字元线结构141中，此处不再重复。

本公开提供了存储器元件100和200的实施例及其制备方法。在一些实施例中，存储器元件100和200两者都包括设置于半导体基板101中的字元线结构141，且字元线结构141包括具有不同工作函数的较低栅极电极层123’和较高栅极电极层133’，以及设置于较高栅极电极层133’相对侧上的多对间隔物131’。因此，可以减少栅极诱导漏极漏(GIDL)电流，从而增加存储器元件100和200的开启速度和写入速度。此外，包围位元线结构157的气隙170可助于减少寄生电容，进而改善元件性能(例如，降低信号噪声)。其结果，可以改善存储器元件100和200的性能。

图5根据一些实施例显示存储器元件100的制备方法10的流程图，且方法10包括步骤S11、S13、S15、S17、S19、S21、S23、S25、S27、S29、和S31。结合图6到图27对图5的步骤S11到步骤S31进行详细说明。

图6到图25根据一些实施例显示形成存储器元件100的中间阶段剖面图。如图6所示，提供一半导体基板101。

半导体基板101可以是一半导体晶圆，像是一硅晶圆。可选地或额外地，半导体基板101可以包括元素半导体材料、化合物半导体材料、及/或合金半导体材料。元素半导体材料的例子可包括但不限于晶体硅、多晶硅、非晶硅、锗、及/或金刚石(dimand)。化合物半导体材料的例子可包括但不限于碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟。合金半导体材料的例子可包括但不限于SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP。

在一些实施例中，半导体基板101包括一外延层。例如，半导体基板101具有覆盖块状半导体的一外延层。在一些实施例中，半导体基板101为一绝缘体上半导体(semiconductor-on-insulator)基板，其可包括一基板、位于该基板之上的一埋藏氧化层、和位于该埋藏氧化层之上的一半导体层，像是绝缘体上覆硅(silicon-on-insulator；SOI)基板、绝缘体上覆硅锗(silicon germanium-on-insulator；SGOI)基板、或绝缘体上覆锗(germanium-on-insulator；GOI)基板。绝缘体上半导体基板的制作技术可以包括氧植入隔离(separation by implantation oxygen；SIMOX)、晶圆接合、及/或其他合适的方法。

仍参照图6，根据一些实施例，形成隔离结构103于半导体基板101中以定义主动区域105，且隔离结构103是浅沟槽隔离(shallow trench isolation；STI)结构。此外，隔离结构103可以包括氧化硅、氮化硅、氮氧化硅、或另一种合适的介电材料。隔离结构103的形成可以包括形成一图案化掩模(未显示)于半导体基板101之上、使用该图案化掩模作为一掩模来蚀刻半导体基板101以形成多个开口(未显示)、沉积一介电材料于开口中和半导体基板101之上、并平坦化介电材料直到暴露出半导体基板101。

此外，如图6所示，根据一些实施例，掺杂区域107形成于由隔离结构103定义的主动区域105中。相应的步骤在图5所示的方法10中显示为步骤S11。在一些实施例中，掺杂区域107的制作技术包括一或多个离子植入制程(ion implantation processes)，且取决于存储器元件100的导电类型，可以将像是硼(B)、镓(Ga)、或铟(In)的P-型掺杂剂、或像是磷(P)或砷(As)的N-型掺杂剂植入主动区域105中以形成掺杂区域107。此外，掺杂区域107将在后续制程中成为存储器元件100的源/漏极区域。

如图7所示，根据一些实施例，在形成掺杂区域107之后，形成一掩模层109于半导体基板101之上。在一些实施例中，掩模层109覆盖隔离结构103和掺杂区域107。接着，根据一些实施例，形成具有多个开口114的一图案化掩模111于掩模层109之上。在一些实施例中，该图案化掩模111的开口114部分地暴露出掩模层109。

在一些实施例中，掩模层109可以包括氮化硅、氧化硅、氮氧化硅、另一种合适的材料、或前述的组合。在一些实施例中，掩模层109和图案化掩模111包括不同的材料，使得蚀刻选择性在后续蚀刻制程中可以不同。在一些实施例中，掩模层109的制作技术可以包括沉积制程，像是化学气相沉积(chemical vapor deposition；CVD)制程、物理气相沉积(physical vapor deposition；PVD)制程、原子层沉积(atomic layer deposition；ALD)制程、旋涂制程(spin-on coating process)、或另一种合适的沉积制程。

接下来，根据一些实施例，如图8所示，使用图案化掩模111作为蚀刻掩模，对掩模层109、隔离结构103、和半导体基板101进行蚀刻，以形成多个沟槽116。在一些实施例中，沟槽116贯穿主动区域105中的掩模层109和掺杂区域107，从而得到源/漏极区域119a和119b。在一些实施例中，源/漏极区域119a称为第一源/漏极区域，而源/漏极区域119b称为第二源/漏极区域。

在一些实施例中，源/漏极区域119b位于主动区域105的相对末端部分，而源/漏极区域119a位于主动区域105的中间部分。在一些实施例中，掩模层109的剩余部分称为掩模层109’。相应的步骤在图5所示的方法10中显示为步骤S13。

在一些实施例中，沟槽116的制作技术包括湿蚀刻制程、干蚀刻制程、或前述的组合。形成沟槽116之后，可以移除图案化掩模111。在一些实施例中，由剥离制程、灰化制程、蚀刻制程、或另一种合适的制程来移除图案化掩模111。

随后，根据一些实施例，如图9所示，形成一栅极介电层121于沟槽116中和掩模层109’之上。在一些实施例中，栅极介电层121覆盖沟槽116的侧壁和掩模层109’的顶表面。在一些实施例中，栅极介电层121包括氧化硅、氮化硅、氧氮化硅、具有高介电常数(high-k)的介电材料、或前述的组合。在一些实施例中，栅极介电层121的制作技术包括沉积制程，像是CVD制程、PVD制程、ALD制程、旋涂制程、或另一种合适的沉积制程。

接下来，根据一些实施例，如图10所示，形成一较低栅极电极层123于栅极介电层121之上。在一些实施例中，位于栅极介电层121之上的沟槽116的剩余部分被较低栅极电极层123填充，且较低栅极电极层123延伸至掩模层109’的顶表面之上。

在一些实施例中，较低栅极电极层123包括氮化钛(TiN)。然而，也可以使用任何其他合适的导电材料，像是铝(Al)、铜(Cu)、钨(W)、钛(Ti)、或钽(Ta)。在一些实施例中，较低栅极电极层123的制作技术包括沉积制程，像是CVD制程、PVD制程、ALD制程、溅镀制程、电镀制程、或另一种合适的沉积制程。

接下来，根据一些实施例，如图11所示，通过回蚀刻制程部分地移除较低栅极电极层123。在一些实施例中，回蚀刻制程包括湿蚀刻制程、干蚀刻制程、或前述的组合。在进行回蚀制程之后，较低栅极电极层123的剩余部分称为较低栅极电极层123’，且位于较低栅极电极层123’之上的凹陷126部分地暴露出栅极介电层121。

随后，根据一些实施例，如图12所示，通过清洁制程来部分地移除栅极介电层121被较低栅极电极层123’暴露的部分。根据一些实施例，在进行清洁制程之后，栅极介电层121的剩余部分称为栅极介电层121’，且暴露出掩模层109’。在一些实施例中，在进行清洁制程之后，暴露出掩模层109’的顶表面和侧壁。

在一些实施例中，每一个栅极介电层121’包括包围相应凹陷126的一较高部分U和包围相应较低栅极电极层123’的一较低部分L。在一些实施例中，凹陷126暴露出栅极介电层121’的较高部分U的侧壁USW。相应的步骤在图5所示的方法10中显示为步骤S15和步骤S17。

图13根据一些实施例显示图12中结构的部分P3的放大图。根据一些实施例，如图12和图13所示，在部分P3中，栅极介电层121’的较高部分U的侧壁USW通过凹陷126暴露出来。此外，根据一些实施例，在进行清洗制程之后，栅极介电层121’的较低部分L的厚度T1大于栅极介电层121’的较高部分U的厚度T2。在一些实施例中，清洗制程包括湿蚀刻制程、干蚀刻制程、或前述的组合。应注意的是，上述特征也出现在图13的放大图中未显示的其他栅极介电层121’中，此处不再重复。

然后，根据一些实施例，如图14所示，形成一间隔层131，其覆盖掩模层109’、栅极介电层121’、和较低栅极电极层123’。在一些实施例中，间隔层131覆盖并直接接触掩模层109’的顶表面和侧壁。在一些实施例中，间隔层131覆盖并直接接触栅极介电层121’的较高部分U的侧壁USW和栅极介电层121’的顶表面TS2。在一些实施例中，间隔层131覆盖并直接接触较低栅极电极层123’的顶表面TS1。

在一些实施例中，间隔层131包括氧化硅。然而，可以使用任何其他合适的材料，像是氮化硅或氮氧化硅。在一些实施例中，间隔层131的制作技术包括沉积制程，像是ALD制程。然而，也可以使用任何其他沉积制程，像是CVD或PVD制程。

接下来，根据一些实施例，如图15所示，对间隔层131进行蚀刻制程以形成一对间隔物131’于凹陷126中。在一些实施例中，该对间隔物131’覆盖并直接接触栅极介电层121’的较高部分U的侧壁USW。相应的步骤在图5所示的方法10中显示为步骤S19。

在一些实施例中，在形成该对间隔物131’之后，暴露出掩模层109’的顶表面。在一些实施例中，较低栅极电极层123’的顶表面TS1通过凹陷126至少部分地暴露出来。在一些实施例中，该对间隔物131’直接接触较低栅极电极层123’的顶表面TS1。在一些实施例中，该对间隔物131’覆盖并直接接触栅极介电层121’的顶表面TS2。在一些实施例中，蚀刻制程包括湿蚀刻制程、干蚀刻制程、或前述的组合。

随后，根据一些实施例，如图16所示，形成一较高栅极电极层133于凹陷126中和掩模层109’之上。在一些实施例中，较高栅极电极层133覆盖并直接接触较低栅极电极层123’的顶表面TS1。在一些实施例中，填充到凹陷126中的较高栅极电极层133的部分被该对间隔物131’包围。相应的步骤在图5所示的方法10中显示为步骤S21。

在一些实施例中，较高栅极电极层133的工作函数与较低栅极电极层123’的工作函数不同。在一些实施例中，较高栅极电极层133的工作函数小于较低栅极电极层123’的工作函数。在一些实施例中，较高栅极电极层133包括多晶硅。然而，可以使用任何其他合适的导电材料，像是铝(Al)、铜(Cu)、钨(W)、钛(Ti)、或钽(Ta)。在一些实施例中，较高栅极电极层133的制作技术包括沉积制程，像是CVD制程、PVD制程、ALD制程、溅镀制程、电镀制程、或另一种合适的沉积制程。

然后，根据一些实施例，如图17所示，对较高栅极电极层133和该对间隔物131’进行蚀刻制程以暴露出栅极介电层121’的顶表面TS2。在一些实施例中，在进行蚀刻制程之后，栅极介电层121’的较高部分U的侧壁USW通过凹陷136部分地暴露出来。在一些实施例中，较高栅极电极层133的剩余部分称为较高栅极电极层133’，且每一个较高栅极电极层133’被相应的该对间隔物131’包围。

在一些实施例中，蚀刻制程包括湿蚀刻制程、干蚀刻制程、或前述的组合。在一些实施例中，在进行蚀刻制程之后，得到字元线结构141，其包括栅极介电层121’、较低栅极电极层123’、该对间隔物131’、和较高栅极电极层133’。相应的步骤在图5所示的方法10中显示为步骤S23。

接下来，根据一些实施例，如图18所示，形成一衬层143，其覆盖掩模层109’和字元线结构141。在一些实施例中，衬层143覆盖并直接接触掩模层109’的顶表面和侧壁。在一些实施例中，衬层143覆盖并直接接触栅极介电层121’的较高部分U的侧壁USW和顶表面TS2。

在一些实施例中，衬层143包括氧化硅。然而，可以使用任何其他合适的材料，像是氮化硅或氮氧化硅。在一些实施例中，衬层143的制作技术包括沉积制程，像是ALD制程。然而，也可以使用任何其他沉积制程，像是CVD或PVD制程。

随后，根据一些实施例，如图19所示，对衬层143进行蚀刻制程以暴露出掩模层109’的顶表面。在一些实施例中，衬层143的剩余部分称为衬层143’。在一些实施例中，衬层143’覆盖字元线结构141。

在一些实施例中，衬层143’覆盖并直接接触栅极介电层121’的较高部分U的侧壁USW和顶表面TS2。在一些实施例中，衬层143’的顶表面TS3高于栅极介电层121’的顶表面TS2。在一些实施例中，蚀刻制程包括湿蚀刻制程、干蚀刻制程、或前述的组合。相应的步骤在图5所示的方法10中显示为步骤S25。

然后，根据一些实施例，如图20所示，形成一介电盖层145，其覆盖掩模层109’和衬层143’。在一些实施例中，介电盖层145具有延伸到凹陷136中并被衬层143’包围的部分。相应的步骤在图5所示的方法10中显示为步骤S27。

在一些实施例中，介电盖层145包括氮化硅。然而，可以使用任何其他合适的材料，像是氧化硅或氮氧化硅。在一些实施例中，介电盖层145的制作技术包括沉积制程，像是CVD制程、PVD制程、ALD制程、旋涂制程、或另一种合适的沉积制程。

接下来，根据一些实施例，如图21所示，形成一开口148，以暴露出源/漏极区域119a。在一些实施例中，移除掩模层109’和介电盖层145位于源/漏极区域119a之上的一部分以形成开口148。在一些实施例中，开口148暴露出衬层143’。

开口148的形成可以包括形成一图案化掩模(未显示)于介电盖层145之上，并使用该图案化掩模作为一掩模来进行蚀刻制程。蚀刻制程可以是湿蚀刻制程、干蚀刻制程、或前述的组合。在形成开口148之后，可以移除图案化掩模。

随后，根据一些实施例，如图22所示，形成一位元线接触151于开口148中，并形成一位元线结构157于位元线接触151之上。在一些实施例中，位元线结构157包括一较低位元线层153和设置于较低位元线层153之上的一较高位元线层155。在一些实施例中，位元线结构157与源/漏极区域119a电性连接。相应的步骤在图5所示的方法10中显示为步骤S29。

在一些实施例中，位元线接触151包括多晶硅、钨(W)、铝(Al)、铜(Cu)、镍(Ni)、钴(Co)、另一种合适的导电材料、或前述的组合。位元线接触151的形成可以包括沉积一位元线接触材料(未显示)于开口148中和介电盖层145之上，并进行平坦化制程以移除开口148外多余部分的位元线接触材料。沉积制程可以包括CVD制程、PVD制程、ALD制程、旋涂制程、或另一种合适的沉积制程。平坦化制程可以包括化学机械研磨(chemical mechanicalpolishing；CMP)制程。

此外，位元线结构157的形成可以包括形成一较低位元线材料(未显示)于介电盖层145之上、形成一较高位元线材料(未显示)于较低位元线材料之上、形成一图案化掩模(未显示)于较高位元线材料之上，并使用该图案化掩模作为一掩模来蚀刻较高位元线材料和较低位元线材料。在一些实施例中，较低位元线材料的剩余部分称为较低位元线层153，且较高位元线材料的剩余部分称为较高位元线层155。在形成位元线结构157之后，可以移除图案化掩模。在一些实施例中，较低位元线层153包括TiN、TaN、TaC、TiC、另一种合适的导电材料、或前述的组合。在一些实施例中，较高位元线层155包括W、Ti、Ni、Co、另一种合适的导电材料、或前述的组合。

仍参照图22，根据一些实施例，形成一对介电间隔物159于位元线结构157的相对侧壁上。在一些实施例中，该对介电间隔物159包括经掺杂的旋涂玻璃(spin-on-glass；SOG)材料，像是磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼磷硅酸盐玻璃(borophosphosilicate glass；BPSG)。在一些实施例中，该对介电间隔物159的制作技术包括沉积制程和随后的蚀刻制程。沉积制程可以包括CVD制程、PVD制程、ALD制程、旋涂制程、或另一种合适的沉积制程。蚀刻制程可以包括湿蚀刻制程、干蚀刻制程、或前述的组合。

然后，根据一些实施例，如图23所示，形成一介电层161包围该对介电间隔物159和位元线结构157，并移除该对介电间隔物159以形成间隙164于位元线结构157和介电层161之间。在一些实施例中，间隙164形成于位元线结构157的相对侧壁上，且位元线结构157通过间隙164与介电层161分隔开。

在一些实施例中，介电层161包括氧化硅、氮化硅、氮氧化硅、另一种合适的介电材料、或前述的组合。此外，介电层161的制作技术包括沉积制程和后续的平坦化制程。沉积制程可以包括CVD制程、PVD制程、ALD制程、旋涂制程、或另一种合适的沉积制程。平坦化制程可以包括CMP制程。

根据一些实施例，在平坦化制程之后，介电层161的顶表面与位元线结构157的顶表面和该对介电间隔物159的顶表面实质上齐平。在本公开的上下文中，用词“实质上”意指优选至少90％、更优选95％、甚至更优选98％、并且最优选99％。

在一些实施例中，在形成介电层161之后，通过气相氢氟酸(vapor phasehydrofluoric acid；VHF)蚀刻制程移除该对介电间隔物159。在蚀刻制程中期间，使用VHF作为蚀刻剂，且该对介电间隔物159对介电层161具有高选择性。因此，通过蚀刻制程可以移除该对介电间隔物159，并实质上保留介电层161，从而得到间隙164。

接下来，根据一些实施例，如图24所示，形成介电层167于介电层161之上以封闭间隙164，并形成多个开口172以暴露出源/漏极区域119b。在一些实施例中，封闭的间隙164称为气隙170。用于形成介电层167的一些材料和制程类似于或与用于形成介电层161的材料和制程相同，此处不再重复其细节。

在一些实施例中，开口172贯穿位于源/漏极区域119b之上的介电层167、介电层161、介电盖层145、和掩模层109’。开口172的形成可以包括形成一图案化掩模(未显示)于介电层167之上，并使用该图案化掩模作为一掩模来蚀刻介电层167、介电层161、介电盖层145、和掩模层109’。蚀刻制程可以是湿蚀刻制程、干蚀刻制程、或前述的组合。在形成开口172之后，可以移除图案化掩模。

随后，根据一些实施例，如图25所示，形成多个电容器接触175于开口172中，并形成一介电层177于介电层167之上。在一些实施例中，电容器接触175将源/漏极区域119b电性连接到随后形成的电容器。在一些实施例中，电容器接触175包括导电材料，像是铜(Cu)、钨(W)、铝(Al)、钛(Ti)、或钽(Ta)、金(Au)、银(Ag)、另一种合适的导电材料、或前述的组合。

电容器接触175的制作技术可以包括沉积制程和随后的平坦化制程。沉积制程可以包括CVD制程、PVD制程、溅镀制程、电镀制程、或另一种合适的制程。平坦化制程可以是CMP制程。用于形成介电层177的一些材料和制程类似于或与用于形成介电层161的材料和制程相同，此处不再重复其细节。

仍参照图25，根据一些实施例，形成多个开口180，其贯穿介电层177以暴露出电容器接触175。开口180的形成可以包括形成一图案化掩模(未显示)于介电层177之上，并使用该图案化掩模作为一掩模来蚀刻介电层177以暴露出电容器接触175。蚀刻制程可以是湿蚀刻制程、干蚀刻制程、或前述的组合。在形成开口180之后，可以移除图案化掩模。

然后，参照回图1和图2，根据一些实施例，形成多个电容器189于介电层177中的开口180中。如上所述，每一个电容器189包括一底电极183、一顶电极187、和夹在底电极183和顶电极187之间的一介电层185。在一些实施例中，电容器189通过电容器接触175与源/漏极区域119b电性连接。相应的步骤在图5的方法10中显示为步骤S31。

电容器189的形成可以包括依序沉积导电材料、介电材料、和另一种导电材料于开口180(参照图25)中，并延伸到介电层177的顶表面之上，并进行平坦化制程(例如，CMP制程)以移除多余部分的两种导电材料和介电材料。

在一些实施例中，底电极183包括TiN或另一种合适的导电材料。在一些实施例中，介电层185包括介电材料，像是SiO₂、HfO₂、Al₂O₃、ZrO₂、另一种合适的介电材料、或前述的组合。在一些实施例中，顶电极187包括TiN、低应力SiGe、另一种合适的导电材料、或前述的组合。在形成电容器189之后，得到存储器元件100。在一些实施例中，存储器元件100是DRAM的一部分。

图26和图27根据一些替代实施例显示形成存储器元件200的中间阶段剖面图。应指出的是，在图26所示结构之前的操作与图6到图18所示的操作实质上相同，且相关的详细描述可以参照前述段落，此处不再次讨论。

根据一些实施例，如图26所示，在形成衬层143之后，对衬层143进行蚀刻处理以暴露出掩模层109’和字元线结构141的较高栅极电极层133’。在一些实施例中，衬层143的剩余部分称为衬层243’。在一些实施例中，通过凹陷236暴露出字元线结构141的较高栅极电极层133’的顶表面TS4。

在一些实施例中，字元线结构141的该对间隔物131’通过凹陷236部分地暴露出来。在一些实施例中，衬层243’覆盖并直接接触栅极介电层121’的较高部分U的侧壁USW和栅极介电层121’的顶表面TS2。在一些实施例中，衬层243’的顶表面TS3高于栅极介电层121’的顶表面TS2。在一些实施例中，蚀刻制程包括湿蚀刻制程、干蚀刻制程、或前述的组合。相应的步骤在图5所示的方法10中显示为步骤S25。

然后，根据一些实施例，如图27所示，形成一介电盖层245，其覆盖掩模层109’和衬层243’。在一些实施例中，介电盖层245具有延伸到凹陷236中且被衬层243’包围的部分。相应的步骤在图5所示的方法10中显示为步骤S27。用于形成介电盖层245的一些材料和制程类似于或与用于形成介电盖层145的材料和制程相同，此处不再重复其细节。

在形成介电盖层245之后，随后的制程步骤与图21到图25所示的步骤类似或相同，最终得到图3和图4所示的存储器元件200，在此不再重复其细节。

本公开提供了存储器元件100和200及其制备方法的实施例。在一些实施例中，存储器元件100和200均包括设置于半导体基板101中的字元线结构141，且字元线结构141包括具有不同工作函数的较低栅极电极层123’和较高栅极电极层133’，和设置于较高栅极电极层133’的相对两侧上的一对间隔物131’。因此，可以减少栅极诱导漏极漏(GIDL)电流，从而增加存储器元件100和200的开启速度和写入速度。

此外，气隙170可助于减少寄生电容，进而改善元件性能(例如，减少信号噪声)。因此，可以改善存储器元件100和200的性能。

在本公开的一实施例中，提供一种存储器元件。该存储器元件包括设置于一半导体基板中的一字元线结构。该字元线结构包括一较低栅极电极层和设置于该较低栅极电极层之上的一较高栅极电极层。该较低栅极电极层的一工作函数和该较高栅极电极层的一工作函数不同，且该较低栅极电极层的一宽度大于该较高栅极电极层的一宽度。此外，该字元线结构包括包围该较低栅极电极层和该较高栅极电极层的一栅极介电层。该存储器元件也包括一第一源/漏极区域和一第二源/漏极区域，其设置于该半导体基板中和该字元线结构的相对侧。该存储器元件还包括设置于该第一源/漏极区域之上并与其电性连接的一位元线结构，以及设置于该第二源/漏极区域之上并与其电性连接的一电容器。

在本公开的另一实施例中，提供一种存储器元件。该存储器元件包括设置于一半导体基板中的一字元线结构。该字元线结构包括一较低栅极电极层和设置于该较低栅极电极层之上并与其直接接触的一较高栅极电极层。该较低栅极电极层的一工作函数高于该较高栅极电极层的一工作函数。此外，该字元线结构包括包围该较低栅极电极层和该较高栅极电极层的一栅极介电层。该存储器元件也包括一第一源/漏极区域和一第二源/漏极区域，其设置于该半导体基板中和该字元线结构的相对侧。该存储器元件还包括设置于该第一源/漏极区域之上并与其电性连接的一位元线结构，以及设置于该第二源/漏极区域之上并与其电性连接的一电容器。

在本公开的又一实施例中，提供一种存储器元件的制造方法。该方法包括形成一掺杂区域于一半导体基板中，并形成贯穿该掺杂区域的一沟槽，使得一第一源/漏极区域和一第二源/漏极区域形成于该沟槽的相对侧。该方法也包括形成一栅极介电层和一较低栅极电极层于该沟槽中。该较低栅极电极层被该栅极介电层的一较低部分包围。该方法还包括形成一对间隔物于该沟槽中和该栅极介电层的一较高部分的多个侧壁上，并形成一较高栅极电极层于该较低栅极电极层之上且被该对间隔物包围。此外，该方法包括蚀刻该较高栅极电极层和该对间隔物以形成一凹陷，其部分地暴露出该栅极介电层的该较高部分的该多个侧壁。该方法也包括形成一位元线结构于该第一源/漏极区域之上并与其电性连接，以及形成一电容器于该第二源/漏极区域之上并与其电性连接。

本公开的实施例具有一些有利的特征。通过形成具有不同工作函数和不同宽度的较低栅极电极层和较高栅极电极层的字元线结构，可以减少GIDL电流，从而增加存储器元件的开启速度和写入速度。其结果，可以改善存储器元件的性能。

虽然已详述本公开及其优点，然而应理解可以进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或前述的组合替代上述的许多制程。

再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，这些制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。

Claims (17)

1.一种存储器元件，包括：

一字元线结构，设置于一半导体基板中，其中该字元线结构包括：

一较低栅极电极层；

一较高栅极电极层，设置于该较低栅极电极层之上，其中该较低栅极电极层的一工作函数与该较高栅极电极层的一工作函数不同；

一对间隔物，设置于该较高栅极电极层的相对侧上；以及

一栅极介电层，包围该较低栅极电极层和该对间隔物；

一第一源/漏极区域和一第二源/漏极区域，设置于该半导体基板中和该字元线结构的相对侧；

一位元线结构，设置于该第一源/漏极区域之上并与其电性连接；以及

一电容器，设置于该第二源/漏极区域之上并与其电性连接。

2.如权利要求1所述的存储器元件，其中该较低栅极电极层的该工作函数高于该较高栅极电极层的该工作函数。

3.如权利要求1所述的存储器元件，其中该较低栅极电极层包括氮化钛(TiN)，且该较高栅极电极层包括多晶硅。

4.如权利要求1所述的存储器元件，其中该较低栅极电极层与该较高栅极电极层直接接触。

5.如权利要求1所述的存储器元件，其中该栅极介电层具有一较低部分和一较高部分，该较低部分包围该较低栅极电极层，且该栅极介电层的该较低部分的一厚度大于该栅极介电层的该较高部分的一厚度。

6.如权利要求1所述的存储器元件，其中该较高栅极电极层通过该对间隔物与该栅极介电层分隔开。

7.如权利要求1所述的存储器元件，其中该较低栅极电极层与该对间隔物直接接触。

8.如权利要求1所述的存储器元件，还包括：

一介电盖层，设置于该半导体基板之上，其中该介电盖层的一部分延伸至该半导体基板中以覆盖该字元线结构。

9.如权利要求8所述的存储器元件，其中该介电盖层与该较高栅极电极层直接接触。

10.如权利要求9所述的存储器元件，其中该介电盖层与该对间隔物直接接触。

11.如权利要求8所述的存储器元件，还包括：

一衬层，设置于该栅极介电层和该介电盖层之间。

12.如权利要求11所述的存储器元件，其中该衬层与该对间隔物直接接触。

13.如权利要求11所述的存储器元件，其中该较高栅极电极层和该对间隔物通过该衬层与该介电盖层分隔开。

14.如权利要求11所述的存储器元件，其中该衬层延伸于该半导体基板之上，且该衬层覆盖该栅极介电层的一顶表面。

15.如权利要求11所述的存储器元件，还包括：

一位元线接触，设置于该第一源/漏极区域和该位元线结构之间，其中该位元线接触与该衬层直接接触。

16.如权利要求11所述的存储器元件，还包括：

一掩模层，设置于该电容器和该半导体基板的该第二源/漏极区域之间，其中该掩模层与该衬层直接接触。

17.如权利要求16所述的存储器元件，还包括：

一电容器接触，设置于该电容器和该半导体基板的该第二源/漏极区域之间并电性连接该电容器和该半导体基板的该第二源/漏极区域，其中该电容器接触贯穿该掩模层。