TWI791991B - 重佈線基底以及包括其之半導體封裝 - Google Patents

Abstract

本發明揭露重佈線基底以及包括其之半導體封裝。舉例 而言，提供一種重佈線基底，所述重佈線基底包括介電圖案及位於介電圖案中的第一重佈線圖案。第一重佈線圖案可包括：第一通孔部，具有第一通孔晶種圖案及位於第一通孔晶種圖案上的第一通孔導電圖案；以及第一配線部，具有第一配線晶種圖案及第一配線導電圖案，第一配線部設置於第一通孔部上且具有與第一通孔部的水平寬度不同的水平寬度。另外，第一配線晶種圖案可覆蓋第一配線導電圖案的底表面及側壁表面，且第一通孔導電圖案直接連接至第一配線導電圖案。

Description

重佈線基底以及包括其之半導體封裝 [相關申請案的交叉參考]

本申請案主張於2019年10月18日在韓國智慧財產局提出申請的韓國專利申請案第10-2019-0130111號的優先權，所述韓國專利申請案的全部揭露內容以引用方式併入本案。

本發明概念是有關於半導體封裝，且更具體而言是有關於重佈線基底以及包括其之半導體封裝。

提供一種半導體封裝以實施積體電路晶片，進而有資格在電子產品中使用。半導體封裝通常被配置成使得半導體晶片安裝於印刷電路板上且使用接合配線或凸塊將半導體晶片電性連接至印刷電路板。隨著電子行業的發展，已進行各種研究來改善半導體封裝的可靠性及耐久性。

本發明概念的一些示例性實施例提供一種具有改善的可靠性及耐久性的重佈線基底以及其製作方法。

根據本發明概念的一些示例性實施例，提供一種重佈線 基底，所述重佈線基底包括介電圖案及位於所述介電圖案中的第一重佈線圖案。所述第一重佈線圖案可包括：第一通孔部，具有第一通孔晶種圖案及位於所述第一通孔晶種圖案上的第一通孔導電圖案；以及第一配線部，具有第一配線晶種圖案及第一配線導電圖案，所述第一配線部設置於所述第一通孔部上且具有與所述第一通孔部的水平寬度不同的水平寬度。另外，所述第一配線晶種圖案可覆蓋所述第一配線導電圖案的底表面及側壁表面，且所述第一通孔導電圖案直接連接至所述第一配線導電圖案。

根據本發明概念的一些示例性實施例，提供一種重佈線基底，所述重佈線基底包括介電圖案及位於所述介電圖案中的第一重佈線圖案。所述第一重佈線圖案可包括：第一通孔部，具有第一通孔晶種圖案及位於所述第一通孔晶種圖案上的第一通孔導電圖案，所述第一通孔晶種圖案位於所述第一通孔導電圖案與所述介電圖案之間；以及第一配線部，設置於所述第一通孔部上且連接至所述第一通孔部，所述第一配線部具有第一配線晶種圖案及第一配線導電圖案。另外，所述第一配線晶種圖案可位於所述介電圖案與所述第一配線導電圖案的側壁之間。此外，所述第一通孔部的底表面與側壁之間的第一夾角大於所述第一配線部的底表面與側壁之間的第二夾角。

根據本發明概念的一些示例性實施例，提供一種半導體封裝，所述半導體封裝包括：重佈線基底，包括介電圖案及位於所述介電圖案中的第一重佈線圖案；以及半導體晶片，位於所述 重佈線基底上。所述第一重佈線圖案可包括第一通孔部，所述第一通孔部具有第一通孔晶種圖案及位於所述第一通孔晶種圖案上的第一通孔導電圖案，所述第一通孔晶種圖案可位於所述介電圖案與所述第一通孔導電圖案之間。所述第一重佈線圖案可更包括第一配線部，所述第一配線部具有第一配線晶種圖案及第一配線導電圖案，所述第一配線晶種圖案延伸至所述第一配線導電圖案的底表面及側壁上。另外，所述第一通孔部的底表面與側壁之間的第一夾角可大於所述第一配線部的底表面與側壁之間的第二夾角，且所述第一配線導電圖案可直接連接至所述第一通孔導電圖案。

1、1A、1B、1C、1D、1E、3:半導體封裝

1D’:第一半導體封裝

2:第二半導體封裝

100:重佈線基底

101:第一介電層/介電層

102:第二介電層/介電層

103:第三介電層/介電層

104:第四介電層/介電層

107:鈍化層

110:第一重佈線圖案/重佈線圖案

110V:第一通孔部

110W:第一配線部

111:第一晶種圖案

111P:第一晶種層

113:第一導電圖案

113c、123c、133c、513c、523c:側壁

113P:第一導電層

120:第二重佈線圖案/重佈線圖案

120V:第二通孔部

120W:第二配線部

121:第二晶種圖案

121P:第二晶種層

123:第二導電圖案

123P:第二導電層

130:第三重佈線圖案/重佈線圖案

130V:第三通孔部

130W:第三配線部

131:第三晶種圖案

131P:第三晶種層

133:第三導電圖案

133P:第三導電層

140:導電接墊

171:第一阻劑圖案

172:第二阻劑圖案

173:第三阻劑圖案

181:第一孔

181P:第一初步孔

182:第二孔

183:第三孔

191:第一溝槽

192:第二溝槽

193:第三溝槽

200:半導體晶片

200b:第一表面

205:晶片接墊

250:連接端子

300:模製層

350:導電結構

400:外部連接端子

410:端子接墊

500:上部重佈線層

501:第一上部介電層

502:第二上部介電層

503:第三上部介電層

507:上部鈍化層

510:第一上部重佈線圖案

510V:第一上部通孔部

510W:第一上部配線部/上部配線部

511:第一上部晶種圖案

513:第一上部導電圖案

520:第二上部重佈線圖案

520V:第二上部通孔部

520W:第二上部配線部

521:第二上部晶種圖案

523:第二上部導電圖案

540:上部接墊

600:導電端子

705:金屬接墊

710:封裝基底

715:內部連接線

720:上部半導體晶片

730:上部模製層

900:載體基底

905:載體黏合層

D1、D2、D3、D4:最小間隔

I:區段

W1、W2、W3、W4:最小寬度

θ:銳角夾角/夾角

θ1:第一夾角

θ2:第二夾角

θ3:第三夾角

θ4:第四夾角

θ5:第五夾角

θ6:第六夾角

圖1A、圖1B、圖1D、圖1E、圖1G至圖1K、圖1M、圖1N、圖1P及圖1Q例示出顯示根據一些示例性實施例的製作半導體封裝的方法的剖視圖。

圖1C例示出顯示圖1B所示區段I的放大圖。

圖1F例示出顯示圖1E所示區段I的放大圖。

圖1L例示出顯示圖1K所示區段I的放大圖。

圖1O例示出顯示圖1N所示區段I的放大圖。

圖1R例示出顯示圖1Q所示區段I的放大圖。

圖2A至圖2F、圖2H至圖2K及圖2M例示出顯示根據一些示例性實施例的製作半導體封裝的方法的剖視圖。

圖2G例示出顯示圖2F所示區段I的放大圖。

圖2L例示出顯示圖2K所示區段I的放大圖。

圖2N例示出顯示圖2M所示區段I的放大圖。

圖3A例示出顯示根據一些示例性實施例的半導體封裝的剖視圖。

圖3B例示出顯示圖3A所示區段I的放大圖。

圖4A及圖4B例示出顯示根據一些示例性實施例的製作半導體封裝的方法的剖視圖。

圖5A至圖5D及圖5F至圖5J例示出顯示根據一些示例性實施例的製作半導體封裝的方法的剖視圖。

圖5E例示出顯示圖5D所示區段I的放大圖。

圖5K例示出顯示圖5J所示區段I的放大圖。

圖6A例示出顯示根據一些示例性實施例的半導體封裝的剖視圖。

圖6B例示出顯示根據一些示例性實施例的半導體封裝的剖視圖。

圖6C例示出顯示根據一些示例性實施例的半導體封裝的剖視圖。

在此說明中，相同的參考編號可指示相同的組件。以下將闡述根據本發明概念的重佈線基底、製作重佈線基底的方法、半導體封裝以及製作半導體封裝的方法。

圖1A、圖1B、圖1D、圖1E、圖1G至圖1K、圖1M、 圖1N、圖1P及圖1Q例示出顯示根據一些示例性實施例的製作半導體封裝的方法的剖視圖。圖1C例示出顯示圖1B所示區段I的放大圖。圖1F例示出顯示圖1E所示區段I的放大圖。圖1L例示出顯示圖1K所示區段I的放大圖。圖1O例示出顯示圖1N所示區段I的放大圖。圖1R例示出顯示圖1Q所示區段I的放大圖。

參照圖1A，可在載體基底900上形成第一介電層101。在載體基底900與第一介電層101之間可進一步插置載體黏合層905。載體黏合層905可將第一介電層101貼合至載體基底900。在本文中，片語「在載體基底900上形成/設置某個組件」可包括在所述某個組件與載體基底900之間插置載體黏合層905的含義。片語「暴露出載體基底900」可包括至少局部地暴露出載體黏合層905的含義。舉例而言，片語「暴露出載體基底900」可包括其中載體基底900被暴露出而沒有完全插置於所述某個組件與載體基底900之間的含義。舉例而言，可藉由塗佈製程(例如旋轉塗佈(spin coating)或狹縫塗佈(slit coating))來執行第一介電層101的形成。第一介電層101可包含例如感光性聚合物。在此說明中，感光性聚合物可包括例如感光性聚醯亞胺、聚苯并噁唑、酚聚合物、及苯并環丁烯系聚合物中的一或多者。

可將第一介電層101圖案化以在第一介電層101中形成第一初步孔181P。第一初步孔181P可暴露出載體基底900及/或載體黏合層905。可藉由例如曝光製程及顯影製程來執行第一介電層101的圖案化。曝光製程可為負性曝光製程或正性曝光製程。

參照圖1B及圖1C，第一介電層101可經歷固化製程以形成第一孔181。可藉由熱固化製程(thermal curing process)來執行第一介電層101的固化。在固化製程期間，如圖1C中所示，第一介電層101的一部分可朝第一初步孔181P流動以形成第一孔181。第一孔181可具有錐形形狀。舉例而言，第一孔181可具有較第一孔181的下部部分處的直徑(或剖面長度)大的第一孔181的上部部分處的直徑(或剖面長度)。在此種情形中，第一孔181的下部部分可較第一孔181的上部部分更靠近載體基底900。第一孔181可暴露出第一介電層101的內壁。第一介電層101的內壁可對應於第一孔181的側壁。由於第一孔181具有如圖1C中所示的錐形形狀，因此內壁可相對於第一介電層101的底表面具有銳角夾角θ。舉例而言，第一介電層101的內壁與底表面之間的夾角θ可介於約30°至約80°的範圍內。

可在第一介電層101上形成第一阻劑圖案171。第一阻劑圖案171可具有第一溝槽191。第一溝槽191可在空間上連接至第一孔181，例如，第一孔181可設置於與第一溝槽191對應的區域內。第一溝槽191可暴露出第一介電層101的頂表面的至少一部分。第一阻劑圖案171可包含與第一介電層101的材料不同的材料。舉例而言，第一阻劑圖案171可包含光阻材料。光阻材料可包括有機材料，例如聚合物。在其中第一阻劑圖案171包含光阻材料的示例性實施例中，在形成第一阻劑圖案171期間可不需要固化製程。因此，第一溝槽191可不被改變成錐形形狀，而是可 相對於第一介電層101的表面具有近似成直角夾角的側壁。根據一些實施例，第一溝槽191在第一溝槽191的側壁與底表面之間可具有約85°至約95°的夾角。

參照圖1D，可在第一孔181及第一溝槽191中形成第一晶種層111P及第一導電層113P。第一晶種層111P可共形地覆蓋第一孔181的底表面及側壁表面、第一溝槽191的側壁表面及底表面以及第一阻劑圖案171的頂表面。舉例而言，第一晶種層111P及第一導電層113P可完全填充第一孔181及第一溝槽191。第一孔181的底表面可對應於被第一介電層101暴露出的載體基底900或載體黏合層905的表面。第一溝槽191的底表面可對應於第一介電層101的頂表面，且第一溝槽191的側壁可對應於第一阻劑圖案171的內壁。第一晶種層111P可包含導電材料。舉例而言，第一晶種層111P可包含鈦及鉭中的一者或鈦及鉭二者。

第一導電層113P可形成於第一晶種層111P上且可填充第一孔181及第一溝槽191。可藉由執行電鍍製程來形成第一導電層113P，其中第一晶種層111P用作電極。舉例而言，第一導電層113P可包含金屬，例如銅。第一導電層113P可延伸至第一阻劑圖案171的頂表面上且沿第一阻劑圖案171的頂表面延伸。

參照圖1E及圖1F，第一晶種層111P及第一導電層113P可經歷平坦化製程以形成第一晶種圖案111及第一導電圖案113。平坦化製程可包括例如化學機械研磨(chemical mechanical polishing)製程。可持續進行平坦化製程，直至第一阻劑圖案171 的頂表面被暴露出。平坦化製程可將第一晶種層111P及第一導電層113P自第一阻劑圖案171的頂表面移除，進而形成第一晶種圖案111及第一導電圖案113。第一晶種圖案111及第一導電圖案113中的每一者可被限定於第一孔181及第一溝槽191中。因此，可形成第一重佈線圖案110。在示例性實施例中，第一重佈線圖案110可包括第一晶種圖案111及第一導電圖案113，第一晶種圖案111及第一導電圖案113設置於第一孔181及第一溝槽191的內部及/或被第一孔181及第一溝槽191限定。同樣，第一重佈線圖案110可包括多個第一晶種圖案111及多個第一導電圖案113，所述多個第一晶種圖案111及所述多個第一導電圖案113設置於多個第一孔181及多個第一溝槽191的內部及/或被所述多個第一孔181及所述多個第一溝槽191限定。第一重佈線圖案110可包括第一晶種圖案111及第一導電圖案113。作為平坦化製程的結果，第一重佈線圖案110可具有相對平的頂表面。

第一重佈線圖案110可包括第一通孔部110V及第一配線部110W。第一通孔部110V可設置於第一介電層101的第一孔181中。第一通孔部110V可具有與第一孔181的形狀對應的形狀。由於第一孔181具有錐形形狀，因此第一通孔部110V在第一通孔部110V的底表面與側壁之間可具有第一夾角θ1或鈍角夾角。舉例而言，第一夾角θ1可介於約100°至約150°的範圍內。

第一配線部110W可設置於第一通孔部110V上且連接至第一通孔部110V。第一配線部110W可具有與第一通孔部110V 的寬度不同的寬度。舉例而言，第一配線部110W在水平方向上可具有與第一通孔部110V在水平方向上的平均寬度不同的平均寬度。第一配線部110W在水平方向上可具有較第一通孔部110V在水平方向上的寬度或長度大的寬度或長度。第一配線部110W在水平方向上可具有與第一介電層101的底表面實質上平行的頂表面。第一配線部110W可設置於第一阻劑圖案171的第一溝槽191中。第一配線部110W可具有與第一溝槽191的形狀對應的形狀。如圖1F中所示，第一配線部110W的底表面與側壁之間的第二夾角θ2可不同於第一夾角θ1。第二夾角θ2可小於第一夾角θ1。舉例而言，第二夾角θ2可介於約85°至約95°的範圍內。

第一通孔部110V及第一配線部110W中的每一者可包括第一晶種圖案111及第一導電圖案113。舉例而言，第一晶種圖案111可延伸至第一通孔部110V及第一配線部110W二者中。同樣，第一導電圖案113可延伸至第一通孔部110V及第一配線部110W二者中。以此種方式，第一通孔部110V可被認為具有第一通孔晶種圖案及位於第一通孔晶種圖案上的第一通孔導電圖案，且第一配線部110W可被認為具有第一配線晶種圖案及第一配線導電圖案。舉例而言，第一晶種圖案111可被認為包括第一通孔晶種圖案及第一配線晶種圖案二者。同樣，第一導電圖案113可被認為包括第一通孔導電圖案及第一配線導電圖案二者。此外，第一配線部110W可設置於第一通孔部110V上且可具有與第一通孔部110V的水平寬度不同的水平寬度。

可在單個製程中形成第一配線部110W及第一通孔部110V。因此，第一通孔部110V的第一導電圖案113可直接連接至第一配線部110W的第一導電圖案113。舉例而言，第一通孔部110V的第一導電圖案113與第一配線部110W的第一導電圖案113可一體地形成且彼此連接，而在第一通孔部110V的第一導電圖案113與第一配線部110W的第一導電圖案113之間沒有邊界。第一晶種圖案111可不設置於第一通孔部110V的第一導電圖案113與第一配線部110W的第一導電圖案113之間。

第一通孔部110V的第一晶種圖案111可直接連接至第一配線部110W的第一晶種圖案111，而在第一通孔部110V的第一晶種圖案111與第一配線部110W的第一晶種圖案111之間沒有邊界。第一晶種圖案111可設置於第一通孔部110V的第一導電圖案113的底表面上且可插置於第一介電層101與第一通孔部110V的第一導電圖案113的側壁之間。另外，第一晶種圖案111可設置於第一介電層101與第一配線部110W的第一導電圖案113的底表面之間。第一晶種圖案111可延伸至第一配線部110W的第一導電圖案113的側壁113c上且覆蓋第一配線部110W的第一導電圖案113的側壁113c。第一晶種圖案111可不覆蓋第一配線部110W的第一導電圖案113的頂表面。

參照圖1G，可移除第一阻劑圖案171，以暴露出第一介電層101的頂表面及第一配線部110W的側壁。第一配線部110W的側壁可對應於第一晶種圖案111的外壁。舉例而言，第一配線 部110W可與第一晶種圖案111的外壁共形。可藉由例如剝離製程來執行第一阻劑圖案171的移除。

參照圖1H，可在第一介電層101上形成第二介電層102且第二介電層102可覆蓋第一介電層101的頂表面、第一配線部110W的側壁及第一配線部110W的頂表面。第一晶種圖案111可插置於第二介電層102與第一配線部110W的第一導電圖案113的側壁(參見圖1F所示113c)之間。第二介電層102可不在實體上接觸第一配線部110W的第一導電圖案113的側壁113c。舉例而言，第二介電層102可不在實體上接觸任何第一導電圖案113的任何側壁113c。

第二介電層102可包含例如感光性聚合物。第一介電層101與第二介電層102之間的邊界可能不明顯，但本發明概念並非僅限於此。舉例而言，第一介電層101與第二介電層102可一體地接合。可在第二介電層102中形成第二孔182且第二孔182可暴露出第一重佈線圖案110的頂表面。在形成第二孔182之後，可對第二介電層102執行固化製程。因此，第二孔182可具有錐形形狀。舉例而言，在第二孔182的底表面與第二孔182的側壁之間可形成約110°至約150°的夾角。

參照圖1I，可在第二孔182中及第二介電層102的頂表面上形成第二晶種層121P。第二晶種層121P可共形地覆蓋第一重佈線圖案110的被暴露出的頂表面、第二介電層102的內壁及第二介電層102的頂表面。第二晶種層121P可包含導電材料，例 如鈦及/或鉭。

可在第二晶種層121P上形成第二阻劑圖案172。可在第二阻劑圖案172中形成第二溝槽192且第二溝槽192可暴露出第二晶種層121P。第二溝槽192的至少一部分可與第二孔182交疊。舉例而言，第二溝槽192可在空間上連接至第二孔182，例如，第二孔182可設置於與第二溝槽192對應的區域內。根據一些實施例，可不對第二阻劑圖案172執行固化製程。舉例而言，在第二溝槽192的側壁與底表面之間可形成85°至95°的夾角。

參照圖1J，可在第二溝槽192及第二孔182中形成第二導電圖案123且第二導電圖案123可覆蓋第二晶種層121P。可藉由執行電鍍製程來形成第二導電圖案123，其中第二晶種層121P用作電極。第二導電圖案123可填充第二孔182且可不延伸至第二阻劑圖案172的頂表面上。舉例而言，第二導電圖案123可完全填充第二孔182及第二溝槽192，同時亦具有與第二阻劑圖案172的頂表面處於同等水平高度(或高度)處的頂表面。因此，可不單獨執行平坦化製程。舉例而言，第二導電圖案123可包含金屬，例如銅。

參照圖1K及圖1L，可移除第二阻劑圖案172，以暴露出第二晶種層121P的頂表面及第二導電圖案123的上側壁。可移除第二晶種層121P的被暴露出的部分，以暴露出第二介電層102的頂表面。可藉由蝕刻製程來執行第二晶種層121P的移除。在蝕刻製程中，第二導電圖案123可相對於第二晶種層121P具有蝕刻選 擇性。第二晶種層121P的另一部分可設置於第二導電圖案123的底表面上，且因此可在蝕刻製程中不被移除。在蝕刻製程之後，設置於第二導電圖案123的底表面上的第二晶種層121P的部分可構成第二晶種圖案121。因此，可形成第二重佈線圖案120。第二重佈線圖案120可包括第二晶種圖案121及第二導電圖案123。

第二重佈線圖案120可包括第二通孔部120V及第二配線部120W。第二通孔部120V可設置於第二介電層102的第二孔182中。第二通孔部120V可具有與第二孔182的形狀對應的形狀。由於第二孔182具有如圖1L中所示的錐形形狀，因此第二通孔部120V在第二通孔部120V的底表面與側壁之間可具有第三夾角θ3或鈍角夾角。舉例而言，第三夾角θ3可介於約100°至約150°的範圍內。

第二配線部120W可設置於第二通孔部120V上且連接至第二通孔部120V。第二配線部120W在水平方向上可具有較第二通孔部120V在水平方向上的寬度或長度大的寬度或長度。第二配線部120W的至少一部分可延伸至第二介電層102上。第二配線部120W可具有與以上參照圖1I論述的第二溝槽192的形狀對應的形狀。第二配線部120W的底表面與側壁之間的第四夾角θ4可不同於第三夾角θ3。第四夾角θ4可小於第三夾角θ3。舉例而言，第四夾角θ4可介於約85°至約95°的範圍內。第二配線部120W可具有與第一介電層101的底表面實質上平行的頂表面。在此說明中，片語「平行的」可包括在各種製造製程中可能已發生誤差的 含義，特別是當誤差未實際上影響重佈線結構的運作時。第二配線部120W的頂表面可位於與第一配線部110W的頂表面的水平高度不同的水平高度處。舉例而言，在剖視圖中，相對於重佈線基底的最底表面，第二配線部120W的標高不同於第一配線部110W的標高。

第二通孔部120V及第二配線部120W中的每一者可包括第二晶種圖案121及第二導電圖案123。舉例而言，第二晶種圖案121可延伸至第二通孔部120V及第二配線部120W二者中。同樣，第二導電圖案123可延伸至第二通孔部120V及第二配線部120W二者中。以此種方式，第二通孔部120V可被認為具有第二通孔晶種圖案及位於第二通孔晶種圖案上的第二通孔導電圖案，且第二配線部120W可被認為具有第二配線晶種圖案及第二配線導電圖案。舉例而言，第二晶種圖案121可被認為包括第二通孔晶種圖案及第二配線晶種圖案二者。同樣，第二導電圖案123可被認為包括第二通孔導電圖案及第二配線導電圖案二者。此外，第二配線部120W可設置於第二通孔部120V上且可具有與第二通孔部120V的水平寬度不同的水平寬度。在其中第二配線部120W的第二導電圖案123與第二通孔部120V的第二導電圖案123在單個製程中形成的示例性實施例中，第二通孔部120V的第二導電圖案123與第二配線部120W的第二導電圖案123可一體地形成且因此彼此連接，而在第二通孔部120V的第二導電圖案123與第二配線部120W的第二導電圖案123之間沒有邊界。舉例而言，第二通 孔部120V的第二導電圖案123與第二配線部120W的第二導電圖案123可直接連接。

第二晶種圖案121可插置於第二導電圖案123與第一導電圖案113之間以及第二導電圖案123與第二介電層102之間。第二晶種圖案121可覆蓋第二配線部120W的第二導電圖案123的底表面且可暴露出第二配線部120W的第二導電圖案123的側壁123c。舉例而言，第二導電圖案123的側壁123c可對應於第二配線部120W的第二導電圖案123的未被第二晶種圖案121覆蓋的側壁。再舉例而言，第二晶種圖案121不覆蓋第二配線部120W的任何垂直側壁表面。

參照圖1M，可在第二介電層102上形成第三介電層103且第三介電層103可覆蓋第二重佈線圖案120及第二介電層102的頂表面。第二配線部120W的第二導電圖案123的側壁123c可直接實體接觸第三介電層103。舉例而言，由於側壁123c未被第二晶種圖案121覆蓋，因此側壁123c可直接實體接觸第三介電層103。第三介電層103可包含例如感光性聚合物。第三介電層103與第二介電層102之間可具有不明顯的邊界。可在第三介電層103中形成第三孔183且第三孔183可暴露出第二重佈線圖案120的頂表面。在形成第三孔183之後，可對第三介電層103執行固化製程。第三孔183可具有錐形形狀。

可在第三介電層103上形成第三阻劑圖案173。可在第三阻劑圖案173中形成第三溝槽193。第三溝槽193可與第三孔183 交疊且可暴露出第三介電層103的頂表面。舉例而言，第三溝槽193可在空間上連接至第三孔183，例如，第三孔183可設置於與第三溝槽193對應的區域內。第三阻劑圖案173可包含光阻材料。可不需要對第三阻劑圖案173執行固化製程。因此，第三溝槽193在第三溝槽193的側壁與底表面之間可具有85°至95°的夾角。

可在第三孔183及第三溝槽193中形成第三晶種層131P及第三導電層133P。第三晶種層131P可共形地覆蓋第三孔183的底表面、第三介電層103的被暴露出的內壁及頂表面以及第三阻劑圖案173的內壁及頂表面。第三孔183的底表面可對應於第二重佈線圖案120的被暴露出的頂表面。可藉由例如沈積製程形成第三晶種層131P。第三晶種層131P可包含導電材料，例如鈦或鉭。

可藉由執行電鍍製程來形成第三導電層133P，其中第三晶種層131P用作電極。舉例而言，第三導電層133P可包含金屬，例如銅。第三導電層133P可覆蓋第三晶種層131P。第三導電層133P可填充第三孔183及第三溝槽193的其餘部分且可延伸至第三阻劑圖案173的頂表面上。

參照圖1N及圖1O，第三晶種層131P及第三導電層133P可經歷平坦化製程以形成第三晶種圖案131及第三導電圖案133。可對第三晶種層131P及第三導電層133P進行平坦化以分別形成第三晶種圖案131及第三導電圖案133。因此，可形成第三重佈線圖案130。第三重佈線圖案130可包括第三晶種圖案131及第 三導電圖案133。第三重佈線圖案130可被限定於第三孔183及第三溝槽193中。在第三晶種圖案131上，第三導電圖案133可填充第三孔183及第三溝槽193。平坦化製程可使第三重佈線圖案130具有相對平的頂表面，例如平坦的頂表面。舉例而言，第三導電圖案133可具有表面粗糙度較第二導電圖案123的頂表面的表面粗糙度小的頂表面。

第三重佈線圖案130可包括第三通孔部130V及第三配線部130W。第三通孔部130V可設置於第三介電層103的第三孔183中。第三通孔部130V可具有與第三孔183的形狀對應的形狀。如圖1O中所示，第三通孔部130V在第三通孔部130V的底表面與側壁之間可具有第五夾角θ5或鈍角夾角。舉例而言，第五夾角θ5可介於約100°至約150°的範圍內。

第三配線部130W可設置於第三通孔部130V上且連接至第三通孔部130V。第三配線部130W可具有以下頂表面：所述頂表面實質上平行於第一介電層101的底表面且位於與第一配線部110W的頂表面的水平高度(或標高)及第二配線部120W的頂表面的水平高度(或標高)不同的水平高度(或標高)處。第三配線部130W可設置於第三阻劑圖案173的第三溝槽193中。第三配線部130W可具有與第三溝槽193的形狀對應的形狀。第三配線部130W的底表面與側壁之間的第六夾角θ6可不同於第五夾角θ5。第六夾角θ6可小於第五夾角θ5。舉例而言，第六夾角θ6可介於約85°至約95°的範圍內。

第三通孔部130V及第三配線部130W中的每一者可包括第三晶種圖案131及第三導電圖案133。舉例而言，第三晶種圖案131可延伸至第三通孔部130V及第三配線部130W二者中。同樣，第三導電圖案133可延伸至第三通孔部130V及第三配線部130W二者中。以此種方式，第三通孔部130V可被認為具有第三通孔晶種圖案及位於第三通孔晶種圖案上的第三通孔導電圖案，且第三配線部130W可被認為具有第三配線晶種圖案及第三配線導電圖案。舉例而言，第三晶種圖案131可被認為包括第三通孔晶種圖案及第三配線晶種圖案二者。同樣，第三導電圖案133可被認為包括第三通孔導電圖案及第三配線導電圖案二者。此外，第三配線部130W可設置於第三通孔部130V上且可具有與第三通孔部130V的水平寬度不同的水平寬度。可在單個製程中形成第三配線部130W與第三通孔部130V。因此，第三通孔部130V的第三導電圖案133可直接連接至第三配線部130W的第三導電圖案133。舉例而言，第三通孔部130V的第三導電圖案133與第三配線部130W的第三導電圖案133可一體地形成且彼此直接連接，而在所述第三導電圖案133之間沒有邊界。

第三晶種圖案131可不插置於第三通孔部130V的第三導電圖案133與第三配線部130W的第三導電圖案133之間。第三晶種圖案131可插置於第二重佈線圖案120與第三導電圖案133之間以及第三介電層103與第三導電圖案133之間，且可覆蓋第三配線部130W的第三導電圖案133的側壁133c。舉例而言，第 三晶種圖案131可設置於第三通孔部130V的第三導電圖案133的底表面、第三通孔部130V的第三導電圖案133的側壁及第三配線部130W的第三導電圖案133的底表面上，同時亦延伸至第三配線部130W的第三導電圖案133的側壁133c上。第三晶種圖案131可不覆蓋第三配線部130W的第三導電圖案133的頂表面。

參照圖1P，可移除第三阻劑圖案173，以暴露出第三介電層103的頂表面及第三配線部130W的側壁。第三配線部130W的側壁可對應於第三晶種圖案131的外壁。可在第三介電層103上形成第四介電層104且第四介電層104直接實體接觸第三配線部130W的側壁。第四介電層104可暴露出第三重佈線圖案130。

可在第四介電層104的頂表面及第三重佈線圖案130的頂表面上形成鈍化層107。鈍化層107可暴露出第三重佈線圖案130的頂表面的至少一部分。

可在第三重佈線圖案130的被暴露出的頂表面上形成導電接墊140且導電接墊140耦合至第三重佈線圖案130。導電接墊140可不在垂直方向上與電性連接至導電接墊140的第一重佈線圖案110的第一通孔部110V對準。舉例而言，在剖視圖中，導電接墊140可不與第一通孔部110V垂直地交疊。垂直方向可指示與第一介電層101的底表面垂直的方向。舉例而言，第一介電層101的底表面可在水平方向上延伸，而垂直方向可在與水平方向垂直的方向上延伸。導電接墊140可包含金屬材料，例如銅、鋁及/或鎢。

可如上所述一般製作重佈線基底100。重佈線基底100可包括介電圖案、第一重佈線圖案110、第二重佈線圖案120及第三重佈線圖案130、鈍化層107以及導電接墊140。介電圖案可包括第一介電層101、第二介電層102、第三介電層103及第四介電層104(依序堆疊於彼此的頂部上)。介電圖案的底表面可指第一介電層101的底表面。堆疊的介電層101、102、103及104的數目可發生變化及/或改變，且重佈線圖案110、120及130的數目亦可發生變化及/或改變。

參照圖1Q及圖1R，可在重佈線基底100上(例如，在鈍化層107上)設置半導體晶片200。半導體晶片200可包括半導體基底、位於半導體基底上的積體電路、耦合至積體電路的連接線以及耦合至連接線的晶片接墊205。晶片接墊205可設置於半導體晶片200的第一表面上。第一表面可對應於半導體晶片200的底表面。舉例而言，晶片接墊205可包含金屬，例如鋁。晶片接墊205可藉由連接線電性連接至半導體晶片200的積體電路。片語「電性連接/耦合」可包括「直接連接/耦合」或「藉由其他導電組件間接連接/耦合」的含義。半導體晶片200的積體電路中可包括電晶體。

半導體晶片200可設置於重佈線基底100上，以使得半導體晶片200的晶片接墊205能夠面對重佈線基底100。可在導電接墊140與晶片接墊205之間形成連接端子250且連接端子250可將導電接墊140與晶片接墊205電性連接。半導體晶片200可 藉由連接端子250電性連接至重佈線基底100。在此說明中，片語「電性連接至重佈線基底100」可意指半導體晶片200「電性連接至第一重佈線圖案110、第二重佈線圖案120及第三重佈線圖案130中的一或多者」。連接端子250可包括焊料、柱及凸塊類型連接件中的一或多者。舉例而言，連接端子250可包含導電材料，例如金屬。

可在重佈線基底100上形成模製層300且模製層300可覆蓋半導體晶片200。模製層300可覆蓋鈍化層107。模製層300可朝半導體晶片200與重佈線基底100之間的間隙進一步延伸，且可包封連接端子250。舉例而言，模製層300可包含介電聚合物，例如環氧模製化合物。另舉例而言，可在重佈線基底100與半導體晶片200之間的間隙之間設置底部填充圖案(未顯示)。之後，可移除載體基底900及載體黏合層905，以暴露出重佈線基底100的底表面或暴露出第一介電層101。在此種情形中，可進一步暴露出第一重佈線圖案110的一部分。

可在重佈線基底100的底表面上形成端子接墊410及外部連接端子400。外部連接端子400可形成於第一重佈線圖案110的被暴露出的底表面上。端子接墊410可設置於第一重佈線圖案110與外部連接端子400之間。舉例而言，端子接墊410可包含導電材料，例如金屬。外部連接端子400可藉由端子接墊410及重佈線圖案110、120及130耦合至晶片接墊205。因此，外部連接端子400與晶片接墊205可不在垂直方向上彼此對準。舉例而言， 外部連接端子400可不在垂直方向上與晶片接墊205垂直地交疊。可設置多個外部連接端子400，且所述多個外部連接端子400中的至少一者可不與半導體晶片200垂直地交疊。舉例而言，可具有多個外部連接端子400，且所述多個外部連接端子中的至少一者可不與半導體晶片200垂直地交疊。因此，外部連接端子400可增大組件佈置的自由度。舉例而言，外部連接端子400可包含導電材料，例如金屬。外部連接端子400可包括焊料、柱及凸塊中的一或多者。可藉由以上揭露的示例性實施例來製作半導體封裝1。半導體封裝1可為例如扇出型半導體封裝(fan-out semiconductor package)。根據一些實施例，可藉由例如後晶片製程(chip-last process)來製作半導體封裝1。以下將進一步詳細揭露第一重佈線圖案110、第二重佈線圖案120及第三重佈線圖案130。

第一重佈線圖案110可包括多個第一通孔部110V及多個第一配線部110W。可在所述多個第一配線部110W中的相鄰的第一配線部110W之間設置相對小的最小間隔D1。舉例而言，最小間隔D1可對應於多個第一配線部110W中的最靠近的一對第一配線部110W(最接近的兩個第一配線部110W)之間的距離。另外，相對小的最小寬度W1可被設置成所述多個第一配線部110W中的最窄的第一配線部110W的寬度。所述多個第一配線部110W的最小寬度W1可指所述多個第一配線部110W中的最窄的(最小的)第一配線部110W的最小寬度。舉例而言，第一配線部110W中的 任何相鄰的第一配線部之間的最小間隔D1可介於0.1微米至5微米的範圍內。舉例而言，所述多個第一配線部110W中的最靠近的一對第一配線部110W之間的最小間隔D1可介於0.1微米至5微米的範圍內。此外，且舉例而言，所述多個第一配線部110W的最小寬度W1可介於0.1微米至5微米的範圍內。由於第一配線部110W具有相對小的最小寬度W1及最小間隔D1，因此第一配線部110W可能容易受到損壞。舉例而言，當第一配線部110W在第一配線部110W的側壁處受到損壞時，半導體封裝1的可靠性可能會降低。

第一導電圖案113與第二介電層102之間可具有相對低的黏合力。當第一導電圖案113的側壁113c直接實體接觸第二介電層102時，且當半導體封裝1持續運作時，第一導電圖案113可能會對第一導電圖案113的側壁113c造成損壞(例如，氧化)。在一些實施例中，可自第二介電層102剝離第一導電圖案113的側壁113c。

根據一些實施例，在第一配線部110W中的每一者中，第一晶種圖案111可設置於第二介電層102與第一導電圖案113的側壁113c之間。第一晶種圖案111可保護第一導電圖案113免受外部應力的影響。在第一配線部110W中的每一者中，第一晶種圖案111可防止對第一導電圖案113的側壁113c造成損壞。第一晶種圖案111可對第二介電層102具有優異的黏合力。舉例而言，第一晶種圖案111與第二介電層102之間的第一黏合力可大 於第一導電圖案113與第二介電層102之間的第二黏合力。因此，可防止第一導電圖案113的側壁113c自第二介電層102分層。根據一些實施例，重佈線基底100及半導體封裝1可相對增大重佈線基底100及半導體封裝1的可靠性。

第三重佈線圖案130可包括多個第三通孔部130V及多個第三配線部130W。所述多個第三配線部130W中的最靠近的一對第三配線部130W之間的最小間隔D3可介於例如0.1微米至5微米的範圍內。所述多個第三配線部130W中的最窄的第三配線部130W的最小寬度W3可介於例如0.1微米至5微米的範圍內。第三配線部130W的最小寬度W3可指第三配線部130W的各種個別寬度中的最小寬度。在一些實施例中，由於第三配線部130W具有相對小的最小寬度W3及最小間隔D3，因此當第三配線部130W對第三配線部130W的側壁造成損壞時，重佈線基底100的可靠性可能會降低。根據一些實施例，在每一第三配線部130W中，第三晶種圖案131可設置於第四介電層104與第三導電圖案133的側壁133c之間。第三晶種圖案131可防止對每一第三配線部130W的第三導電圖案133的側壁133c造成損壞。第三晶種圖案131可防止每一第三配線部130W的第四介電層104與第三導電圖案133之間的分層。因此，重佈線基底100及半導體封裝1可進一步增大重佈線基底100及半導體封裝1的可靠性。

以上參照圖11至圖1K論述的第二重佈線圖案120的形成時可不包括平坦化製程。因此，可簡化第二重佈線圖案120的 製作。在一些實施例中，由於在形成第二重佈線圖案120時不包括平坦化製程，因此第二導電圖案123在第二導電圖案123的頂表面上可具有較第一導電圖案113的頂表面上的表面粗糙度大的表面粗糙度。

在每一第二配線部120W中，第二晶種圖案121可不延伸至第二導電圖案123的側壁123c上。第二配線部120W的第二導電圖案123的側壁123c可直接實體接觸第三介電層103。

第二重佈線圖案120可包括多個第二通孔部120V及多個第二配線部120W。第二配線部120W之間的最小間隔D2可大於：(1)第一配線部110W之間的最小間隔D1及(2)第三配線部130W之間的最小間隔D3。第二配線部120W之間的最小間隔D2可大於例如5微米。舉例而言，第二配線部120W之間的最小間隔D2可大於5微米且等於或小於10微米。第二配線部120W的最小寬度W2可大於第一配線部110W的最小寬度W1且大於第三配線部130W的最小寬度W3。第二配線部120W的最小寬度W2可指第二配線部120W的各種寬度中的最小寬度。第二配線部120W的最小寬度W2可大於5微米，例如大於5微米且等於或小於10微米。由於第二配線部120W具有相對較大的最小寬度W2及最小間隔D2，因此即使當第二配線部120W中的至少一者對第二導電圖案123的側壁123c造成損壞時，所述損壞亦可不影響或甚至極其輕微地影響重佈線基底100的可靠性。舉例而言，在製造過程期間可能發生的對側壁123c的損壞可對重佈線基底100的整體可靠性 具有忽略不計的影響及/或防止/抑制重佈線基底100的整體可靠性。

圖2A至圖2F、圖2H至圖2K及圖2M例示出顯示根據一些示例性實施例的製作半導體封裝的方法的剖視圖。圖2G例示出顯示圖2F所示區段I的放大圖。圖2L例示出顯示圖2K所示區段I的放大圖。圖2N例示出顯示圖2M所示區段I的放大圖。為易於闡釋及簡明起見，以下可省略對上述內容的重複說明。

參照圖2A，可在載體基底900上形成第一介電層101、第一晶種層111P及第一阻劑圖案171。載體黏合層905可進一步插置於載體基底900與第一介電層101之間。

根據一些實施例，可如以上參照圖1A至圖1C論述一般形成第一介電層101。可在第一介電層101中形成第一孔181，且第一孔181可具有錐形形狀。

可在第一孔181中及第一介電層101的頂表面上形成第一晶種層111P。第一晶種層111P可共形地覆蓋第一孔181的底表面及側壁以及第一介電層101的頂表面。第一晶種層111P可包含導電材料，例如鈦。

可在第一晶種層111P上形成第一阻劑圖案171。可在第一阻劑圖案171中形成第一溝槽191且第一溝槽191可暴露出第一晶種層111P的頂表面。當在平面圖中觀察時，第一溝槽191的至少一部分可與第一孔181垂直地交疊。第一溝槽191在第一溝槽191的底表面與側壁之間可具有85°至95°的夾角。

參照圖2B，可在第一孔181及第一溝槽191中形成第一導電圖案113且第一導電圖案113可覆蓋第一晶種層111P。可藉由執行電鍍製程形成第一導電圖案113，其中第一晶種層111P用作電極。第一導電圖案113可不延伸至第一阻劑圖案171的頂表面上。因此，形成第一導電圖案113可不需要單獨進行平坦化製程。舉例而言，第一導電圖案113可包含金屬，例如銅。

參照圖2C，可移除第一阻劑圖案171，以暴露出第一晶種層111P的第一部分。可藉由蝕刻製程移除第一晶種層111P的被暴露出的第一部分，以暴露出第一介電層101的頂表面。在蝕刻製程中，第一導電圖案113可相對於第一晶種層111P具有蝕刻選擇性。第一晶種層111P的第二部分可設置於第一導電圖案113的底表面上，且因此可不會被蝕刻製程移除。在蝕刻製程之後，第一晶種層111P的剩餘的第二部分可被形成為第一晶種圖案111。因此，可形成第一重佈線圖案110。第一重佈線圖案110可包括第一晶種圖案111及第一導電圖案113。

第一重佈線圖案110可具有設置於第一介電層101的第一孔181中的第一通孔部110V。第一通孔部110V可具有與第一孔181的形狀對應的形狀。在第一通孔部110V的底表面與側壁之間可形成100°至150°的第一夾角θ1。

第一重佈線圖案110可具有第一配線部110W，第一配線部110W設置於第一通孔部110V上且連接至第一通孔部110V。第一配線部110W的至少一部分可延伸至第一介電層101的頂表 面上。第一配線部110W可具有與圖2A中論述的第一溝槽191的形狀對應的形狀。舉例而言，第一配線部110W的底表面與側壁之間的第二夾角θ2可小於第一夾角θ1。舉例而言，第二夾角θ2可介於85°至95°的範圍內。

第一重佈線圖案110可包括多個第一配線部110W及多個第一通孔部110V。第一配線部110W中的每一者可具有大於5微米且等於或小於10微米的最小寬度W1。所述多個第一配線部110W中的最靠近的一對第一配線部110W之間的最小間隔D1可大於5微米且等於或小於10微米。因此，即使當第一配線部110W對第一配線部110W的側壁造成損壞時，所述損壞亦可對第一重佈線圖案110的可靠性沒有影響或具有極輕微的影響(可忽略不計的影響)。根據一些實施例，在形成第一重佈線圖案110時可不單獨執行平坦化製程。因此，可簡化第一重佈線圖案110的製作。在每一第一配線部110W中，第一晶種圖案111可不覆蓋第一導電圖案113的側壁113c。在下文中，為使說明簡明起見，將闡釋單個第一配線部110W及單個第一通孔部110V。

參照圖2D，可在第一介電層101上形成第二介電層102，且第二介電層102可覆蓋第一介電層101的頂表面、第一配線部110W的側壁及第一配線部110W的頂表面。第二介電層102可在實體上接觸第一配線部110W的第一導電圖案113的側壁113c。舉例而言，第二介電層102可直接接觸第一配線部110W的第一導電圖案113的側壁113c，而在第二介電層102與第一配線部 110W的第一導電圖案113的側壁113c之間不存在任何中間元件。第二介電層102可包含例如感光性聚合物。可在第二介電層102中形成第二孔182且第二孔182可暴露出第一重佈線圖案110的頂表面。作為對第二介電層102進行固化製程的結果，第二孔182在第二孔182的底表面與側壁之間可具有110°至150°的夾角。可在第二介電層102上形成第二阻劑圖案172。第二阻劑圖案172可具有第二溝槽192。第二溝槽192可在空間上連接至第二孔182且可暴露出第二介電層102的頂表面的至少一部分。第二阻劑圖案172可包含光阻材料，且因此在形成第二阻劑圖案172時不需要單獨進行固化製程。第二阻劑圖案172在第二阻劑圖案172的底表面與側壁之間可具有85°至95°的夾角。

參照圖2E，可在第二孔182及第二溝槽192中形成第二晶種層121P及第二導電層123P。第二晶種層121P可共形地覆蓋第一重佈線圖案110的被暴露出的頂表面、第二介電層102的內壁及頂表面以及第二阻劑圖案172的頂表面。第二導電層123P可覆蓋第二晶種層121P，同時填充第二孔182及第二溝槽192。舉例而言，可藉由執行電鍍製程形成第二導電層123P，其中第二晶種層121P用作電極。第二導電層123P可延伸至第二阻劑圖案172的頂表面上。可藉由與參照圖1D論述的用於形成第一晶種層111P及第一導電層113P的方法相同或實質上相同或者相似的方法分別形成第二晶種層121P及第二導電層123P。如本文中所使用的用語「實質上相同」應被理解為具有非常接近相同的含義，具有非 實質性及/或微小的差異(例如，不完全相同)。另外，舉例而言，差異可能是由於製造公差造成的，且對於熟習此項技術者而言是不重要的。

參照圖2F及圖2G，第二晶種層121P及第二導電層123P可經歷平坦化製程以形成第二晶種圖案121及第二導電圖案123。平坦化製程可移除形成於第二阻劑圖案172上的第二晶種層121P及第二導電層123P，進而形成第二晶種圖案121及第二導電圖案123。第二晶種圖案121及第二導電圖案123中的每一者可被限定於第二孔182及第二溝槽192中。因此，可形成第二重佈線圖案120。第二重佈線圖案120可包括第二晶種圖案121及第二導電圖案123。在第二晶種圖案121上，第二導電圖案123可填充第二孔182及第二溝槽192。第二導電圖案123及第二晶種圖案121可分別包括與上述第二導電圖案123及第二晶種圖案121的材料相同或相似的材料。

第二重佈線圖案120可包括多個第二通孔部120V及多個第二配線部120W。第二通孔部120V及第二配線部120W可相似於以上參照圖1J及圖1K論述的第二通孔部120V及第二配線部120W。舉例而言，如圖2G中所示，每一第二通孔部120V的底表面與側壁之間的第三夾角θ3可大於每一第二配線部120W的底表面與側壁之間的第四夾角θ4。第三夾角θ3可介於110°至150°的範圍內，且第四夾角θ4可介於85°至95°的範圍內。

在一些實施例中，如圖2G中所示，可在第二配線部120W 之間設置相對小的最小間隔D2，且可在第二配線部120W中設置相對小的最小寬度W2。舉例而言，所述多個第二配線部120W中的最靠近的一對第二配線部120W之間的最小間隔D2可介於0.1微米至5微米的範圍內。所述多個第二配線部120W中的最窄的第二配線部120W的最小寬度W2可介於例如0.1微米至5微米的範圍內。第二通孔部120V中的每一者可包括第二晶種圖案121及第二導電圖案123，且第二配線部120W中的每一者可包括第二晶種圖案121及第二導電圖案123。在第二配線部120W中的每一者中，第二晶種圖案121可覆蓋第二導電圖案123的側壁123c，且因此可防止第二導電圖案123對側壁123c造成損壞。

參照圖2H，可移除第二阻劑圖案172，以暴露出第二配線部120W的側壁及第二介電層102的頂表面。第二配線部120W的側壁可對應於第二晶種圖案121的外壁。

參照圖2I，可在第二介電層102上形成第三介電層103且第三介電層103可覆蓋第二介電層102的頂表面及第二重佈線圖案120的頂表面。第二晶種圖案121可插置於第三介電層103與第二導電圖案123的側壁123c之間。可在第三介電層103中形成第三孔183且第三孔183可暴露出第二重佈線圖案120的頂表面。可藉由與以上參照圖1M論述的方法相同或實質上相同的方法或者相似的方法形成第三介電層103及第三孔183。第三孔183可具有錐形形狀。

可在第三孔183的底表面及側壁上以及第三介電層103 的頂表面上共形地形成第三晶種層131P。

可在第三晶種層131P上形成第三阻劑圖案173。可在第三阻劑圖案173中形成第三溝槽193。第三溝槽193可與第三孔183交疊且可暴露出第三晶種層131P。可不需要對第三阻劑圖案173執行固化製程。因此，第三阻劑圖案173在第三阻劑圖案173的側壁與底表面之間可具有約85°至約95°的夾角。

參照圖2J，可在第三孔183及第三溝槽193中形成第三導電圖案133且第三導電圖案133可覆蓋第三晶種層131P。可藉由執行電鍍製程形成第三導電圖案133，其中第三晶種層131P用作電極。第三導電圖案133可填充第三孔183且可不延伸至第三阻劑圖案173的頂表面上。可如虛線所示移除第三阻劑圖案173，且因此可暴露出第三晶種層131P的第一部分。

參照圖2K及圖2L，可藉由蝕刻製程移除第三晶種層131P的被暴露出的第一部分，以暴露出第三介電層103的頂表面。在蝕刻製程中，第三導電圖案133可相對於第三晶種層131P具有蝕刻選擇性。第三導電圖案133可使第三晶種層131P具有不暴露於蝕刻製程的第二部分。在蝕刻製程之後，第三晶種層131P的剩餘的第二部分可被形成為第三晶種圖案131。因此，可形成第三重佈線圖案130。第三重佈線圖案130可包括第三晶種圖案131及第三導電圖案133。如圖2L中所示，第三通孔部130V在第三通孔部130V的底表面與側壁之間可具有約100°至約150°的第五夾角θ5。第三配線部130W可在第三配線部130W的底表面與側壁之間 具有第六夾角θ6，且第六夾角θ6可小於第五夾角θ5。舉例而言，第六夾角θ6可介於約85°至約95°的範圍內。

根據一些實施例，在形成第三重佈線圖案130時可不單獨執行平坦化製程。因此，可簡化第三重佈線圖案130的製作。在第三配線部130W中的每一者中，第三晶種圖案131可不覆蓋第三配線部130W的第三導電圖案133的側壁133c。

第三重佈線圖案130可包括多個第三配線部130W及多個第三通孔部130V。如圖2K中所示，可對第三配線部130W設置相對大的最小寬度W3，且可在第三配線部130W之間設置相對大的最小間隔D3。舉例而言，第三配線部130W的最小寬度W3可大於5微米且等於或小於10微米。舉例而言，第三配線部130W中的最窄的(最小的)第三配線部130W的最小寬度W3可大於5微米且等於或小於10微米。第三配線部130W之間的最小間隔D3可大於5微米且等於或小於10微米。舉例而言，多個第三配線部130W中的最靠近的一對第三配線部130W之間的最小間隔D3可大於5微米且等於或小於10微米。在第三配線部130W中的每一者中，第三晶種圖案131不覆蓋第三導電圖案133的側壁133c。因此，若製造製程無意中對側壁133c造成損壞，則可不會對第三重佈線圖案130的特性(可靠性)產生影響或產生極輕微的影響。

可在第三介電層103上形成第四介電層104。第四介電層104可直接實體接觸每一第三配線部130W的第三導電圖案133的側壁133c。

可在第四介電層104的頂表面及第三重佈線圖案130的頂表面上形成鈍化層107。鈍化層107可暴露出第三重佈線圖案130的頂表面的至少一部分。可在第三重佈線圖案130的被暴露出的頂表面上形成導電接墊140且導電接墊140耦合(連接)至第三重佈線圖案130。鈍化層107及導電接墊140可相同於或實質上相同於以上參照圖1P論述的鈍化層107及導電接墊140。

可如上所述一般製作重佈線基底100。重佈線基底100可包括介電圖案、第一重佈線圖案110、第二重佈線圖案120及第三重佈線圖案130、鈍化層107以及導電接墊140。介電圖案可包括第一介電層101、第二介電層102、第三介電層103及第四介電層104。堆疊的介電層101、102、103及104的數目以及重佈線圖案110、120及130的數目並非僅限於所示的數目，而是可發生變化及/或改變。

與圖2L所示的不同，第一晶種圖案111可在第二介電層102與第一配線部110W的第一導電圖案113的側壁113c之間進一步延伸。在一些實施例中，第三晶種圖案131可在第四介電層104與第三配線部130W的第三導電圖案133的側壁133c之間進一步延伸。

參照圖2M及圖2N，可在重佈線基底100上設置半導體晶片200，以使得半導體晶片200的晶片接墊205能夠面對重佈線基底100。在導電接墊140與晶片接墊205之間可形成連接端子250。

可在重佈線基底100上形成模製層300且模製層300可覆蓋半導體晶片200。模製層300可覆蓋鈍化層107。模製層300可進一步延伸至半導體晶片200與鈍化層107之間的間隙中且可包封連接端子250。

之後，可移除載體基底900及載體黏合層905，以暴露出重佈線基底100的底表面，例如暴露出第一介電層101及第一重佈線圖案110。可在重佈線基底100的底表面上形成端子接墊410及外部連接端子400。半導體晶片200的佈置、模製層300的形成以及外部連接端子400的形成可相同於或實質上相同於參照圖1Q及圖1R論述的半導體晶片200的佈置、模製層300的形成以及外部連接端子400的形成。可藉由上述製程製作半導體封裝1A。

圖3A例示出顯示根據一些示例性實施例的半導體封裝的剖視圖。圖3B例示出顯示圖3A所示區段I的放大圖。以下將省略對上述相同的部件的重複說明。

參照圖3A及圖3B，半導體封裝1B可包括重佈線基底100、半導體晶片200、模製層300及外部連接端子400。重佈線基底100可包括介電圖案、第一重佈線圖案110、第二重佈線圖案120及第三重佈線圖案130、鈍化層107以及導電接墊140。介電圖案可包括堆疊的第一介電層101、第二介電層102、第三介電層103及第四介電層104。第一重佈線圖案110及第三重佈線圖案130可相同於或實質上相同於或者相似於以上參照圖1Q及圖1R論述的第一重佈線圖案110及第三重佈線圖案130。舉例而言，在第一 配線部110W中的每一者中，第一晶種圖案111可插置於第二介電層102與第一導電圖案113的側壁之間，且因此第二介電層102可不實體接觸第一導電圖案113的側壁。在第三配線部130W中的每一者中，第三晶種圖案131可插置於第四介電層104與第三導電圖案133的側壁之間。第二重佈線圖案120可相同於或實質上相同於或者相似於以上參照圖2M及圖2N論述的第二重佈線圖案120。舉例而言，在第二配線部120W中的每一者中，第二晶種圖案121可插置於第三介電層103與第二導電圖案123的側壁之間，且因此第三介電層103可不直接實體接觸第二導電圖案123的側壁。半導體晶片200、模製層300及外部連接端子400可相同於或實質上相同於或者相似於以上參照圖1Q及圖1R論述的半導體晶片200、模製層300及外部連接端子400。

圖4A及圖4B例示出顯示根據一些示例性實施例的製作半導體封裝的方法的剖視圖。以下將省略重複說明。

參照圖4A，可在載體基底900上形成重佈線基底100。重佈線基底100可包括第一介電層101、第二介電層102、第三介電層103及第四介電層104、第一重佈線圖案110、第二重佈線圖案120及第三重佈線圖案130、導電接墊140以及鈍化層107。重佈線基底100的形成可相同於或實質上相同於或者相似於以上參照圖2A至圖2L論述的重佈線基底100的形成。在一些實施例中，可以例如面板級或晶圓級形成重佈線基底100。

可在重佈線基底100上設置半導體晶片200，以使半導體 晶片200的晶片接墊205面對重佈線基底100。可在導電接墊140與晶片接墊205之間形成連接端子250。在此種情形中，可在重佈線基底100上安裝多個半導體晶片200。半導體晶片200可側向地設置且在水平方向上彼此間隔開。可在重佈線基底100的頂表面上設置模製層300且模製層300可覆蓋半導體晶片200。之後，可移除載體基底900，以暴露出第一介電層101的底表面及第一重佈線圖案110的底表面。

參照圖4B，可在重佈線基底100的被暴露出的底表面上形成端子接墊410及外部連接端子400。可沿點劃線對模製層300及重佈線基底100進行切割，且因此可將多個半導體封裝1A彼此分離。與圖4B中所示的不同，可藉由與以上參照圖1A至圖1P論述的方法相同或實質上相同或者相似的方法形成重佈線基底100。在此種情形中，可形成多個以上參照圖1Q及圖1R論述的半導體封裝1。

在此說明中，可以晶片級、面板級或晶圓級來製作半導體封裝。為便於說明及簡明起見，以下將闡釋單個半導體封裝，但製作半導體封裝的方法並非僅限於晶片級製作。

圖5A至圖5D及圖5F至圖5J各自例示出顯示根據一些示例性實施例的製作半導體封裝的方法的剖視圖。圖5E例示出顯示圖5D所示區段I的放大圖。圖5K例示出顯示圖5J所示區段I的放大圖。為便於說明，在闡釋圖5A至圖5K時，將基於例示出特定組件的圖來論述特定組件的頂表面及底表面。以下將省略對 相同組件的重複說明。

參照圖5A，可在載體基底900上設置半導體晶片200及模製層300。半導體晶片200可具有面對載體基底900的第一表面200b。可在半導體晶片200的第一表面200b上設置多個晶片接墊205。第一表面200b可對應於半導體晶片200的底表面。模製層300可形成於載體基底900上且可覆蓋半導體晶片200的至少一部分。舉例而言，模製層300可覆蓋半導體晶片200的頂表面及側向表面。與圖5A中所示的不同，模製層300可覆蓋半導體晶片200的側向表面，但可暴露出半導體晶片200的頂表面。之後，可移除載體基底900，以暴露出半導體晶片200的第一表面200b及模製層300的底表面。半導體晶片200與模製層300可上下顛倒。

參照圖5B，可在模製層300及半導體晶片200的第一表面200b上形成第一介電層101及第一阻劑圖案171。可在第一介電層101中形成第一孔181且第一孔181可暴露出半導體晶片200的晶片接墊205。第一阻劑圖案171可形成於第一介電層101上。可在第一阻劑圖案171中形成第一溝槽191且第一溝槽191可在空間上連接至第一孔181。第一溝槽191可暴露出第一介電層101的一部分。第一介電層101、第一孔181、第一阻劑圖案171及第一溝槽191的形成可相同於或實質上相同於或者相似於以上參照圖1A至圖1C論述的第一介電層101、第一孔181、第一阻劑圖案171及第一溝槽191的形成。

參照圖5C，可在第一孔181及第一溝槽191中形成第一 晶種層111P及第一導電層113P。第一晶種層111P及第一導電層113P可延伸至第一阻劑圖案171的頂表面上。第一晶種層111P及第一導電層113P的形成可相同於或實質上相同於或者相似於以上參照圖1D論述的第一晶種層111P及第一導電層113P的形成。在一些實施例中，第一晶種層111P可在實體上接觸晶片接墊205。

參照圖5D及圖5E，第一晶種層111P及第一導電層113P可經歷平坦化製程以形成第一晶種圖案111及第一導電圖案113。作為平坦化製程的結果，第一晶種層111P及第一導電層113P可被自第一阻劑圖案171的頂表面移除，此可使得形成第一晶種圖案111及第一導電圖案113。因此，可形成第一重佈線圖案110。第一重佈線圖案110可包括第一晶種圖案111及第一導電圖案113。在第一晶種圖案111上，第一導電圖案113可填充第一孔181及第一溝槽191。

第一重佈線圖案110可包括多個第一通孔部110V及多個第一配線部110W。第一通孔部110V及第一配線部110W可相同於或實質上相同於或者相似於以上參照圖1E及圖1F論述的第一通孔部110V及第一配線部110W。舉例而言，第一配線部110W的最小寬度W1可介於0.1微米至5微米的範圍內。舉例而言，所述多個第一配線部110W中的最窄的(最小的)第一配線部110W的最小寬度W1可介於0.1微米至5微米的範圍內。第一配線部110W之間的最小間隔D1可介於0.1微米至5微米的範圍內。舉例而言，所述多個第一配線部110W中的最靠近的一對第一配線 部110W之間的最小間隔D1可介於0.1微米至5微米的範圍內。在第一配線部110W中的每一者中，第一晶種圖案111可覆蓋第一導電圖案113的側壁113c。然而，與圖1E及圖1F所例示的不同，第一通孔部110V可電性連接至對應的晶片接墊205。在下文中，為便於說明及簡明起見，將闡釋單個第一配線部110W及單個第一通孔部110V。

參照圖5F，可移除第一阻劑圖案171，以暴露出第一介電層101的頂表面及第一配線部110W的側壁。

參照圖5G，可在第一介電層101上形成第二介電層102且第二介電層102可覆蓋第一介電層101的頂表面、第一配線部110W的側壁及第一配線部110W的頂表面。第一晶種圖案111可插置於第二介電層102與第一配線部110W的第一導電圖案113的側壁113c之間。可在第二介電層102中形成第二孔182且第二孔182可暴露出第一重佈線圖案110的頂表面。

可在第二介電層102上形成第二晶種層121P。可在第二晶種層121P上形成第二阻劑圖案172。第二阻劑圖案172可具有暴露出第二晶種層121P的第二溝槽192。第二溝槽192的至少一部分可與第二孔182垂直地交疊。可藉由與以上參照圖1H至圖1J論述的方法相同或實質上相同或者相似的方法形成第二介電層102、第二孔182、第二晶種層121P、第二阻劑圖案172及第二溝槽192。

可在第二溝槽192及第二孔182中形成第二導電圖案123 且第二導電圖案123可覆蓋第二晶種層121P。第二導電圖案123可不延伸至第二阻劑圖案172的頂表面上。之後，可如虛線所例示移除第二阻劑圖案172，且因此第二晶種層121P的第一部分可在其頂表面處被暴露出且第二配線部120W可在其側壁處被暴露出。

參照圖5H，可對第二晶種層121P的被暴露出的第一部分進行蝕刻，以暴露出第二介電層102。在蝕刻製程之後，第二晶種層121P的剩餘的第二部分可被形成為第二晶種圖案121。第二晶種圖案121可設置於第二導電圖案123與第二介電層102之間。因此，可形成第二重佈線圖案120。

第二重佈線圖案120可包括多個第二通孔部120V及多個第二配線部120W。所述多個第二配線部120W中的一對第二配線部120W之間的最小間隔D2可大於5微米且等於或小於10微米。所述多個第二配線部120W中的最窄的第二配線部120W可具有大於5微米且等於或小於10微米的最小寬度W2。根據一些實施例，在形成第二重佈線圖案120時可不單獨執行平坦化製程，此可使得簡化第二重佈線圖案120的製作。在第二配線部120W中的每一者中，第二晶種圖案121可不覆蓋第二導電圖案123的側壁123c。舉例而言，每一第二配線部120W的每一垂直側壁表面可不被第二晶種圖案121覆蓋。

參照圖5I，可在第三介電層103上形成第四介電層104、第三重佈線圖案130及鈍化層107。可藉由與圖1P中論述的方法 相同或實質上相同的方法形成第四介電層104、第三重佈線圖案130及鈍化層107。舉例而言，第三重佈線圖案130可包括多個第三通孔部130V及多個第三配線部130W。所述多個第三配線部130W中的最靠近的一對第三配線部130W之間的最小間隔D3可大於5微米且等於或小於10微米。所述多個第三配線部130W中的最窄的第三配線部130W可具有大於5微米且等於或小於10微米的最小寬度W3。根據一些實施例，在形成第三重佈線圖案130時可不單獨執行平坦化製程，此可使得簡化第三重佈線圖案130的製作。在第三配線部130W中的每一者中，第三晶種圖案131可不覆蓋第三導電圖案133的側壁133c。舉例而言，每一第三配線部130W的每一垂直側壁表面可不被第三晶種圖案131覆蓋。

可藉由以上論述的實例來製作重佈線基底100。重佈線基底100可包括介電圖案、第一重佈線圖案110、第二重佈線圖案120及第三重佈線圖案130以及鈍化層107。介電圖案可包括第一介電層101、第二介電層102、第三介電層103及第四介電層104。可在被鈍化層107暴露出的第三重佈線圖案130上形成端子接墊410。可在端子接墊410上形成外部連接端子400。

參照圖5J及圖5K，重佈線基底100、半導體晶片200及模製層300可上下顛倒，以使重佈線基底100面朝下。因此可製作半導體封裝1C。

根據一些實施例，可藉由例如先晶片製程(chip-first process)製作半導體封裝1C。第一重佈線圖案110可直接接觸晶 片接墊205。第二晶種圖案121與半導體晶片200之間的最小間隔可小於第二導電圖案123與半導體晶片200之間的最小間隔。第三晶種圖案131與半導體晶片200之間的最小間隔可小於第三導電圖案133與半導體晶片200之間的最小間隔。

圖6A例示出顯示根據一些示例性實施例的半導體封裝的剖視圖。以下將省略對上述相同組件的重複說明。

參照圖6A，半導體封裝1D可包括重佈線基底100、半導體晶片200及模製層300，且可更包括導電結構350。重佈線基底100可包括介電層101、102、103及104、重佈線圖案110、120及130以及多個導電接墊140。舉例而言，可藉由以上參照圖2A至圖2L論述的方法製作重佈線基底100。在一些實施例中，可藉由以上參照圖1A至圖1P論述的方法製作重佈線基底100。在一些實施例中，重佈線基底100可相同於或實質上相同於參照圖3A及圖3B論述的重佈線基底100。

半導體晶片200及模製層300可相同於或實質上相同於或者相似於以上參照圖1Q及圖1R論述的半導體晶片200及模製層300。舉例而言，半導體晶片200可藉由連接端子250電性連接至導電接墊140中的至少一者。

導電結構350可設置於重佈線基底100上及模製層300中。導電結構350可側向地設置且與半導體晶片200間隔開。導電結構350可耦合至導電接墊140。導電結構350可藉由重佈線圖案110、120及130電性連接至外部連接端子400或半導體晶片 200。導電結構350可包括例如金屬柱。

模製層300可形成於重佈線基底100上且可覆蓋半導體晶片200。模製層300可覆蓋導電結構350的側壁且可暴露出導電結構350的頂表面。

半導體封裝1D可更包括上部重佈線層500。上部重佈線層500可設置於模製層300的頂表面及導電結構350的頂表面上。上部重佈線層500可包括上部介電圖案、第一上部重佈線圖案510、第二上部重佈線圖案520及上部接墊540。上部介電圖案可包括堆疊的第一上部介電層501、第二上部介電層502及第三上部介電層503。第一上部介電層501可覆蓋模製層300。第一上部介電層501、第二上部介電層502及第三上部介電層503可包含感光性聚合物。

第一上部重佈線圖案510可包括第一上部通孔部510V及第一上部配線部510W。第一上部通孔部510V可設置於第一上部介電層501中且耦合(連接)至導電結構350。第一上部配線部510W可設置於第一上部通孔部510V及第一上部介電層501上。第一上部配線部510W可設置於對應的第一上部通孔部510V上且連接至對應的第一上部通孔部510V。每一第一上部配線部510W可具有較對應的第一上部通孔部510V的寬度或長度大的寬度或長度。另外，在剖視圖中，一些第一上部配線部510W可不具有對應的第一上部通孔部510V。舉例而言，如圖6A中所示，在剖視圖中，存在四個上部配線部510W(頁面的中心)不具有對應的 第一上部通孔部510V。第一上部配線部510W的最小寬度W4可介於例如0.1微米至5微米的範圍內。第一上部配線部510W的最小寬度W4可指所述多個第一上部配線部510W中的一個第一上部配線部510W的最小寬度。最靠近的一對第一上部配線部510W之間的最小間隔D4可介於例如0.1微米至5微米的範圍內。第一上部配線部510W中的每一者可包括第一上部晶種圖案511及第一上部導電圖案513。第一上部通孔部510V中的每一者可包括第一上部晶種圖案511及第一上部導電圖案513。舉例而言，第一上部導電圖案513可包含金屬，例如銅。每一對應的第一上部通孔部510V的對應的第一上部導電圖案513可直接連接至對應的第一上部配線部510W的第一上部導電圖案513。第一上部晶種圖案511可不插置於第一上部通孔部510V的第一上部導電圖案513與第一上部配線部510W的第一上部導電圖案513之間。

第一上部晶種圖案511可插置於第一上部導電圖案513與導電結構350之間且位於第一上部導電圖案513與第一上部介電層501之間，且可設置於第一上部配線部510W的第一上部導電圖案513的側壁513c上。第一上部晶種圖案511可防止第一上部介電層501與第一上部配線部510W的第一上部導電圖案513的側壁513c之間的實體接觸(直接實體接觸)。因此，可防止第一上部導電圖案513對第一上部導電圖案513的側壁513c造成損壞。舉例而言，第一上部晶種圖案511可包含金屬，例如鈦及/或鉭。可藉由與以上參照圖1A至圖1E論述的用於形成第一重佈線 圖案110的方法相同或實質上相同或者相似的方法形成第一上部重佈線圖案510。

第二上部重佈線圖案520可設置於第二上部介電層502及第三上部介電層503中，且設置於第一上部介電層501上且電性連接至第一上部重佈線圖案510。舉例而言，第二上部配線部520W可設置於第三上部介電層503中且位於第二上部介電層502上。另外，第二上部通孔部520V可設置於第二上部介電層502中且位於第一上部介電層501上。可藉由與以上參照圖1H至圖1L論述的用於形成第二重佈線圖案120的方法相同或實質上相同或者相似的方法形成第二上部重佈線圖案520。第二上部重佈線圖案520可包括第二上部通孔部520V及第二上部配線部520W。第二上部通孔部520V可設置於第二上部介電層502中。第二上部通孔部520V可設置於第一上部配線部510W上且耦合至(連接至)第一上部配線部510W。第二上部通孔部520V中的每一者可包括第二上部晶種圖案521及第二上部導電圖案523。

第二上部配線部520W可設置於第二上部通孔部520V及第二上部介電層502的頂表面上。第二上部配線部520W可設置於對應的第二上部通孔部520V上且連接至對應的第二上部通孔部520V。第二上部配線部520W在水平方向上可各自具有較對應的第二上部通孔部520V的寬度或長度大的寬度或長度。第二上部配線部520W中的每一者可具有例如大於5微米且等於或小於10微米的最小寬度。最靠近的一對第二上部配線部520W之間的最 小間隔可例如大於5微米且等於或小於10微米。第二上部配線部520W中的每一者可包括第二上部晶種圖案521及第二上部導電圖案523。第二上部晶種圖案521可插置於第二上部導電圖案523與第一上部重佈線圖案510之間，且位於第二上部導電圖案523與第二上部介電層502之間。第二上部晶種圖案521可不延伸至第二上部配線部520W的第二上部導電圖案523的側壁523c上。第二上部配線部520W的第二上部導電圖案523的側壁523c可直接實體接觸第三上部介電層503。舉例而言，第二上部晶種圖案521可包含金屬，例如鈦及/或鉭。

第二上部導電圖案523可設置於第二上部晶種圖案521上。第二上部通孔部520V中的每一者的第二上部導電圖案523可直接連接至對應的第二上部配線部520W的第二上部導電圖案523。第二上部晶種圖案521可不插置於第二上部通孔部520V的第二上部導電圖案523與第二上部配線部520W的第二上部導電圖案523之間。舉例而言，參見圖6A中的第二上部配線部520W(左側)與第二上部通孔部520V(左側)之間的虛線，所述虛線表示前面闡釋的第二上部晶種圖案521「可不插置」的對應的區。舉例而言，第二上部導電圖案523可包含金屬，例如銅。

可藉由與以上參照圖1A至圖1E論述的用於形成第二重佈線圖案120的方法相同或實質上相同或者相似的方法形成第二上部重佈線圖案520。舉例而言，在形成第二上部重佈線圖案520時可不單獨執行平坦化製程。因此，可簡化第二上部重佈線圖案 520的形成。

另舉例而言，第二上部晶種圖案521可進一步覆蓋第二上部配線部520W的第二上部導電圖案523的側壁523c(未在圖6A中例示出)。

上部接墊540可形成於第二上部重佈線圖案520上且耦合至(連接至)第二上部重佈線圖案520。舉例而言，上部接墊540可包含導電材料，例如金屬。

上部重佈線層500可更包括上部鈍化層507。上部鈍化層507可覆蓋第三上部介電層503的頂表面及第二上部重佈線圖案520的頂表面。上部鈍化層507可包含例如介電聚合物。在其他實施例中，半導體封裝1D可不包括上部重佈線層500及/或上部重佈線層500的組件。

圖6B例示出顯示根據一些示例性實施例的半導體封裝的剖視圖。以下將省略重複說明。

參照圖6B，半導體封裝1E可包括重佈線基底100、半導體晶片200及模製層300，且可更包括導電結構350。導電結構350可相同於或實質上相同於或者相似於以上參照圖6A論述的導電結構350。可藉由與以上參照圖5A至圖5K論述的方法相同或實質上相同或者相似的方法形成半導體晶片200、模製層300及重佈線基底100。

第一重佈線圖案110可包括多個第一通孔部110V。第一通孔部110V中的一者可直接耦合(直接連接)至半導體晶片200 的晶片接墊205。舉例而言，第一通孔部110V中的至少一者可直接耦合(直接連接)至半導體晶片200的晶片接墊205。在一些實施例中，多個第一通孔部110V中的一些第一通孔部110V可直接耦合(直接連接)至半導體晶片200的晶片接墊205，且所述多個第一通孔部110V中的其餘的第一通孔部110V可與導電結構350耦合(連接)。第一晶種圖案111可插置於第一導電圖案113與晶片接墊205之間。另外，未耦合至晶片接墊205的一些第一通孔部110V可直接耦合至導電結構350。第一介電層101可直接實體接觸模製層300及半導體晶片200。

儘管在圖中未顯示，然而參照圖6A論述的上部重佈線層500可進一步設置於模製層300的頂表面上。

圖6C例示出顯示根據一些示例性實施例的半導體封裝的剖視圖。以下將省略以上給出的相同組件的重複說明。

參照圖6C，半導體封裝3可包括第一半導體封裝1D’、第二半導體封裝2及導電端子600。以上參照圖6A論述的半導體封裝1D可用作第一半導體封裝1D’。舉例而言，第一半導體封裝1D’可包括重佈線基底100、半導體晶片200、模製層300、導電結構350及上部重佈線層500。

第二半導體封裝2可設置於第一半導體封裝1D’上。第二半導體封裝2可包括封裝基底710、上部半導體晶片720及上部模製層730。封裝基底710可為例如印刷電路板。作為另外一種選擇，封裝基底710可為例如重佈線層。第二半導體封裝2可相同 於或實質上相同於或者相似於以上參照圖1A至圖1R所述製作的半導體封裝1、以上參照圖2A至圖2N所述製作的半導體封裝1A、以上參照圖3A及圖3B所述製作的半導體封裝1B以及以上參照圖5A至圖5K所述製作的半導體封裝1C中的一者。在封裝基底710的底表面上可設置有金屬接墊705。

上部半導體晶片720可設置於封裝基底710上。上部半導體晶片720可包括積體電路，且積體電路可包括記憶體電路、邏輯電路或其組合。上部半導體晶片720可具有與半導體晶片200不同的類型。上部半導體晶片720可藉由封裝基底710中的內部連接線715電性連接至金屬接墊705。圖6C示意性地例示出內部連接線715，且熟習此項技術者將理解，內部連接線715的形狀及佈置可發生變化及/或改變。在封裝基底710上可設置有覆蓋上部半導體晶片720的上部模製層730。舉例而言，上部模製層730可包含介電聚合物，例如環氧樹脂系聚合物。

導電端子600可設置於第一半導體封裝1D’與第二半導體封裝2之間。導電端子600可插置於上部接墊540與金屬接墊705之間且電性連接上部接墊540與金屬接墊705。在此種配置中，第二半導體封裝2可藉由導電端子600、上部重佈線層500及導電結構350電性連接至半導體晶片200及外部連接端子400。

第二半導體封裝2的電性連接可包括與上部半導體晶片720中的積體電路的電性連接。提供上部重佈線層500可增大設計封裝基底710中的內部連接線715及上部半導體晶片720中的積 體電路的自由度。

在其他實施例中，第一半導體封裝1D’可不包括上部重佈線層500。在此種情形中，在導電結構350上可設置有耦合至導電結構350及金屬接墊705的導電端子600。作為另外一種選擇，以上針對圖6B論述的半導體封裝1E可用作第一半導體封裝1D’。

根據本發明概念，重佈線基底可包括配線部及通孔部。配線部的晶種圖案可覆蓋配線部的導電圖案的側壁。晶種圖案可防止對配線部的導電圖案的側壁造成損壞。可防止配線部的側壁自介電圖案分層。因此，重佈線基底及半導體封裝可增大可靠性。

本發明概念的詳細說明不應被視為僅限於本文中所述的實施例，且本發明概念旨在在不背離本發明概念的精神及範圍的條件下覆蓋本文中所述實施例的各種組合以及對本發明的潤飾及變化。

1:半導體封裝

101:第一介電層/介電層

102:第二介電層/介電層

103:第三介電層/介電層

104:第四介電層/介電層

107:鈍化層

110:第一重佈線圖案/重佈線圖案

110V:第一通孔部

110W:第一配線部

120:第二重佈線圖案/重佈線圖案

120V:第二通孔部

120W:第二配線部

130:第三重佈線圖案/重佈線圖案

130V:第三通孔部

130W:第三配線部

140:導電接墊

200:半導體晶片

205:晶片接墊

250:連接端子

300:模製層

400:外部連接端子

410:端子接墊

D1、D2、D3:最小間隔

I:區段

W1、W2、W3:最小寬度

Claims (20)

1. 一種重佈線基底，包括：介電圖案，包括多個介電層；第一重佈線圖案，位於所述介電圖案中；以及第二重佈線圖案，位於所述介電圖案中，其中所述第一重佈線圖案包括：第一通孔部，具有第一通孔晶種圖案及位於所述第一通孔晶種圖案上的第一通孔導電圖案；以及第一配線部，具有第一配線晶種圖案及第一配線導電圖案，所述第一配線部設置於所述第一通孔部上且具有與所述第一通孔部的水平寬度不同的水平寬度，其中所述第一配線晶種圖案覆蓋所述第一配線導電圖案的底表面及側壁表面，且其中所述第一通孔導電圖案直接連接至所述第一配線導電圖案，且其中所述第二重佈線圖案包括：第二通孔部，具有第二通孔晶種圖案及位於所述第二通孔晶種圖案上的第二通孔導電圖案；以及第二配線部，包括第二配線晶種圖案及位於所述第二配線晶種圖案上的第二配線導電圖案，其中，在剖視圖中，相對於所述介電圖案的最底表面，所述第二配線部的標高不同於所述第一配線部的標高，且 其中，所述第一配線部及所述第二通孔部在所述多個介電層中的同一介電層中。
2. 如請求項1所述的重佈線基底，其中所述第二配線晶種圖案不覆蓋所述第二配線導電圖案的任何垂直側壁表面。
3. 如請求項2所述的重佈線基底，更包括：包括所述第一配線部的多個第一配線部；以及包括所述第二配線部的多個第二配線部，其中所述多個第一配線部中的最窄的第一配線部的最小水平寬度小於所述多個第二配線部中的最窄的第二配線部的最小水平寬度。
4. 如請求項3所述的重佈線基底，其中所述多個第一配線部中的最靠近的一對第一配線部之間的最小間隔小於所述多個第二配線部中的最靠近的一對第二配線部之間的最小間隔。
5. 如請求項4所述的重佈線基底，其中所述多個第一配線部中的每一者的所述最小水平寬度介於約0.1微米至5微米的範圍內，且所述最靠近的一對第二配線部之間的所述最小間隔介於約0.1微米至5微米的範圍內。
6. 如請求項2所述的重佈線基底，其中所述第二配線部的頂表面平行於所述介電圖案的底表面延伸，且 所述第一配線部的頂表面平行於所述介電圖案的所述底表面延伸。
7. 如請求項2所述的重佈線基底，其中所述第一重佈線圖案電性連接至所述第二配線部。
8. 如請求項1所述的重佈線基底，其中所述多個介電層包括第一介電層，所述第一通孔部位於所述第一介電層中，且所述第一介電層包含感光性聚合物。
9. 如請求項1所述的重佈線基底，其中所述第一通孔部的底表面與所述第一通孔部的側壁之間的第一夾角大於所述第一配線部的底表面與所述第一配線部的側壁之間的第二夾角。
10. 如請求項9所述的重佈線基底，其中所述第一夾角介於約110°至150°的範圍內，且所述第二夾角介於約85°至95°的範圍內。
11. 一種重佈線基底，包括：介電圖案，包括多個介電層；第一重佈線圖案，位於所述介電圖案中；以及第二重佈線圖案，位於所述介電圖案中，其中所述第一重佈線圖案包括：第一通孔部，具有第一通孔晶種圖案及位於所述第一通孔晶種圖案上的第一通孔導電圖案，所述第一通孔晶種圖案位於所述第一通孔導電圖案與所述介電圖案之間；以及 第一配線部，設置於所述第一通孔部上且連接至所述第一通孔部，所述第一配線部具有第一配線晶種圖案及第一配線導電圖案，所述第一配線晶種圖案位於所述介電圖案與所述第一配線導電圖案的側壁之間，其中所述第二重佈線圖案包括：第二通孔部，具有第二通孔晶種圖案及位於所述第二通孔晶種圖案上的第二通孔導電圖案，所述第二通孔晶種圖案位於所述第二通孔導電圖案與所述介電圖案之間；以及第二配線部，具有第二配線晶種圖案及第二配線導電圖案，所述第二配線晶種圖案位於所述第二配線導電圖案與所述介電圖案之間，其中所述第一通孔部的底表面與側壁之間的第一夾角大於所述第一配線部的底表面與側壁之間的第二夾角，其中，在剖視圖中，相對於所述介電圖案的最底表面，所述第二配線部的標高不同於所述第一配線部的標高，且其中，所述第一配線部及所述第二通孔部在所述多個介電層中的同一介電層中。
12. 如請求項11所述的重佈線基底，其中所述第二配線導電圖案的側壁直接實體接觸所述介電圖案。
13. 如請求項12所述的重佈線基底，其中所述第二配線晶種圖案位於所述介電圖案與所述第二配線導電圖案的底表 面之間，且其中所述第二通孔晶種圖案位於所述介電圖案與所述第二通孔導電圖案的側壁之間。
14. 如請求項12所述的重佈線基底，更包括：包括所述第一配線部的多個第一配線部；包括所述第二配線部的多個第二配線部；所述多個第一配線部中的最窄的第一配線部的最小水平寬度小於所述多個第二配線部中的最窄的第二配線部的最小水平寬度，且所述多個第一配線部中的最靠近的一對第一配線部之間的最小間隔小於所述多個第二配線部中的最靠近的一對第二配線部之間的最小間隔。
15. 如請求項11所述的重佈線基底，其中所述第一通孔導電圖案直接連接至所述第一配線導電圖案。
16. 一種半導體封裝，包括：重佈線基底，包括介電圖案及位於所述介電圖案中的第一重佈線圖案及第二重佈線圖案，所述介電圖案包括多個介電層；以及半導體晶片，位於所述重佈線基底上，其中所述第一重佈線圖案包括：第一通孔部，具有第一通孔晶種圖案及位於所述第一通孔晶種圖案上的第一通孔導電圖案，所述第一通孔晶種圖案位於 所述介電圖案與所述第一通孔導電圖案之間；以及第一配線部，具有第一配線晶種圖案及第一配線導電圖案，所述第一配線晶種圖案延伸至所述第一配線導電圖案的底表面及側壁上，其中所述第二重佈線圖案包括：第二通孔部，具有第二通孔晶種圖案及位於所述第二通孔晶種圖案上的第二通孔導電圖案；以及第二配線部，包括第二配線晶種圖案及位於所述第二配線晶種圖案上的第二配線導電圖案，其中所述第一通孔部的底表面與側壁之間的第一夾角大於所述第一配線部的底表面與側壁之間的第二夾角，且其中所述第一配線導電圖案直接連接至所述第一通孔導電圖案，其中，在剖視圖中，相對於所述介電圖案的最底表面，所述第二配線部的標高不同於所述第一配線部的標高，且其中，所述第一配線部及所述第二通孔部在所述多個介電層中的同一介電層中。
17. 如請求項16所述的半導體封裝，其中所述第二配線部平行於所述介電圖案的底表面延伸，且所述第二配線晶種圖案不覆蓋所述第二配線導電圖案的側壁。
18. 如請求項17所述的半導體封裝，更包括： 包括所述第一配線部的多個第一配線部；包括所述第二配線部的多個第二配線部，且所述多個第一配線部中的最靠近的一對第一配線部之間的最小間隔小於所述多個第二配線部中的最靠近的一對第二配線部之間的最小間隔。
19. 如請求項16所述的半導體封裝，其中所述第一配線部位於所述第一通孔部上且具有與所述第一通孔部的寬度不同的寬度。
20. 如請求項16所述的半導體封裝，其中所述介電圖案包含聚醯亞胺、聚苯并噁唑、酚聚合物、及苯并環丁烯系聚合物中的一或多者。

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