TWI833721B - 半導體封裝及其製造方法 - Google Patents

Abstract

提供一種半導體封裝及其製造方法。半導體封裝包括： 重佈線層，具有彼此相對的第一表面與第二表面，重佈線層包括位於第一表面上的多個第一重佈線接墊；半導體晶片，位於重佈線層的第二表面上，半導體晶片的主動面面向重佈線層；多個導電結構，位於重佈線層的第二表面上，多個導電結構與半導體晶片間隔開；及多個外部連接端子，位於導電結構上且耦合至導電結構，多個第一重佈線接墊具有較多個外部連接端子的節距小的節距。

Description

半導體封裝及其製造方法

實施例是有關於一種半導體封裝，且更具體而言是有關於一種包括重佈線層的半導體封裝及其製造方法。

[相關申請案的交叉參考]

2018年2月6日在韓國智慧財產局提出申請且標題為「半導體封裝及其製造方法」的韓國專利申請案第10-2018-0014810號全文併入本案供參考。

提供半導體封裝來實施積體電路晶片(integrated circuit chip)以使其能夠用於電子產品中。通常，半導體封裝被配置成使得半導體晶片安裝於印刷電路板(printed circuit board，PCB)上，且使用結合配線或凸塊來將半導體晶片電性連接到印刷電路板。隨著電子行業的發展，愈來愈希望將半導體封裝標準化及小型化。另外，正在進行各種研究來改良半導體封裝的相容性且提高半導體封裝的運作速度。

根據示例性實施例，一種半導體封裝可包括：重佈線層，具有位於所述重佈線層的第一表面上的多個第一重佈線接墊；半導體晶片，位於所述重佈線層的第二表面上；多個導電結構，安置於重佈線層的第二表面上且與半導體晶片間隔開；及多個外部連接端子，位於導電結構上且耦合至導電結構。半導體晶片的主動面可面對重佈線層。第一重佈線接墊可具有較外部連接端子的節距小的節距。

根據示例性實施例，一種半導體封裝可包括：重佈線層，具有彼此相對的第一表面與第二表面；半導體晶片，位於所述重佈線層的所述第二表面上；多個導電結構，位於所述重佈線層的所述第二表面上且與所述半導體晶片間隔開；及第一半導體裝置，位於所述半導體晶片的第一表面上。所述半導體晶片可包括面向所述重佈線層的晶片墊。第一半導體裝置可包括面向所述重佈線層的連接墊。

根據示例性實施例，一種製造半導體封裝的方法可包括：提供具有半導體晶片、多個導電結構及模塑圖案的初步封裝，在初步封裝的表面上暴露出第一半導體晶片的多個晶片墊，所述導電結構與所述半導體晶片間隔開；在初步封裝的所述表面上形成重佈線層；及在初步封裝的另一表面上形成多個外部連接端子，多個外部連接端子耦合至所述導電結構。重佈線層可包括耦合至晶片墊的重佈線圖案以及耦合至重佈線圖案的多個第一重佈 線接墊。第一重佈線接墊可具有較外部連接端子的節距小的節距。

根據示例性實施例，一種製造半導體封裝的方法可包括：形成重佈線層，重佈線層在重佈線層的第一表面上具有多個第一重佈線接墊；在重佈線層的第二表面上安裝半導體晶片並將半導體晶片電性連接至重佈線層；在重佈線層的第二表面上形成多個導電結構並將導電結構電性連接至重佈線層；及在導電結構上形成多個外部連接端子。外部連接端子可具有較所述第一重佈線接墊的節距大的節距。

1:封裝模組

10:模組基板

15、416:導電接墊

100:半導體晶片

100a:表面

105:晶片墊

200、201:配線基板

200a、400a:第一表面

200b、400b:第二表面

210:基礎層

250、250’:導電結構

250b:底表面

251、254:接墊

252:導電圖案

253:通孔

290:孔

300:模塑圖案

310、320:底部填充圖案

400:重佈線層

401:初步重佈線層

410:絕緣圖案

410a:開口

410b:頂表面

415:重佈線圖案

415a:通孔部分

415b:線部分

451、452、453:重佈線接墊

461、462:導電中介層

500:外部連接端子

651、652、653:連接件

700:下部重佈線層

710:下部絕緣圖案

715:下部重佈線圖案

910、920、930:載體基板

998、999:初步封裝

1000、1001、1002、1003、1004、1005:互連封裝

2000、3000、4000:半導體裝置

2005、3005、4005:連接墊

4100:封裝基板

4200:第一半導體晶片

4300:模塑構件

5000:模塑層

D1:第一方向

D2:第二方向

D3:第三方向

D4:第四方向

I-II:線

III:區段

P1、P2、P3、P4、P4’:節距

PKG:半導體封裝

R1、R2、R3:區

藉由參考所附圖式詳細地闡述示例性實施例，熟習此項技術者將明瞭各個特徵，在所附圖式中：圖1A繪示出根據示例性實施例的互連封裝的平面圖。

圖1B繪示出根據示例性實施例的重佈線層的外部連接端子的平面圖。

圖2A、圖2C、圖2D、圖2E及圖2F繪示出根據示例性實施例製造互連封裝的方法中的一些階段的剖面圖。

圖2B繪示出圖2A的區段III的放大剖面圖。

圖3A繪示出根據示例性實施例的半導體封裝的平面圖。

圖3B繪示出沿著圖3A的線I-II的剖面圖。

圖4繪示出根據示例性實施例的封裝模組的剖面圖。

圖5A至圖5C繪示出根據示例性實施例製造互連封裝的方法中的一些階段的剖面圖。

圖6繪示出根據示例性實施例的互連封裝的剖面圖。

圖7A繪示出根據示例性實施例的配線基板的平面圖。

圖7B繪示出沿著圖7A或圖1A的線I-II的剖面圖。

圖8A至圖8D繪示出根據示例性實施例製造互連封裝的方法中的一些階段的剖面圖。

圖9A至圖9C繪示出根據示例性實施例製造互連封裝的方法中的一些階段的剖面圖。

在本說明通篇中，相似參考編號表示相似組件。下文中將闡述根據示例性實施例的一種半導體封裝及其製造方法。

圖1A繪示出根據示例性實施例的互連封裝的平面圖。圖1B繪示出位於互連封裝的底表面上的重佈線層的外部連接端子的平面圖。圖2A、圖2C、圖2D、圖2E及圖2F繪示出沿著圖1A的線I-II的剖面圖，剖面圖示出製造互連封裝的方法中的一些階段，其中圖2B繪示出圖2A的區段III的放大剖面圖。在以下說明中，為論述的一致性起見，選擇圖2E來界定頂表面、上部部分、底表面及下部部分。

參考圖2A及圖2B，可在第一載體基板910上形成初步封裝999。初步封裝999可包括半導體晶片100、配線基板200及模塑圖案300。在一些實施例中，可製備第一載體基板910。更可將載體黏著層安置於第一載體基板910上。

可在第一載體基板910上安置配線基板200。配線基板 200可具有穿透過配線基板200的孔290。舉例而言，孔290可形成於印刷電路板(PCB)中，且具有孔290的PCB可用作配線基板200。當在平面圖中觀看時，孔290可形成於配線基板200的中心部分上。孔290可暴露出第一載體基板910。

配線基板200可包括基礎層210及穿過基礎層210的導電結構250。基礎層210可包括多個堆疊基礎層210。基礎層210可包括非導電材料。舉例而言，基礎層210可包括陶瓷、矽系材料或聚合物。孔290可穿透過基礎層210。導電結構250可安置於基礎層210中，例如，沿著孔290的周圍安置於基礎層210的一些區中。舉例而言，如圖2A中所繪示的，配線基板200可包括位於第一載體基板910上的多個堆疊基礎層210，其中孔290穿透過堆疊基礎層210以暴露出第一載體基板910，且導電結構250位於基礎層210中及孔290的周邊。

如圖2B中所繪示的，導電結構250中的每一者可包括第一接墊251、導電圖案252、通孔253及第二接墊254。第一接墊251可安置於配線基板200的第一表面200a上。導電圖案252可夾置於基礎層210之間，例如，一個導電圖案252可夾置於兩個堆疊基礎層210之間。通孔253可穿透基礎層210且可耦合至導電圖案252，例如，每一通孔253可穿透一個基礎層210且耦合至導電圖案252。第二接墊254可設置於配線基板200的第二表面200b上且耦合至通孔253中的至少一者。配線基板200的第二表面200b可與配線基板200的表面200a相對。第二接墊254可經 由通孔253及導電圖案252電性連接至第一接墊251。第二接墊254與第一接墊251沿著第二方向D2可彼此不對齊，例如，第二接墊254與第一接墊251可沿著第一方向D1彼此水平地偏移。第二接墊254與第一接墊251可在數目、節距及/或排列上有所不同。

在此說明中，第一方向D1指代平行於半導體晶片100的表面100a的方向(圖2A)，且第二方向D2及第三方向D3指代垂直於半導體晶片100的表面100a的方向。第三方向D3與第二方向D2相對。

如圖2A中所繪示的，半導體晶片100可安置於第一載體基板910上。半導體晶片100可安置於配線基板200的孔290中，例如被具有導電結構250的基礎層210環繞。半導體晶片100的表面100a可以是主動面。

半導體晶片100可在其表面100a上具有晶片墊105。晶片墊105可包含金屬，例如鋁或銅。半導體晶片100可設置於第一載體基板910上，使得晶片墊105可面對(例如且接觸)第一載體基板910。半導體晶片100可以是可程式化晶片。半導體晶片100中可包括積體電路，例如，所述積體電路可包括邏輯電路。舉例而言，半導體晶片100可包括現場可程式化閘陣列(field-programmable gate array，FPGA)或應用處理器。半導體晶片100可在設置配線基板200之前或之後安置於第一載體基板910上。

可在半導體晶片100及配線基板200上形成模塑圖案 300。模塑圖案300可填充半導體晶片100與配線基板200之間的間隙。模塑圖案300可包括絕緣聚合物，例如環氧類聚合物。舉例而言，模塑圖案300可包括黏著絕緣膜，例如味之素構成膜(Ajinomoto build-up film，ABF)®。可將黏著絕緣膜貼合至配線基板200及半導體晶片100上以形成模塑圖案300。

參考圖2C，可在模塑圖案300上安置第二載體基板920。舉例而言，可移除的金屬箔可用作第二載體基板920。

依序參考圖2C及圖2D，可將圖2C的結構倒置(例如，上下翻轉)，且可移除第一載體基板910以暴露出半導體晶片100的表面100a及配線基板200的第一表面200a。可將初步封裝999上下翻轉，使得半導體晶片100的表面100a可面朝上，且第二載體基板920可界定圖2D中的結構的底部。

參考圖1A、圖1B及圖2E，可在初步封裝999的頂表面上形成重佈線層400。舉例而言，重佈線層400可例如直接形成於半導體晶片100的表面100a及配線基板200的第一表面200a上。重佈線層400可包括至少一個絕緣圖案410，重佈線圖案415位於所述至少一個絕緣圖案410中。

詳細而言，參考圖2E，至少一個絕緣圖案410可例如直接形成於初步封裝999的頂表面上，從而覆蓋半導體晶片100及配線基板200。絕緣圖案410可包括感光性聚合物。感光性聚合物可包括例如感光性聚醯亞胺(photosensitive polyimide，PSPI)、聚苯並噁唑(polybenzoxazole，PBO)、酚醛聚合物及苯並環丁烯 (benzocyclobutene，BCB)聚合物中的一者或多者。絕緣圖案410的形成可包括塗佈聚合物以形成聚合物層並將聚合物層圖案化。聚合物層的圖案化可包括執行曝光及顯影製程。絕緣圖案410可具有穿過絕緣圖案410的開口410a，開口410a暴露出晶片墊105及導電結構250。

重佈線圖案415可形成於絕緣圖案410上，例如形成於穿過絕緣圖案410的開口410a中且形成於絕緣圖案410的頂表面410b上。在一些實施例中，可在絕緣圖案410上形成晶種層。可使用晶種層作為電極來執行電鍍製程，且因此可形成導電層。導電層可包含金屬，例如銅。可將晶種層及導電層圖案化以形成重佈線圖案415。重佈線圖案415可包括安置於絕緣圖案410的開口410a中的通孔部分415a以及設置於絕緣圖案410的頂表面410b上的線部分415b。舉例而言，如圖2E中所繪示的，重佈線圖案415的通孔部分415a可填充絕緣圖案410的開口410a，以接觸晶片墊105及導電結構250中的相應的晶片墊105及導電結構250，且重佈線圖案415的線部分415b可沿著絕緣圖案410的頂表面410b例如以線性形式自通孔部分415a中的相應通孔部分延伸。

如圖2E中所繪示的，可重複地執行絕緣圖案410的形成及重佈線圖案415的形成，例如，三個絕緣圖案410可彼此堆疊，其中重佈線圖案415穿透絕緣圖案410中的每一者。重佈線圖案415可電性連接至晶片墊105及導電結構250。

參考圖1A及圖2E，可將第一重佈線接墊451、第二重佈 線接墊452及第三重佈線接墊453安置於絕緣圖案410中的最上部的絕緣圖案上。重佈線接墊451、重佈線接墊452及重佈線接墊453可耦合至位於下伏的(underlying)絕緣圖案410中的重佈線圖案415。因此可製造出重佈線層400。重佈線層400可包括多個絕緣圖案410、位於絕緣圖案410內及絕緣圖案410之間的重佈線圖案415以及位於絕緣圖案410中的最上部絕緣圖案上的重佈線接墊451、重佈線接墊452及重佈線接墊453。絕緣圖案410及重佈線圖案415的數目並不僅限於所示的數目，且可存在各種改變。舉例而言，重佈線層400可包括單個重佈線圖案415。

重佈線層400可安置於半導體晶片100及配線基板200上。如圖1A中所繪示的，重佈線層400沿著第四方向D4可具有較半導體晶片100的寬度大的寬度。如圖1A中所進一步繪示的，重佈線層400沿著第一方向D1可具有較半導體晶片100的長度大的長度。重佈線層400沿著第二方向D2可具有相對小的厚度(圖2E)。舉例而言，重佈線層400沿著第二方向D2可較配線基板200薄。

如圖2E中所繪示的，重佈線層400可具有彼此相對的第一表面400a與第二表面400b。重佈線層400的第二表面400b可面對半導體晶片100，例如直接位於半導體晶片100上。當在平面圖中觀察時，如圖1A中所繪示的，重佈線層400可具有第一區R1、第二區R2及第三區R3。舉例而言，如圖1A中所繪示的，第一區R1可指代重佈線層400的包括位於配線基板200上方的第 一重佈線接墊451的區(例如，位於半導體晶片100左側)，第二區R2可指代重佈線層400的包括位於半導體晶片100上方的第二重佈線接墊452的區，且第三區R3可指代重佈線層400的包括位於配線基板200上方的第三重佈線接墊453的區(例如，位於半導體晶片100的右側)。以下內容詳細地闡述重佈線接墊451、重佈線接墊452及重佈線接墊453。

參考圖1A及圖2E，第一重佈線接墊451可安置於重佈線層400的第一區R1的第一表面400a上。由於重佈線層400安置於配線基板200上，因此可對第一重佈線接墊451進行各種形式的排列，例如，第一重佈線接墊451可沿著半導體晶片100的一側排列成矩陣圖案(圖1A)。舉例而言，當在平面圖中觀察時，如圖1A中所繪示的，第一重佈線接墊451中的至少一者可與半導體晶片100間隔開，例如，最右側的一行的第一重佈線接墊451可沿著第四方向D4排列且沿著第一方向D1與半導體晶片100的一側間隔開(圖1A)。舉例而言，如圖2E中所繪示的，第一重佈線接墊451中的一些(例如，在圖1A中右邊第一行和第二行的第一重佈線接墊451)可經由重佈線圖案415耦合至半導體晶片100的晶片墊105，且第一重佈線接墊451中的一些(例如，圖1A中最左側的一行的第一重佈線接墊451)可經由重佈線圖案415耦合至導電結構250。

第一重佈線接墊451可以第一節距P1沿著第一方向D1排列及沿著第四方向D4排列。舉例而言，第一節距P1可處於自 約50微米至約200微米範圍內。然而，第一節距P1並不僅限於上述範圍，且可存在各種改變。

第二重佈線接墊452可安置於重佈線層400的第二區R2的第一表面400a上。第二重佈線接墊452可經由重佈線圖案415耦合至晶片墊105。然而，實施例並不僅限於此，例如，第二重佈線接墊452中的一些可經由重佈線圖案415耦合至導電結構250。第二重佈線接墊452可以第二節距P2例如沿著第一方向D1排列及沿著第四方向D4排列。舉例而言，第二節距P2可大於第一節距P1。在一些實施例中，在上視圖中(如圖3A所示)，第二重佈線接墊452交疊於重佈線層400的區域不同於重佈線層400交疊於第一重佈線接墊451的區域。

第三重佈線接墊453可安置於重佈線層400的第三區R3的第一表面400a上。當在平面圖中觀察時，如圖1A中所繪示的，第三重佈線接墊453中的至少一者可與半導體晶片100間隔開，例如，右邊第一行及第二行的第三重佈線接墊453可沿著第一方向D1與半導體晶片100間隔開(圖1A)。舉例而言，如圖1A中所進一步繪示的，最左側一行的第三重佈線接墊453可位於半導體晶片100上方以與半導體晶片100的邊緣交疊。如圖2F中所繪示的，第三重佈線接墊453中的一些(例如，圖1A中的最左側一行的第三重佈線接墊453)可耦合至晶片墊105；且第三重佈線接墊453中的一些(例如，圖1A中的最右側一行的第三重佈線接墊453)可耦合至導電結構250。

第三重佈線接墊453可以第三節距P3例如沿著第一方向D1排列及沿著第四方向D4排列。第三節距P3可不同於第一節距P1及第二節距P2。舉例而言，第三節距P3可大於第一節距P1及第二節距P2中的每一者。然而，第一節距P1、第二節距P2及第三節距P3之間的大小關係並不僅限於上文所述，且可存在各種改變。

參考圖2E及圖2F，可自模塑圖案300移除第二載體基板920以暴露出初步封裝999(例如，模塑圖案300)的底表面。

參考圖1A、圖1B及圖2F，外部連接端子500可安置於初步封裝999的底表面上(亦即，安置於模塑圖案300上)以耦合至導電結構250。外部連接端子500可安置於配線基板200的第二表面200b上。舉例而言，開口可形成於模塑圖案300中，從而暴露出導電結構250，亦即暴露出導電結構250的第二接墊254。外部連接端子500可形成於模塑圖案300的開口中，藉此耦合至導電結構250的第二接墊254。舉例而言，如圖1B中所繪示的，外部連接端子500可形成於孔290的周圍，繼而可環繞半導體晶片100。

參考圖1B及圖2F，外部連接端子500可以第四節距P4例如沿著第一方向D1排列及沿著第四方向D4排列。第四節距P4可與第二接墊254的節距相同或類似。第四節距P4可由與外部連接端子500電性連接的端子的節距確定。第四節距P4可大於重佈線接墊451、重佈線接墊452及重佈線接墊453的最小節距。舉例 而言，第四節距P4可大於第一節距P1、第二節距P2及第三節距P3中的最小者。例如，第四節距P4可大於第一節距P1。第四節距P4可處於自約200微米至約800微米範圍內。外部連接端子500可包含導電材料，例如錫(Sn)、鉛(Pb)、銦(In)或上述金屬的合金。因此，可形成互連封裝1000。互連封裝1000可被製造為扇出型面板級的封裝。重佈線層400可具有相對小的厚度，且因此互連封裝1000可成為小型尺寸的(compact-sized)。

圖3A繪示出根據示例性實施例的半導體封裝的平面圖。圖3B繪示出與圖3A的線I-II對應的剖面圖。下文中將省略與上述內容重複的說明。以下內容已參考圖1B。

參考圖3A及圖3B，可將第一半導體裝置2000、第二半導體裝置3000及第三半導體裝置4000安裝於互連封裝1000上，此步驟可製造半導體封裝PKG。可如上文參考圖2A至圖2F所述地製造互連封裝1000。

第一半導體裝置2000可設置於重佈線層400的第一區R1的第一表面400a上。第一半導體裝置2000可以是半導體晶片。第一半導體裝置2000可包括節距及大小(例如，平面面積)相對小的連接墊2005。舉例而言，第一半導體裝置2000的連接墊2005可以處於自約50微米至約200微米範圍內的節距排列。

第一連接件651可形成於第一半導體裝置2000與重佈線層400之間，藉此耦合至第一半導體裝置2000的連接墊2005且亦耦合至第一重佈線接墊451。第一連接件651可包括焊球、凸塊 及/或柱。第一連接件651可以與第一半導體裝置2000的連接墊2005的節距及第一重佈線接墊451的第一節距P1相同或類似的節距排列。因此，第一重佈線接墊451的第一節距P1可由第一半導體裝置2000的連接墊2005的節距確定。第一半導體裝置2000可經由重佈線層400電性連接至半導體晶片100及導電結構250。在此說明中，片語「電性連接/耦合至重佈線層400」可意指「電性連接/耦合至重佈線圖案415」。片語「電性連接/耦合至半導體晶片100」可意指「電性連接/耦合至半導體晶片100的晶片墊105及半導體晶片100中的積體電路」。

第二半導體裝置3000可設置於重佈線層400的第二區R2的第一表面400a上。第二半導體裝置3000可以是半導體晶片。第二半導體裝置3000可包括節距及大小(例如，平面面積)相對小的連接墊3005。第二連接件652可形成於第二半導體裝置3000與重佈線層400之間，藉此耦合至第二半導體裝置3000的連接墊3005且亦耦合至第二重佈線接墊452。第二連接件652可包括焊球、凸塊及/或柱。第二重佈線接墊452的第二節距P2可由第二半導體裝置3000的連接墊3005的節距確定。第二節距P2可以是相對小的。舉例而言，第二節距P2可處於自約50微米至約200微米範圍內。第二半導體裝置3000可經由重佈線層400電性連接至半導體晶片100及導電結構250。另外，第二半導體裝置3000可經由重佈線層400電性連接至第一半導體裝置2000。

第三半導體裝置4000可設置於重佈線層400的第三區 R3的第一表面400a上。第三半導體裝置4000可以是半導體封裝。舉例而言，第三半導體裝置4000可包括封裝基板4100、第一半導體晶片4200及模塑構件4300。舉例而言，第一半導體晶片4200可設置於封裝基板4100上。在另一實例中，可安置多個第一半導體晶片4200。在一些實施例中，第一半導體晶片4200可安置於重佈線層400的第一表面400a上。模塑構件4300可設置於封裝基板4100上以包封第一半導體晶片4200。連接墊4005可安置於封裝基底4100的底表面上。在一些實施例中，第三半導體裝置4000可包括面對重佈線層400的至少三個連接墊4005。第三半導體裝置4000的連接墊4005可以相對大的節距排列。在一些實施例中，第一重佈線接墊451可位於重佈線層400的第一表面400a上。第一重佈線接墊451可分別連接至連接墊2005，且第一重佈線接墊451與半導體晶片100具有未重疊的關係。

第三連接件653可形成於第三半導體裝置4000與重佈線層400之間，藉此耦合至第三半導體裝置4000的連接墊4005且亦耦合至第三重佈線接墊453。第三連接件653可包括焊球、凸塊及/或柱。第三連接件653可以與第三半導體裝置4000的連接墊4005的節距及第三重佈線接墊453的第三節距P3實質上相同的節距排列。第三節距P3可由第三半導體裝置4000的連接墊4005的節距確定。第三半導體裝置4000可經由重佈線層400電性連接至半導體晶片100及導電結構250。另外，第三半導體裝置4000可經由重佈線層400電性連接至第一半導體裝置2000及/或第二半 導體裝置3000。

第一半導體裝置2000可不同於第二半導體裝置3000及第三半導體裝置4000。第三半導體裝置4000可不同於第二半導體裝置3000。片語「半導體裝置2000、半導體裝置3000及半導體裝置4000彼此不同」可意指「半導體裝置2000、半導體裝置3000及半導體裝置4000在大小、功能及儲存容量中的至少一者上不同」。在此說明中，半導體裝置2000、半導體裝置3000及半導體裝置4000中的每一者的大小可包括高度、寬度及長度。

使用者可難以控制第一半導體裝置2000的連接墊2005的節距及大小、第二半導體裝置3000的連接墊3005的節距及大小及第三半導體裝置4000的連接墊4005的節距及大小。在一些實施例中，由於第一重佈線接墊451、第二重佈線接墊452及第三重佈線接墊453經由重佈線層400耦合至半導體晶片100的晶片墊105及/或耦合至導電結構250，因此可對重佈線接墊451、重佈線接墊452及重佈線接墊453的節距及排列進行自由地改變，而不必受晶片墊105的節距及排列以及導電結構250的節距及排列限制。儘管半導體裝置2000的連接墊2005、半導體裝置3000的連接墊3005及半導體裝置4000的連接墊4005具有彼此不同的節距，但可因應於連接墊2005、連接墊3005及連接墊4005之間的節距差而容易地對第一重佈線接墊451、第二重佈線接墊452及第三重佈線接墊453的節距做出調整。

根據一些實施例的互連封裝1000可被配置成使得重佈線 接墊451、重佈線接墊452及重佈線接墊453可根據重佈線層400的區R1、區R2及區R3而分別形成有彼此不同的節距P1、節距P2及節距P3。互連封裝1000可用於將半導體晶片100與半導體裝置2000、半導體裝置3000及半導體裝置4000之間的電性連接標準化及系統化。當使用者期望將半導體晶片100電性連接至特定半導體裝置時，互連封裝1000可用於與特定半導體裝置進行電性連接。使用者可將特定半導體裝置安裝於重佈線層400的與其對應的區(例如，區R1、區R2及區R3中的一者)上。對應區可意指安置有重佈線接墊451、重佈線接墊452及重佈線接墊453中的一者的區，所述區具有與特定半導體裝置的連接墊一致的節距及排列。舉例而言，當需要對第一半導體裝置2000與半導體晶片100進行電性連接時，可將第一半導體裝置2000放置於重佈線層400的第一區R1上，第一區R1的配置可容易地將第一半導體裝置2000耦合至第一重佈線接墊451。

在一些實施例中，可將半導體裝置2000的連接墊2005、半導體裝置3000的連接墊3005及半導體裝置4000的連接墊4005安置於半導體裝置2000、半導體裝置3000及半導體裝置4000的底表面上。半導體裝置2000、半導體裝置3000及半導體裝置4000的底表面可面對重佈線層400。半導體晶片100的晶片墊105可安置於半導體晶片100的表面100a上，表面100a可面對重佈線層400。舉例而言，半導體晶片100與半導體裝置2000、半導體裝置3000及半導體裝置4000可經由重佈線層400以面對面方式連接。 因此，半導體晶片100與半導體裝置2000、半導體裝置3000及半導體裝置4000之間的電性路徑可得以縮短。半導體封裝PKG的運作速度可提高。

若未安置重佈線層400或重佈線層400未延伸至配線基板200上，則半導體裝置2000、半導體裝置3000及半導體裝置4000將受限制地設置於半導體晶片100上，例如僅設置於與半導體晶片100交疊的區中。相比而言，根據實施例，互連封裝1000可包括例如沿著第一方向D1及第四方向D4圍繞半導體晶片100的整個周圍延伸至配線基板200的表面200a上的重佈線層400。因此，半導體裝置2000、半導體裝置3000及半導體裝置4000可並不是受限制地僅設置於半導體晶片100上，而是可自由地放置。

舉例而言，當在平面圖中觀察時，僅第一半導體裝置2000及第三半導體裝置4000中的每一者的一部分可與半導體晶片100交疊。半導體裝置2000、半導體裝置3000及半導體裝置4000的平面排列可並不僅限於所示的排列，而是可存在各種改變。半導體裝置2000、半導體裝置3000及半導體裝置4000可經由重佈線層400及導電結構250電性連接至外部裝置。半導體裝置2000、半導體裝置3000及半導體裝置4000更可具有在不通過半導體晶片100的情況下連接至外部裝置的電性路徑。因此，半導體裝置2000、半導體裝置3000及半導體裝置4000可具有可自由設計的電性路徑。當電性路徑是電源/地電壓供應路徑時，對電性路徑的限制可進一步減小。

沿著第二方向D2，第二半導體裝置3000可具有較第一半導體裝置2000的高度大的高度。沿著第二方向D2，第三半導體裝置4000可具有較第一半導體裝置2000的高度及第二半導體裝置3000的高度大的高度。

第一半導體裝置2000、第二半導體裝置3000及第三及半導體裝置4000可執行彼此不同的功能。舉例而言，在第一半導體裝置2000、第二半導體裝置3000及第三半導體裝置4000中，一者可包括電力管理積體電路，另一者可包括射頻裝置，且至少一者可包括指紋感測裝置。

互連封裝1000可具有良好的相容性。如上文所述，儘管半導體裝置2000、半導體裝置3000及半導體裝置4000在大小、功能、儲存容量以及連接墊2005、連接墊3005及連接墊4005的節距上有所不同，但互連封裝1000可耦合至半導體裝置2000、半導體裝置3000及半導體裝置4000。

在一些實施例中，各種類型的半導體裝置可用作第一半導體裝置2000、第二半導體裝置3000及第三半導體裝置4000。舉例而言，第三半導體裝置4000可以是半導體晶片。在另一實例中，第一半導體裝置2000及第二半導體裝置3000中的至少一者可以是半導體封裝。在另一實例中，第一半導體裝置2000、第二半導體裝置3000及第三半導體裝置4000中的一者或多者可以是堆疊式封裝、堆疊多個晶片的多晶片封裝、或封裝系統。可基於第一半導體裝置2000、第二半導體裝置3000及第三半導體裝置 4000的種類而調整重佈線接墊451、重佈線接墊452及重佈線接墊453的節距及類型。

在一些實施例中，重佈線層400的第一表面400a上更可形成模塑層5000，從而覆蓋第一半導體裝置2000、第二半導體裝置3000及第三半導體裝置4000。模塑層5000可包括絕緣聚合物，例如環氧類模塑化合物。

圖4繪示出根據示例性實施例的封裝模組的剖面圖。下文將省略與上述內容重複的說明。

參考圖3A及圖4，封裝模組1可包括模組基板10及半導體封裝PKG。PCB可用作模組基板10。模組基板10在其頂表面上可具有導電接墊15。導電接墊15可以相對大的節距排列。因此，可需要以相對大的節距來排列耦合至導電接墊15的端子。

半導體封裝PKG可安裝於模組基板10上。半導體封裝PKG可設置於模組基板10上，使得半導體封裝PKG的外部連接端子500可與導電接墊15對齊。外部連接端子500可以第四節距P4排列。第四節距P4可與導電接墊15的節距實質上相同或類似。外部連接端子500可耦合至導電接墊15，且因此半導體封裝PKG可電性連接至模組基板10。片語「電性連接至模組10」可意指「電性連接至模組基板10中的電線(未示出)」。

圖5A至圖5C繪示出與圖1A的線I-II對應的剖面圖，所述剖面圖示出根據示例性實施例製造互連封裝的方法。下文將省略與上述內容重複的說明。

參考圖1A及圖5A，絕緣圖案410及重佈線圖案415可形成於第三載體基板930上，此可形成初步重佈線層401。絕緣圖案410中的一者可覆蓋第三載體基板930。重佈線圖案415可夾置於絕緣圖案410之間。可藉由與上文參考圖2E所述的製程實質上相同的製程來形成絕緣圖案410及重佈線圖案415。導電接墊416可形成於初步重佈線層401上且耦合至重佈線圖案415。

參考圖1A、圖1B及圖5B，半導體晶片100及配線基板200可設置於初步重佈線層401上。半導體晶片100可包括晶片墊105，且配線基板200可包括導電結構250。半導體晶片100可放置於初步重佈線層401上，使得半導體晶片100的表面100a可面對初步重佈線層401。當在平面圖中觀察時，半導體晶片100可設置於初步重佈線層401的中心區上。

第一導電中介層(conductive interposer)461可形成於半導體晶片100與初步重佈線層401之間，藉此耦合至晶片墊105及導電接墊416。因此，半導體晶片100可電性連接至重佈線圖案415。第一導電中介層461可包括焊球、凸塊及/或柱。第一底部填充圖案310可形成於半導體晶片100與初步重佈線層401之間的間隙中，從而包封第一導電中介層461。

配線基板200可放置於初步重佈線層401上，使得配線基板200的第一表面200a可面對初步重佈線層401的第二表面400b。半導體晶片100可安置於配線基板200的孔290中。

第二導電中介層462可形成於配線基板200與初步重佈 線層401之間，藉此耦合至導電結構250及導電接墊416。因此，導電結構250可電性連接至重佈線圖案415。第二導電中介層462可包括焊球、凸塊及/或柱。配線基板200與初步重佈線層401之間的間隙中更可形成第二底部填充圖案320，從而包封第二導電中介層462。第一底部填充圖案310及第二底部填充圖案320可包括絕緣樹脂(例如，環氧類樹脂)。

模塑圖案300可形成於半導體晶片100及配線基板200上。模塑圖案300可填充半導體晶片100與配線基板200之間的間隙。外部連接端子500可形成於配線基板200的第二表面200b上，藉此耦合至導電結構250。

參考圖1A、圖1B及圖5C，可將半導體晶片100、配線基板200、模塑圖案300及初步重佈線層401上下翻轉，使得半導體晶片100的表面100a可面朝上。可移除第三載體基板930以暴露出初步重佈線層401。

第一重佈線接墊451、第二重佈線接墊452及第三重佈線接墊453可形成於暴露的初步重佈線層401上，此可最終形成重佈線層400。重佈線接墊451、重佈線接墊452及重佈線接墊453的形成及排列可與上文所述實質上相同。因此，可最終製造出互連封裝1001。

圖6繪示出與圖1A的線I-II對應的剖面圖，所述剖面圖示出根據示例性實施例的互連封裝。下文將省略與上述內容重複的說明。

參考圖1A及圖6，互連封裝1002可包括半導體晶片100、配線基板200、模塑圖案300、重佈線層400及下部重佈線層700。可如圖2A至圖2F或者圖5A至圖5C的實例中所述地形成半導體晶片100、配線基板200、模塑圖案300及重佈線層400。

下部重佈線層700可形成於模塑圖案300的底表面及導電結構250的底表面上。在一些實施例中，下部孔可形成於模塑圖案300中，從而暴露出導電結構250。下部孔可暴露出例如第二接墊254。下部重佈線層700可包括下部絕緣圖案710及下部重佈線圖案715。下部絕緣圖案710可堆疊於模塑圖案300上。下部重佈線圖案715中的每一者可包括線部分及通孔部分。線部分可安置於下部絕緣圖案710的表面上。通孔部分可穿透下部絕緣圖案710或可安置於模塑圖案300中的下部孔中。下部重佈線圖案715可耦合至導電結構250。外部連接端子500可形成於下部重佈線層700上，藉此耦合至下部重佈線圖案715。

外部連接端子500可以第四節距P4’排列。第四節距P4’可不同於導電結構250的第二接墊254的節距。可以與導電結構250的第二接墊254不同的方式來排列外部連接端子500。舉例而言，外部連接端子500在第二方向D2上可不與導電結構250的第二接墊254對齊。在一些實施例中，可提供下部重佈線層700以更自由地設計外部連接端子500的排列。

圖7A繪示出根據示例性實施例的配線基板的平面圖，所述平面圖對應於互連封裝的平面圖。圖7B繪示出與沿著圖7A或 圖1A的線I-II截取的剖面圖對應的剖面圖。下文將省略與上述內容重複的說明。

參考圖1A、圖7A及圖7B，互連封裝1003可包括配線基板201、半導體晶片100、重佈線層400、外部連接端子500及模塑圖案300。如圖7A中所繪示的，配線基板201可具有四方形狀。可提供多個配線基板201。當在平面圖中觀察時，半導體晶片100可被所述多個配線基板201環繞。半導體晶片100可與配線基板201間隔開。配線基板201中的每一者可包括基礎層210及導電結構250。可如圖2A至圖2F或圖5A至圖5C的實例中所述地形成半導體晶片100、重佈線層400、外部連接端子500及模塑圖案300。

或者，圖6的下部重佈線層700更可形成於模塑圖案300的底表面上。在此種情形中，外部連接端子500可設置於下部重佈線層700的底表面上。

圖8A至圖8D繪示出與圖1A的線I-II對應的剖面圖，所述剖面圖示出根據示例性實施例製造互連封裝的方法。下文將省略與上述內容重複的說明。在闡述圖8A至圖8D時，選擇圖8D來界定頂表面、上部部分、底表面及下部部分。

參考圖1A及圖8A，初步封裝998可形成於第一載體基板910上。初步封裝998可包括導電結構250’、半導體晶片100及模塑圖案300。可不安置圖2A的配線基板200。可在第一載體基板910上安置金屬柱替代配線基板200來形成導電結構250’。 導電結構250’可包括金屬柱。

模塑圖案300可形成於第一載體基板910上，從而覆蓋半導體晶片100。模塑圖案300可填充導電結構250’之間的間隙以及半導體晶片100與導電結構250’之間的間隙。模塑圖案300可暴露出導電結構250’的底表面250b。第二載體基板920可安置於初步封裝998上，從而覆蓋模塑圖案300及導電結構250’。

參考圖1A及圖8B，可將初步封裝998及第二載體基板920上下翻轉，使得半導體晶片100的表面100a可面朝上。可移除第一載體基板910以暴露出半導體晶片100的表面100a。

參考圖1A及圖8C，重佈線層400可形成於初步封裝998的暴露的頂表面上。重佈線層400可覆蓋半導體晶片100的表面100a、導電結構250’及模塑圖案300。重佈線層400的形成可與參考圖2E所述實質上相同。重佈線層400可包括絕緣圖案410、重佈線圖案415以及第一重佈線接墊451、第二重佈線接墊452及第三重佈線接墊453。可移除第二載體基板920以暴露出模塑圖案300且暴露出導電結構250’的底表面250b。

參考圖1A及圖8D，外部連接端子500可形成於初步封裝998的底表面上，藉此耦合至導電結構250’。舉例而言，外部連接端子500可形成於導電結構250’的底表面250b上。因此，可最終製造出互連封裝1004。互連封裝1004可被製造為扇出型面板級封裝。

或者，圖6的下部重佈線層700更可形成於模塑圖案300 的底表面上。在此種情形中，外部連接端子500可設置於下部重佈線層700的底表面上。外部連接端子500可具有與導電結構250’不同的節距或排列。

圖9A至圖9C繪示出與圖1A的線I-II對應的剖面圖，所述剖面圖示出根據示例性實施例製造互連封裝的方法。下文將省略與上述內容重複的說明。在闡述圖9A至圖9C時，選擇圖9C來界定頂表面、上部部分、底表面及下部部分。

參考圖1A及圖9A，絕緣圖案410及重佈線圖案415可形成於第三載體基板930上，此可形成初步重佈線層401。導電接墊416可形成於初步重佈線層401上。可藉由執行與上文參考圖5A所述的製程實質上相同的製程來形成初步重佈線層401。導電接墊416可形成於初步重佈線層401上，藉此耦合至重佈線圖案415。

參考圖1A及圖9B，半導體晶片100、導電結構250’、模塑圖案300及外部連接端子500可形成於初步重佈線層401上。半導體晶片100可放置於初步重佈線層401上，使得半導體晶片100的表面100a可面對初步重佈線層401。當在平面圖中觀察時，半導體晶片100可設置於初步重佈線層401的中心區上。第一導電中介層461可形成於半導體晶片100與初步重佈線層401之間，藉此耦合至半導體晶片100的晶片墊105且亦耦合至導電接墊416。

金屬柱可設置於初步重佈線層401上，此步驟可形成導 電結構250’。第二導電中介層462可形成於導電結構250’與初步重佈線層401之間，藉此耦合至導電結構250’及導電接墊416。

模塑圖案300可形成於初步重佈線層401上，從而覆蓋半導體晶片100。模塑圖案300可覆蓋導電結構250’的側表面且暴露出導電結構250’的底表面250b。外部連接端子500可形成於暴露的導電結構250’上，藉此耦合至導電結構250’。

參考圖1A及圖9C，可將半導體晶片100、模塑圖案300及初步重佈線層401上下翻轉，使得半導體晶片100的表面100a可面朝上。可移除第三載體基板930以暴露出初步重佈線層401。第一重佈線接墊451、第二重佈線接墊452及第三重佈線接墊453可形成於暴露的初步重佈線層401上，此步驟可製造出重佈線層400。重佈線接墊451、重佈線接墊452及重佈線接墊453的形成及排列可與上文所述實質上相同。因此，可最終製造出互連封裝1005。

或者，圖6的下部重佈線層700更可形成於模塑圖案300的底表面上。在此種情形中，外部連接端子500可設置於下部重佈線層700的底表面上。

再次參考圖3A及圖3B，半導體封裝PKG可包括互連封裝1000、第一半導體裝置2000、第二半導體裝置3000、第三半導體裝置4000及模塑層5000。可如上文參考圖2A至2F所述地製造互連封裝1000。與所示的互連封裝不同，如圖5A至圖5C所述而製造的互連封裝1001、圖6的互連封裝1002、圖7A及圖71B 的互連封裝1003、如圖8A至圖8D所述而製造的互連封裝1004或圖9A至圖9C的互連封裝1005可用於將第一半導體裝置2000、第二半導體裝置3000及第三半導體裝置4000安裝於互連封裝1001、互連封裝1002、互連封裝1003、互連封裝1004及互連封裝1005中的一者上。因此，可製造出半導體封裝PKG。

根據實施例，可提供一種具有強的可靠性及耐用性的半導體封裝以及一種製造所述半導體封裝的方法。亦即，互連封裝可包括重佈線層、半導體晶片、導電結構及模塑圖案。互連封裝可具有良好的相容性。儘管半導體裝置在大小、功能、連接墊的節距及儲存容量上有所不同，但互連封裝可耦合至半導體裝置。互連封裝可包括重佈線層，且可在不受半導體晶片的寬度及長度限制的情況下安裝半導體裝置。可更自由地設計半導體裝置的電性路徑。

互連封裝可用於將半導體裝置與半導體晶片之間的電性連接標準化及系統化。半導體封裝可成為小型尺寸的(compact-sized)。

本文中已揭露了示例性實施例，且儘管採用特定用語，但該些特定用語僅在一般意義及說明性意義上使用並加以解釋，並不旨在作出限制。在一些實例中，自本申請案提出申請之日起如熟習此項技術者將明瞭，結合特定實施例所述的特徵、特性及/或元件可單獨地使用或者與結合其他實施例所述的特徵、特性及/或元件組合地使用，除非另有明確指示。因此，熟習此項技術者 應瞭解，可在不背離以下申請專利範圍中所述的本發明精神及範疇的情況下做出形式及細節上的各種改變。

100:半導體晶片

100a:表面

105:晶片墊

200:配線基板

200a、400a:第一表面

210:基礎層

250:導電結構

290:孔

300:模塑圖案

400:重佈線層

400b:第二表面

410:絕緣圖案

415:重佈線圖案

451、452、453:重佈線接墊

500:外部連接端子

651、652、653:連接件

1000:互連封裝

2000、3000、4000:半導體裝置

2005、3005、4005:連接墊

4100:封裝基板

4200:第一半導體晶片

4300:模塑構件

5000:模塑層

D1:第一方向

D2:第二方向

D3:第三方向

P1、P2、P3、P4:節距

PKG:半導體封裝

R1、R2、R3:區

Claims (22)

1. 一種半導體封裝，包括：重佈線層，具有彼此相對的第一表面與第二表面，所述重佈線層包括位於所述第一表面上的多個第一重佈線接墊及多個第二重佈線接墊，所述多個第二重佈線接墊具有與所述多個第一重佈線接墊的節距不同的節距；半導體晶片，位於所述重佈線層的所述第二表面上，所述半導體晶片的主動面面對所述重佈線層；多個導電結構，位於所述重佈線層的所述第二表面上，所述多個導電結構與所述半導體晶片間隔開；以及多個外部連接端子，位於所述導電結構上且耦合至所述導電結構，在上視圖中，所述多個外部連接端子相對於所述半導體晶片具有未重疊的關係，且所述多個第一重佈線接墊的所述節距小於所述多個外部連接端子的節距。
2. 如申請專利範圍第1項所述的半導體封裝，其中所述半導體晶片包括可程式化晶片。
3. 如申請專利範圍第1項所述的半導體封裝，其中，在所述上視圖中，所述多個第二重佈線接墊交疊於所述重佈線層的區域不同於所述重佈線層交疊於所述多個第一重佈線接墊的區域。
4. 如申請專利範圍第1項所述的半導體封裝，其中當在平面圖中觀察時，所述多個第一重佈線接墊中的至少一者與所述半導體晶片間隔開。
5. 如申請專利範圍第1項所述的半導體封裝，更包括：第一半導體裝置，位於所述重佈線層的所述第一表面上，所述第一半導體裝置耦合至所述多個第一重佈線接墊。
6. 如申請專利範圍第1項所述的半導體封裝，其中所述多個第一重佈線接墊中的至少一些經由所述重佈線層及所述導電結構耦合至所述外部連接端子。
7. 如申請專利範圍第1項所述的半導體封裝，更包括：多個基礎層，位於所述重佈線層上，所述多個基礎層被孔穿透，且所述半導體晶片位於所述孔內。
8. 如申請專利範圍第7項所述的半導體封裝，其中所述導電結構中的至少一者包括：第一接墊，位於所述多個基礎層中的最上層基礎層上；導電圖案，位於所述多個基礎層中的兩個基礎層之間；通孔，穿透所述多個基礎層中的每一者，所述通孔耦合至所述導電圖案；以及第二接墊，位於所述多個基礎層中的最下層基礎層上，所述第二接墊相對於所述第一接墊水平地偏移。
9. 一種半導體封裝，包括：重佈線層，具有彼此相對的第一表面與第二表面；半導體晶片，位於所述重佈線層的所述第二表面上，所述半導體晶片包括面對所述重佈線層的晶片墊；多個導電結構，位於所述重佈線層的所述第二表面上且與所 述半導體晶片間隔開；第一半導體裝置，包括位於所述重佈線層的所述第一表面上的第一半導體晶片，所述第一半導體裝置包括面對所述重佈線層的至少三個連接墊；以及多個第一重佈線接墊，位於所述重佈線層的所述第一表面上，所述多個第一重佈線接墊分別連接至所述連接墊，且所述多個第一重佈線接墊與所述半導體晶片具有未重疊的關係。
10. 如申請專利範圍第9項所述的半導體封裝，更包括：第二半導體裝置，位於所述重佈線層的所述第一表面上，所述第二半導體裝置具有與所述第一半導體裝置的高度不同的高度。
11. 如申請專利範圍第9項所述的半導體封裝，其中當在平面圖中觀察時，所述第一半導體裝置的至少一部分不與所述半導體晶片交疊。
12. 如申請專利範圍第9項所述的半導體封裝，其中所述第一半導體裝置更包括：封裝基底；第一半導體晶片，位於所述封裝基底上；以及模塑構件，位於所述封裝基底上且覆蓋所述第一半導體晶片。
13. 一種製造半導體封裝的方法，所述方法包括：提供包括半導體晶片、多個導電結構及模塑圖案的初步封裝，使得在所述初步封裝的第一表面上暴露出所述半導體晶片的 多個晶片墊，且所述多個導電結構與所述半導體晶片間隔開；在所述初步封裝的所述第一表面上形成重佈線層；以及在所述初步封裝的第二表面上形成多個外部連接端子，所述多個外部連接端子耦合至所述多個導電結構，其中所述重佈線層包括重佈線圖案及耦合至所述重佈線圖案的多個第一重佈線接墊，所述重佈線圖案耦合至所述多個晶片墊，且其中所述多個第一重佈線接墊具有較所述多個外部連接端子的節距小的節距，其中形成所述初步封裝包括：提供載體基底；將所述半導體晶片放置於所述載體基底上；將具有所述多個導電結構的配線基底放置於所述載體基底上；以及移除所述載體基底，以暴露出所述半導體晶片的所述多個晶片墊及所述配線基底的表面。
14. 如申請專利範圍第13項所述的製造半導體封裝的方法，其中所述重佈線層更包括多個第二重佈線接墊，所述多個第二重佈線接墊具有與所述多個第一重佈線接墊的節距不同的節距。
15. 如申請專利範圍第13項所述的製造半導體封裝的方法，其中所述半導體晶片包括現場可程式化閘陣列。
16. 如申請專利範圍第13項所述的製造半導體封裝的方法，更包括：將第一半導體裝置安裝於所述重佈線層上，使得所述第一半導體裝置耦合至所述多個第一重佈線接墊。
17. 如申請專利範圍第16項所述的製造半導體封裝的方法，其中所述第一半導體裝置包括封裝基底、位於所述封裝基底上的第一半導體晶片及覆蓋所述第一半導體晶片的模塑構件。
18. 如申請專利範圍第13項所述的製造半導體封裝的方法，其中所述配線基底包括穿透所述配線基底的孔，所述半導體晶片位於所述配線基底的所述孔內。
19. 如申請專利範圍第13項所述的製造半導體封裝的方法，更包括：在所述初步封裝的所述第二表面上形成下部重佈線層，使得所述下部重佈線層覆蓋所述模塑圖案，其中所述下部重佈線層耦合至所述多個導電結構，且其中所述多個外部連接端子形成於所述下部重佈線層上且耦合至所述下部重佈線層及所述多個導電結構。
20. 一種製造半導體封裝的方法，所述方法包括：形成包括多個第一重佈線接墊的重佈線層，所述多個第一重佈線接墊在所述重佈線層的第一表面上；在所述重佈線層的第二表面上安裝半導體晶片並將所述半導體晶片電性連接至所述重佈線層； 在所述重佈線層的所述第二表面上形成多個導電結構並將所述多個導電結構電性連接至所述重佈線層；以及在所述多個導電結構上形成多個外部連接端子，使得所述多個外部連接端子具有較所述多個第一重佈線接墊的節距大的節距，其中形成所述重佈線層包括：在載體基底上形成絕緣圖案；在所述絕緣圖案上形成重佈線圖案；以及形成耦合至所述重佈線圖案的所述多個第一重佈線接墊。
21. 如申請專利範圍第20項所述的製造半導體封裝的方法，更包括：在所述重佈線層的所述第一表面上放置第一半導體裝置，所述第一半導體裝置耦合至所述多個第一重佈線接墊。
22. 如申請專利範圍第20項所述的製造半導體封裝的方法，其中所述重佈線層更包括位於所述第一表面上的多個第二重佈線接墊，所述多個第二重佈線接墊具有與所述多個第一重佈線接墊的排列不同的排列。