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TWI791616B - 半導體裝置結構 - Google Patents

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TWI791616B
TWI791616B TW107132456A TW107132456A TWI791616B TW I791616 B TWI791616 B TW I791616B TW 107132456 A TW107132456 A TW 107132456A TW 107132456 A TW107132456 A TW 107132456A TW I791616 B TWI791616 B TW I791616B
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林祐寬
楊昌達
王屏薇
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置結構，包括一半導體基底，具有一井拾取區及一主動區。井拾取區及主動區各自包括具有不同導電型的一第一井區及一第二井區。第一井區與第二井區之間具有井區邊界。一第一鰭部結構位於井拾取區的第一井區內，而多個第二鰭部結構位於主動區的第一井區內。井區邊界與第一鰭部結構之間的最小距離大於井區邊界與第二鰭部結構中最靠近井區邊界的一者之間的最小距離。

Description

半導體裝置結構
本實施例係關於一種半導體技術，且特別是關於一種具有鰭部結構的半導體裝置結構。
半導體積體電路(IC)工業已經經歷了快速增長。而IC材料和設計方面的技術進展也已經產生了多個IC世代。每一世代IC都比前一世代IC具有更小和更複雜的電路。然而，這些進展增加了製程以及IC製造的複雜度。因應這些進展，IC製造及製程需要類似的演進。在IC演進的過程中，功能密度(即，每晶片面積的內連裝置的數量)普遍增大，而幾何尺寸(即，可以使用製造製程產生的最小部件(或線))卻減小。
由於半導體工業已發展至奈米技術製程節點以追求更高裝置密度、更高效能及更低成本，因此來自製造與設計雙方問題的挑戰而造就三維設計的發展，例如鰭式場效電晶體(fin field transistor,FinFET)。鰭式場效電晶體(FinFET)係以自基底延伸的一薄且垂直的「鰭部」(或鰭部結構)來進行製造，而鰭式場效電晶體(FinFET)的通道區係位於此垂直鰭部內。閘極位於鰭部上方。鰭式場效電晶體(FinFET)的優點包括降低短通道效應以及具有較高電流。
儘管現行的鰭式場效電晶體(FinFET)極其製造 方法已普遍適合於其預期目的，然而在所有方面並非能達到全面性的滿足。舉例來說，當鰭部尺寸(例如，鰭部寬度)以及鰭部與鰭部之間間隔(例如，兩相鄰鰭部之間距離)縮小時，因具有不同導電型的井拾取(well pick-up)區之間交互擴散而增加井拾取區的電阻值，導致半導體裝置的電性效能下降。因此在尺寸要求越來越小下，製造可靠的半導體裝置成為一種挑戰。
一種半導體裝置結構，包括：一半導體基底，具有一井拾取區及一主動區，其中井拾取區及主動區內各自包括具有第一導電型的一第一井區及具有相反的第二導電型的一第二井區鄰近於第一井區，使一井區邊界位於第一井區與第二個井區之間；一第一鰭部結構，位於井拾取區的第一井區內；以及多個第二鰭部結構，位於主動區的第一井區內。第一鰭部結構與井區邊界隔開一第一距離。第二鰭部結構中最靠近井區邊界的一者與井區邊界隔開一第二距離。第一距離大於第二距離。
一種半導體裝置結構，包括：一井拾取區，形成於一半導體基底內；一主動區，形成於半導體基底內且鄰近於井拾取區；一第一鰭部結構，形成於井拾取區的一第一區內；一第二鰭部結構，形成於主動區的一第一區內，其中井拾取區的第一區與主動區的第一區摻雜第一型的摻雜物；一第三鰭部結構，形成於拾取區的一第二區內；一第四鰭部結構，形成於主動區的一第二區內，其中井拾取區的第二區與主動區的第二 區摻雜第二型的摻雜物。第一鰭部結構的一第一側壁與第三鰭部結構的一第三側壁之間的距離大於第二鰭部結構的一第二側壁與第四鰭部結構的一第四側壁之間的距離。
一種半導體裝置結構，包括：一半導體基底，具有一井拾取區及相鄰於井拾取區的一主動區；二個第一鰭部結構，彼此相鄰地形成於井拾取區內且隔開一第一距離；二個第二鰭部結構，彼此相鄰地形成於主動區內且隔開一第二距離。上述二個第一鰭部結構具有不同的導電型，且上述兩個第二鰭部結構具有不同的導電類型。第一距離大於第二距離。
10:井拾取區
20:虛置區
30:主動區
40:第一井區
50:第二井區
60:第三井區
100:半導體基底
100a:第一鰭部結構
100b:第二鰭部結構
100c:第三鰭部結構
100d:第四鰭部結構
100e:第五鰭部結構
100f:第六鰭部結構
102:第一罩幕層
104:第二罩幕層
106:第三罩幕層
110:溝槽
120:隔離特徵部件
130:閘極結構
200、300、400、500:半導體裝置
B1:第一井區邊界
B2:第二井區邊界
D1:第一距離
D2:第二距離
D3:第三距離
D4:第四距離
L1:第一鰭部長度
L2:第二鰭部長度
W1:第一鰭部寬度
W2:第二鰭部寬度
W3:第三鰭部寬度
W4:第四鰭部寬度
第1圖係繪示出根據一些實施例之具有鰭部結構的半導體裝置平面示意圖。
第2A至2F圖係繪示出根據一些實施例之具有鰭部結構的半導體裝置的製造方法於不同階段的平面示意圖。
第3A至3F圖係沿第2A至2F圖的A-A’線繪示出根據一些實施例之具有鰭部結構的半導體裝置的製造方法於不同階段的剖面示意圖。
第4A至4F圖係沿第2A至2F圖的B-B’線繪示出根據一些實施例之具有鰭部結構的半導體裝置的製造方法於不同階段的剖面示意圖。
第5圖係繪示出根據一些實施例之具有鰭部結構的半導體裝置平面示意圖。
第6圖係繪示出根據一些實施例之具有鰭部結構的半導體 裝置平面示意圖。
第7圖係繪示出根據一些實施例之具有鰭部結構的半導體裝置平面示意圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本發明。舉例來說，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。本揭露內容在各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自行指定所探討的各個不同實施例及/或配置之間的關係。
再者，在空間上的相關用語，例如”下方”、”之下”、”下”、”上方”、”上”等等在此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空間上的相關符號同樣有相應的解釋。
以下說明了本揭露的一些實施例。可在這些實施 例所述的操作階段進行之前、期間和之後進行額外的操作。在不同的實施例中，可以替換或排除上述某些操作階段。額外的特徵部件可加入半導體裝置結構。在不同的實施例中，可以替換或排除以下所述某些特徵部件。儘管所述的某些實施例的操作步驟係以特定順序進行，然而這些操作步驟可依其他合理順序來進行。
可使用任何適合的方法圖案化鰭部。舉例來說，可使用一或多個微影製程來圖案化鰭部，包括雙重圖案化或多重圖案化製程。一般而言，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，其能夠形成的圖案，間距比使用單一直接微影製程所獲得的間距更小。舉例來說，在一實施例中，形成一犧牲層於基底上並使用微影製程來圖案化。使用自對準製程於圖案化的犧牲層側邊形成間隙壁。然後去除犧牲層，並使用餘留的間隙壁來圖案化鰭部。
以下實施例提供一種半導體裝置結構及一種半導體裝置結構之製造方法。第1圖係繪示出根據一些實施例之具有鰭部結構的半導體裝置200的平面示意圖。如第1圖所示，半導體裝置200包括一半導體基底100，具有一井拾取區10、一主動區30及一虛置區20。在一些實施例中，虛置區20位於井拾取區10與主動區30之間。在一些實施例中，井拾取區10包括具有第一導電型的一第一井區40、具有相反的第二導電型且鄰近第一井區40的一第二井區50以及具有第一導電型且鄰近第二井區50的一第三井區60。亦即，第一井區40及第三井區60摻雜第一型摻雜物。第二井區50摻雜相反的第二型摻雜物。再者，虛 置區20與主動區30也各自包括第一井區40、鄰近第一井區40的第二井區50以及鄰近第二井區50的第三井區60。如此一來，第二井區50位於第一井區40與第三井區60之間，使第一井區40與第二井區50之間定義出一第一井區邊界B1，而第二井區50與第三井區60之間定義出一第二井區邊界B2。在一些實施例中，第一井區40與第三井區60(例如，PMOS區)用於上方形成有P型鰭式場效電晶體(FinFET)，而第二井區50(例如，NMOS區)用於上方形成有N型鰭式場效電晶體(FinFET)。在其他實施例中，第一井區40與第三井區60(例如，NMOS區)用於上方形成有N型鰭式場效電晶體(FinFET)，而第二井區50(例如，PMOS區)用於上方形成有P型鰭式場效電晶體(FinFET)。
在一些實施例中，半導體基底100包括一半導體材料(例如，矽)。在其他實施例中，半導體基底100可包括另一種元素半導體，例如鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP或其組合。另外，半導體基底100可為絕緣層上覆半導體(semiconductor on insulator,SOI)
在一些實施例中，半導體裝置200更包括一第一鰭部結構100a，突出自井拾取區10的第一井區40內的半導體基底100。再者，一或多個第二鰭部結構100b突出自主動區30的第一井區40中的半導體基底100，且延伸到虛置區20的第一井區40內。
在一些實施例中，第一鰭部結構100a與第一井區 邊界B1隔開一第一距離D1。再者，第二鰭部結構100b中最靠近第一井區邊界B1的一者也與第一井區邊界B1隔開一第二距離D2。第一距離D1可為第一井區邊界B1和第一鰭部結構100a之間的最小距離。舉例來說，第一距離D1是第一鰭部結構100a的側壁與第一井區邊界B1之間的距離。相似地，第二距離D2可以是第一井區邊界B1與最靠近第一井區邊界B1的第二鰭部結構100b之間的最小距離。舉例來說，第二距離D2是第二鰭部結構100b的側壁與第一井區邊界B1之間的距離。在一些實施例中，第一距離D1與第二距離D2的比率約在2至3.5的範圍。在一些實施例中，第一距離D1約在50nm至70nm的範圍。第二距離D2約在20nm至25nm的範圍。在一些實施例中，第一距離D1大於第二距離D2。第一距離D1與第二距離D2之間具有足夠差值的設計係防止第一井區40內的交互擴散區(或稱為空乏區，其由不同導電型的摻雜物摻雜第一井區40與第二井區50所造成)(未繪示)延伸至第一鰭部結構100a內。如此一來，可防止第一鰭部結構100a的電阻值增加。再者，半導體基底100可具有足夠的利用面積(其用以形成第一鰭部結構100a)，進而防止第一鰭部結構100a的電阻值增加。在一些實施例中，第一距離D1不小於第一井區40內的交互擴散區的最大長度。
在一些實施例中，第一鰭部結構100a具有第一鰭部寬度W1，且每一第二鰭部結構100b具有第二鰭部寬度W2。在一些實施例中，第一鰭部寬度W1與第二鰭部寬度W2的比率約在2.5至20的範圍。在一些實施例中，第一鰭部寬度W1約在在25nm至100nm的範圍。第二鰭部寬度W2約在5nm至10nm的範 圍。
在一些實施例中，第二鰭部寬度W2小於第一鰭部寬度W1。由於第一井區40內的交互擴散區可能延伸至第一鰭部結構100a內，因此第一鰭部寬W1和第二鰭部寬W2之間具有足夠差值的設計係防止第一鰭部結構100a內摻雜物空乏區或摻雜物損失(其由交互擴散區所造成)大幅增加。如此一來，可防止第一鰭部結構100a的電阻值增加。
在一些實施例中，半導體裝置200更包括一第三鰭部結構100c，突出自井拾取區10的第二井區50內的半導體基底100。再者，一或多個第四鰭部結構100d突出自主動區30的第二井區50內的半導體基底100，且延伸到虛置區20的第二井區50內。
在一些實施例中，第三鰭部結構100c與第一井區邊界B1隔開一第三距離D3。再者，第四鰭部結構100d中最靠近第一井區邊界B1的一者也與第一井區邊界B1隔開一第四距離D4。第三距離D3可為第一井區邊界B1與第三鰭部結構100c之間的最小距離。舉例來說，第三距離D3為第三鰭部結構100c的側壁與第一井區邊界B1之間的距離。相似地，第四距離D4可為第一井區邊界B1與最靠近第一井區邊界B1的第四鰭部結構100d之間的最小距離。舉例來說，第四距離D4為第四鰭部結構100d的側壁與第一井區邊界B1之間的距離。在一些實施例中，第三距離D3與第四距離D4的比率約在1至2的範圍。在一些實施例中，第三距離D3約在30nm至40nm的範圍。第四距離D4約在20nm至30nm的範圍。在一些實施例中，第三距離D3大 於第四距離D4。相似地，第三距離D3與第四距離D4之間具有足夠差值的設計係防止第二井區50內的交互擴散區(其由不同導電型的摻雜物摻雜第一井區40與第二井區50所造成)(未繪示)延伸到第三鰭片結構110c內。如此一來，可防止第三鰭部結構110c的電阻值增加。再者，半導體基底100可具有足夠的利用面積(其用以形成第三鰭部結構110c)，進而防止第三鰭部結構110c的電阻值增加。在一些實施例中，第三距離D3不小於第二井區50內的交互擴散區的最大長度。在一些實施例中，第一距離D1與第三距離D3不同或實質上等於第三距離D3。例如，第一距離D1大於第三距離D3，如第1圖所示。
在一些實施例中，第三鰭部結構100c具有一第三鰭部寬度W3，且每一第四鰭部結構100d具有一第四鰭寬度W4。在一些實施例中，第三鰭部寬度W3與第四鰭部寬度W4的比率約在1.5至10的範圍。在一些實施例中，第三鰭部寬度W3約在12nm至50nm的範圍。第四鰭部寬度W4約在5nm至8nm的範圍。在一些實施例中，第四鰭部寬度W4小於第三鰭部寬度W3。相似地，由於第二井區50內的交互擴散區可能延伸至第三鰭部結構110c內，因此第三鰭部寬度W3和第四鰭部寬度W4之間具有足夠差值的設計係防止第三鰭部結構110c內摻雜物空乏區或摻雜物損失(其由交互擴散區所造成)大幅增加。如此一來，可防止第三鰭部結構110c的電阻值增加。在一些實施例中，第一鰭部寬度W1與第三鰭部寬度W3不同或實質上等於第三鰭部寬度W3。
在一些實施例中，第一鰭部結構100a具有一第一 鰭部長度L1，而第三鰭部結構100c具有一第二鰭長度L2，其實質上等於第一鰭部長度L1。如此一來，第一鰭部結構100a的兩端分別與第三鰭部結構100c的兩對應端對齊，如第1圖所示。在一些實施例中，第一鰭部長度L1約在50nm至150nm的範圍，而第二鰭部長度L2約在50nm至150nm的範圍。
在一些實施例中，半導體裝置200更包括一第五鰭部結構100e，突出自井拾取區10的第三井區60內的半導體基底100。再者，一或多個第六鰭部結構100f突出自主動區30的第三井區60內的半導體基底100，且延伸至虛置區20的第三井區60內。
在一些實施例中，第五鰭部結構100e與第二井區邊界B2隔開。再者，第六鰭部結構100f中最靠近第二井區邊界B2的一者也與第二井區邊界B2隔開。第二井區邊界B2與第五鰭部結構100e之間的最小距離(其稱為第五距離)可大於第二井區邊界B2與第六鰭部結構100f中最靠近第二井區邊界B2的一者之間的最小距離(其稱為第六距離)。第五距離可為第五鰭部結構100e的側壁與第二井區邊界B2之間的距離。第六距離可為第二井區邊界B2與最靠近第二井區邊界B2的第六鰭部結構100f的側壁之間的距離。在一些實施例中，第五距離與第六距離的比率相同或相似於第一距離D1與第二距離D2的比率。再者，第五距離相同或相似於第一距離D1。第六距離相同或相似於第二距離D2。相似地，第五距離與第六距離之間具有足夠差值的設計係防止第三井區60內的交互擴散區(其由不同導電型的摻雜物摻雜第二井區50與第三井區60所造成)(未繪示) 延伸至第五鰭部結構110e內。如此一來，可防止第五鰭部結構110e的電阻值增加。再者，半導體基底100可具有足夠的利用面積(其用以形成第五鰭部結構110e)，進而防止第五鰭部結構110e的電阻值增加。在一些實施例中，在一些實施例中，第五距離不小於第三井區60內的交互擴散區(其由不同導電型的摻雜物摻雜第二井區50與第三井區60所造成)(未繪示)的最大長度。
在一些實施例中，第三鰭部結構100c與第二井區邊界B2隔開一距離，其相同或不同於第三距離D3。再者，第四鰭部結構100d中最靠近第二井區邊界B2的一者也與第二井區邊界B2隔開一距離，其相同或不同於第四距離D4。在一些實施例中，第二井區邊界B2與第三鰭部結構100c之間的最小距離不小於第二井區50內的交互擴散區(其由不同導電型的摻雜物摻雜第二井區50與第三井區60所造成)(未繪出)的最大長度。
再者，第二井區邊界B2與第五鰭部結構100e之間的最小距離不同於或實質上等於第二井區邊界B2與第三鰭部結構100c之間的最小距離。舉例來說，第二井區邊界B2和第五鰭部結構100e之間的最小距離大於第二井區邊界B2與第三鰭部結構100c之間的最小距離，如第1圖所示。
在一些實施例中，第五鰭部結構100e可具有一鰭部寬度，其不同於每一第六鰭部結構100f的鰭部寬度。在一範例中，第五鰭部結構100e的鰭部寬度相同或相似於第一鰭部寬度W1，且第六鰭部結構100f的鰭部寬度相同或相似於第二鰭部 寬度W2或第四鰭部寬度W4。在此情形中，第六鰭部結構100f的鰭部寬度小於第五鰭部結構100e的鰭部寬度。在一些實施例中，第五鰭部結構100e的鰭部寬度不同於或實質上等於第三鰭部結構100c的第三鰭部寬度W3。相似地，由於第三井區60中的交互擴散區可能延伸至第五鰭部結構100e內，因此第五鰭部結構100e與第六鰭部結構100f之間具有足夠差值的設計係防止第五鰭部結構100e內摻雜物空乏區或摻雜物損失(其由交互擴散區所造成)大幅增加。如此一來，可防止第五鰭部結構100e的電阻值增加。
在一些實施例中，第五鰭部結構100e的鰭部長度實質上等於第一鰭部結構100a的第一鰭部長度L1及第三鰭部結構100c的第二鰭部長度L2。如此一來，第五鰭部結構100e的兩端分別對準第一鰭部結構100a的兩對應端與第三鰭部結構100c的兩對應端。
在一些實施例中，半導體裝置200更包括隔離結構，隔離結構可位於鰭部結構的相對兩側(例如，第一鰭部結構100a、第二鰭部結構100b、第三鰭部結構100c、第四鰭部結構100d、第五鰭部結構100e及第六鰭部結構100f)。在一些實施例中，每一隔離結構包括隔離特徵部件120及覆蓋隔離特徵部件120的側壁及底部的襯層結構(未繪示)。如此一來，半導體基底100與鰭部結構(例如，第一鰭部結構100a、第二鰭部結構100b、第三鰭部結構100c、第四鰭部結構100d、第五鰭部結構100e及第六鰭部結構100f)的下部經由襯層結構而與隔離特徵部件120隔開。
在一些實施例中，隔離特徵部件120由介電材料製成，例如氧化矽、氟摻雜的矽酸鹽玻璃(FSG)、低k值介電材料及/或其他適合的絕緣材料。隔離特徵部件120可為淺溝槽隔離(shallow trench isolation,STI)特徵部件。在一些實施例中，襯層結構可包括單層或多層結構，且可由氧化矽、氮化矽、氮氧化矽、碳化矽(SiC)或其組合製成。
在一些實施例中，第一鰭部結構100a的側壁與第三鰭部結構100c的側壁之間的距離大於第二鰭部結構100b的側壁與第四鰭部結構100d的側壁之間的距離。在一些實施例中，第一鰭部結構100a與第三鰭部結構100c透過隔離結構的其中一者所隔開。在那些情形中，此隔離結構可與第一鰭部結構100a的側壁及第三鰭部結構100c的側壁直接接觸。相似地，在一些實施例中，第五鰭部結構100e的側壁與第三鰭部結構100c的側壁之間的距離大於第六鰭部結構100f的側壁與第四鰭部結構100d的側壁之間的距離。在一些實施例中，第五鰭部結構100f與第三鰭部結構100c透過隔離結構的其中一者所隔開。在那些情形中，此隔離結構可與第五鰭部結構100f的側壁及第三鰭部結構100c的側壁直接接觸。
在一些實施例中，半導體裝置200更包括閘極結構130，位於半導體基底100上方。這些閘極結構130的其中一些跨越位於井拾取區10內的第一鰭部結構100a、第三鰭部結構100c及第五鰭部結構100e。再者，其他閘極結構130跨越位於虛置區50內的第二鰭部結構100b、第四鰭部結構100d及第六鰭部結構100f以及位於主動區60內的第二鰭部結構100b、第四鰭 部結構100d及第六鰭部結構100f。
在一些實施例中，每一閘極結構130可包括閘極介電層、閘極電極層及/或一或多個附加層。在一些實施例中，閘極結構130為犧牲閘極結構或虛置閘極結構，例如形成於替換閘極製程中用於形成金屬閘極結構。在一些實施例中，閘極結構130包括多晶矽層(作為閘極電極層)。再者，閘極結構130的閘極介電層可包括二氧化矽或其他適合的介電材料。另外，閘極結構130的閘極介電層可包括高k值介電層，例如HfO2、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2或其組合。
在一些實施例中，閘極結構130可為金屬閘極結構。金屬閘極結構可包括界面層、閘極介電層、功函數層及填充金屬層。在一些實施例中，界面層可包括介電材料，例如氧化矽層(SiO2)或氮氧化矽(SiON)。再者，例示性的P型功函數金屬可包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN或其組合。例示性的N型功函數金屬可包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr或其組合。
第2A至2F圖係繪示出根據一些實施例之形成第1圖中具有鰭部結構的半導體裝置200的方法於不同階段的平面示意圖。第3A至3F圖係繪示出根據一些實施例之沿第2A至2F圖的A-A’線的形成半導體裝置200的方法於不同階段的剖面示意圖。第4A至4F圖係繪示出根據一些實施例之沿第2A至2F圖的B-B’線的形成半導體裝置200的方法於不同階段的剖面示意圖。
請參照第2A、3A及4A圖，接收一半導體基底100。在一些實施例中，半導體基底100包括半導體材料(例如，矽)。在一些其他實施例中，半導體基底100可包括另一元素半導體(例如鍺)、化合物半導體(包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦)、合金半導體(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)或其組合。另外，半導體基底100為絕緣層上覆半導體層(semiconductor on insulator,SOI)。
在一些實施例中，半導體基底100具有井拾取區10、主動區30以及位於井拾取區10與主動區30之間的虛置區20。在一些實施例中，半導體基底100可摻雜(例如，摻雜P型摻雜物及/或N型摻雜物)或未摻雜。舉例來說，利用井區植入製程對半導體基底100摻雜P型及N型摻雜物。井拾取區10、虛置區20以及主動區30中的每一者各自包括第一井區40、第二井區50以及第三井區60。再者，第一井區40與第三井區60係摻雜第一型的摻雜物，使第一井區40與第三井區60具有第一導電型。第二井區50摻雜相反的第二型摻雜物，使第二井區50具有與相鄰的第一井區40及第三井區60相反的第二導電型。因此，第二井區50係位於第一井區40與第三井區60之間。第一井區邊界B1位於第一井區40與第二井區50之間。再者，第二井區邊界B2位於第二井區50與第三井區60之間。舉例來說，第一井區40及第三井區60(例如，PMOS區)用於在其上形成的P型FinFET。再者，第二井區50(例如，NMOS區域)用於在其上形成的N型FinFET。
在一些實施例中，在用於第一井區40與第三井區60的P型井區的植入製程中，P型摻雜物的植入能量約在20KeV至40KeV的範圍。再者，P型摻雜物的摻雜濃度約在1×1013atoms/cm3至約7×1013atoms/cm3的範圍。在一些實施例中，N型摻雜物的植入能量約在80KeV至約120KeV的範圍。再者，在一些實施例中，N型摻雜物的摻雜劑濃度約在1×1013atoms/cm3至6×1013atoms/cm3的範圍。
在一些實施例中，半導體基底100具有第一區100a及相鄰於第一區100a的第二區100b。第一區100a可用於形成P型裝置，例如P型金屬氧化物半導體場效應電晶體(MOSFET)。在那些情形中，第二區100b可用於形成N型裝置，例如N型MOSFET。因此，第一區100a可被稱作PMOS區域，而第二區100b可稱作NMOS區域。在一些其他實施例中，P型裝置(或N型裝置)形成於第一區100a及第二區100b中。
在一些實施例中，形成第一光阻(未繪示)於半導體基底100上，以露出待形成第一井區40與第三井區60的區域。之後，對半導體基底100的露出區域進行P型井區植入製程，以形成第一井區40與第三井區60。相似地，在去除第一光阻之後，形成第二光阻(未繪示)於半導體基底100上，形成圖案，以露出待形成第二井區50的區域。之後，對半導體基底100的露出區域進行N型井區植入製程，以形成第二井區50。在一些實施例中，第一井區40與第三井區60係摻雜硼(B)離子而形成P型井區。再者，第二井區50係摻雜砷(As)或磷(P)離子而形成N型井區。
之後，依序形成第一罩幕層102及位於其上方的第二罩幕層104於半導體基底100上，以在後續製程中形成鰭部結構。第一罩幕層102可為半導體基底100與第二罩幕層104之間的緩衝層。在一些實施例中，第一罩幕層102由氧化矽製成。在一些實施例中，第二罩幕層104由SiN或SiON製成。在一些實施例中，第一罩幕層102及位於其上方的第二罩幕層104透過各自的沉積製程形成。舉例來說，用於形成第一罩幕層102的沉積製程可為熱氧化製程。再者，用於形成第二罩幕層104的沉積製程可為化學氣相沉積(chemical vapor deposition,CVD)製程、低壓化學氣相沉積(low-pressure CVD,LPCVD)製程、電漿輔助化學氣相沉積(plasma enhanced CVD,PECVD)製程、高密度電漿化學氣相沉積(high-density plasma CVD,HDPCVD)製程、旋塗製程、濺鍍製程或其他適合的製程。
透過利用微影製程圖案化光阻層(未繪示)的方式來進行第二罩幕層104的圖案化，然後透過蝕刻製程(例如，濕式蝕刻製程或乾式蝕刻製程)來蝕刻未受保護的第二罩幕層104，如第2A、3A及4A圖所示。微影製程包括光阻塗佈(例如，旋轉塗佈)、軟烤、光罩對準、曝光、後曝烤、光阻顯影、清洗以及乾燥(例如，硬烤)。在一些實施例中，在進行蝕刻製程之後，圖案化的第二罩幕層104包括對應於主動區30的鰭部圖案，且那些鰭部圖案自主動區30延伸至虛置區20內。
在一些實施例中，如第2B、3B及4B圖所示，形成第三罩幕層106，以覆蓋第2A、3A及4A圖所示的結構。在一些實施例中，第三罩幕層106由光阻或其他適合的罩幕材料製 成。舉例來說，第三罩幕層106由光阻製成並透過微影製程進行圖案化。在一些實施例中，在進行微影製程之後，圖案化的第三罩幕層106包括對應於井拾取區10的鰭部圖案。在一些實施例中，第2B圖所示的第三罩幕層106的鰭部圖案具有與第2A圖所示的第二罩幕層104的鰭部圖案不同的寬度。再者，第2B圖所示的第三罩幕層106的鰭部圖案之間的最小距離也不同於第2A圖所示的第二罩幕層104的鰭部圖案之間的最小距離。舉例來說，第2B圖所示的第三罩幕層106的鰭部圖案寬度大於第2A圖所示的第二罩幕層104的鰭部圖案寬度。再者，第2B圖所示的第三罩幕層106的鰭部圖案之間的最小距離也大於第2A圖所示的第二罩幕層104的鰭部圖案之間的最小距離。
如第2C、3C及4C圖所示，在圖案化第三罩幕層106之後，進行蝕刻製程(例如，濕式蝕刻製程或乾式蝕刻製程)以去除未被圖案化的第三罩幕層106覆蓋的第二罩幕層104。如此一來，第三掩模層106的圖案鰭部圖案係轉移至第二罩幕層104內。在進行蝕刻製程之後，圖案化的第二罩幕層104包括對應於井拾取區10、虛置區域20以及主動區30的鰭部圖案。這些鰭部圖案具有不同的寬度以及不同的鰭部到鰭部的間距(即，鰭部結構之間的最小距離)。
根據一些實施例，在形成位於第二罩幕層104內且對應於井拾取區10、虛置區域20以及主動區30的鰭部圖案之後，可透過適合的移除製程(例如，蝕刻或電漿灰化製程)來去除第三罩幕層106。
之後，進行蝕刻製程(例如，濕式蝕刻製程或乾 式蝕刻製程)以去除未被圖案化的第二罩幕層104覆蓋的第一罩幕層102。因此，第二罩幕層104的鰭部圖案係轉移至第一罩幕層102內。在進行蝕刻製程之後，圖案化的第一罩幕層102包括對應於井拾取區10、虛置區域20以及主動區30的鰭部圖案。這些鰭部圖案具有不同的寬度以及不同的鰭部到鰭部的間距(即，鰭部結構之間的最小距離)，如第2D、3D及4D圖所示。
根據一些實施例，對露出於圖案化的第一罩幕層102及位於其上方的圖案化的第二罩幕層104的半導體基底100進行蝕刻製程(例如，濕式蝕刻製程或乾式蝕刻製程)，如第2E、3E及4E圖所示。如此一來，形成了第一鰭部結構100a、第二鰭部結構100b、第三鰭部結構100c、第四鰭部結構100d、第五鰭部結構100e、第六鰭部結構100f以及溝槽110。在進行蝕刻製程期間，可完全去除圖案化的第二罩幕層104，如第2E、3E及4E圖所示。
之後，根據一些實施例，可透過適合的移除製程(例如，蝕刻或電漿灰化製程)去除圖案化的第一罩幕層102，如第2F、3F及4F圖所示。如第2F圖所示，第一鰭部結構100a形成於井拾取區10的第一井區40內。第二鰭部結構100b形成於主動區30的第一井區40內，且延伸於第一井區40內。第三鰭部結構100c形成於井拾取區10的第二井區50內。第四鰭部結構100d形成於主動區30的第二井區50內，且延伸於第二井區50內。第五鰭部結構100e形成於井拾取區10的第三井區60內。第六鰭部結構100f形成於主動區30的第三井區60內，且延伸於虛置區20的第三井區60內。
在一些實施例中，第一距離D1(即，第一井區邊界B1與第一鰭部結構100a之間的最小距離)不同於第二距離D2(即，第一井區邊界B1與第二鰭部結構100b中最靠近第一井區邊界B1的一者之間的最小距離)。舉例來說，第一距離D1大於第二距離D2。在一些實施例中，第一距離D1不小於第一井區40中交互擴散區(其由不同導電型的摻雜物摻雜第一井區40與第二井區50所造成)(未繪出)的最大長度。在一些實施例中，第一鰭部結構100a具有第一鰭部寬度W1，且每一第二鰭部結構100b具有不同於第一鰭部寬度W1的第二鰭部寬度W2。舉例來說，第二鰭部寬度W2小於第一鰭部寬度W1。
在一些實施例中，第三距離D3(即，第一井區邊界B1與第三鰭部結構100c之間的最小距離)不同於第四距離D4(即，第一井區邊界B1與第四鰭部結構100d中最靠近第一井區邊界B1的一者之間的最小距離)。舉例來說，第三距離D3大於第四距離D4。在一些實施例中，第三距離D3也不小於第二井區50中交互擴散區(其由不同導電型的摻雜物摻雜第一井區40與第二井區50所造成)(未繪出)的最大長度。在一些實施例中，第一距離D1不同於或實質上等於第三距離D3。
在一些實施例中，第三鰭部結構100c具有第三鰭部寬度W3，且每一第四鰭部結構100d具有不同於第三鰭部寬度W3的第四鰭部寬度W4。舉例來說，第四鰭部寬度W4小於第三鰭部寬度W3。在一些實施例中，第一鰭部寬度W1不同於或實質上等於第三鰭部寬度W3。再者，第二鰭部寬度W2不同於或實質上等於第四鰭部寬度W4。
在一些實施例中，第一鰭部結構100a具有第一鰭部長度L1，而第三鰭部結構100c具有第二鰭部長度L2，其實質上等於第一鰭部長度L1。如此一來，第一鰭部結構100a的兩端分別對齊於第三鰭部結構100c的兩對應端。
在一些實施例中，第二井區邊界B2與第五鰭部結構100e之間的最小距離可不同於第二井區邊界B2與第六鰭部結構100f中最靠近第二井區邊界B2的一者之間的最小距離。邊界B2。舉例來說，第二井區邊界B2與第五鰭部結構100e之間的最小距離大於第二井區邊界B2與最靠近第二井區邊界B2的第六鰭部結構100f之間的最小距離。在一些實施例中，第二井區邊界B2與第五鰭部結構100e之間的最小距離不小於第三井區60中交互擴散區(其由不同導電型的摻雜物摻雜第二井區50與第三井區60所造成)(未繪出)的最大長度。
在一些實施例中，第二井區邊界B2與第三鰭部結構100c之間的最小距離不同於第二井區邊界B2與第四鰭部結構100d中最靠近第二井區邊界B2的一者之間的最小距離。舉例來說，第二井區邊界B2與第三鰭部結構100c之間的最小距離大於第二井區邊界B2與第四鰭部結構100d中最靠近第二井區邊界B2的一者之間的最小距離。在一些實施例中，第二井區邊界B2與第三鰭部結構100c之間的最小距離不小於第二井區50中交互擴散區(其由不同導電型的摻雜物摻雜第二井區50與第三井區60所造成)(未繪出)的最大長度。
再者，第二井區邊界B2與第五鰭部結構100e之間的最小距離不同於或實質上等於第二井區邊界B2與第三鰭部 結構100c之間的最小距離。舉例來說，第二井區邊界B2與第五鰭部結構100e之間的最小距離大於第二井區邊界B2與第三鰭部結構100c之間的最小距離。
在一些實施例中，第五鰭部結構100e具有一鰭部寬度，其不同於每一第六鰭部結構100f的鰭部寬度。舉例來說，第六鰭部結構100f的鰭部寬度小於第五鰭部結構100e的鰭部寬度。在一些實施例中，第五鰭部結構100e的鰭部寬度不同於或實質上等於第三鰭部結構100c的第三鰭部寬度W3。
在一些實施例中，第五鰭部結構100e的鰭部長度實質上等於第三鰭部結構100c的第二鰭部長度L2。如此一來，第五鰭部結構100e的兩端分別對齊於第三鰭部結構100c的兩對應端。
在形成第一鰭部結構100a、第二鰭部結構100b，第三鰭部結構100c、第四鰭部結構100d、第五鰭部結構100e及第六鰭部結構100f之後，順應性形成襯層結構(未示出)於每一溝槽110的側壁及底部上，且覆蓋第一鰭部結構100a、第二鰭部結構100b，第三鰭部結構100c、第四鰭部結構100d、第五鰭部結構100e及第六鰭部結構100f。襯層結構可作為淺溝槽隔離(STI)襯層以及用於第一鰭部結構100a、第二鰭部結構100b，第三鰭部結構100c、第四鰭部結構100d、第五鰭部結構100e及第六鰭部結構100f的保護層。在一些實施例中，襯層結構包括單層或多結構。舉例來說，襯層結構包括單層且由氧化矽(SiO2)、碳化矽(SiC)、氮化矽(SiN或Si3N4)、氮氧化矽(SiON)或其他適合的介電材料製成。在一些實施例中，透 過熱氧化製程或沉積製程(包括CVD、物理氣相沉積(physical vapor deposition,PVD)、原子層沉積(atomic layer deposition,ALD)等)形成襯層結構。可對襯層結構進行一選擇性快速熱處理，以改善薄膜品質。
根據一些實施例，在形成襯層結構之後，形成絕緣層(未示出)以覆蓋第一鰭部結構100a、第二鰭部結構100b，第三鰭部結構100c、第四鰭部結構100d、第五鰭部結構100e及第六鰭部結構100f，且填充覆蓋襯層結構的溝槽110。絕緣層可由氧化矽、氮化矽、低k電介電材料或其組合形成，且可透過流動式CVD(flowable CVD,FCVD)製程形成。也可使用其他絕緣材料及/或其他形成製程。
根據一些實施例，在形成絕緣層之後，可進行退火製程以烘烤絕緣層。退火製程可包括濕式蒸汽退火(wet steam anneal)及隨後的乾式退火製程。
之後，透過平坦化製程去除第一鰭部結構100a、第二鰭部結構100b，第三鰭部結構100c、第四鰭部結構100d、第五鰭部結構100e及第六鰭部結構100f的上表面上的絕緣層及襯層結構。平坦化製程可為化學機械研磨(chemical mechanical polish,CMP)製程。之後，根據一些實施例，去除絕緣層的一部分及襯層結構的一部分，以露出第一鰭部結構100a、第三100c及100e的上部(如第3F圖所示)，還有第二鰭部結構100b、第四鰭部結構100d及第六鰭部結構100f的上部(如第4F圖所示)。如此一來，形成了隔離特徵部件120。在一些實施例中，透過蝕刻製程(例如，乾式蝕刻製程或濕式蝕 刻製程)去除絕緣層及襯層結構，以形成隔離特徵部件120(例如，淺溝槽隔離(STI)結構)，如第2F、3F及4F圖所示。在一些實施例中，上述蝕刻製程包括使用包含氨(例如，NH3)及氟化氫(HF)蝕刻氣體的乾式蝕刻製程。
之後，根據一些實施例，在第一鰭部結構100a、第二鰭部結構100b、第三鰭部結構100c、第四鰭部結構100d、第五鰭部結構100e及第六鰭部結構100f上方形成閘極結構130，以形成半導體裝置200，如第1圖所示。在一些實施例中，那些閘極結構130的其中一些跨越位於井拾取區10的第一鰭部結構100a、第三鰭部結構100c及第五鰭部結構100e，而其他閘極結構130則跨越位於虛置區50的第二鰭部結構100b、第四鰭部結構100d及第六鰭部結構100f與位於主動區60的第二鰭部結構100b、第四鰭部結構100d及第六鰭部結構100f。
在一些實施例中，每一閘極結構130可包括閘極介電層、閘極電極層及/或一或多個附加層。在一些實施例中，閘極結構130為一虛置閘極結構。在那些情況下，閘極結構130包括多晶矽層(作為虛置閘極電極層)。再者，閘極結構130的虛置閘極介電層可包括二氧化矽或其他適合的介電材料。另外，閘極結構130的虛置閘極介電層可包括高k值介電層，例如HfO2、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2或其組合。可透過沉積製程形成虛置閘極介電層，例如CVD、PVD、ALD、HDPCVD，金屬有機CVD(metal organic CVD,MOCVD)或PECVD。再者，可透過諸如CVD、PVD、ALD、HDPCVD、MOCVD或PECVD的沉積製程形成虛置閘極電極層。
在一些實施例中，閘極結構130可為金屬閘極結構。金屬閘極結構可包括界面層、閘極介電層、功函數層以及填充金屬層。在一些實施例中，界面層可包括介電材料，例如氧化矽(SiO2)或氮氧化矽(SiON)。再者，例示性的P型功函數金屬可包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN或其組合。例示性的N型功函數金屬可包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr或其組合。
之後，在一些實施例中，進行後閘極製程(有時稱作替換閘極製程)。在後閘極製程中，去除虛置閘極結構以形成凹槽。之後，在一些實施例中，在每個凹槽中形成金屬閘極結構。
在一些實施例中，金屬閘極結構的閘極介電層包括氧化矽、氮化矽或高k值介電材料(包括金屬氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb或其組合的矽酸鹽。閘極介電層的形成方法可包括CVD、ALD、PECVD等。
在一些實施例中，金屬閘極結構的閘極電極層可由含金屬材料製成，例如TiN、TaN、TaC、Co、Ru、Al、其組合或其多層，且可透過電鍍、無電鍍或其他適合的方法形成。
第5圖係繪示出根據一些實施例之具有鰭部結構的半導體裝置300的平面示意圖，第5圖中相同於第1圖中的部件係使用相同的標號並省略其說明。在一些實施例中，半導體裝置300相似於第1圖所示的半導體裝置200。不同之處在於第一鰭部結構100a的兩端未對齊於第三鰭部結構100c的對應端 或第五鰭部結構100e的對應端。在一範例中，第一鰭部結構100a的兩端未對齊於第三鰭部結構100c的對應端，然而仍然對齊於第五鰭部結構100e的相應端。也就是說，第三鰭部結構100c的兩端未對齊於第五鰭部結構100e的對應端。在一些實施例中，半導體裝置300可透過第2A至2F圖、第3A至3F圖以及第4A至4F圖所示的相同或相似方法製造。
第6圖係繪示出根據一些實施例之具有鰭部結構的半導體裝置400的平面示意圖，第6圖中相同於第1圖中的部件係使用相同的標號並省略其說明。在一些實施例中，半導體裝置400相似於第1圖所示的半導體裝置200。不同的是至少半導體裝置400的第一鰭部長度L1不同於半導體裝置400的第二鰭部長度L2。舉例來說，第一鰭部長度L1小於第二鰭部長度L2。如此一來，第一鰭部結構100a的至少一端未對齊於第三鰭部結構100c的對應端。另外，第一鰭部長度L1也可以大於第二鰭部長度L2。在一些實施例中，半導體裝置400可透過第2A至2F圖、第3A至3F圖以及第4A至4F圖所示的相同或相似方法製造。
第7圖係繪示出根據一些實施例之具有鰭部結構的半導體裝置500的平面示意圖，第7圖中相同於第1圖中的部件係使用相同的標號並省略其說明。在一些實施例中，半導體裝置500相似於第1圖所示的半導體裝置200。不同的是主動區30中的一或多個鰭部結構可不延伸至虛置區內。在一範例中，形成在主動區30內的第四鰭部結構100d可不延伸至虛置區20內，如第7圖所示。另一個差異是自主動區30延伸至虛置區20 內的一或多個鰭部結構包括不連續結構。舉例來說，每一第六鰭部結構100f包括不連續結構，如第7圖所示。在一些實施例中，半導體裝置500可透過第2A至2F圖、第3A至3F圖以及第4A至4F圖所示的相同或相似方法製造。
在上述實施例中，提供了半導體裝置結構及其形成方法。第一鰭部結構、第三鰭部結構以及第五鰭部結構形成於半導體基底的井拾取區內。第一鰭部結構對應於第一井區。第三鰭部對應於第二井區而第五鰭部結構對應於第三井區。形成第一井區邊界於第一井區與第二井區之間。形成第二井區邊界於第二井區與第三井區之間。第二鰭部結構、第四鰭部結構以及第六鰭部結構形成於半導體基底的主動區內。第二鰭部結構對應於第一井區。第四鰭部結構對應於第二井區而第六鰭部結構對應於第三井區。第一鰭部結構的寬度大於每一第二鰭部結構的寬度。相似地，第三鰭部結構的寬度大於每一第四鰭部結構的寬度而第五鰭部結構的寬度大於每一第六鰭部結構的寬度。第一井區邊界與第一鰭部結構之間的最小距離大於第一井區邊界與第二鰭部結構中最靠近第一井區邊界的一者之間的最小距離。第一井區邊界與第三鰭部結構之間的最小距離大於第一井區邊界與第四鰭部結構中最靠近第一井區邊界的一者之間的最小距離。相似地，第二井區邊界與第三鰭部結構之間的最小距離大於第二井區邊界與第四鰭部結構中最靠近第二井區邊界的一者之間的最小距離。相似地，第二井區邊界與第五鰭部結構之間的最小距離大於第二井區邊界與第六鰭部結構中最靠近第二井區邊界的一者之間的最小距離。在井拾取 區內，第一鰭部結構與第一井區邊界之間的最小距離、第三鰭部結構與第一井區邊界之間的最小距離、第三鰭部結構與第二井區邊界之間的最小距離，以及第五鰭部結構與第二井區邊界之間之間的最小距離不小於因形成第一井區、第二井區及第三井區而造成的交互擴散區/耗盡區的最大長度。
再者，第一鰭部結構的鰭部寬度大於每一第二鰭部結構的鰭部寬度。相似地，第三鰭部結構的鰭部寬度大於每一第四鰭部結構的鰭部寬度，且第五鰭部結構的鰭部寬度大於每一第六鰭部結構的鰭部寬度。
在一些實施例中，在半導體裝置的井拾取區內，第一鰭部結構與第一井區邊界之間的最小距離、第三鰭部結構與第一井區邊界之間的最小距離、第三鰭部結構與第二井區邊界之間的最小距離以及第五鰭部結構與第二井區邊界之間的最小距離係設計成不小於因形成第一井區、第二井區及第三井區而造成的交互擴散區/耗盡區的最大長度。因此，可減小井拾取區中的第一鰭部結構、第三鰭部結構以及第五鰭部結構的電阻值，同時減小主動區內的鰭部到鰭部的間距，因此可保持或改善半導體裝置的電性效能。
在一些實施例中，半導體裝置的井拾取區內的第一鰭部結構、第三鰭部結構以及第五鰭部結構的寬度分別大於半導體裝置的主動區內的第二鰭部結構、第四鰭部結構以及第六鰭部結構的寬度。因此，可以減輕或消除半導體裝置的井拾取區內的第一鰭部結構、第三鰭部結構以及第五鰭部結構內的摻雜物耗盡或摻雜物損失(由井區植入製程引起)。如此一來， 可防止井拾取區內的第一鰭部結構、第三鰭部結構以及第五鰭部結構的電阻值進一步增加，同時減小主動區中的鰭部結構的尺寸(例如，寬度)。另外，隨著半導體裝置的井拾取區內的第一鰭部結構、第三鰭部結構以及第五鰭部結構的寬度增加，可增加那些鰭部結構與相應的接觸結構(例如，接觸介層連接窗(contact via))之間的接觸面積，進而降低接觸電阻。如此一來，可以減輕或消除井拾取區內的鰭部結構與相應的接觸結構之間界面的電壓降。
在一些實施例中，提供一種半導體裝置結構。半導體裝置結構包括具有一井拾取區及一主動區的一半導體基底。井拾取區及主動區內各自包括具有第一導電型的一第一井區及具有相反的第二導電型的一第二井區鄰近於第一井區，使一井區邊界位於第一井區與第二個井區之間。半導體裝置結構更包括位於井拾取區的第一井區內的一第一鰭部結構以及位於主動區的第一井區內的多個第二鰭部結構。第一鰭部結構與井區邊界隔開一第一距離。第二鰭部結構中最靠近井區邊界的一者與井區邊界隔開一第二距離。第一距離大於第二距離。
在上述實施例中，第一距離與第二距離的比率約在2至3.5的範圍。
在上述實施例中，第一距離在約在50nm至70nm的範圍。
在上述實施例中，第一鰭部結構具有一第一鰭部寬度，且每一第二鰭部結構具有小於第一鰭部寬度的一第二鰭部寬度。第一鰭部寬度與第二鰭部寬度的比率約在2.5至20的 範圍。
在上述實施例中，半導體裝置結構更包括複數個閘極結構，位於半導體基底上方，其中閘極結構跨越第一鰭部結構及第二鰭部結構。
在上述實施例中，半導體裝置結構更包括位於井拾取區的第二井區內的一第三鰭部結構以及位於主動區的第二井區內的複數個第四鰭部結構，其中第三鰭片結構與井區邊界隔開一第三距離，第四鰭片結構中最靠近井區邊界的一者與井區邊界隔開一第四距離，且第三距離大於第四個距離。第三距離與第四距離的比率約在1至2的範圍。第三鰭部結構具有一第三鰭部寬度，且每一第四鰭部結構具有小於第三鰭部寬度的一第四鰭部寬度。
在一些實施例中，提供一種半導體裝置結構。半導體裝置結構包括一井拾取區形成於一半導體基底內。一主動區形成於半導體基底內且鄰近於井拾取區。一第一鰭部結構形成於井拾取區的一第一區內。一第二鰭部結構形成於主動區的一第一區內。井拾取區的第一區與主動區的第一區摻雜第一型的摻雜物。一第三鰭部結構形成於拾取區的一第二區內。一第四鰭部結構形成於主動區的一第二區內。井拾取區的第二區與主動區的第二區摻雜第二型的摻雜物。第一鰭部結構的一第一側壁與第三鰭部結構的一第三側壁之間的距離大於第二鰭部結構的一第二側壁與第四鰭部結構的一第四側壁之間的距離。
在上述實施例中，透過一隔離結構隔開第一鰭部結構與第三鰭部結構。第一鰭部結構的第一側壁及第三鰭部結 構的第三側壁皆與隔離結構直接接觸。
在上述實施例中，第一鰭部結構具有一第一鰭部寬度，且第二鰭部結構具有小於第一鰭部寬度的一第二鰭部寬度。第三鰭部結構具有一第三鰭部寬度，其小於第一鰭部寬度且大於第二鰭部寬度。
在上述實施例中，半導體裝置結構更包括：一虛置區，形成於半導體基底內，且位於井拾取區與主動區之間，其中所二鰭部結構延伸至虛置區的一第一區內。
在上述實施例中，半導體裝置結構更包括複數個閘極結構，位於半導體基底上，其中閘極結構分別跨越第一鰭部結構、第二鰭部結構、第三鰭部結構以及第四鰭部結構。
在一些實施例中，提供一種半導體器件結構。半導體裝置結構包括一半導體基底，具有一井拾取區及相鄰於井拾取區的一主動區。二個第一鰭部結構彼此相鄰地形成於井拾取區內且隔開一第一距離。二個第二鰭部結構彼此相鄰地形成於主動區內且隔開一第二距離。上述二個第一鰭部結構具有不同的導電型，且上述兩個第二鰭部結構具有不同的導電類型。第一距離大於第二距離。
在上述實施例中，第一鰭部結構具有一第一鰭部寬度，而第二鰭部結構具有小於第一鰭部寬度的一第二鰭寬度。
在上述實施例中，第一鰭部結構具有不同的長度，且二個第二鰭部結構中的至少一個包括一不連續結構。
在上述實施例中，半導體裝置結構更包括一第三 鰭部結構，形成於井拾取區內，且相鄰於二個第一鰭部結構中的一者，第三鰭部結構與第一鰭部結構隔開一第一距離，且第三鰭部結構與相鄰的第一鰭部結構具有不同的導電型。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神和保護範圍內，且可在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。
10‧‧‧井拾取區
20‧‧‧虛置區
30‧‧‧主動區
40‧‧‧第一井區
50‧‧‧第二井區
60‧‧‧第三井區
100‧‧‧半導體基底
100a‧‧‧第一鰭部結構
100b‧‧‧第二鰭部結構
100c‧‧‧第三鰭部結構
100d‧‧‧第四鰭部結構
100e‧‧‧第五鰭部結構
100f‧‧‧第六鰭部結構
120‧‧‧隔離特徵部件
130‧‧‧閘極結構
200‧‧‧半導體裝置
B1‧‧‧第一井區邊界
B2‧‧‧第二井區邊界
D1‧‧‧第一距離
D2‧‧‧第二距離
D3‧‧‧第三距離
D4‧‧‧第四距離
L1‧‧‧第一鰭部長度
L2‧‧‧第二鰭部長度
W1‧‧‧第一鰭部寬度
W2‧‧‧第二鰭部寬度
W3‧‧‧第三鰭部寬度
W4‧‧‧第四鰭部寬度

Claims (18)

  1. 一種半導體裝置結構，包括：一半導體基底，具有一井拾取區及一主動區，其中該井拾取區及該主動區內各自包括具有一第一導電型的一第一井區及具有相反於該第一導電型的一第二導電型的一第二井區鄰近於該第一井區，使一井區邊界位於該第一井區與該第二個井區之間；一第一鰭部結構，位於該井拾取區的該第一井區內；以及複數個第二鰭部結構，位於該主動區的該第一井區內；其中該第一鰭部結構與該井區邊界隔開一第一距離，該等第二鰭部結構中最靠近該井區邊界的一者與該井區邊界隔開一第二距離，而該第一距離大於該第二距離。
  2. 如申請專利範圍第1項所述之半導體裝置結構，其中該第一鰭部結構具有一第一鰭部寬度，且該等第二鰭部結構的每一者具有小於該第一鰭部寬度的一第二鰭部寬度。
  3. 如申請專利範圍第1或2項所述之半導體裝置結構，更包括：一第三鰭部結構，位於該井拾取區的該第二井區內；以及複數個第四鰭部結構，位於該主動區的該第二井區內，其中該第三鰭片結構與該井區邊界隔開一第三距離，該等第四鰭片結構中最靠近該井區邊界的一者與該井區邊界隔開一第四距離，且該第三距離大於該第四個距離。
  4. 如申請專利範圍第3項所述之半導體裝置結構，其中該第三鰭部結構具有一第三鰭部寬度，且該等第四鰭部結構的每一者具有小於該第三鰭部寬度的一第四鰭部寬度。
  5. 一種半導體裝置結構，包括：一井拾取區，形成於一半導體基底內；一主動區，形成於該半導體基底內且鄰近於該井拾取區；一第一鰭部結構，形成於該井拾取區的一第一區內；一第二鰭部結構，形成於主動區的一第一區內，其中該井拾取區的該第一區與該主動區的該第一區摻雜一第一型的摻雜物；一第三鰭部結構，形成於該井拾取區的一第二區內；以及一第四鰭部結構，形成於該主動區的一第二區內，其中該井拾取區的該第二區與該主動區的該第二區摻雜一第二型的摻雜物，其中該第一鰭部結構的一第一側壁與該第三鰭部結構的一第三側壁之間的距離大於該第二鰭部結構的一第二側壁與該第四鰭部結構的一第四側壁之間的距離。
  6. 如申請專利範圍第5項所述之半導體裝置結構，其中該第一鰭部結構與該第三鰭部結構透過一隔離結構隔開，且其中該第一鰭部結構的該第一側壁及該第三鰭部結構的該第三側壁皆與該隔離結構直接接觸。
  7. 如申請專利範圍第5或6項所述之半導體裝置結構，其中該第一鰭部結構具有一第一鰭部寬度，且該第二鰭部結構具有小於該第一鰭部寬度的一第二鰭部寬度，且其中該第三鰭部結構具有一第三鰭部寬度，其小於該第一鰭部寬度且大於該第二鰭部寬度。
  8. 如申請專利範圍第5或6項所述之半導體裝置結構，更包括： 一虛置區，形成於該半導體基底內，且位於該井拾取區與該主動區之間，其中該第二鰭部結構延伸至該虛置區的一第一區內。
  9. 一種半導體裝置結構，包括：一半導體基底，具有一井拾取區及相鄰於該井拾取區的一主動區；二個第一鰭部結構，彼此相鄰地形成於該井拾取區內且隔開一第一距離；二個第二鰭部結構，彼此相鄰地形成於該主動區內且隔開一第二距離；其中該等第一鰭部結構具有不同的導電型，且該等第二鰭部結構具有不同的導電類型；以及該第一距離大於該第二距離。
  10. 如申請專利範圍第9項所述之半導體裝置結構，更包括：一第三鰭部結構，形成於該井拾取區內，且相鄰於該等第一鰭部結構中的一個第一鰭部結構，其中該第三鰭部結構與該等第一鰭部結構中相鄰於該第三鰭部結構的該第一鰭部結構隔開一第一距離，且該第三鰭部結構與該等第一鰭部結構中相鄰於該第三鰭部結構的該第一鰭部結構具有不同的導電型。
  11. 一種半導體裝置結構，包括：一半導體基底，具有一井拾取區及相鄰於該井拾取區的一主動區；一第一鰭部結構及一第三鰭部結構，分別具有一第一寬度及一 第三寬度，且彼此相鄰地形成於該井拾取區內；以及一第二鰭部結構及一第四鰭部結構，分別具有一第二寬度及一第四寬度，且彼此相鄰地形成於該主動區內；其中該第一寬度不同於該第二寬度，該第三寬度不同於該第四寬度，以及該第一寬度相同或大於該第三寬度。
  12. 如申請專利範圍第11項所述之半導體裝置結構，其中該第一鰭部結構與該第三鰭部結構隔開一第一距離，且該第二鰭部結構與該第四鰭部結構隔開不同於該第一距離的一第二距離。
  13. 如申請專利範圍第12項所述之半導體裝置結構，更包括：一第五鰭部結構，形成於該井拾取區內，且相鄰於該第一鰭部結構或該第三鰭部結構，其中該第五鰭部結構與相鄰的該第一鰭部結構或該第三鰭部結構隔開該第一距離；以及其中該第五鰭部結構與相鄰的該第一鰭部結構或該第三鰭部結構具有不同的導電型。
  14. 一種半導體裝置結構，包括：一半導體基底，具有一井拾取區及一主動區，其中該井拾取區及該主動區中的每一者包括具有一第一導電型的一第一井區；一第一鰭部結構，位於該井拾取區的該第一井區內；以及複數個第二鰭部結構，位於該主動區的該第一井區內；其中該第一鰭部結構具有一第一寬度，且該等第二鰭部結構中的每一者具有小於該第一寬度的一第二寬度。
  15. 如申請專利範圍第14項所述之半導體裝置結構，其中該井 拾取區及該主動區中的每一者更包括一第二井區，具有相反於該第一導電型的一第二導電型，且對應相鄰於該井拾取區與該主動區的該第一井區的一邊緣。
  16. 如申請專利範圍第15項所述之半導體裝置結構，更包括：一第三鰭部結構，位於該井拾取區的該第二井區內；以及複數個第四鰭部結構，位於該主動區的該第二井區內，其中該第三鰭部結構具有一第三寬度，且該等第四鰭部結構中的每一者具有小於該第三寬度的一第四寬度。
  17. 一種半導體裝置結構，包括：一井拾取區，形成於一半導體基底內；一主動區，形成於該半導體基底內且相鄰於的該井拾取區；一第一鰭部結構，形成於該井拾取區的一第一區內；一第二鰭部結構，形成於該主動區的一第一區內，其中該井拾取區的該第一區及該主動區該第一區摻雜第一型摻雜物；一第三鰭部結構，形成於該井拾取區的一第二區內；以及一第四鰭部結構，形成於該主動區的一第二區內，其中該井拾取區的該第二區及該主動區該第二區摻雜第二型摻雜物，其中該第一鰭部結構具有一第一長度及一第一寬度，該第二鰭部結構具有一第二長度及一第二寬度，該第三鰭部結構具有一第三長度及一第三寬度，該第四鰭部結構具有一第四長度及一第四寬度，以及其中該第一寬度大於該第二寬度，且該第三寬度大於該第四寬度。
  18. 如申請專利範圍第17項所述之半導體裝置結構，其中該第 一鰭部結構的兩端未對準該第三鰭部結構的對應兩端。
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