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TWI587392B - 半導體裝置及其形成方法 - Google Patents

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TWI587392B
TWI587392B TW104133639A TW104133639A TWI587392B TW I587392 B TWI587392 B TW I587392B TW 104133639 A TW104133639 A TW 104133639A TW 104133639 A TW104133639 A TW 104133639A TW I587392 B TWI587392 B TW I587392B
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semiconductor device
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張哲誠
林志翰
林志忠
陳詩豪
林木滄
張永融
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台灣積體電路製造股份有限公司
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Description

半導體裝置及其形成方法
本揭露係關於一種半導體裝置，特別係關於一種具有鰭式場效電晶體(FinFETs)的半導體裝置。
半導體積體電路(IC)工業已經歷指數性的成長，在IC材料及設計上的技術進展下已產生許多代的ICs，而各代的IC具有比前代更小且更複雜的電路。在IC演變的過程中，已廣泛地增加功能密度(亦即，每晶片面積的內連裝置數目)，同時減少幾何尺寸[亦即，製程所能生產的最小組件(或線路)]。一般而言，此種尺寸縮減的製程係藉由增加生產效率以及減低相關成本以提供優勢。然此種尺寸的縮小也增加了加工及製造ICs的複雜度。
例如，在製造場效電晶體(FETs)，例如是鰭式場效電晶體(FinFETs)時，可藉由金屬閘極來取代傳統的多晶矽閘極以增進裝置性能。形成金屬閘極堆疊的製程稱為取代閘極(replacement-gate)或“閘極後(gate-last)”製程，其“最後”製造的最終閘極堆疊，可減少在閘極形成後所進行的製程數目，包括高溫製程。然而，在實施這類IC製造程序上頗具挑戰，特別是在進階製程節點上(像是N20、N16及以下)，要將IC元件的尺寸縮小。挑戰之一在於金屬會自金屬閘極突出至鄰近的源極/汲極區。
在一個示範性態樣中，本揭露係關於一種形成一半導體裝置的方法。該方法包括接收一基板，其具有一主動鰭，一氧化層位於該主動鰭之上，一虛置閘極堆疊位於該氧化層之上，以及一間隔件位於該氧化層之上以及該虛置閘極堆疊的側壁上。該方法更包括移除該虛置閘極堆疊，以形成一第一溝槽。該方法更包括蝕刻在該第一溝槽中的該氧化層，以於該間隔件下方形成一空腔。該方法更包括沉積一介電材料於該第一溝槽中及該空腔中。該方法更包括於該第一溝槽中進行蝕刻以暴露出該主動鰭，保留該介電材料的一第一部分於該空腔中。在一實施態樣中，該方法更包括形成一閘極堆疊於該第一溝槽中，該閘極堆疊與該主動鰭接合。
在另一個示範性態樣中，本揭露係關於一種形成一半導體裝置的方法。該方法包括接收一基板，其具有一主動鰭向上突出穿過位於該基板之上的一隔離結構，一氧化層位於該主動鰭之上，一虛置閘極堆疊位於該隔離結構及該氧化層之上，以及一間隔件位於該隔離結構及該氧化層之上以及該虛置閘極堆疊的側壁上。該方法更包括移除該虛置閘極堆疊以形成一第一溝槽，其中該第一溝槽暴露出該氧化層。該方法更包括部分移除位於該第一溝槽中的該氧化層，以形成一空腔於該間隔件及位於該主動鰭之上之一部分的該氧化層之下。該方法更包括沉積一介電材料於該第一溝槽中及該空腔中，以及於該第一溝槽中進行蝕刻以暴露出該主動鰭，保留該介電材料的一第一部分於該間隔件之下。該方法更包括形成一閘極堆疊於該第 一溝槽中，該閘極堆疊與該主動鰭接合。
在另一個示範性態樣中，本揭露係關於一半導體裝置。該半導體裝置包括一基板，其具有一主動鰭向上突出穿過位於該基板之上的一隔離結構；一閘極堆疊位於該隔離結構之上並且與該主動鰭接合；一氮化矽層位於該主動鰭之上並且緊鄰該閘極堆疊；以及一間隔件位於該隔離結構之上、位於該氮化矽層之上、以及位於該閘極堆疊的側壁上。在一實施態樣中，該半導體裝置更包括一氧化矽層位於該間隔件之下、位於該主動鰭之上、以及緊鄰該氮化矽層。在一實施態樣中，該半導體裝置更包括一氧化矽層位於該主動鰭及該氮化矽層之間。在該半導體裝置的一些實施態樣中，該閘極堆疊係形成於該隔離結構的一第一表面之上，該間隔件係形成於該隔離結構的一第二表面之上，以及由一截面圖來看該第一表面係位於該第二表面之下。在該半導體裝置的一實施態樣中，該閘極堆疊包括一高介電常數層以及一功函數金屬層。
10‧‧‧形成一半導體裝置的方法
12‧‧‧操作步驟
14‧‧‧操作步驟
16‧‧‧操作步驟
18‧‧‧操作步驟
18a‧‧‧操作步驟
18b‧‧‧操作步驟
20‧‧‧操作步驟
22‧‧‧操作步驟
24‧‧‧操作步驟
26‧‧‧操作步驟
28‧‧‧操作步驟
100‧‧‧半導體裝置
102‧‧‧基板
104‧‧‧主動鰭
106‧‧‧隔離結構
108‧‧‧氧化層
110‧‧‧虛置閘極堆疊
112‧‧‧間隔件
114‧‧‧凹槽
116‧‧‧源極/汲極件
118‧‧‧介電層
120‧‧‧溝槽
122‧‧‧空腔
124‧‧‧介電層
124a‧‧‧介電層
126‧‧‧表面
128‧‧‧頂面
128'‧‧‧頂面
130‧‧‧閘極堆疊
1-1‧‧‧線段
2-2‧‧‧線段
3-3‧‧‧線段
4-4‧‧‧線段
本揭露之態樣雖然已揭示如下圖的詳細描述，但須注意依照本產業的標準做法，各種元件並未按照比例繪製。事實上，各種元件的尺寸為了清楚的討論而可被任意放大或縮小。
第1A及1B圖係依據本揭露的各種不同態樣，顯示一半導體裝置之製造方法的流程圖。
第2A、2B、3、4、5、6A、6B、6C、6D、7A、7B、8A、8B、8C、9、10A、10B、11、12、及13圖係依據一些實施態樣， 顯示依據第1A及1B圖的方法所形成之半導體裝置的透視圖及剖面圖。
以下所揭示提供許多不同之實施例，例如提供不同揭示之特徵。所述之部分特定範例係在以下揭示，以簡化本揭露。當然，此些實施例僅為範例，而不用以限制本揭露。此外，本揭露在許多範例中可重複號碼和/或文字，而此些重覆僅為簡化和標示更清楚，其本身在各個實施例和/或所討論之圖式間並不代表特定之關係。更甚者，位於一第二特徵上或上方之第一特徵的形成在之後的描述中可包含第一特徵和第二特徵直接接觸的實施例，且亦可包含額外的特徵位於第一特徵和第二特徵，而如此第一特徵和第二特徵係非直接接觸。此外，本揭露於各個實施例中可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述結構之間的關係。
此外，於說明書中之相對用語，例如”在---之下(beneath)”、”之下(below)”、”低於(lower)”、”在---之上(above)”、”之上(upper)”或類似的用語，係用於說明顯示於圖中的某一特徵與另一特徵之間的關係。除了描繪於圖中的方向以外，這些相對用語包含使用或操作這些元件的不同方向。舉例而言，當圖中的元件反轉時，原本使用某些特徵位於另一特徵”之下(below)”或”在---之下(beneath)”，會反轉成某些特徵位於另一特徵”之上(above)”。因此，示範的用語”之下(below)”包含之上或之下兩種方向。元件也有可能具有其他方向(轉90 度或位於其他方向)，且內文中關於空間的相對敘述可依據上述原則作類似的解釋。
本揭露主要係關於半導體裝置，更具體而言係關於具有鰭式場效電晶體(FinFETs)的半導體裝置。本揭露的一目的係提供用於有效地防止在鰭式場效電晶體(FinFET)“閘極後”製程中之金屬突出的方法及結構。在一閘極後製程中，一虛置閘極堆疊係形成於一基板上作為用於一實際閘極堆疊的一佔位件(placeholder)。接著，將一間隔件圍繞虛置閘極堆疊形成。在將源極/汲極緊鄰間隔件形成之後，將虛置閘極堆疊移除，保留一由上述間隔件所圍繞的開口。最後，將一金屬閘極形成於此開口中。在移除上述虛置閘極堆疊時，會發生過度蝕刻的問題，使得在金屬閘極及源極/汲極之間只有一隔離薄層或沒有隔離膜層。因此，金屬材料自金屬閘極擴散至源極/汲極中，而造成製程缺陷。本揭露提供解決上述問題的方法及結構。
參見第1A及1B圖，係依據本揭露的各種不同態樣，顯示一形成半導體裝置的方法10之流程圖。此方法10僅為一範例而非用於在申請專利範圍所確切載述之外限定本揭露。可在該方法10之前、之間、及之後提供額外的操作程序，並且可針對該方法的額外實施態樣來置換、省略、或移動一些操作程序。下面連同第2A-13圖來描述方法10，第2A-13圖顯示在各製造階段下一部分的半導體裝置100。此裝置100可為在一IC製程中所製造之中間裝置、或其一部分，其可包括SRAM及/或其他邏輯電路、被動元件(例如電阻器、電容器、及感應器)、 及主動元件(例如p型FETs(PFETs)、n型FETs(NFETs)、鰭式場效電晶體(FinFETs)、金屬氧化物半導體場效電晶體(MOSFET)、互補式金屬氧化物半導體(CMOS)電晶體、雙極電晶體、高電壓電晶體、高頻電晶體、其他記憶單元、及其之組合)。
在操作步驟12中，方法10(第1A圖)接收一基板102，其具有各種不同形成於其中及/或其上的結構。一併參見第2A及2B圖。第2A圖係半導體裝置100的一透視正視圖，而第2B圖係沿著第2A圖的“1-1”線段之半導體裝置100的透視側視圖。裝置100包括基板102及一隔離結構106位於基板102之上。基板102包括一主動鰭104向上突出穿過隔離結構106。裝置100更包括一氧化層108、一虛置閘極堆疊110、以及一間隔件112。氧化層108覆蓋主動鰭104。虛置閘極堆疊110係位於該隔離結構106及氧化層108之上，並且沿著鰭片的一寬度方向與主動鰭104的一部分接合。間隔件112係位於隔離結構106及氧化層108之上、以及虛置閘極堆疊110的側壁上。下面將進行一步說明裝置100之各種不同的上述結構。
在本實施態樣中基板102係一矽基板。或者，基板102可包括另一元素半導體，像是鍺；一化合物半導體，其包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；一合金半導體，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP的合金半導體；或其組合。在又另一選擇中，該基板102係一絕緣體上半導體(SOI)，像是一埋入式介電層。
鰭片104適合於形成一p型鰭式場效電晶體(FinFET)或一n型鰭式場效電晶體(FinFET)。可使用適當的製程(包括微影及蝕刻製程)來製造鰭片104。微影製程可包括形成一光阻層(阻層)於基板102上，將阻層曝光成一圖案，執行曝光後烘烤製程，以及將阻層進行顯影以形成一包含阻層的遮罩件。此遮罩件接著用來將基板102蝕刻出凹槽，而保留鰭片104於基板102上。上述蝕刻製程可包括乾式蝕刻、濕式蝕刻、反應性離子蝕刻(RIE)、及/或其他適合的製程。或者，可使用心軸間隔件雙重圖案化微影(mandrel-spacer double patterning lithography)來形成鰭片104。亦可使用其他各種方法來形成鰭片104。
隔離結構106可由氧化矽、氮化矽、氮氧化矽、摻雜氟化物的矽酸鹽玻璃(FSG)、一低介電常數材料、及/或其他適合的絕緣材料。隔離結構106可為一淺溝槽隔離(STI)元件。在一實施態樣中，可藉由將基板102蝕刻出溝槽來形成隔離結構106，例如，作為形成鰭片104製程的一部分。可使用隔離材料來填滿溝槽，接著進行一化學機械平坦化(CMP)製程，也可使用其他隔離結構，例如場氧化物、矽局部氧化(LOCOS)、及/或其他適合結構。隔離結構106可包含一多層結構，例如，具有一或多個熱氧化物襯層。
氧化層108可包含一介電材料[像是氧化矽(SiO2)或摻雜氮(N)的SiO2]，並且可藉由化學氧化、熱氧化、原子層沉積(ALD)、化學氣相沉積(CVD)、及/或其他適合的方法來形成。例如，可藉由快速熱氧化(RTO)製程或於一包含氧的退火 製程來形成氧化層108。
在本實施態樣中虛置閘極堆疊110在鰭片的三側上與鰭片104接合。或者，它可在鰭片的兩側(非頂側)上與鰭片104接合。稱為“虛置”是因為它將在後續步驟中被移除並且替換成一“實際的”閘極堆疊，像是在一“閘極後”製程中的一高介電常數的金屬閘極。虛置閘極堆疊110可包含一或多個材料層、一多晶矽層、一硬遮罩層、一覆蓋層、以及其他適合的膜層。在一實施態樣中，虛置閘極堆疊110包含多晶矽。可藉由適當沉積製程，像是低壓化學氣相沉積(LPCVD)及電漿加強CVD(PECVD)，來形成虛置閘極堆疊110。在一實施態樣中，先將虛置閘極堆疊沉積於隔離結構106之上作為毯覆層。接著透過一製程(包括微影製程及蝕刻製程)來將該些毯覆層進行圖案化藉此移除部分的毯覆層且保留剩餘部分於隔離結構及氧化層108之上作為虛置閘極堆疊110。
間隔件112係形成於虛置閘極堆疊110的側壁上。間隔件112包含一不同於虛置閘極堆疊110的材料。在一實施態樣中，間隔件112包含一介電材料，像是氮化矽或氮氧化矽。在一範例中，間隔件112包含多層，像是緊鄰該虛置閘極堆疊110的一密封層以及一緊鄰密封層的一主間隔層。在一實施態樣中，在形成虛置閘極堆疊110之後，藉由將間隔材料毯覆沉積於該裝置100上而形成一或多個間隔層。接著，進行一非等向性蝕刻製程來移除部分的間隔層以形成如第2A及2B圖所示的間隔件112。
在操作步驟14中，方法10(第1A圖)形成經摻雜的 源極/汲極116於緊鄰間隔件112的鰭片104之中及/或之上。針對操作步驟14可使用各種不同的技術，像是進行碳佈值然後進行雷射退火。在一實施態樣中，操作步驟14包括一蝕刻製程，接著進行一或多個磊晶製程，其中蝕刻製程形成凹槽114於鰭片104中，且磊晶製程形成經摻雜的源極/汲極116於上述凹槽中，分別如第3及4圖所示。
參見第3圖，兩個凹槽114係藉由一蝕刻製程而形成於鰭片104的源極/汲極中，蝕刻製程可為一乾式(電漿)蝕刻、濕式蝕刻等。在一實施態樣中，一或多個微影製程可用來形成遮罩件，而使得可保護裝置100的剩餘區域免於蝕刻製程；以及接著進行一或多個蝕刻製程來移除部分的氧化層108及鰭片104以形成凹槽114。在進行蝕刻製程之後，可以一氫氟酸(HF)溶液或其他適合的溶液來進行一清潔製程以清理凹槽114。如第3圖所示，在一實施態樣中，在蝕刻期間內可部分消耗緊鄰凹槽114的氧化層108。
參見第4圖，經摻雜的源極/汲極116係藉由一或多個磊晶成長製程而形成於凹槽114(第3圖)中。在一實施態樣中，磊晶成長製程係使用一矽基前驅氣體的一低壓化學氣相沉積(LPCVD)製程。在一範例中，磊晶成長製程將成長的矽與一用於形成p型鰭式場效電晶體(FinFET)的p型摻質或一用於形成一n型鰭式場效電晶體(FinFET)的n型摻質進行原位摻雜。在一實施態樣中，對經摻雜的源極/汲極116施予一退火製程，例如快速熱退火(RTA)製程，以活化其摻質。
第4圖進一步顯示一形成於源極/汲極116之上的介 電層118。介電層118可包含一或多個材料層。在一實施態樣中，介電層118包含一位於接觸蝕刻停止層(CESL)之上的層間介電層(ILD)。例如，CESL可包含一層氮化矽、氧化矽、氮氧化矽、及/或其他材料。可藉由PECVD製程及/或其他適合的沉積或氧化製程來形成CESL。ILD層可包含像是四乙基正矽酸鹽(TEOS)氧化物、未經摻雜的矽酸鹽玻璃、未經摻雜的矽酸鹽玻璃、或經摻雜的氧化矽(例如硼磷矽玻璃(BPSG)、熔融矽玻璃(FSG))、磷矽酸鹽玻璃(PSG)、硼矽玻璃(BSG)等材料)、及/或其他適合的介電材料。在一些實施態樣中，ILD層可包含高密度電漿(HDP)介電材料(例如，HDP氧化物)及/或一高深寬比製程(HARP)介電材料(例如，HARP氧化物)。可藉由一PECVD製程或其他適合的沉積技術來沉積ILD層。在一實施態樣中，ILD係藉由一流動式CVD(FCVD)製程而形成。FCVD製程包括將一可流動的材料(像是液態化合物)沉積於基板102上來填滿溝槽，以及藉由一適當的技術(例如退火)將可流動的材料轉換為一固態材料。在各種沉積製程之後，進行一化學機械平坦化(CMP)製程來將介電層118的頂面進行平坦化並且暴露出虛置閘極堆疊110的一頂面以供後續製造步驟。
在操作步驟16中，方法10(第1A圖)移除虛置閘極堆疊110。參見第5圖，溝槽120藉此形成於該裝置100中，而由此暴露出氧化層108。溝槽120係由間隔件112、氧化層108、及隔離結構106(未顯示於第5圖中)部分圍繞。在一實施態樣中，操作步驟16包括一或多個蝕刻製程，選擇性調整蝕刻製程以移除虛置閘極堆疊110(第4圖)，同時大體上保留間隔件112及介 電層118。蝕刻製程可包括一適合的濕式蝕刻、乾式(電漿)蝕刻、及/或其他製程。例如，乾式蝕刻製程可使用含氯氣體、含氟氣體、其他蝕刻氣體、或上述之組合。濕式蝕刻溶液可包含NH4OH、稀釋的HF(氫氟酸)、去離子水、TMAH(四甲基氫氧化銨)、其他適合的濕式蝕刻溶液、或其組合。
在操作步驟18中，方法10(第1A圖)穿過溝槽120來蝕刻氧化層108。在一實施態樣中，操作步驟18(例如，操作步驟18a)部分移除氧化層108，保留位於鰭片104之上的一薄氧化層。在另一實施態樣中，操作步驟18(例如，操作步驟18b)蝕刻氧化層108以透過溝槽120而曝露出鰭片104。第6A-6D圖顯示在操作步驟18後裝置100之各種不同的實施態樣。在這些實施態樣中常見者為由蝕刻製程所形成的一空腔122位於間隔件112下方。更具體而言，第6A圖顯示操作步驟18部分移除在溝槽120中的氧化層108，而保留位於該鰭片104之上的一薄氧化層。此外，空腔122係由氧化層108及間隔件112所部分圍繞。在另一實施態樣中，第6B圖顯示操作步驟18穿過溝槽120來部分移除氧化層108，而保留位於鰭片104之上的一薄氧化層。此外，氧化層108已經被橫向蝕穿且空腔122係由氧化層108、介電層118、及間隔件112所部分圍繞。在又另一實施態樣中，第6C圖顯示操作步驟18已垂直地蝕穿氧化層108，藉此透過溝槽120而暴露出鰭片104。此外，空腔122係由鰭片104、一部分的氧化層108、及間隔件112所部分圍繞。在又另一實施態樣中，第6D圖顯示操作步驟18穿過溝槽120來移除氧化層108。此外，空腔122係由鰭片104、介電層118、及間隔件112所部分圍繞。 雖然沒有顯示於第6A-6D圖中，在各種不同的實施態樣中空腔122亦由一部分的隔離結構106所部分圍繞。
在一實施態樣中，使用一適合的濕式蝕刻製程、一乾式(電漿)蝕刻製程、及/或其他製程來蝕刻氧化層108。例如，濕式蝕刻溶液可包含NH4OH、HF(氫氟酸)、TMAH(四甲基氫氧化銨)、其他適合的濕式蝕刻溶液、或其組合。例如，乾式蝕刻製程可使用含氯氣體、含氟氣體、其他蝕刻氣體、或上述之組合。在一實施態樣中，在攝氏大約20至大約80度的溫度下以氫、氧、氮或上述之組合作為蝕刻氣體，使用乾式蝕刻製程來蝕刻氧化層108。此外，可藉由控制蝕刻時間來部分移除氧化層108。
在操作步驟20中，方法10(第1B圖)將一介電材料沉積於該溝槽120及該空腔122中。參見第7A及7B圖。第7A圖係在操作步驟20之後裝置100的一簡化透視圖，而第7B圖係沿著第7A圖的“3-3”線段之半導體裝置100的一剖面圖。為了簡化之目的，第7A圖沒有顯示源極/汲極116及介電層118。相對地，其繪示蝕刻至鰭片104及隔離結構106中的凹槽114(參見第3圖)。尤其，第7A圖顯示，由於第3圖的操作步驟14的一或多個蝕刻製程，一部分的隔離結構106具有凹陷表面126緊鄰間隔件112。
一併參見第7A及7B圖，操作步驟20形成介電層124於溝槽120之各種不同的底部及側壁上。由於在操作步驟18中部分移除氧化層108(參見第6A圖)，在所第7B圖所示的實施態樣中，保留一部分的氧化層108於鰭片104之上。因此，介電層 124形成於一部分的氧化層108之上、一部分的隔離結構106之上(參見第7A圖)、於間隔件112的側壁上、以及部分於第6A圖中的空腔122中。為了討論的便利性，在空腔122中之介電層124的部分稱之為介電層124a。在一實施態樣中，介電層124包含一不同於氧化層108的材料。在一實施態樣中，介電層124包括氮化矽，像是SixNy(例如，Si3N4)。在一實施態樣中，介電層124包含矽、氮、及下列中之一者：氧、碳、氫、氫、及上述之組合。例如，介電層124包含SiCON，SiON、或SiNH。在一實施態樣中，介電層124係藉由一化學氣相沉積(CVD)製程而形成。在另一實施態樣中，介電層124係藉由原子層沉積(ALD)製程所形成。例如，形成介電層124的沉積製程可在攝氏大約20至大約500度的溫度下、在大約0.1至大約150Torr的壓力下、以一或多種含矽、碳、氧、氮、氦、氬、氯的氣體或其他適合的氣體作為前驅氣體來進行。在用於16nm鰭式場效電晶體(FinFET)製程的實施態樣中，將介電層124沉積成大約10至大約100Å的厚度。進一步就此實施態樣而言，ALD製程係用於精準地控制介電層124的厚度。
在操作步驟22中，方法10(第1B圖)於溝槽120中進行蝕刻以暴露出鰭片104。參見第8A、8B、及8C圖，其中顯示在包括一或多個蝕刻製程的操作步驟22之各種不同的階段下裝置100的實施態樣。如第6A及6B圖所示，其中存在一薄層氧化層108於鰭片104之上的實施態樣中，操作步驟22包括兩個蝕刻製程。調整第一蝕刻製程以移除在溝槽120中之介電層124，而暴露出位於其下的氧化層108(例如，第8A圖)。調整第二蝕 刻製程以移除該薄的氧化層108，而暴露出位於其下的鰭片104(例如，第8B圖)。第一及第二蝕刻製程係利用不同的蝕刻法。在一實施態樣中，第一蝕刻製程係在大約50至大約1,500W的功率下、在攝氏大約20至大約80度的溫度下、在大約1至大約100mTorr的壓力下、以一或多個氣體CF4、CH3F、CH2F2、CHF3、O2、HBr、He、Cl2、Ar、及N2作為蝕刻氣體來進行。在一實施態樣中，第二蝕刻製程係在大約50至大約1,500W的功率下、在攝氏大約20至大約80度的溫度下、在大約1至大約100mTorr的壓力下、以一或多個氣體H2、CH4、Cl2、HBr、NF3、He、Ar、N2、CF4、CH3F、CH2F2、CHF3、及O2作為蝕刻氣體來進行。如第6C及6D圖所示，在其中鰭片104在操作步驟18中暴露出的實施態樣中，操作步驟22移除位於間隔件112的側壁及鰭片104上的介電層124。在各種不同的實施態樣中，保留介電層124a於空腔122(第6A-6D圖)中。因此，在第8B圖所示的實施態樣中，在操作步驟22之後，氧化層108的一第一部分係位於介電層124a之下，而氧化層108的一第二部分係位於間隔件112之下並且緊鄰介電層124a。鰭式場效電晶體(FinFET)100的更多態樣係顯示於第11-13圖中且將稍後說明。
第8C圖顯示在操作步驟22之後，裝置100的透視圖。比較第8C圖與第7A圖，在操作步驟22中已移除部分的介電層124，而暴露出在溝槽120中之鰭片104及隔離結構106的頂面128。介電層124a係保留於間隔件之下112，而填滿空腔122(例如，第6A-6D圖)。一部分的氧化層108(例如參見，第6A及6C圖)係保留於該間隔件112之下，而緊鄰介電層124a。
在操作步驟24中，方法10(第1B圖)穿過該溝槽120來蝕刻隔離結構106。參見第9圖，將隔離結構106蝕刻成具有一低於頂面128的頂面128'，藉此增加在隔離結構106上之鰭片104的高度。在各種不同的實施態樣中，將隔離結構106的蝕刻適當地控制為達成一所欲的鰭片高度以微調鰭式場效電晶體(FinFET)的功函數。這對於增進或微調裝置性能是有用的。在一實施態樣中，將該頂面128'蝕刻成低於表面126，例如，差大約5至大約1,500Å。這亦有益於增進或微調裝置性能。例如，這可增加由源極/汲極116(例如，第8B圖)所施予的應變效應。在各種不同的實施態樣中，調整蝕刻製程以移除用於隔離結構106的材料，而大體上保留介電層124a。在一實施態樣中，操作步驟24係在大約50至大約1,500W的功率下、在攝氏大約20至大約80度的溫度下、在大約1至大約100mTorr的壓力下、以一或多個氣體Cl2、HBr、NF3、He、Ar、及N2作為蝕刻氣體來進行。
在操作步驟26中，方法10(第1B圖)形成一閘極堆疊130於溝槽120中。參見第10A及10B圖。第10A圖顯示裝置100的示意透視圖，而第10B圖顯示沿著第10A圖的“4-4”線段之裝置100的剖面圖。閘極堆疊130係形成於隔離結構106的頂面128'之上並且在鰭片104的三側上與其接合。閘極堆疊130的側壁係緊鄰於間隔件112及介電層124a。在第10B圖所示的實施態樣中，閘極堆疊130的側壁亦緊鄰一部分的氧化層108。在各種實施態樣中，閘極堆疊130包括一或多個金屬層。間隔件112、介電層124a、及氧化層108共同地防止金屬材料擴散至緊 鄰的區域或元件(像是該源極/汲極116)中。在一實施態樣中，閘極堆疊130包括一高介電常數層以及一功函數金屬層。在一實施態樣中，閘極堆疊130包括一界面層、一介電層、一功函數金屬層、及一填充層。界面層可包括一介電材料，像是氧化矽層(SiO2)或氮氧化矽(SiON)，並且可藉由化學氧化、熱氧化、原子層沉積(ALD)、CVD、及/或其他適合的介電質來形成。介電層可包括一高介電常數材料，像是氧化鉿(HfO2)、Al2O3、氧化鑭、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、或其組合、或其他適合的材料。介電層可由ALD及/或其他適合的方法來形成。功函數金屬層可為一p型或一n型功函數金屬層。例示性的p型功函數金屬包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、其他適合的p型功函數材料、或其組合。例示性的n型功函數金屬包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他適合的n型功函數材料、或其組合。功函數金屬層可包括複數個膜層並且可藉由CVD、PVD、及/或其他適合的製程來進行沉積。填充層可包括鋁(Al)、鎢(W)、鈷(Co)、銅(Cu)、及/或其他適合的材料。填充層可由CVD、PVD、電鍍、及/或其他適合的製程來形成。可進行一CMP製程來自該閘極堆疊130移除過多的材料以將該裝置100的一頂面進行平坦化。
第11-13圖繪示在操作步驟26之後，裝置100的各種結構。參見第11圖，如第6B圖所示之裝置100的一種實施態樣已進行上述操作步驟20至26。閘極堆疊130與鰭片104接合。閘極堆疊130的側壁緊鄰間隔件112、介電層124a、及一部分的氧 化層108。具體而言，介電層124a係位於部分的氧化層108之上，而部分的該氧化層108係位於鰭片104之上。介電層124a及部分的該氧化層108這兩者皆位於間隔件112下方。
參見第12圖，如第6C圖所示之裝置100的實施態樣已進行上述操作步驟20至26。閘極堆疊130與鰭片104接合。閘極堆疊130的側壁緊鄰間隔件112及介電層124a。一部分的氧化層108係位於間隔件112之下並且緊鄰介電層124a。
參見第13圖，如第6D圖所示之裝置100的實施態樣已進行上述操作步驟20至26。閘極堆疊130與鰭片104接合。閘極堆疊130的側壁緊鄰間隔件112及介電層124a。
在第10A-13圖所示之各種實施態樣中，裝置100具有一鰭式場效電晶體(FinFET)結構，其可有效地防止該閘極堆疊130的金屬材料擴散至緊鄰的區域，像是源極/汲極116。介電層124a，在一些情況下與部分的氧化層108，用來作為一金屬擴散阻隔層。
在操作步驟28中，方法10(第1B圖)進行進一步的操作以形成最終裝置。例如，操作步驟28可形成與源極/汲極件116及閘極堆疊130電性連接的接點及通路，並且形成將鰭式場效電晶體(FinFET)連接至該裝置100的其他部分之金屬互連，以形成一完整的IC。
雖然不以此為限，本揭露的一或多個實施態樣有利於半導體裝置及其形成。例如，本揭露的實施態樣提供一形成鰭式場效電晶體(FinFET)結構的方法，其可有效地阻止閘極金屬材料侵入源極/汲極區。鰭式場效電晶體(FinFET)結構的實 施態樣可進行調整以擴大操作寬裕度(process window)並提高裝置性能。本揭露的各種實施態樣可輕易地整合至現有針對16nm及更小的製程節點之鰭式場效電晶體(FinFET)製造流程中。
在一個示範性態樣中，本揭露係關於一種形成一半導體裝置的方法。該方法包括接收一基板，其具有一主動鰭，一氧化層位於該主動鰭之上，一虛置閘極堆疊位於該氧化層之上，以及一間隔件位於該氧化層之上以及該虛置閘極堆疊的側壁上。該方法更包括移除該虛置閘極堆疊，以形成一第一溝槽。該方法更包括蝕刻在該第一溝槽中的該氧化層，以於該間隔件下方形成一空腔。該方法更包括沉積一介電材料於該第一溝槽中及該空腔中。該方法更包括於該第一溝槽中進行蝕刻以暴露出該主動鰭，保留該介電材料的一第一部分於該空腔中。在一實施態樣中，該方法更包括形成一閘極堆疊於該第一溝槽中，該閘極堆疊與該主動鰭接合。
在另一個示範性態樣中，本揭露係關於一種形成一半導體裝置的方法。該方法包括接收一基板，其具有一主動鰭向上突出穿過位於該基板之上的一隔離結構，一氧化層位於該主動鰭之上，一虛置閘極堆疊位於該隔離結構及該氧化層之上，以及一間隔件位於該隔離結構及該氧化層之上以及該虛置閘極堆疊的側壁上。該方法更包括移除該虛置閘極堆疊以形成一第一溝槽，其中該第一溝槽暴露出該氧化層。該方法更包括部分移除位於該第一溝槽中的該氧化層，以形成一空腔於該間隔件及位於該主動鰭之上之一部分的該氧化層之下。該方法更包括沉積一介電材料於該第一溝槽中及該空腔中，以及於該第 一溝槽中進行蝕刻以暴露出該主動鰭，保留該介電材料的一第一部分於該間隔件之下。該方法更包括形成一閘極堆疊於該第一溝槽中，該閘極堆疊與該主動鰭接合。
在另一個示範性態樣中，本揭露係關於一半導體裝置。該半導體裝置包括一基板，其具有一主動鰭向上突出穿過位於該基板之上的一隔離結構；一閘極堆疊位於該隔離結構之上並且與該主動鰭接合；一氮化矽層位於該主動鰭之上並且緊鄰該閘極堆疊；以及一間隔件位於該隔離結構之上、位於該氮化矽層之上、以及位於該閘極堆疊的側壁上。在一實施態樣中，該半導體裝置更包括一氧化矽層位於該間隔件之下、位於該主動鰭之上、以及緊鄰該氮化矽層。在一實施態樣中，該半導體裝置更包括一氧化矽層位於該主動鰭及該氮化矽層之間。在該半導體裝置的一些實施態樣中，該閘極堆疊係形成於該隔離結構的一第一表面之上，該間隔件係形成於該隔離結構的一第二表面之上，以及由一截面圖來看該第一表面係位於該第二表面之下。在該半導體裝置的一實施態樣中，該閘極堆疊包括一高介電常數層以及一功函數金屬層。
前面概述了許多實施態樣的特徵而使得熟習此技藝者能夠更清楚地了解本揭露的態樣。熟習此技藝者應了解其可輕易使用本揭露作為基礎來設計或修改其他製程及結構以實現與此處所說明的實施態樣相同的目的及/或達成相同的優點。熟習此技藝者亦應可了解這類等效結構不會背離本揭露的精神與範疇，且他們可做出各種不同的改變、置換及變更而無背離本揭露的精神與範疇。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本揭露。本技術領域中具有通常知識者應理解可採用本申請案作為基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本揭露之精神與範疇，並可在未脫離本揭露之精神與範疇的前提下進行改變、替換、或更動。
100‧‧‧半導體裝置
102‧‧‧基板
104‧‧‧主動鰭
108‧‧‧氧化層
112‧‧‧間隔件
116‧‧‧源極/汲極件
118‧‧‧介電層
124a‧‧‧介電層
130‧‧‧閘極堆疊

Claims (12)

  1. 一種形成半導體裝置的方法，包括：接收一基板，其具有一主動鰭，一氧化層位於該主動鰭之上，一虛置閘極堆疊位於該氧化層之上，以及一間隔件位於該氧化層之上以及該虛置閘極堆疊的側壁上；移除該虛置閘極堆疊，以形成一第一溝槽；蝕刻在該第一溝槽中的該氧化層，以於該間隔件下方形成一空腔；沉積一介電材料於該第一溝槽中及該空腔中；以及於該第一溝槽中進行蝕刻以暴露出該主動鰭，保留該介電材料的一第一部分於該空腔中。
  2. 如申請專利範圍第1項所述之形成半導體裝置的方法，其中該氧化層的蝕刻暴露出該主動鰭。
  3. 如申請專利範圍第1項所述之形成半導體裝置的方法，其中該氧化層的蝕刻部分移除該氧化層，保留位於該主動鰭之上之一部分的該氧化層於該第一溝槽中。
  4. 如申請專利範圍第3項所述之形成半導體裝置的方法，其中於該第一溝槽中進行蝕刻包括第一及第二蝕刻製程，該第一蝕刻製程被調整以蝕刻該介電材料，以及該第二蝕刻製程被調整以蝕刻該部分的該氧化層。
  5. 如申請專利範圍第1項所述之形成半導體裝置的方法，其中該介電材料包括一氮化矽。
  6. 如申請專利範圍第5項所述之形成半導體裝置的方法，其中該介電材料係包括下列其一：氧、碳、氫、及上述之組合。
  7. 如申請專利範圍第1項所述之形成半導體裝置的方法，其中該虛置閘極堆疊係形成於位於該基板之上的一隔離結構之上，且於形成一閘極堆疊於該第一溝槽中之前更包括：蝕刻位於該第一溝槽中的該隔離結構。
  8. 如申請專利範圍第1項所述之形成半導體裝置的方法，更包括：形成一閘極堆疊於該第一溝槽中，該閘極堆疊與該主動鰭接合。
  9. 一種半導體裝置，包括：一基板，其具有一主動鰭向上突出穿過位於該基板之上的一隔離結構；一閘極堆疊，位於該隔離結構之上並且與該主動鰭接合；一氮化矽層，位於該主動鰭之上並且緊鄰該閘極堆疊；以及兩個間隔件，位於該隔離結構之上、位於該氮化矽層之上、以及位於該閘極堆疊的側壁上且將該閘極堆疊夾在中間，其中該氮化矽層與該閘極堆疊和該些間隔件兩者實體接觸。
  10. 如申請專利範圍第9項所述之半導體裝置，更包括：一氧化矽層位於該些間隔件之下、位於該主動鰭之上、以及緊鄰該氮化矽層。
  11. 如申請專利範圍第9項所述之半導體裝置，更包括：一氧化矽層位於該主動鰭及該氮化矽層之間。
  12. 如申請專利範圍第9項所述之半導體裝置，其中該閘極堆疊係形成於該隔離結構的一第一表面之上；該些間隔件係形 成於該隔離結構的一第二表面之上；以及由一截面圖來看該第一表面係位於該第二表面之下。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9735256B2 (en) 2014-10-17 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET comprising patterned oxide and dielectric layer under spacer features
US9508556B1 (en) * 2016-01-29 2016-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating fin field effect transistor and semiconductor device
US10510544B2 (en) 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Non-volatile memory semiconductor device and manufacturing method thereof
DE102017127567B4 (de) 2016-12-15 2023-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Polysilizium-gate-stapel-nassätzchemikalie und halbleiterherstellungsverfahren
CN108538724B (zh) * 2017-03-01 2021-12-14 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN109148296B (zh) * 2017-06-15 2021-05-04 中芯国际集成电路制造(北京)有限公司 半导体结构及其形成方法
US10354924B2 (en) * 2017-08-30 2019-07-16 Macronix International Co., Ltd. Semiconductor memory device and method of manufacturing the same
US10483369B2 (en) * 2017-10-30 2019-11-19 Globalfoundries Inc. Methods of forming replacement gate structures on transistor devices
US10283617B1 (en) * 2017-11-01 2019-05-07 Globalfoundries Inc. Hybrid spacer integration for field-effect transistors
US11056392B2 (en) * 2018-03-29 2021-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices having gate stacks with protruding parts and method of forming the same
US11088262B2 (en) 2018-09-28 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Radical etching in gate formation
US11380682B2 (en) * 2018-10-23 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with FinFET gate structures
US11121234B2 (en) * 2019-04-24 2021-09-14 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked gate spacers
US10755964B1 (en) 2019-05-31 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain isolation structure and methods thereof
US11462626B2 (en) * 2019-10-29 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11437490B2 (en) * 2020-04-08 2022-09-06 Globalfoundries U.S. Inc. Methods of forming a replacement gate structure for a transistor device
US11342413B2 (en) * 2020-04-24 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Selective liner on backside via and method thereof
US11476268B2 (en) 2020-05-29 2022-10-18 Micron Technology, Inc. Methods of forming electronic devices using materials removable at different temperatures
KR20220158340A (ko) * 2021-05-24 2022-12-01 삼성전자주식회사 게이트 구조체를 갖는 반도체 소자들 및 그 형성 방법
US12400910B2 (en) * 2022-04-12 2025-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor device with monoclinic crystalline metal oxide capping layer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050272192A1 (en) * 2004-06-04 2005-12-08 Chang-Woo Oh Methods of forming fin field effect transistors using oxidation barrier layers and related devices
US20140197456A1 (en) * 2013-01-14 2014-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Fabricating the Same

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025635A (en) * 1997-07-09 2000-02-15 Advanced Micro Devices, Inc. Short channel transistor having resistive gate extensions
US6660598B2 (en) * 2002-02-26 2003-12-09 International Business Machines Corporation Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region
US7902029B2 (en) * 2002-08-12 2011-03-08 Acorn Technologies, Inc. Process for fabricating a self-aligned deposited source/drain insulated gate field-effect transistor
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
US7807536B2 (en) 2006-02-10 2010-10-05 Fairchild Semiconductor Corporation Low resistance gate for power MOSFET applications and method of manufacture
US7807578B2 (en) * 2007-06-01 2010-10-05 Applied Materials, Inc. Frequency doubling using spacer mask
TWI343631B (en) * 2007-06-20 2011-06-11 Nanya Technology Corp Recess channel mos transistor device and fabricating method thereof
US7939889B2 (en) * 2007-10-16 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing resistance in source and drain regions of FinFETs
TW200924069A (en) * 2007-11-26 2009-06-01 Nanya Technology Corp Method of forming FINFET device
US20100038705A1 (en) * 2008-08-12 2010-02-18 International Business Machines Corporation Field effect device with gate electrode edge enhanced gate dielectric and method for fabrication
KR101061178B1 (ko) * 2008-12-30 2011-09-01 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR101186043B1 (ko) * 2009-06-22 2012-09-25 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
US8278164B2 (en) * 2010-02-04 2012-10-02 International Business Machines Corporation Semiconductor structures and methods of manufacturing the same
US8361869B2 (en) * 2010-12-08 2013-01-29 Institute of Microelectronics, Chinese Academy of Sciences Method for manufacturing suspended fin and gate-all-around field effect transistor
US8487378B2 (en) 2011-01-21 2013-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Non-uniform channel junction-less transistor
US8637359B2 (en) * 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process
US20130032876A1 (en) * 2011-08-01 2013-02-07 International Business Machines Corporation Replacement Gate ETSOI with Sharp Junction
US8557666B2 (en) * 2011-09-13 2013-10-15 GlobalFoundries, Inc. Methods for fabricating integrated circuits
US8901665B2 (en) * 2011-12-22 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8887106B2 (en) 2011-12-28 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of generating a bias-adjusted layout design of a conductive feature and method of generating a simulation model of a predefined fabrication process
US8941187B2 (en) * 2012-01-13 2015-01-27 Globalfoundries Inc. Strain engineering in three-dimensional transistors based on strained isolation material
US9281378B2 (en) * 2012-01-24 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fin recess last process for FinFET fabrication
US20130200459A1 (en) * 2012-02-02 2013-08-08 International Business Machines Corporation Strained channel for depleted channel semiconductor devices
JP2013182991A (ja) * 2012-03-01 2013-09-12 Renesas Electronics Corp 半導体集積回路装置の製造方法
KR101884204B1 (ko) 2012-03-08 2018-08-01 삼성전자주식회사 반도체 장치의 제조 방법
KR101912582B1 (ko) * 2012-04-25 2018-12-28 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US8941177B2 (en) * 2012-06-27 2015-01-27 International Business Machines Corporation Semiconductor devices having different gate oxide thicknesses
US8541274B1 (en) * 2012-09-11 2013-09-24 Globalfoundries Inc. Methods of forming 3-D semiconductor devices with a nanowire gate structure wherein the nanowire gate structure is formed after source/drain formation
US8753970B2 (en) * 2012-09-12 2014-06-17 Globalfoundries Inc. Methods of forming semiconductor devices with self-aligned contacts and the resulting devices
US8846477B2 (en) * 2012-09-27 2014-09-30 Globalfoundries Inc. Methods of forming 3-D semiconductor devices using a replacement gate technique and a novel 3-D device
US8633516B1 (en) * 2012-09-28 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain stack stressor for semiconductor device
US8809139B2 (en) * 2012-11-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-last FinFET and methods of forming same
US20140151756A1 (en) * 2012-12-03 2014-06-05 International Business Machines Corporation Fin field effect transistors including complimentarily stressed channels
US9859429B2 (en) * 2013-01-14 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US9318606B2 (en) * 2013-01-14 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US9735255B2 (en) * 2013-01-18 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a finFET device including a stem region of a fin element
US8815693B2 (en) * 2013-01-23 2014-08-26 International Business Machines Corporation FinFET device formation
US9166053B2 (en) 2013-02-22 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device including a stepped profile structure
US8987791B2 (en) * 2013-02-27 2015-03-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US8981496B2 (en) * 2013-02-27 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate and gate contact structure for FinFET
US8826213B1 (en) 2013-03-11 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Parasitic capacitance extraction for FinFETs
US8943455B2 (en) 2013-03-12 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for layout verification for polysilicon cell edge structures in FinFET standard cells
US20140264490A1 (en) * 2013-03-18 2014-09-18 International Business Machines Corporation Replacement gate electrode with a self-aligned dielectric spacer
JP2014202969A (ja) * 2013-04-05 2014-10-27 富士フイルム株式会社 パターン形成方法、電子デバイス及びその製造方法
US9318582B2 (en) * 2014-03-17 2016-04-19 International Business Machines Corporation Method of preventing epitaxy creeping under the spacer
US9064890B1 (en) * 2014-03-24 2015-06-23 Globalfoundries Inc. Methods of forming isolation material on FinFET semiconductor devices and the resulting devices
US9455200B2 (en) 2014-08-11 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method for semiconductor device fabrication
US9252245B1 (en) * 2014-09-05 2016-02-02 Globalfoundries Inc. Spacer-last replacement metal gate flow and device
US9818877B2 (en) * 2014-09-18 2017-11-14 International Business Machines Corporation Embedded source/drain structure for tall finFET and method of formation
US9735256B2 (en) 2014-10-17 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method and structure for FinFET comprising patterned oxide and dielectric layer under spacer features

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050272192A1 (en) * 2004-06-04 2005-12-08 Chang-Woo Oh Methods of forming fin field effect transistors using oxidation barrier layers and related devices
US20140197456A1 (en) * 2013-01-14 2014-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device and Fabricating the Same

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