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CN114823896A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

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CN114823896A
CN114823896A CN202110082092.2A CN202110082092A CN114823896A CN 114823896 A CN114823896 A CN 114823896A CN 202110082092 A CN202110082092 A CN 202110082092A CN 114823896 A CN114823896 A CN 114823896A
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CN
China
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fins
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fin
gate structure
forming
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CN202110082092.2A
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周飞
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Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
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Abstract

一种半导体结构及其形成方法，其结构包括：基底，所述基底包括相邻的第一区和第二区，所述第一区上具有若干沿第一方向平行排列的第一鳍部，所述第二区上具有若干沿所述第一方向排列的第二鳍部，且所述第二鳍部自所述第二区延伸至所述第一区上，所述第二鳍部与所述第一鳍部相互分立，所述第一鳍部之间的间距小于所述第二鳍部之间的间距；横跨若干所述第二鳍部的栅极结构，所述栅极结构自所述第二区延伸至所述第一区，所述栅极结构位于所述第二鳍部的部分顶部和部分侧壁表面；位于所述栅极结构两侧的源极和漏极，所述漏极位于若干所述第一鳍部内，所述源极位于若干所述第二鳍部内，采用具有不同鳍密度的沟道区和漏极，利于整体上提升器件的性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。
背景技术
在现有的半导体领域中，鳍式场效应晶体管(FinFET)是一种新兴的多栅器件，与平面式的金属-氧化物半导体场效应晶体管(MOSFET)相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流，现已广泛应用于半导体各种器件中。
高压功率器件中的LDMOS器件(Lateral Double-Diffused Metal OxideSemiconductor Field Effect Transistor,横向双扩散金属氧化物半导体场效应晶体管)由于电流在器件表面横向流动的特点，使其与CMOS器件工艺兼容性好。同时相比于传统功率器件来说，LDMOS器件因其击穿电压高、导通电阻低的良好特性而广泛应用。随着半导体器件的不断缩小来自制造和设计方面的挑战促使三维设计的发展，LDMOS器件通常由平面器件转变成为鳍片结构器件。
然而，现有技术形成的具有LDMOS结构的FinFET器件需进一步改进。
发明内容
本发明解决的技术问题是提供一种半导体结构及其形成方法，以改善半导体结构性能。
为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：基底，所述基底包括相邻的第一区和第二区，所述第一区上具有若干沿第一方向平行排列的第一鳍部，所述第二区上具有若干沿所述第一方向排列的第二鳍部，且所述第二鳍部自所述第二区延伸至所述第一区上，所述第二鳍部与所述第一鳍部相互分立，所述第一鳍部之间的间距小于所述第二鳍部之间的间距；横跨若干所述第二鳍部的栅极结构，所述栅极结构自所述第二区延伸至所述第一区，所述栅极结构位于所述第二鳍部的部分顶部和部分侧壁表面；位于所述栅极结构两侧的源极和漏极，所述漏极位于若干所述第一鳍部内，所述源极位于若干所述第二鳍部内。
可选的，具有漏极的所述第一鳍部的数量范围为5个至50个；具有源极的所述第二鳍部的数量范围为4个至40个。
可选的，具有漏极的所述第一鳍部之间的间距范围为20纳米至42纳米；具有源极的所述第二鳍部之间的间距范围为24纳米至48纳米。
可选的，还包括：位于所述基底表面还具有隔离结构，所述隔离结构位于所述第一鳍部和所述第二鳍部部分侧壁表面，且所述隔离结构顶部表面低于所述第一鳍部和所述第二鳍部顶部表面，所述隔离结构还位于部分所述栅极结构底部。
可选的，还包括：位于所述第一鳍部内和第一区内的第一阱区，所述第一阱区还位于第一区的第二鳍部内；位于所述第二区上的第二鳍部内和所述第二区内的第二阱区，所述第二阱区与所述第一阱区相接触。
可选的，还包括：至少一个横跨若干所述第一鳍部的第一伪栅极结构，所述漏极位于相邻的两个所述第一伪栅极结构之间；至少一个横跨若干所述第二鳍部的第二伪栅极结构，且所述第二伪栅极结构位于所述第二区上，所述源极位于所述第二伪栅极结构和所述栅极结构之间。
相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括相邻的第一区和第二区，所述第一区上具有若干沿第一方向平行排列的第一鳍部，所述第二区上具有若干沿所述第一方向排列的第二鳍部，且所述第二鳍部自所述第二区延伸至所述第一区上，所述第二鳍部与所述第一鳍部相互分立，所述第一鳍部之间的间距小于所述第二鳍部之间的间距；形成横跨若干所述第二鳍部的栅极结构，所述栅极结构自所述第二区延伸至所述第一区，所述栅极结构还位于所述第二鳍部的部分顶部和部分侧壁表面，且位于部分所述隔离结构顶部表面；在所述栅极结构的一侧的若干所述第一鳍部内形成漏极，在所述栅极结构的另一侧的若干所述第二鳍部内形成源极。
可选的，形成所述栅极结构前，还包括：在所述第一鳍部内和所述第一区内形成第一阱区，所述第一阱区还位于第一区的第二鳍部内；在所述第二区上的第二鳍部内和所述第二区内形成第二阱区，所述第二阱区与所述第一阱区相接触。
可选的，在形成所述第一阱区和所述第二阱区后，且在形成所述栅极结构前，还包括：在所述基底表面形成隔离结构，所述隔离结构位于所述第一鳍部和所述第二鳍部部分侧壁表面，且所述隔离结构顶部表面低于所述第一鳍部和所述第二鳍部顶部表面。
可选的，在形成所述第一阱区和所述第二阱区后，且在形成所述源极和所述漏极之前，还包括：形成至少一个横跨若干所述第一鳍部的第一伪栅极结构；形成至少一个横跨若干所述第二鳍部的第二伪栅极结构，且所述第二伪栅极结构位于所述第二区上。
可选的，所述源极和所述漏极的形成方法包括：在相邻的两个所述第一伪栅极结构之间的第一鳍部内、所述第二伪栅极结构和所述栅极结构之间的第二鳍部内形成开口，在所述开口内形成外延层，并在所述外延层内注入掺杂离子。
可选的，所述栅极结构包括：位于所述第二鳍部表面的栅氧层，位于所述栅氧层上的金属功函数层，以及位于所述金属功函数层上的栅极层。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体器件的结构中，所述第一鳍部之间的间距小于所述第二鳍部之间的间距，因此在形成横跨若干所述第二鳍部的栅极结构时，由于相邻的所述第二鳍部之间的距离较大，利于形成较厚的栅氧层，即利于形成具有较高阈值电压的栅极结构。在所述栅极结构的一侧的若干所述第一鳍部内形成漏极，在所述栅极结构的另一侧的若干所述第二鳍部内形成源极，由于相邻的所述第一鳍部之间的距离较小，即所述第一鳍部密度较大，增加了器件的散热通道，降低器件的自热效应，同时，也使所述漏极的体积增大，进一步降低了器件的导通电阻。总之，采用具有不同鳍密度的沟道区和漏极，利于整体上提升器件的性能。
进一步，至少一个横跨若干所述第一鳍部的第一伪栅极结构，所述漏极位于相邻的两个所述第一伪栅极结构之间。所述第一伪栅极结构用于定位所述漏极，还可以增加所述第一鳍部的传热途径，有利于将所述第一鳍部上的器件积累的大量热量向外围传导，从而有效地削弱LDMOS器件的自发热效应。
附图说明
图1至图3是一种半导体结构的剖面示意图；
图4至图9是本发明一实施例半导体结构形成方法中各步骤对应的剖面结构示意图。
具体实施方式
如背景技术所述，现有技术中形成的半导体器件的性能有待改善。现结合一种半导体的结构进行说明分析。
图1至图3是一种半导体结构的剖面示意图。
请参考图1至图3，图1为俯视图，图2为图1中沿XX’方向的剖面结构示意图，图3为图1中沿YY’方向的剖面结构示意图，所述半导体结构包括：基底100，所述基底100包括第一区I和第二区II，所述第一区I上具有若干平行排列的第一鳍部101，第二区II上具有若干平行排列的第二鳍部102，且所述第二鳍部102自第二区II延伸至第一区I上，所述第二鳍部102与所述第一鳍部101相互分立；位于若干第一鳍部101内和第一区I内的第一阱区a，所述第一阱区a还位于第一区I的第二鳍部102内；位于若干第二鳍部102内和所述第二区II内的第二阱区b，所述第二阱区b与所述第一阱区a相接触；位于所述基底100表面还具有隔离结构103，所述隔离结构103位于所述第一鳍部101和所述第二鳍部102部分侧壁表面，且所述隔离结构103顶部表面低于所述第一鳍部101和所述第二鳍部102顶部表面；横跨若干所述第二鳍部102的栅极结构104，所述栅极结构104自第二区II延伸至第一区I，且所述栅极结构104还位于所述第二鳍部102的部分顶部和部分侧壁表面；位于所述栅极结构104一侧的所述第一鳍部101内的漏极105；位于所述栅极结构104另一侧的第二鳍部102内的源极106；位于所述基底100表面的层间介质层107，所述层间介质层107还位于所述栅极结构104侧壁，并暴露出所述栅极结构104顶部。
所述源极106边缘与所述第一阱区a之间且位于所述栅极结构104下方形成器件的沟道，所述第一鳍部101和所述第二鳍部102在垂直与所述第一鳍部101(或第二鳍部102)的延伸方向具有相同的间距和分布密度。上述结构中，所述栅极结构104包括位于所述第二鳍部102上的栅氧层，位于所述栅氧层上的功函数层，以及位于所述功函数层上的金属栅极。采用较大鳍间距形成的LDMOS器件，使形成的所述第二鳍部102之间的距离较大，即相邻的两个第二鳍部102之间的沟槽a较宽(如图3所示)，利于在所述第二鳍部102侧壁表面(即沟槽a侧壁)形成较厚的栅氧层，使形成的器件具有较大的阈值电压；然而，采用较大的鳍间距，则第一鳍部101由于鳍部较为稀疏，则不利于在漏极形成散热通道，容易导致加重器件的自热效应，不利于器件性能的提升。反之，若采用较小鳍间距形成的LDMOS器件，即较密分布的鳍部有利于在漏极形成散热通道，减少器件的自热效应，却不利于形成较厚的栅氧层，进而不利于形成较大阈值电压的器件，降低器件的性能。
为解决所述技术问题，本发明提供一种半导体结构，其中，所述第一鳍部之间的间距小于所述第二鳍部之间的间距，因此在形成横跨若干所述第二鳍部的栅极结构时，由于相邻的所述第二鳍部之间的距离较大，利于形成较厚的栅氧层，即利于形成具有较高阈值电压的栅极结构。在所述栅极结构的一侧的若干所述第一鳍部内形成漏极，在所述栅极结构的另一侧的若干所述第二鳍部内形成源极，由于相邻的所述第一鳍部之间的距离较小，即所述第一鳍部密度较大，增加了器件的散热通道，降低器件的自热效应，同时，也使所述漏极的体积增大，进一步降低了器件的导通电阻。总之，采用具有不同鳍密度的沟道区和漏极，利于整体上提升器件的性能。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图9是本发明一实施例半导体结构形成方法中各步骤对应的剖面结构示意图。
请参考图4至图6，图4是俯视图，图5是图4沿AA’方向的剖面结构示意图，图6是图4沿BB’方向的剖面结构示意图，提供基底200，所述基底200包括相邻的第一区I和第二区II，所述第一区I上具有若干沿第一方向X平行排列的第一鳍部201，所述第二区II上具有若干沿所述第一方向X排列的第二鳍部202，且所述第二鳍部201自所述第二区II延伸至所述第一区I上，所述第二鳍部202与所述第一鳍部201相互分立，所述第一鳍部201之间的间距小于所述第二鳍部202之间的间距。
本实施例中，所述基底200的材料为硅。其他实施例中，所述基底还可以为绝缘体上硅(SOI)结构或者绝缘体上锗结构。
本实施例中，所述第一鳍部201和所述第二鳍部202的材料为硅。其他实施例中，所述第一鳍部201的材料还可以为单晶锗、锗化硅、砷化镓等半导体材料；所述第二鳍部202的材料还可以为单晶锗、锗化硅、砷化镓等半导体材料。
所述第一鳍部之间的间距范围为20纳米至42纳米；所述第二鳍部之间的间距范围为24纳米至48纳米。本实施例中，所述第一鳍部之间的间距为32纳米；所述第二鳍部之间的间距为40纳米。
所述第一鳍部201之间的间距小于所述第二鳍部202之间的间距，用于形成具有不同鳍密度的沟道区和漏极，用于提高器件的整体性能，具体原因请详见后续图7至图9的描述。
后续，形成横跨若干所述第二鳍部202的栅极结构。
本实施例中，形成所述栅极结构前，还包括：在所述第一鳍部201内和所述第一区I内形成第一阱区c，所述第一阱区c还位于第一区I的第二鳍部202内；在所述第二区II上的第二鳍部202内和所述第二区II内形成第二阱区d，所述第二阱区d与所述第一阱区c相接触。
本实施例中，用于形成NLDMOS器件，所述第一阱区c用于形成漂移区，所述第一阱c内具有N型掺杂离子，所述第二阱区用于形成体区，所述第二阱区内具有P型掺杂离子。后续会在所述第一区I上形成器件的漏极，在所述第二区II上形成器件的沟道区和源极。
本实施例中，在形成所述第一阱区c和所述第二阱区d后，且在形成所述栅极结构前，还包括：在所述基底200表面形成隔离结构203，所述隔离结构位于所述第一鳍部201和所述第二鳍部202部分侧壁表面，且所述隔离结构203顶部表面低于所述第一鳍部201和所述第二鳍部202顶部表面。所述隔离结构203用于不同器件之间的电绝缘。
请参考图7至图9，图7是俯视图，图8是图7沿AA’方向的剖面结构示意图，图9是图7沿BB’方向的剖面结构示意图，形成横跨若干所述第二鳍部202的栅极结构，所述栅极结构(图中未标识)自所述第二区II延伸至所述第一区I，所述栅极结构位于所述第二鳍部202的部分顶部和部分侧壁表面，且位于部分所述隔离结构203顶部表面。
所述栅极结构包括：位于所述第二鳍部202表面的栅氧层(图中未标识)，位于所述栅氧层上的金属功函数层(图中未标识)，以及位于所述金属功函数层上的栅极层204。所述栅极层204的材料包括金属。
所述第一鳍部201之间的间距小于所述第二鳍部202之间的间距，因此在形成横跨若干所述第二鳍部202的栅极结构时，由于相邻的所述第二鳍部202之间的距离较大，利于所述栅氧层、金属功函数层和所述栅极层204材料的填充，即形成较厚的栅氧层，利于形成具有较高阈值电压的栅极结构。
本实施例中，所述栅极结构还包括位于所述栅极层204顶部的保护层205以及位于所述栅极层204侧壁的侧墙206。
后续，在所述栅极结构的一侧的若干所述第一鳍部201内形成漏极，在所述栅极结构的另一侧的若干所述第二鳍部202内形成源极。
本实施例中，在形成所述第一阱区c和所述第二阱区d后，且在形成所述源极和所述漏极之前，还形成至少一个横跨若干所述第一鳍部的第一伪栅极结构207；形成至少一个横跨若干所述第二鳍部的第二伪栅极结构208，且所述第二伪栅极结构208位于所述第二区II上。所述第一伪栅极结构207用于后续定义漏极的位置，所述第二伪栅极结构208用于后续定义源极的位置。同时，所述第一伪栅极结构207还可以增加所述第一鳍部201的传热途径，有利于将所述第一鳍部201上的器件积累的大量热量向外围传导，从而有效地削弱LDMOS器件的自发热效应。
本实施例中，所述栅极结构、所述第一伪栅极结构207和所述第二伪栅极结构208同时形成，利于减少工序步骤，降低生产成本。在其它实施例中，可以在不同步骤中分别形成所述栅极结构、所述第一伪栅极结构207和所述第二伪栅极结构208。
请继续参考图7至图9，在所述栅极结构的一侧的若干所述第一鳍部201内形成漏极209，在所述栅极结构的另一侧的若干所述第二鳍部202内形成源极210。
本实施例中，所述源极210和所述漏极209的形成方法包括：在相邻的两个所述第一伪栅极结构207之间的第一鳍部201内、所述第二伪栅极结构208和所述栅极结构210之间的第二鳍部内形成开口(图中未标识)，在所述开口内形成外延层(图中未标识)，并在所述外延层内注入掺杂离子。本实施例中，所述掺杂离子为N型。其他实施例中，所述掺杂离子为P型。
具有漏极209的所述第一鳍部201的数量范围为5个至50个；具有源极210的所述第二鳍部202的数量范围为4个至40个。本实施例中，具有漏极209的所述第一鳍部201的数量范围为5个；具有源极210的所述第二鳍部202的数量范围为4个。
具有漏极209的所述第一鳍部201之间的间距范围为20纳米至42纳米；具有源极的所述第二鳍部202之间的间距范围为24纳米至48纳米。本实施例中，具有漏极209的所述第一鳍部201之间的间距为32纳米；具有源极210的所述第二鳍部202之间的间距为40纳米。
由于相邻的所述第一鳍部201之间的距离较小，即所述第一区I上第一鳍部201密度较大，增加了器件的散热通道，降低器件的自热效应，同时，也使所述漏极210的体积增大，进一步降低了器件的导通电阻，进而整体上提升器件的性能。
相应的，本发明一实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图7至图9，包括：基底200，所述基底200包括相邻的第一区I和第二区II，所述第一区I上具有若干沿第一方向X平行排列的第一鳍部201，所述第二区II上具有若干沿所述第一方向X排列的第二鳍部202，且所述第二鳍部202自所述第二区II延伸至所述第一区I上，所述第二鳍部202与所述第一鳍部201相互分立，所述第一鳍部201之间的间距小于所述第二鳍部202之间的间距；横跨若干所述第二鳍部202的栅极结构(图中未标识)，所述栅极结构自所述第二区II延伸至所述第一区I，所述栅极结构位于所述第二鳍部202的部分顶部和部分侧壁表面；位于所述栅极结构两侧的源极210和漏极209，所述漏极209位于若干所述第一鳍部201内，所述源极210位于若干所述第二鳍部210内。
所述第一鳍部201之间的间距小于所述第二鳍部202之间的间距，因此在形成横跨若干所述第二鳍部202的栅极结构时，由于相邻的所述第二鳍部202之间的距离较大，利于形成较厚的栅氧层，即利于形成具有较高阈值电压的栅极结构。另一方面，由于相邻的所述第一鳍部201之间的距离较小，即所述第一鳍部201密度较大，增加了器件的散热通道，降低器件的自热效应，同时，也使所述漏极210的体积增大，进一步降低了器件的导通电阻。总之，所述第一鳍部201和所述第二鳍部202采用不同的鳍间距，形成具有不同鳍密度的沟道区和漏极，利于整体上提升器件的性能。
所述栅极结构包括：位于所述第二鳍部202表面的栅氧层(图中未标识)，位于所述栅氧层上的金属功函数层(图中未标识)，以及位于所述金属功函数层上的栅极层204。所述栅极层204的材料包括金属。
本实施例中，所述栅极结构还包括位于所述栅极层204顶部的保护层205以及位于所述栅极层204侧壁的侧墙206。
具有漏极209的所述第一鳍部201的数量范围为5个至50个；具有源极210的所述第二鳍部202的数量范围为4个至40个。
具有漏极209的所述第一鳍部201之间的间距范围为20纳米至42纳米；具有源极210的所述第二鳍部202之间的间距范围为24纳米至48纳米。
所述的半导体结构，还包括：位于所述基底200表面还具有隔离结构203，所述隔离结构203位于所述第一鳍部201和所述第二鳍部202部分侧壁表面，且所述隔离结构203顶部表面低于所述第一鳍部201和所述第二鳍部202顶部表面，所述隔离结构203还位于部分所述栅极结构底部。
所述的半导体结构，还包括：位于所述第一鳍部201内和第一区I内的第一阱区c，所述第一阱区c还位于第一区I的第二鳍部202内；位于所述第二区II上的第二鳍部202内和所述第二区II内的第二阱区d，所述第二阱区d与所述第一阱区c相接触。
所述的半导体结构，还包括：至少一个横跨若干所述第一鳍部201的第一伪栅极结构207，所述漏极209位于相邻的两个所述第一伪栅极结构207之间；至少一个横跨若干所述第二鳍部202的第二伪栅极结构208，且所述第二伪栅极结构208位于所述第二区II上，所述源极210位于所述第二伪栅极结构208和所述栅极结构之间。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种半导体结构，其特征在于，包括：
基底，所述基底包括相邻的第一区和第二区，所述第一区上具有若干沿第一方向平行排列的第一鳍部，所述第二区上具有若干沿所述第一方向排列的第二鳍部，且所述第二鳍部自所述第二区延伸至所述第一区上，所述第二鳍部与所述第一鳍部相互分立，所述第一鳍部之间的间距小于所述第二鳍部之间的间距；
横跨若干所述第二鳍部的栅极结构，所述栅极结构自所述第二区延伸至所述第一区，所述栅极结构位于所述第二鳍部的部分顶部和部分侧壁表面；位于所述栅极结构两侧的源极和漏极，所述漏极位于若干所述第一鳍部内，所述源极位于若干所述第二鳍部内。
2.如权利要求1所述的半导体结构，其特征在于，具有漏极的所述第一鳍部的数量范围为5个至50个；具有源极的所述第二鳍部的数量范围为4个至40个。
3.如权利要求1所述的半导体结构，其特征在于，具有漏极的所述第一鳍部之间的间距范围为20纳米至42纳米；具有源极的所述第二鳍部之间的间距范围为24纳米至48纳米。
4.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述基底表面还具有隔离结构，所述隔离结构位于所述第一鳍部和所述第二鳍部部分侧壁表面，且所述隔离结构顶部表面低于所述第一鳍部和所述第二鳍部顶部表面，所述隔离结构还位于部分所述栅极结构底部。
5.如权利要求1所述的半导体结构，其特征在于，还包括：位于所述第一鳍部内和第一区内的第一阱区，所述第一阱区还位于第一区的第二鳍部内；位于所述第二区上的第二鳍部内和所述第二区内的第二阱区，所述第二阱区与所述第一阱区相接触。
6.如权利要求1所述的半导体结构，其特征在于，还包括：至少一个横跨若干所述第一鳍部的第一伪栅极结构，所述漏极位于相邻的两个所述第一伪栅极结构之间；至少一个横跨若干所述第二鳍部的第二伪栅极结构，且所述第二伪栅极结构位于所述第二区上，所述源极位于所述第二伪栅极结构和所述栅极结构之间。
7.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括相邻的第一区和第二区，所述第一区上具有若干沿第一方向平行排列的第一鳍部，所述第二区上具有若干沿所述第一方向排列的第二鳍部，且所述第二鳍部自所述第二区延伸至所述第一区上，所述第二鳍部与所述第一鳍部相互分立，所述第一鳍部之间的间距小于所述第二鳍部之间的间距；
形成横跨若干所述第二鳍部的栅极结构，所述栅极结构自所述第二区延伸至所述第一区，所述栅极结构还位于所述第二鳍部的部分顶部和部分侧壁表面，且位于部分所述隔离结构顶部表面；
在所述栅极结构的一侧的若干所述第一鳍部内形成漏极，在所述栅极结构的另一侧的若干所述第二鳍部内形成源极。
8.如权利要求7所述的半导体结构的形成方法，其特征在于，形成所述栅极结构前，还包括：在所述第一鳍部内和所述第一区内形成第一阱区，所述第一阱区还位于第一区的第二鳍部内；在所述第二区上的第二鳍部内和所述第二区内形成第二阱区，所述第二阱区与所述第一阱区相接触。
9.如权利要求8所述的半导体结构的形成方法，其特征在于，在形成所述第一阱区和所述第二阱区后，且在形成所述栅极结构前，还包括：在所述基底表面形成隔离结构，所述隔离结构位于所述第一鳍部和所述第二鳍部部分侧壁表面，且所述隔离结构顶部表面低于所述第一鳍部和所述第二鳍部顶部表面。
10.如权利要求8所述的半导体结构的形成方法，其特征在于，在形成所述第一阱区和所述第二阱区后，且在形成所述源极和所述漏极之前，还包括：
形成至少一个横跨若干所述第一鳍部的第一伪栅极结构；形成至少一个横跨若干所述第二鳍部的第二伪栅极结构，且所述第二伪栅极结构位于所述第二区上。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，所述源极和所述漏极的形成方法包括：在相邻的两个所述第一伪栅极结构之间的第一鳍部内、所述第二伪栅极结构和所述栅极结构之间的第二鳍部内形成开口，在所述开口内形成外延层，并在所述外延层内注入掺杂离子。
12.如权利要求7所述的半导体结构的形成方法，其特征在于，所述栅极结构包括：位于所述第二鳍部表面的栅氧层，位于所述栅氧层上的金属功函数层，以及位于所述金属功函数层上的栅极层。
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